DE102015116395A1 - Dünnfilmtransistor-substrat und displayvorrichtung, welche diese verwendet - Google Patents

Dünnfilmtransistor-substrat und displayvorrichtung, welche diese verwendet Download PDF

Info

Publication number
DE102015116395A1
DE102015116395A1 DE102015116395.0A DE102015116395A DE102015116395A1 DE 102015116395 A1 DE102015116395 A1 DE 102015116395A1 DE 102015116395 A DE102015116395 A DE 102015116395A DE 102015116395 A1 DE102015116395 A1 DE 102015116395A1
Authority
DE
Germany
Prior art keywords
electrode
layer
film transistor
thin film
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102015116395.0A
Other languages
English (en)
Other versions
DE102015116395B4 (de
Inventor
Hyun Ho Kim
Woo Joon KIM
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of DE102015116395A1 publication Critical patent/DE102015116395A1/de
Application granted granted Critical
Publication of DE102015116395B4 publication Critical patent/DE102015116395B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133357—Planarisation layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

In verschiedenen Ausführungsbeispielen wird ein Dünnfilmtransistor (TFT)-Substrat bereitgestellt. Das Dünnschichttransistor-Substrat kann aufweisen: ein Substrat (100), eine Sperrschicht (200), eine Source-Elektrode (211) und eine Drain-Elektrode (212) angeordnet auf der gleichen Schicht über dem Substrat (100), eine aktive Schicht (300) angeordnet die Sperrschicht (200), die Source-Elektrode (211) und die Drain-Elektrode (212) zu überlappen, eine Gate-Isolationsschicht (150) angeordnet über der aktiven Schicht (300), eine erste Gate-Elektrode (400) angeordnet über der Gate-Isolationsschicht (150), ein Zwischenschichtdielektrikum (450) angeordnet über der ersten Gate-Elektrode (400), eine erste Verbindungselektrode (510) angeordnet über dem Zwischenschichtdielektrikum (450) um mit der aktiven Schicht (300) und der Source-Elektrode (211) durch ein erstes Kontaktloch (CH1) verbunden zu sein, eine zweite Verbindungselektrode (520) angeordnet über dem Zwischenschichtdielektrikum (450) um mit der aktiven Schicht (300) und der Drain-Elektrode (212) durch ein zweites Kontaktloch (CH2) verbunden zu sein, eine Planarisierungsschicht (550) angeordnet über der ersten Verbindungselektrode (510) und der zweiten Verbindungselektrode (520), und eine Pixel-Elektrode (600) angeordnet über der Planarisierungsschicht (550) um mit der zweiten Verbindungselektrode (520) durch ein drittes Kontaktloch (CH3) verbunden zu sein.

Description

  • Querverweis auf bezogene Anmeldungen
  • Diese Anmeldung beansprucht den Nutzen der koreanischen Patentanmeldung Nr. 10-2014-0131762 , eingereicht am 30. September 2014, welche hierin durch Bezugnahme für alle Zwecke aufgenommen ist, als wenn sie vollständig hierin enthalten wäre.
  • Hintergrund
  • Technisches Gebiet
  • Die vorliegende Anmeldung betrifft einen Dünnfilmtransistor (TFT) Substrat, und insbesondere ein TFT-Substrat, das auf eine flexible Displayvorrichtung aufgebracht ist.
  • Diskussion der verwandten Technik
  • Dünnfilmtransistoren (TFT) werden weithin benutzt als Schaltvorrichtungen von Displayvorrichtungen, beispielsweise Flüssigkristalldisplays (LCD)-Vorrichtungen, organische lichtemittierende Displayvorrichtungen, usw. Daher ist ein TFT-Substrat, auf dem eine Vielzahl von TFTs gebildet ist, ein fundamentaler Bestandteil einer Displayvorrichtung.
  • In jüngster Zeit wurde Forschung an flexiblen Displayvorrichtungen aktiv betrieben. Da es für die flexible Displayvorrichtung notwendig ist gebogen oder gewunden zu werden, wird, im Gegensatz zu Glas, ein Polymermaterial wie beispielsweise Polyimid (PI) oder Ähnliches, als ein Material für ein Substrat verwendet, das eine Basis für ein TFT-Substrat darstellt.
  • Nachfolgend wird ein herkömmliches TFT-Substrat, das ein Polymermaterial verwendet, wie beispielsweise PI oder Ähnliches, als ein Material für ein Substrat beschrieben.
  • 1 ist eine schematische Querschnittsansicht eines TFT-Substrates der bezogenen Technik.
  • Wie in 1 gezeigt ist, umfasst das TFT-Substrat des Standes der Technik ein Substrat 10, eine erste Pufferschicht 15, eine Sperrschicht 20, eine zweite Pufferschicht 25, eine aktive Schicht 30, eine erste Gate-Isolationsschicht 35, eine erste Gate-Elektrode 40, eine zweite Gate-Isolationsschicht 45, eine zweite Gate-Elektrode 50, ein Zwischenschichtdielektrikum 55, eine Source-Elektrode 60a, eine Drain-Elektrode 60b, eine Passivierungsschicht 65, eine Planarisierungsschicht 70 und eine Pixel-Elektrode 80.
  • Das Substrat 10, wie oben beschrieben, ist aus einem Polymermaterial wie beispielsweise PI oder Ähnlichem gebildet.
  • Die erste Pufferschicht 15 ist auf dem Substrat 10 gebildet.
  • Die Sperrschicht 20 ist auf der ersten Pufferschicht 15 gebildet. Die Sperrschicht 20 ist zwischen dem Substrat 10 und der aktiven Schicht 30 gebildet und verhindert eine nachteilige Beeinflussung einer Bewegung eines Elektrons in einen Kanal-Bereich der aktiven Schicht 30 mittels einer Komponente in dem Substrat 10.
  • Die zweite Pufferschicht 25 ist auf der Sperrschicht 20 gebildet.
  • Die aktive Schicht 30 ist auf der zweiten Pufferschicht 25 gebildet. Die aktive Schicht 30 umfasst einen Kanal-Bereich 31, eine Vielzahl an niedrig-Konzentration Dotierbereichen 32, die jeweils an einer linken Seite und einer rechten Seite des Kanals 31 vorgesehen sind, und eine Vielzahl von hoch-Konzentration Dotiertbereichen 33, die jeweils bei einer linken Seite eines der niedrig-Konzentration Dotierbereiche 32 und einer rechten Seite des anderen der niedrig-Konzentration Dotierbereiche 32 vorgesehen ist.
  • Die erste Gate-Isolationsschicht 35 ist zwischen der aktiven Schicht 30 und der ersten Gate-Elektrode 40 ausgebildet und die erste Gate-Elektrode 40 ist auf der ersten Gate-Isolationsschicht 35 ausgebildet.
  • Die zweite Gate-Isolationsschicht 45 ist zwischen der ersten Gate-Elektrode 40 und der zweiten Gate-Elektrode 50 gebildet und die zweite Gate-Elektrode 50 ist auf der zweiten Gate-Isolationsschicht 45 ausgebildet.
  • Das Zwischenschichtdielektrikum 55 ist auf der zweiten Gate-Elektrode 50 gebildet, und die Source-Elektrode 60a und die Drain-Elektrode 60b sind auf dem Zwischenschichtdielektrikum 55 gebildet. Die Source-Elektrode 60a ist durch ein erstes Kontaktloch CH1 mit einem der hoch-Konzentration Dotierbereiche 32 der aktiven Schicht 30 verbunden und die Drain-Elektrode 60b ist durch ein zweites Kontaktloch CH1 mit dem anderen der hoch-Konzentration Dotierbereiche 32 verbunden.
  • Die Passivierungsschicht 65 ist auf der Source-Elektrode 60a und der Drain-Elektrode 60b ausgebildet und die Planarisierungsschicht 70 ist auf der Passivierungsschicht 65 gebildet.
  • Die Pixel-Elektrode 80 ist auf der Planarisierungsschicht 70 gebildet. Die Pixel-Elektrode 80 ist durch ein drittes Kontaktloch CH3 mit der Drain-Elektrode 60b verbunden.
  • 2A bis 2I sind Diagramme, die ein Verfahren zum Herstellen des TFT-Substrats der bezogenen Technik veranschaulichen.
  • Zunächst, wie in 2A veranschaulicht ist, wird die erste Pufferschicht 15 auf dem Substrat 10 ausgebildet, die Sperrschicht 20 ist gemustert (strukturiert) ausgebildet auf der ersten Pufferschicht 15 und die zweite Pufferschicht 25 ist auf der Sperrschicht 20 ausgebildet.
  • Ein erster Maskenprozess wird durchgeführt um ein Muster (eine Strukturierung) der Sperrschicht 20 auszubilden. In der vorliegenden Beschreibung bezeichnet ein Maskenprozess einen Strukturierung-bildenden Prozess, der einen Belichtungsprozess verwendend eine Maske zum Erhalten einer Struktur einer bestimmten Strukturierung umfasst. Obwohl nicht dargestellt, ist die Sperrschicht 20 bei einem äußeren Bereich des Substrates 10 mit einem externen Signaltreiber verbunden. Zu diesem Zweck erstreckt sich die Sperrschicht 20 zu dem äußeren Bereich des Substrates 10, und ein Prozess des Ausbildens eines Kontaktlochs in der zweiten Pufferschicht 25 wird durchgeführt, um einen Bereich der Sperrschicht 20 bei dem äußeren Bereich des Substrates 10 freizulegen. Ein zweiter Maskenprozess wird durchgeführt, um das Kontaktloch auszubilden.
  • Nachfolgend, wie in 2B veranschaulicht ist, wird eine Halbleiterschicht 30a für eine aktive Schicht strukturiert ausgebildet auf der zweiten Pufferschicht 25 und die erste Gate-Isolationsschicht 35 wird auf der Halbleiterschicht 30a für die aktive Schicht ausgebildet. Ein dritter Maskenprozess wird durchgeführt, um die Halbleiterschicht 30a für die aktive Schicht strukturiert auszubilden.
  • Nachfolgend, wie in 2C dargestellt ist, wird die erste Gate-Elektrode 40 strukturiert auf der ersten Gate-Isolationsschicht 35 ausgebildet. Ein vierter Maskenprozess wird durchgeführt, um die erste Gate-Elektrode 40 zu strukturieren.
  • Nachdem die erste Gate-Elektrode 40 strukturiert wurde, wird ein niedrig-Konzentration Dotierstoff dotiert auf die Halbleiterschicht 30a für die aktive Schicht mittels Verwendens der ersten Gate-Elektrode 40 als eine Maske. Dadurch werden ein Bereich, in dem der niedrig-Konzentration Dotierstoff nicht dotiert wird, der Kanal-Bereich 31, und die niedrig-Konzentration Dotierbereiche 32 jeweils an der linken Seite und der rechten Seite des Kanal-Bereichs 31 ausgebildet. Nachfolgend, obwohl nicht gezeigt, wird ein Fotoresist-Muster auf der ersten Gate-Isolationsschicht 35 gebildet und anschließend, mittels Verwendens des Fotoresist-Musters als eine Maske, werden die hoch-Konzentration Dotierbereiche 33 jeweils bei der linken Seite von einem niedrig-Konzentration Dotierbereiche 32 und der rechten Seite des anderen der niedrig-Konzentration Dotierbereiche 32 gebildet. Im Ergebnis wird die aktive Schicht 30 ausgebildet, die den Kanal-Bereich 31, die niedrig-Konzentration Dotierbereiche 32, die jeweils bei einer linken Seite und einer rechten Seite des Kanal-Bereiches 31 vorgesehen sind, und die hoch-Konzentration Dotierbereiche 33, die jeweils bei einer linken Seite eines niedrig-Konzentration Dotierbereiches 32 und einer rechten Seite des anderen Niedrigkonzentration niedrig-Konzentration Dotierbereich 32 vorgesehen sind, umfasst.
  • Nachfolgend, wie in 2D veranschaulicht, wird die zweite Gate-Isolationsschicht 45 auf der ersten Gate-Elektrode 40 ausgebildet und die zweite Gate-Elektrode 50 wird strukturiert auf der zweiten Gate-Isolationsschicht 45 ausgebildet. Ein sechster Maskenprozess wird durchgeführt, um die zweite Gate-Elektrode 50 strukturiert auszubilden.
  • Nachfolgend, wie in 2E veranschaulicht ist, wird das Zwischenschichtdielektrikum 55 auf der zweiten Gate-Elektrode 50 ausgebildet und das erste Kontaktloch CH1 und das zweite Kontaktloch CH2 werden ausgebildet, um die hoch-Konzentration Dotierbereiche 33 der aktiven Schicht 30 freizulegen. Ein siebter Maskenprozess wird durchgeführt, um das erste Kontaktloch CH1 und das zweite Kontaktloch CH2 auszubilden. Zusätzlich wird ein thermischer Behandlungsprozess zum Aktivieren durchgeführt bevor das erste Kontaktloch CH1 und das zweite Kontaktloch CH2 ausgebildet werden.
  • Nachfolgend, wie in 2F veranschaulicht ist, werden die Source-Elektrode 60a und die Drain-Elektrode 60b, die jeweils durch das erste Kontaktloch CH1 und das zweite Kontaktloch CH2 mit dem hoch-Konzentration Dotierbereich 32 der aktiven Schicht 30 verbunden sind, strukturiert ausgebildet. Ein achter Maskenprozess wird durchgeführt, um die Source-Elektrode 60a und die Drain-Elektrode 60b auszubilden.
  • Nachfolgend, wie in 2G veranschaulicht ist, wird die Passivierungsschicht 65 auf der Source-Elektrode 60a und der Drain-Elektrode 60b ausgebildet und das dritte Kontaktloch CH3 wird ausgebildet, um die Drain-Elektrode 60b freizulegen. Ein neunter Maskenprozess wird durchgeführt, um das dritte Kontaktloch CH3 auszubilden (d.h. anschaulich mit Metall zu füllen). Ein thermischer Behandlungsprozess zum Hydrogenisieren wird durchgeführt bevor das dritte Kontaktloch CH3 ausgebildet wird. Mittels Durchführens des thermischen Behandlungsprozesses zum Hydrogenisieren, wird Wasserstoff (H), der in der Passivierungsschicht 65 enthalten ist, in die aktive Schicht 30 diffundiert, wodurch die freien Bindungen der aktiven Schicht 30 reduziert werden.
  • Nachfolgend, wie in 2H veranschaulicht ist, wird die Planarisierungsschicht 70 auf der Passivierungsschicht 65 ausgebildet und anschließend das dritte Kontaktloch CH3 ausgebildet, um die Drain-Elektrode 60b freizulegen. Das dritte Kontaktloch CH3 wird erhalten mittels eines Entfernens eines Bereiches der Planarisierungsschicht 70 über der Passivierungsschicht 65 und, innerhalb der Öffnung in der Passivierungsschicht 65 ausgebildet in dem vorherigen Prozess mittels des neunten Maskenprozess, um dadurch wiederum die Oberfläche der Drain-Elektrode 60b freizulegen. Anschaulich wird die das dritte Kontaktloch CH3 in zwei separaten Prozessen ausgebildet, zuerst Ausbilden einer Öffnung in der Passivierungsschicht 65 (bevor die Planarisierungsschicht 70 ausgebildet wird) und zweitens, in einem nachfolgenden Prozess nach dem Ausbilden der Planarisierungsschicht 70, Entfernen von Material der Planarisierungsschicht 70 über und in der Öffnung der Passivierungsschicht 65. Ein zehnter Maskenprozess wird durchgeführt, um das dritte Kontaktloch CH3 zu erhalten mittels Entfernens eines Bereiches der Planarisierungsschicht 70.
  • Nachfolgend, wie in 2I veranschaulicht ist, wird die Pixel-Elektrode 80, die durch das dritte Kontaktloch CH3 mit der Drain-Elektrode 60b verbunden ist, strukturiert ausgebildet. Ein elfter Maskenprozess wird durchgeführt, um die Pixel-Elektrode 80 strukturiert auszubilden.
  • Wie oben beschrieben wird beim TFT-Substrat des Standes der Technik, da ein insgesamt elfstufiger Maskenprozess benötigt wird, ein sehr aufwendiger Prozess benötigt.
  • Überblick
  • Dementsprechend betrifft die vorliegende Erfindung ein Bereitstellen eines TFT-Substrates, ein Verfahren zum Herstellen desselben und eine Displayvorrichtung, welche diese verwendet, die im Wesentlichen eines oder mehrere der Probleme auf Grund der Beschränkungen und Nachteile der bezogenen Technik vermeidet.
  • Ein Vorteil der vorliegenden Ausführungsformen liegt darin, ein TFT-Substrat, ein Verfahren zum Herstellen desselben und eine Displayvorrichtung, welche diese verwendet, bereitzustellen, bei dem die Anzahl an Maskenprozessen reduziert ist.
  • Zusätzliche Vorteile und Merkmale der Ausführungsformen werden in der folgenden Beschreibung dargestellt und werden den Fachleuten auf diesem Gebiet bei der Prüfung des Folgenden offensichtlich oder werden von dem Praktizieren der Offenbarung erlernt. Die Aufgaben und andere Vorteile der Ausführungsformen können mittels der Struktur, die insbesondere in der geschriebenen Beschreibung und den hieran angehängten Ansprüchen sowie in den angehängten Zeichnungen dargestellt ist, erkannt und erhalten werden.
  • In verschiedenen Ausführungsbeispielen wird ein Dünnfilmtransistor (TFT)-Substrat bereitgestellt. Das TFT-Substrat kann aufweisen: ein Substrat, eine Sperrschicht, eine Source-Elektrode und eine Drain-Elektrode angeordnet auf der gleichen Schicht über dem Substrat, eine aktive Schicht angeordnet die Sperrschicht, die Source-Elektrode und die Drain-Elektrode zu überlappen, eine Gate-Isolationsschicht angeordnet über der aktiven Schicht, eine erste Gate-Elektrode angeordnet über der Gate-Isolationsschicht, ein Zwischenschichtdielektrikum angeordnet über der ersten Gate-Elektrode, eine erste Verbindungselektrode angeordnet über dem Zwischenschichtdielektrikum, um mit der aktiven Schicht und der Source-Elektrode durch ein erstes Kontaktloch verbunden zu sein, eine zweite Verbindungselektrode angeordnet über dem Zwischenschichtdielektrikum, um mit der aktiven Schicht und der Drain-Elektrode durch ein zweites Kontaktloch verbunden zu sein, eine Planarisierungsschicht angeordnet über der ersten Verbindungselektrode und der zweiten Verbindungselektrode, und eine Pixel-Elektrode angeordnet über der Planarisierungsschicht, um mit der zweiten Verbindungselektrode durch ein drittes Kontaktloch verbunden zu sein.
  • Das Dünnschichttransistor-Substrat kann ferner einen Dünnfilmtransistor-Bereich und einen Kondensator-Bereich und wenigstens einen in dem Kondensator-Bereich ausgebildeten Kondensator aufweisen. Die Sperrschicht, die Source-Elektrode und die Drain-Elektrode können in dem Dünnfilmtransistor-Bereich gebildet sein.
  • Der Kondensator kann ferner eine erste Kondensator-Elektrode und eine zweite Kondenstator-Elektrode aufweisen. Die erste Kondensator-Elektrode, die Sperrschicht, die Source-Elektrode und die Drain-Elektrode können auf der gleichen Schicht ausgebildet sein.
  • Das Dünnschichttransistor-Substrat kann ferner eine erste Pufferschicht angeordnet über dem Substrat, und eine zweite Pufferschicht angeordnet über der ersten Pufferschicht aufweisen. Die Source-Elektrode und die Drain-Elektrode können zwischen die erste Pufferschicht und die zweite Pufferschicht eingefügt sein.
  • Weiterhin können die Source-Elektrode und die Drain-Elektrode jeweils aus einem Material gebildet sein, das sich jeweils von dem Material der Sperrschicht, und falls vorgesehen, der ersten Kondensator-Elektrode unterscheidet.
  • In verschiedenen Ausführungsbeispielen kann der Kondensator eine erste Kondensator-Elektrode und eine zweite Kondenstator-Elektrode aufweisen. Die zweite Kondensator-Elektrode und die erste Gate-Elektrode können auf derselben Schicht gebildet sein.
  • Die zweite Kondensator-Elektrode und die erste Gate-Elektrode können aus demselben Material gebildet sein.
  • Die erste Kondensator-Elektrode und die zweite Kondensator-Elektrode können einander lateral überlappend gebildet sein.
  • Das Dünnschichttransistor-Substrat kann ferner eine zweite Gate-Elektrode aufweisen. Die zweite Gate-Elektrode, die erste Verbindungelektrode und die zweite Verbindungelektrode können auf derselben Schicht gebildet sein.
  • Weiterhin können die zweite Gate-Elektrode, die erste Verbindungselektrode und die zweite Verbindungselektrode auf dem Zwischenschichtdielektrikum gebildet sein.
  • Weiterhin können die erste Verbindungselektrode und die zweite Verbindungselektrode sich jeweils durch das Zwischenschichtdielektrikum, die Gate-Isolationsschicht und die aktive Schicht erstrecken und entsprechend die Source-Elektrode und die Drain-Elektrode elektrisch verbinden.
  • Das erste Kontaktloch und das zweite Kontaktloch können jeweils in direktem Kontakt mit der aktiven Schicht sein.
  • Die aktive Schicht kann aufweisen: einen ersten Bereich mit zwei ersten Teilbereichen, wobei die ersten Teilbereiche eine erste Dotierungskonzentration aufweisen; einen zweiten Bereich mit zwei zweiten Teilbereichen, wobei die zweiten Teilbereiche eine zweite Dotierungskonzentration aufweisen, die geringer ist als die erste Dotierungskonzentration; und einen Kanal-Bereich, wobei ein zweiter Teilbereich benachbart zu dem Kanal-Bereich auf einer Seite des Kanal-Bereiches angeordnet ist, und ein anderer zweiter Teilbereich benachbart zu dem Kanal-Bereich auf einer gegenüberliegenden Seite des Kanal-Bereiches angeordnet ist, wobei auf einer Seite ein erster Teilbereich benachbart zu einem zweiten Teilbereich angeordnet ist, und ein anderer erster Teilbereich benachbart zu dem anderen zweiten Teilbereich angeordnet ist, wobei die erste Verbindungselektrode elektrisch gekoppelt ist mit dem ersten Teilbereich und mit der Source-Elektrode, wobei die zweite Verbindungselektrode elektrisch mit dem anderen ersten Teilbereich und mit der Drain-Elektrode gekoppelt ist.
  • Ein erster Teilbereich kann die Source-Elektrode lateral überlappen. Der erste Teilbereich kann die Drain-Elektrode lateral überlappen. Der Kanal-Bereich kann die Sperrschicht lateral überlappen.
  • In verschiedenen Ausführungsbeispielen wird eine lichtemittierende Displayvorrichtung bereitgestellt. Die lichtemittierende Displayvorrichtung kann ein Dünnfilmtransistor-Substrat wie oben beschrieben oder wie nachfolgend beschriebenen und ein weiteres Substrat angeordnet gegenüber dem Dünnfilmtransistor-Substrat aufweisen.
  • Die lichtemittierende Displayvorrichtung kann ferner eine Flüssigkristallschicht aufweisen, die zwischen dem Dünnfilmtransistor-Substrat und dem weiteren Substrat ausgebildet ist.
  • In verschiedenen Ausführungsbeispielen wird eine lichtemittierende Displayvorrichtung bereitgestellt. Die lichtemittierende Displayvorrichtung kann ein Dünnfilmtransistor-Substrat wie oben beschrieben oder wie nachfolgend beschrieben aufweisen und eine organische Schichtstruktur aufweisen, die ausgebildet ist Licht zu emittieren. Die organische Schichtstruktur kann über der Pixel-Elektrode angeordnet sein.
  • Die lichtemittierende Displayvorrichtung kann ferner eine Damm-Struktur (Bank-Struktur) angeordnet zwischen den Dünnfilmtransistor-Substrat und organischen Schichten aufweisen.
  • Die lichtemittierende Displayvorrichtung kann ferner eine weitere Elektrode angeordnet über der organischen Schichtenstruktur aufweisen.
  • Es ist zu verstehen, dass Beides, die vorhergehende allgemeine Beschreibung und die folgende detaillierte Beschreibung der vorliegenden Offenbarung, exemplarisch und erläuternd ist und dazu beabsichtigt ist, eine weitere Erklärung der Ausführungsformen, wie sie beansprucht sind, bereitzustellen.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen, welche aufgenommen sind, um ein weiteres Verständnis der Ausführungsformen bereitzustellen, und welche in dieser Anmeldung aufgenommen sind und einen Teil davon darstellen, zeigen Ausführungsformen der Offenbarung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Offenbarung zu erläutern. Es zeigen:
  • 1 eine schematische Querschnittsdarstellung eines herkömmlichen TFT-Substrates;
  • 2A bis 2I Diagramme veranschaulichend ein Verfahren zum Herstellen eines TFT-Substrates des Standes der Technik;
  • 3 eine schematische Querschnittsansicht eines TFT-Substrates gemäß einem Ausführungsbeispiele vorliegenden Erfindung;
  • 4A bis 4F Diagramme veranschaulichend ein Verfahren zum Herstellen eines TFT-Substrates gemäß einem Ausführungsbeispiele vorliegenden Erfindung;
  • 5 eine schematische Querschnittsdarstellung einer organischen lichtemittierenden Displayvorrichtung gemäß einem Ausführungsbeispiel vorliegenden Erfindung; und
  • Figur sechs ist eine schematische Querschnittsansicht eines LCD einer LCD Vorrichtung gemäß einem Ausführungsbeispiele der vorliegenden Erfindung
  • Ausführliche Beschreibung der Erfindung
  • Es wird nun im Detail Bezug genommen auf die beispielhaften Ausführungsformen der vorliegenden Offenbarung, deren Beispiele in den beigefügten Zeichnungen dargestellt sind. Wo auch immer möglich werden über die Figuren hinweg die gleichen Bezugszeichen verwendet, um auf gleiche oder ähnliche Teile Bezug zu nehmen.
  • Vorteile und Merkmale der vorliegenden Erfindung und deren Ausführungsformen werden veranschaulicht durch nachfolgende Ausführungsbeispiele mit Bezug auf die angehängten Zeichnungen. Die vorliegende Erfindung kann jedoch in einer anderen Form ausgebildet sein, sind somit nicht auf diese beschriebenen Ausführungsbeispiele beschränkt. Vielmehr werden diese Ausführungsbeispiele bereitgestellt, damit diese Offenbarung genau und vollständig ist und den Umfang der vorliegenden Erfindung den Fachmännern vollständig vermittelt. Weiterhin ist die vorliegende Erfindung nur durch den Umfang der Ansprüche definiert.
  • Eine Form, eine Größe, ein Verhältnis, ein Winkel und eine Anzahl veranschaulicht in den Zeichnungen zum Beschreiben der Ausführungsbeispiele der vorliegenden Erfindung sind lediglich ein Beispiel, so dass die vorliegende Erfindung nicht auf die dargestellten Details beschränkt ist. Gleiche Bezugszeichen beziehen sich durchweg auf gleiche Elemente. In der folgenden Beschreibung, wird die ausführliche Beschreibung weggelassen, wenn die ausführliche Beschreibung der der relevanten bekannten Funktionen oder Konfigurationen bekannt ist, um nicht unnötigerweise den wichtigen Aspekt der vorliegenden Erfindung zu verdecken. Für den Fall, in dem „aufweisen“, „haben“ und „umfassen“ in der vorliegenden Beschreibung beschrieben verwendet wird, kann ein weiterer Teil hinzugefügt sein insofern nicht „nur“ verwendet wird. Eine Einzahl-Formulierung kann eine Mehrzahl-Formulierung umfassen solange nichts Gegenteiliges gesagt ist.
  • Beim Auslegen eines Elements wird das Element als mit einem Fehlerbereich versehen ausgelegt, auch wenn dies nicht explizit beschrieben ist.
  • Beim Beschreiben einer Positionsbeziehung, beispielsweise wenn eine Positionsbeziehung zwischen zwei Teilen als „auf“, „über“ „unter“ und „neben“ beschrieben ist, kann ein Teil oder mehrere Teile zwischen den zwei Teilen angeordnet sein solange nicht „genau“ oder „direkt“ verwendet wird.
  • Beim Beschreiben einer zeitlichen Beziehung, beispielsweise wenn die zeitliche Reihenfolge als „nach“, „nachfolgend“, „als nächstes“ und „bevor“ beschrieben ist, kann ein Fall, der nicht kontinuierlich ist, eingeschlossen sein, solange nicht „genau“ oder „direkt“ verwendet wird.
  • Es versteht sich, dass, auch wenn die Formulierungen „erstes“, „zweites“, usw. hierin verwendet werden, um verschiedene Elemente zu beschreiben, dass diese Elemente nicht durch dies Formulierungen begrenzt werden. Diese Formulierungen werden nur verwendet, um ein Element von einem anderen zu Unterscheiden. Beispielsweise kann ein erstes Element als zweites Element bezeichnet werden und analog ein zweites Element als erstes Element bezeichnet werden ohne vom Umfang der der vorliegenden Erfindung abzuweichen.
  • Merkmale der verschiedenen Ausführungsbeispiele der vorliegenden Erfindung können teilweise oder vollständig miteinander verbunden oder kombiniert werden und können miteinander betrieben werden und technisch betrieben werden wie es jene Fachmänner hinreichend verstehen können. Die Ausführungsbeispiele der vorliegenden Erfindung können unabhängig voneinander ausgeführt werden oder können zusammen in einer koabhängigen Beziehung ausgeführt werden.
  • Nachfolgend werden beispielhafte Ausführungsbeispiele der vorliegenden Erfindung ausführlich mit Bezug auf die beigefügten Zeichnungen beschrieben.
  • 3 ist eine schematische Querschnittsansicht eines TFT-Substrats gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie in 3 veranschaulicht ist, kann das TFT-Substrat gemäß einem Ausführungsbeispiel vorliegenden Erfindung einen TFT-Bereich und einen Kondensator-Bereich umfassen. Das TFT-Substrat gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann ein Substrat 100, eine erste Pufferschicht 150, eine Sperrschicht 200, eine Source-Elektrode 211, eine Drain-Elektrode 212, ein erste Kondensator-Elektrode 220, eine zweite Pufferschicht 250, eine aktive Schicht 300, eine Gate-Isolationsschicht 350, eine erste Gate-Elektrode 400, eine zweite Kondensator-Elektrode 420, ein Zwischenschichtdielektrikum 450, eine zweite Gate-Elektrode 500, eine erste Verbindungselektrode 510, eine zweite Verbindungselektrode 520, eine Planarisierungsschicht 550 und eine Pixel-Elektrode 600 aufweisen.
  • Das Substrat 100 kann aus einem Polymermaterial, beispielsweise Polyimid (PI) oder Ähnlichem, gebildet sein.
  • Die erste Pufferschicht 150 kann auf dem Substrat 100 gebildet sein. Die erste Pufferschicht 150 kann in beiden, dem TFT-Bereich und dem Kondensator-Bereich, gebildet sein. Die erste Pufferschicht 150 kann aus einem anorganischen, isolierenden Material, beispielsweise Siliziumnitrid oder Ähnlichem, gebildet sein, aber ist nicht darauf beschränkt.
  • Die Sperrschicht 200, die Source-Elektrode 211, die Drain-Elektrode 212 und die erste Kondensator-Elektrode 220 können auf derselben Schicht gebildet sein. Im Detail, die Sperrschicht 200, die Source-Elektrode 211, die Drain-Elektrode 212 und die erste Kondensator-Elektrode 220 können auf der ersten Pufferschicht 150 gebildet sein. Die Sperrschicht 200, die Source Elektrode 211 und die Drain-Elektrode 212 können in dem TFT-Bereich gebildet sein und die erste Kondensator-Elektrode 220 kann in dem Kondensator-Bereich gebildet sein.
  • Die Sperrschicht 200 kann zwischen dem Substrat 100 und der aktiven Schicht 300 gebildet sein und verhindert eine Bewegung eines Elektrons in einem Kanal-Bereich der aktiven Schicht 300 davor nachteilig beeinflusst zu werden von einer Komponente in dem Substrat 100. Daher kann die Sperrschicht 200 überlappend mit der aktiven Schicht 300 gebildet sein. Die Sperrschicht 200 kann aus dem gleichen Material gebildet sein wie die erste Kondensator-Elektrode 220, und beispielsweise aus einem transparenten, leitenden Material gebildet sein, beispielsweise Indiumzinnoxid (ITO) oder Ähnlichem. Allerdings ist das vorliegende Ausführungsbeispiel nicht darauf beschränkt. Beispielsweise kann die Sperrschicht 200 aus einem leitenden, metallischen Material gebildet sein. Ebenfalls kann die Sperrschicht 200 elektrisch mit der ersten Kondensator-Elektrode 220 verbunden sein und eine bestimmte Spannung kann von einer externen Treiberschaltkreis-Einheit an die Sperrschicht 200 und die erste Kondensator-Elektrode 220 angelegt sein.
  • Die Source-Elektrode 211 und die Drain-Elektrode 212 können jeweils auf einer Seite und der anderen Seite der Sperrschicht 200 angeordnet sein und können überlappend mit der aktiven Schicht 300 ausgebildet sein. Insbesondere kann die Source-Elektrode 211 und Drain-Elektrode 212 ausgebildet sein einen hoch-Konzentration Dotierbereich 330 der aktiven Schicht 300 zu überlappen. Die Source Elektrode 211 und die Drain-Elektrode 212 können jeweils aus einem Material gebildet sein, das sich unterscheidet von dem Material der Sperrschicht 200 und der ersten Kondensator-Elektrode 220. Beispielsweise kann die Source-Elektrode 211 und die Drain-Elektrode 212 aus einem transparenten, leitenden Material, beispielsweise ITO oder Ähnlichem, und einer Metallschicht ausgebildet auf der transparenten, leidenden Schicht gebildet sein. Die Metallschicht kann in eine 3-Schicht-Struktur aus MoTi, Kupfer (Cu) und MoTi gebildet sein. Die Source-Elektrode 211 kann elektrisch verbunden sein mit einer Datenleitung (nicht gezeigt) und kann ein Datensignal von der Datenleitung empfangen.
  • Die zweite Pufferschicht 250 kann auf der Sperrschicht 200, der Source-Elektrode 211, der Drain-Elektrode 212 und der ersten Kondensator-Elektrode 220 gebildet sein. Die zweite Pufferschicht 250 kann in beiden Bereichen, dem TFT-Bereich und dem Kondensator-Bereich, gebildet sein. Die zweite Pufferschicht 250 kann aus einem anorganischen, isolierenden Material gebildet sein, beispielsweise Siliziumnitrid oder ähnlichem, ist aber darauf nicht beschränkt.
  • Die aktive Schicht 300 kann auf der zweiten Pufferschicht 250 gebildet sein. Die aktive Schicht 300 kann einen Kanal-Bereich 310, eine Mehrzahl von niedrig-Konzentration Dotierbereichen 320, die jeweils auf einer Seite und der anderen Seite des Kanal-Bereiches 310 vorgesehen sind, und eine Mehrzahl von hoch-Konzentration Dotierbereichen 320, die jeweils auf einer Seite eines niedrig-Konzentration Dotierbereichs 320 und einer Seite der anderen der niedrig-Konzentration Dotierbereiche 320 vorgesehen sind, aufweisen. Der Kanal-Bereich 310 kann aus einem kristallinen Silizium gebildet sein und die niedrig-Konzentration Dotierbereich 320 und die hoch-Konzentration Dotierbereich 330 können mittels eines Dotierens des kristallinen Silizium mit einem Dotierstoff gebildet sein. Die niedrig-Konzentration Dotierbereich 320 können eine geringere Dotierungskonzentration eines Dotierstoffs aufweisen als die hoch-Konzentration Dotierbereich 330.
  • Die aktive Schicht 300 kann in dem TFT-Bereich gebildet sein und im Detail gebildet sein, die Sperrschicht 200, die Source-Elektrode 211, und die Drain-Elektrode 212 zu überlappen. Insbesondere kann eine der hoch-Konzentration Dotierbereiche 330 gebildet sein, die Source-Elektrode 211 zu überlappen und die andere der hoch-Konzentration Dotierbereich 300 kann gebildet sein, die Drain-Elektrode 212 zu überlappen.
  • Die Gate-Isolationsschicht 350 kann auf der aktiven Schicht 300 gebildet sein. Die Gate-Isolationsschicht 350 kann in beiden Bereichen, dem TFT-Bereich und dem Kondensator-Bereich, gebildet sein.
  • Die erste Gate-Elektrode 400 und die zweite Kondensator-Elektrode 420 können auf derselben Schicht gebildet sein. Im Detail, die erste Gate-Elektrode 400 und die zweite Kondensator-Elektrode 120 können auf der Gate-Isolationsschicht 350 gebildet sein. Die erste Gate-Elektrode 400 und die zweite Kondensator-Elektrode 420 können aus demselben Material gebildet sein. Die erste Gate-Elektrode 400 kann elektrisch mit der zweiten Kondensator-Elektrode 420 verbunden sein.
  • Die erste Gate-Elektrode 400 kann in dem TFT-Bereich gebildet sein und insbesondere gebildet sein, den Kanal-Bereich 310 der aktiven Schicht 300 zu überlappen. Die zweite Kondensator-Elektrode 420 kann in dem Kondensator-Bereich gebildet sein und insbesondere gebildet sein, die erste Kondensator-Elektrode 220 lateral zu überlappen.
  • Das Zwischenschichtdielektrikum 450 kann auf der ersten Gate-Elektrode 400 und der zweiten Kondensator-Elektrode 420 gebildet sein. Das Zwischenschichtdielektrikum 450 kann in beiden Bereichen, dem TFT-Bereich und dem Kondensator-Bereich, gebildet sein. Das Zwischenschichtdielektrikum 450 kann aus einem Wasserstoff (H)-enthaltenden Material gebildet ist, kann sich der in dem Zwischenschichtdielektrikum 450 enthaltende Wasserstoff in einem thermischen Behandlungsprozess in die aktive Schicht 300 bewegen, wodurch frei bewegliche Bindungen der aktiven Schicht 300 reduziert werden. Entsprechend wird eine separate Passivierungsschicht, die als eine Wasserstoffversorgungsquelle verwendet wird, nicht benötigt, wodurch eine Struktur und ein Herstellungsverfahren vereinfacht werden. Weiterhin schützt eine Passivierungsschicht im Allgemeinen eine Source-Elektrode und eine Drain-Elektrode, aber da gemäß einem Ausführungsbeispiel der vorliegenden Erfindung die Source-Elektrode 211 und die Drain-Elektrode 212 bei einem unteren Bereich ausgebildet werden, ist eine Passivierungsschicht zum Schutzeder Source-Elektrode 211 und der Drain-Elektrode 212 nicht notwendig.
  • Die zweite Gate-Elektrode 500, die erste Verbindungselektrode 510 und die zweite Verbindungselektrode 520 können auf der gleichen Schicht gebildet sein. Im Detail, die zweite Gate-Elektrode 500, die erste Verbindungselektrode 510 und die zweite Verbindungselektrode 520 können auf dem Zwischenschichtdielektrikum 450 gebildet sein. Die zweite Gate-Elektrode 500, die erste Verbindungselektrode 510 und die zweite Verbindungselektrode 520 können aus demselben Material gebildet sein.
  • Die zweite Gate-Elektrode 500 kann gebildet sein, die erste Gate-Elektrode 400 in dem TFT-Bereich zu überlappen. Die zweite Gate-Elektrode 500 kann elektrisch mit der ersten Gate-Elektrode 400 durch ein separates Kontaktloch elektrisch verbunden sein und dadurch eine Doppel-Gate-Struktur haben. Die Doppel-Gate-Struktur kann den Vorteil aufweisen, dass die Steuerung der Beweglichkeit der Ladungsträger in dem aktiven Bereich verbessert werden kann, was von Bedeutung sein kann zum Beispiel im Falle des Verwendens von ITO als das Gate-Material. Weiterhin kann das Verwenden einer Doppel-Gate-Struktur ein Reduzieren der Breite der jeweiligen Gate-Elektrode erlauben.
  • Die erste Verbindungselektrode 510 kann sich von dem TFT-Bereich in dem Kondensator-Bereich erstrecken. Insbesondere kann die erste Verbindungselektrode 510 durch ein erstes Kontaktloch CH1 verbunden sein mit der Source-Elektrode 211 und dem hoch-Konzentration Dotierbereich 330, der bei einer Seite der aktiven Schicht 300 abgeschieden ist. In dem TFT-Bereich kann die erste Verbindungselektrode 510 die Source-Elektrode 211 mit dem hoch-Konzentration Dotierbereich 330, der auf einer Seite der aktiven Schicht 300 ausgebildet ist, verbinden. Ebenfalls kann die erste Verbindungselektrode 510 in dem Kondensator-Bereich ausgebildet sein die zweite Kondensator-Elektrode 420 zu überlappen und kann als eine dritte Kondensator-Elektrode wirken.
  • Die zweite Verbindungselektrode 520 kann in dem TFT-Bereich gebildet sein. Insbesondere kann die zweite Verbindungselektrode 520 durch ein zweites Kontaktloch CH2 mit der Drain-Elektrode 212 und dem hoch-Konzentration Dotierbereich 330, der auf der anderen Seite der aktiven Schicht 300 ausgebildet ist, verbunden sein. Die zweite Verbindungselektrode 520 kann mit der Drain-Elektrode 212 und dem hoch-Konzentration Dotierbereich 330, der auf der anderen Seite der aktiven Schicht 300 ausgebildet ist, verbunden sein.
  • Das erste und zweite Kontaktloch CH1 und CH2 können jeweils gebildet werden mittels Entfernens eines Teilbereichs der zweiten Pufferschicht 250, der hoch-Konzentration Dotierbereiche 330 der aktiven Schicht 300, der Gate-Isolationsschicht 350 und des Zwischenschichtdielektrikums 450.
  • Die Planarisierungsschicht 550 kann auf der zweiten Gate-Elektrode 500, der ersten Verbindungselektrode 510 und der zweiten Verbindungselektrode 520 gebildet sein. Die Planarisierungsschicht 550 kann in beiden Bereichen, dem TFT-Bereich und dem Kondensator-Bereich, gebildet sein. Die Planarisierungsschicht 550 kann aus einem organischen Polymermaterial, wie beispielsweise einem acrylbasierten Polymer oder Ähnlichem, gebildet sein. Ein drittes Kontaktloch CH3 kann in der Planarisierungsschicht 150 vorgesehen sein und die zweite Verbindungselektrode 520 kann mittels des dritten Kontaktlochs CH3 freigelegt sein.
  • Die Pixel-Elektrode 600 kann auf der Planarisierungsschicht 550 ausgebildet sein. Die Pixel-Elektrode 600 kann mit der zweiten Verbindungselektrode 520 durch das dritte Kontaktloch CH3 verbunden sein. Im Ergebnis kann die Pixel-Elektrode 600 mit der Drain-Elektrode 212 durch die zweite Verbindungselektrode 520 verbunden sein.
  • Die Pixel-Elektrode 600 kann sich von dem TFT-Bereich in den Kondensator-Bereich erstrecken. Ein Teil der Pixel-Elektrode 600, der sich in den Kondensator-Bereich erstreckt, kann ausgebildet sein, die zweite Kondensator-Elektrode 420 und die erste Verbindungselektrode 510, die als dritte Kondensator-Elektrode wirkt, zu überlappen. Daher kann der Bereich der Pixel-Elektrode 600, der sich in den Kondensator-Bereich erstreckt, als vierte Kondensator-Elektrode wirken.
  • 4A bis 4F sind Diagramme veranschaulichend ein Verfahren zum Herstellen des TFT-Substrats gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Zunächst, wie in 4A veranschaulicht, kann die erste Pufferschicht 150 auf dem Substrat 100 ausgebildet werden und die Sperrschicht 200, die Source-Elektrode 211, die Drain-Elektrode 212 und die erste Kondensator-Elektrode 220 können strukturiert auf der ersten Pufferschicht 150 ausgebildet werden.
  • Die erste Pufferschicht 150 kann aus einem anorganischen, isolierenden Material, beispielsweise Siliziumnitrid oder Ähnlichem, überall auf dem Substrat 100, das den TFT-Bereich und den Kondensator-Bereich umfasst, ausgebildet werden.
  • Die Sperrschicht 200, die Source-Elektrode 211 und die Drain-Elektrode 212 können strukturiert in dem TFT-Bereich ausgebildet werden und die erste Kondensator-Elektrode 220 kann strukturiert in dem Kondensator-Bereich ausgebildet werden.
  • Ein erster Maskenprozess kann durchgeführt werden, um die Sperrschicht 220, die Source-Elektrode 211, die Drain-Elektrode 212 und die erste Kondensator-Elektrode 220 strukturiert auszubilden.
  • Die Sperrschicht 200 und die erste Kondensator-Elektrode 220 können aus demselben Material gebildet werden. Die Source-Elektrode 211 und die Drain-Elektrode 212 können jeweils erhalten werden mittels eines Bereitstellens eines transparenten, leitenden Materials, beispielsweise ITO, und Stapelns eines metallischen Materials auf dem transparenten, leitenden Material. Eine Kombination der Source-Elektrode 211 und der Drain-Elektrode 212 kann aus einem Material gebildet werden, das unterschiedlich von dem einer Kombination der Sperrschicht 200 und der ersten Kondensator-Elektrode 220 ist. In diesem Fall kann die Sperrschicht 200, die Source-Elektrode 211, die Drain-Elektrode 212 und die erste Kondensator-Elektrode 220 strukturiert ausgebildet werden mittels eines einmaligen Maskenprozesses verwendend eine Halbtonmaske, wodurch die Anzahl an Maskenprozessen reduziert wird.
  • Nachfolgend, wie in 4B veranschaulicht, kann die Pufferschicht 205 auf der Sperrschicht 200, der Source-Elektrode 211, der Drain-Elektrode 212 und der ersten Kondensator-Elektrode 220 ausgebildet werden und eine Halbleiterschicht 300a für eine aktive Schicht kann strukturiert auf der zweiten Pufferschicht 250 ausgebildet werden.
  • Die zweite Pufferschicht 250 kann aus einem anorganischen, isolierenden Material, beispielsweise Siliziumnitrid oder Ähnlichem, überall dem Substrat 100, das den TFT Bereich und den Kondensator-Bereich aufweist, ausgebildet werden. In der bezogenen Technik wird ein zweiter Maskenprozess für eine zweite Pufferschicht (25 in 1) separat benötigt, um ein Kontaktloch auszubilden, das einen externen Signaltreiber mit einer Sperrschicht (20 1) bei einem äußeren Bereich eines Substrats verbindet. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann jedoch in einem Prozess der 4D, der unten beschrieben wird, das erste Kontaktloch CH1 und das zweite Kontaktloch CH2 zusammen mit einem Kontaktloch, das den externen Signaltreiber mit der Sperrschicht 200 verbindet, ausgebildet werden, wodurch ein separater Maskenprozess für die zweite Pufferschicht 200 nicht notwendig ist.
  • Die Halbleiterschicht 300 der aktiven Schicht kann strukturiert in dem TFT-Bereich ausgebildet werden. Die Halbleiterschicht 300a für die aktive Schicht (anders ausgedrückt die Halbleiterschicht 300a, aus der die aktive Schicht gebildet wird) kann erhalten werden mittels Abscheidens von amorphem Silizium (a-Si), einem nachfolgenden Durchführen eines Dehydrogenisationsprozesses, einem nachfolgenden Kristallisieren des amorphen Siliziums mit einem Laser und einem nachfolgenden Ausführen eines Ausbilden-Prozesses eines Musters (einer Strukturierung) in einem zweiten Maskenprozess, aber ist nicht darauf beschränkt.
  • Nachfolgend, wie in 4C veranschaulicht, kann die Gate-Isolationsschicht 350 auf der Halbleiterschicht 300a für die aktive Schicht ausgebildet werden, die erste Gate-Elektrode 400 und die zweite Kondensator-Elektrode 420 können strukturiert auf der Gate-Isolationsschicht 350 ausgebildet werden und die aktive Schicht 300 kann vollendet werden mittels eines Dotierens eines Dotierstoffes auf der Halbleiterschicht 300a für die aktive Schicht.
  • Die Gate-Isolationsschicht 350 kann aus einem anorganischen, isolierenden Material, beispielsweise Siliziumnitrid oder Ähnlichem, überall dem Substrat 100, das den TFT-Bereich und die Kondensator-Bereich aufweist, ausgebildet werden. Bevor die erste Gate-Elektrode 100 ausgebildet wird, kann zusätzlich ein Verfahren zum Dotieren eines Dotierstoffes der Halbleiterschicht 300a für die aktive Schicht durchgeführt werden.
  • Die erste Gate-Elektrode 400 kann strukturiert in dem TFT-Bereich ausgebildet werden und die zweite Kondensator-Elektrode 420 kann strukturiert in dem Kondensator-Bereich ausgebildet werden. Die erste Gate-Elektrode 400 und die zweite Kondensator-Elektrode 420 können simultan aus demselben Material gebildet werden, wodurch ein dritter Maskenprozess durchgeführt werden kann.
  • Die aktive Schicht 300 kann erhalten werden durch einen Prozess des Dotierens der Halbleiterschicht 300a für die aktive Schicht mit einem niedrig-Konzentration Dotierstoff und einen Prozess des Dotierens der Halbleiterschicht 300a für die aktive Schicht mit einem hoch-Konzentration Dotierstoff.
  • Im Detail, eine niedrig-Konzentration Dotierstoff kann auf die Halbleiterschicht 300a für die aktive Schicht dotiert werden mittels eines Verwendens der ersten Gate-Elektrode 400 als Maske. Dadurch kann ein Bereich, in dem der niedrig-Konzentration Dotierstoff nicht dotiert wird, den Kanal-Bereich 310 bilden und die niedrig-Konzentration Dotierbereiche 320 können jeweils an einer Seite und der anderen Seite des Kanal-Bereiches 310 gebildet werden. Nachfolgend, obwohl nicht gezeigt, kann ein Fotoresist-Muster auf der ersten Gate-Isolationsschicht 350 gebildet werden und dann, mittels Verwendens des Fotoresist-Muster als eine Maske, können die hoch-Konzentration Dotierbereiche 330 jeweils an einer Seite eines niedrig-Konzentration Dotierbereichs 320 und einer Seite der anderen niedrig-Konzentration Dotierbereiche 320 gebildet werden. Anschließend kann das Fotoresist-Muster abgezogen werden. Dadurch werden die aktive Schicht 320, die den Kanal-Bereich 310, die niedrig-Konzentration Dotierbereiche 320, die jeweils an einer Seite und der anderen Seite des Kanal-Bereiches 310 vorgesehen sind, und die hoch-Konzentration Dotierbereiche 130, die jeweils an einer Seite des einen niedrig-Konzentration Dotierbereichs 320 und der einen Seite des einen der anderen niedrig-Konzentration Dotierbereiche vorgesehen sind, ausgebildet werden. In diesem Fall wird ein vierter Maskenprozess durchgeführt, um das Fotoresist-Muster auszubilden, um die hoch-Konzentration Dotierbereiche 330 auszubilden.
  • Nachfolgend, wie in 4D veranschaulicht ist, kann das Zwischenschichtdielektrikum 450 auf der ersten Gate-Elektrode 400 und der zweiten Kondensator-Elektrode 420 ausgebildet werden, und dann können das erste Kontaktloch CH1 und das zweite Kontaktloch CH2 ausgebildet werden.
  • Das Zwischenschichtdielektrikum 405 kann in beiden Bereichen, dem TFT-Bereich und dem Kondensator-Bereich, ausgebildet werden. Insbesondere kann das Zwischenschichtdielektrikum 450 aus einem Wasserstoff-enthaltenden Material, beispielsweise SiNx, gebildet werden. Das Zwischenschichtdielektrikum 450 kann aus einer Doppelschicht, aufweisend SiNx und SiO2, gebildet werden.
  • Das Zwischenschichtdielektrikum 450 kann aus dem Wasserstoff-enthaltenden Material gebildet werden und es kann, bevor das erste und zweite Kontaktloch CH1 und CH2 gebildet werden, jeweils ein thermischer Behandlungsprozess zum Aktivieren und Hydrogenisieren durchgeführt werden. In dem Zwischenschichtdielektrikum 450 enthaltener Wasserstoff (H) kann mittels des thermischen Behandlungsprozesses zu der aktiven Schicht 300 diffundieren, wodurch frei bewegliche Bindungen der aktiven Schicht 300 reduziert werden. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird, da der thermische Behandlungsprozess zum Aktivieren und Mobilisieren zusammen durchgeführt wird, die Anzahl der thermischen Behandlungen verringert verglichen mit der bezogenen Technik, bei der die thermische Behandlung zum Aktivieren und die thermische Behandlung zum Hydrogenisieren separat durchgeführt werden.
  • Das erste und das zweite Kontaktloch CH1 und CH2 können gleichzeitig ausgebildet werden und zu diesem Zweck kann ein fünfter Maskenprozess durchgeführt werden. Das erste und das zweite Kontaktloch CH1 und CH2 können jeweils ausgebildet werden mittels Entfernens eines Teilbereiches von jeweils der zweiten Pufferschicht 250, den hoch-Konzentrierten Dotierbereichen 330 der aktiven Schicht 300, der Gate-Isolationsschicht 350 und des Zwischenschichtdielektrikums 450. Die Source-Elektrode 211 kann freigelegt werden mittels des ersten Kontaktlochs CH1 und die Drain-Elektrode 212 kann freigelegt werden mittels des zweiten Kontaktlochs CH2.
  • Nachfolgend, wie in 4E veranschaulicht ist, können die zweite Gate-Elektrode 500, die erste Verbindungselektrode 510 und die zweite Verbindungselektrode 520 strukturiert auf dem Zwischenschichtdielektrikum 450 ausgebildet werden, und dann kann die Planarisierungsschicht 550 gebildet werden.
  • Nachfolgend kann das dritte Kontaktloch CH3 in der Planarisierungsschicht 550 gebildet werden.
  • Die zweite Gate-Elektrode 500, die erste Verbindungselektrode 510 und die zweite Verbindungselektrode 520 können gleichzeitig strukturiert aus dem gleichen Material gebildet werden und zu diesem Zweck kann ein sechster Maskenprozess durchgeführt werden.
  • Die zweite Gate-Elektrode 500 kann strukturiert in dem TFT-Bereich gebildet werden und kann elektrisch mit der ersten Gate-Elektrode 400 durch ein separates Kontaktloch verbunden sein. Ein Kontaktloch für eine elektrische Verbindung zwischen der zweiten Gate-Elektrode 500 und der ersten Gate-Elektrode 400 kann gleichzeitig mit dem oben beschriebenen ersten und zweiten Kontaktloch CH1 und CH2 ausgebildet werden, wodurch ein separater Maskenprozess zum Ausbilden des Kontaktlochs nicht notwendig ist.
  • Die erste Verbindungselektrode 510 kann durch das erste Kontaktloch CH1 mit der Source-Elektrode 211 und dem hoch-Konzentration Dotierbereich 330, der an einer Seite des aktiven der aktiven Schicht 300 ausgebildet ist, verbunden sein. Ebenfalls kann sich die erste Verbindungselektrode 510 in den Kondensator-Bereich erstrecken und als die dritte Kondensator-Elektrode wirken.
  • Die zweite Verbindungselektrode 520 kann durch das zweite Kontaktloch CH2 mit der zweiten Drain-Elektrode 212 und dem hoch-Konzentration Dotierbereich 330, der am anderen Ende der aktiven Schicht 300 ausgebildet ist, verbunden sein.
  • Durch eine Kombination der ersten und zweiten Kontaktlöcher CH1 und CH2 und einer Kombination der ersten und der zweiten Verbindungselektrode 510 und 520, wird die Anzahl an Maskenprozessen reduziert, und weiterhin kann die Source-Elektrode 211 mit der aktiven Schicht 300 verbunden sein und die Drain-Elektrode 212 kann der aktiven Schicht 300 verbunden sein.
  • Die Planarisierungsschicht 500 kann in beiden Bereichen, dem TFT-Bereich und dem Kondensator-Bereich, ausgebildet sein.
  • Ein siebter Maskenprozess kann für das dritte Kontaktloch CH3 vorgesehen sein. Das dritte Kontaktloch CH3 kann mittels eines Entfernens eines Teilbereiches der Planarisierungsschicht 50 ausgebildet werden. Die zweite Verbindungselektrode 520 kann mittels des dritten Kontaktlochs CH3 freigelegt sein.
  • Nachfolgend, wie in 4F veranschaulicht, kann die Pixel-Elektrode 600 strukturiert ausgebildet werden.
  • Ein achter Maskenprozess kann zum strukturierten Ausbilden der Pixel-Elektrode 600 durchgeführt werden. Die Pixel-Elektrode 600 kann durch das dritte Kontaktloch CH3 mit der zweiten Verbindungselektrode 520 verbunden sein. Die Pixel-Elektrode 600 kann sich in den Kondensator-Bereich erstrecken und als die vierte Kondensator-Elektrode wirken.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung können verglichen mit dem Stand der Technik drei Maskenprozesse weggelassen werden. Weiterhin, da der Kondensator-Bereich gleichzeitig mit dem TFT-Bereich ausgebildet wird, kann ein Maskenprozess zum strukturierten Ausbilden des Kondensator-Bereiches weggelassen werden.
  • 5 ist eine schematische Querschnittsdarstellung einer organischen lichtemittierenden Displayvorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und die organische lichtemittierende Displayvorrichtung verwendet das oben beschriebene TFT-Substrat der 3.
  • Wie in 5 gezeigt ist kann die organische lichtemittierende Displayvorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ein Substrat 100, eine erste Pufferschicht 150, eine Sperrschicht 200, eine Source-Elektrode 211, eine Drain-Elektrode 212, eine erste Kondensator-Elektrode 220, eine zweite Pufferschicht 250, eine aktive Schicht 300, eine Gate-Isolationsschicht 350, eine erste Gate-Elektrode 400, eine zweite Kondensator-Elektrode 420, ein Zwischenschichtdielektrikum 450, eine zweite Gate-Elektrode 500, eine erste Verbindungselektrode 510, eine zweite Verbindungselektrode 520, eine Planarisierungsschicht 550, eine Pixel-Elektrode 600, eine Dammschicht (Bank) 650, eine organische Schicht 700 und eine obere Elektrode 750 aufweisen.
  • Die Elemente reichend von dem Substrat 100 zu der Pixel-Elektrode 600 sind die gleichen Elemente wie in dem oben beschriebenen TFT-Substrat, wodurch ihre detaillierte Beschreibung nicht wiederholt wird. Die Pixel-Elektrode 600 kann als eine Anode für das organische lichtemittierende Displayvorrichtung wirken.
  • Die Dammschicht 650 und die organische Schicht 700 können auf der Pixel-Elektrode 600 ausgebildet werden. Die Dammschicht 650 kann in einer Matrixstruktur gebildet werden, um eine Vielzahl von Pixel-Bereichen zu definieren, und die organische Schicht 700 kann in jedem der Vielzahl der Pixel-Bereiche gebildet werden. Die organische Schicht 700 kann konfiguriert sein mit einer Kombination einer Lochinjektionsschicht, einer Lochtransportschicht, einer organischen Emissionsschicht, einer Elektronentransportschicht und einer Elektroneninjektionsschicht, aber ist nicht darauf begrenzt. Beispielsweise kann eine Struktur der organischen Schicht 700 in verschiedenen Strukturen verändert werden. Die obere Elektrode 700 kann auf der organischen Schicht 700 ausgebildet sein. Die obere Elektrode 750 kann als Kathode für die lichtemittierende Displayvorrichtung wirken.
  • Soweit ist die organische lichtemittierende Displayvorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht und ist nicht auf die Struktur veranschaulicht in 5 beschränkt. Beispiele der organischen lichtemittierenden Displayvorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung können eine organische lichtemittierende Displayvorrichtung mit verschiedenen Strukturen umfassen einschließlich des oben beschriebenen TFT-Substrats umfassen.
  • 6 ist eine schematische Querschnittsansicht einer LCD-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, und die organische lichtemittierende Displayvorrichtung verwendet das oben beschriebene TFT-Substrat der 3.
  • Wie in 6 veranschaulicht ist, kann die LCD-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ein TFT-Substrat umfassen, das ein Substrat 100, eine erste Pufferschicht 150, eine Sperrschicht 200, eine Source-Elektrode 211, eine Drain-Elektrode 212, eine erste Kondensator-Elektrode 220, eine zweite Pufferschicht 250, eine aktive Schicht 300, eine Gate-Isolationsschicht 150, eine erste Gate-Elektrode 400, eine zweite Kondensator-Elektrode 420, ein Zwischenschichtdielektrikum 450, eine zweite Gate-Elektrode 500, eine erste Verbindungselektrode 510, eine zweite Verbindungselektrode 520, eine Planarisierungsschicht 550 und eine Pixel-Elektrode 600 aufweist, ein gegenüberliegendes Substrat 800 gegenüberliegend zu dem TFT-Substrat und eine Flüssigkristallschicht 900, die zwischen dem TFT-Substrat und dem gegenüberliegenden Substrat 800 ausgebildet ist.
  • Obwohl nicht im Detail gezeigt, kann das gegenüberliegende Substrat 800 eine schwarze Matrix und eine Lichtabschirmende Schicht aufweisen. Eine LCD-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann modifiziert werden und angewendet werden um verschiedene Modi zu haben die den Fachmännern bekannt sind, beispielsweise „twisted nematic“ (TN)-Modus, einen „vertical alignment“(VA)-Modus, einen „in plane switching“ (IPS)-Modus, einen „fringe field switching“ (FFS)-Modus, usw., wodurch eine Struktur des gegenüberliegenden Substrats 800 variable verändert werden kann. Ebenfalls kann das TFT-Substrat eine gemeinsame Elektrode aufweisen, um die Flüssigkristallschicht 900 mit der Pixel-Elektrode 600 zu betreiben.
  • Wie oben beschrieben kann gemäß den Ausführungsbeispielen der vorliegenden Erfindung die Anzahl der Maskenprozesse reduziert werden, wodurch ein Prozess vereinfacht wird.
  • Es wird den Fachmännern auf diesem Gebiet, offensichtlich, dass verschiedene Modifikationen und Variationen der Ausführungsformen vorgenommen werden können, ohne vom Geiste oder dem Umfang der Offenbarung abzuweichen. Daher ist es zu verstehen, dass die vorstehenden Ausführungsformen dazu gedacht sind, in jeglicher Hinsicht darstellend und nicht beschränkend zu sein. Daher ist beabsichtigt, dass die vorliegende Erfindung die Modifikationen und Variationen dieser Offenbarung abdeckt, sofern diese innerhalb des Umfangs der angehängten Ansprüche und deren Äquivalente liegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2014-0131762 [0001]

Claims (15)

  1. Dünnschichttransistor (TFT)-Substrat aufweisend: • ein Substrat (100); • eine Sperrschicht (200), eine Source-Elektrode (211) und eine Drain-Elektrode (212) angeordnet auf der gleichen Schicht über dem Substrat (100); • eine aktive Schicht (300) angeordnet die Sperrschicht (200), die Source-Elektrode (211) und die Drain-Elektrode (212) zu überlappen; • eine Gate-Isolationsschicht (150) angeordnet über der aktiven Schicht (300); • eine erste Gate-Elektrode (400) angeordnet über der Gate-Isolationsschicht (150); • ein Zwischenschichtdielektrikum (450) angeordnet über der ersten Gate-Elektrode (400); • eine erste Verbindungselektrode (510) angeordnet über dem Zwischenschichtdielektrikum (450) um mit der aktiven Schicht (300) und der Source-Elektrode (211) durch ein erstes Kontaktloch (CH1) verbunden zu sein; • eine zweite Verbindungselektrode (520) angeordnet über dem Zwischenschichtdielektrikum (450) um mit der aktiven Schicht (300) und der Drain-Elektrode (212) durch ein zweites Kontaktloch (CH2) verbunden zu sein; • eine Planarisierungsschicht (550) angeordnet über der ersten Verbindungselektrode (510) und der zweiten Verbindungselektrode (520); und • eine Pixel-Elektrode (600) angeordnet über der Planarisierungsschicht (550) um mit der zweiten Verbindungselektrode (520) durch ein drittes Kontaktloch (CH3) verbunden zu sein.
  2. Dünnfilmtransistor-Substrat gemäß Anspruch 1, ferner aufweisend: einen Dünnfilmtransistor-Bereich und einen Kondensator-Bereich; wenigstens einen Kondensator ausgebildet in dem Kondensator-Bereich; wobei die Sperrschicht (200), die Source-Elektrode (211) und die Drain-Elektrode (212) in dem Dünnfilmtransistor-Bereich gebildet sind.
  3. Dünnfilmtransistor-Substrat gemäß Anspruch 1 oder 2, ferner aufweisend eine erste Pufferschicht (150) angeordnet über dem Substrat (100); und eine zweite Pufferschicht (250) angeordnet über der ersten Pufferschicht (150); wobei die Source-Elektrode (211) und die Drain-Elektrode (212) zwischen die erste Pufferschicht (150) und die zweite Pufferschicht (250) eingefügt sind.
  4. Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 2 oder 3, wobei die Source-Elektrode (211) und die Drain-Elektrode (212) aus einem Material gebildet sind, das sich von dem Material der Sperrschicht (200) unterscheidet.
  5. Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 2 bis 4, wobei der Kondensator eine erste Kondensator Elektrode (220) und eine zweite Kondenstator-Elektrode aufweist; wobei die zweite Kondensator-Elektrode (420) und die erste Gate-Elektrode (400) auf der gleichen Schicht gebildet sind.
  6. Dünnfilmtransistor-Substrat des Anspruchs 5, wobei die zweite Kondensator-Elektrode (420) und die erste Gate-Elektrode (400) aus demselben Material gebildet sind.
  7. Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 3 bis 6, wobei die erste Kondensator Elektrode (220) und die zweite Kondensator-Elektrode (420) einander lateral überlappend gebildet sind.
  8. Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 1 bis 7, ferner aufweisend: eine zweite Gate-Elektrode (500); wobei die zweite Gate-Elektrode (500), die erste Verbindungelektrode (510) und die zweite Verbindungelektrode (520) auf der gleichen Schicht gebildet sind; wobei bevorzugt die zweite Gate-Elektrode (500), die erste Verbindungselektrode (510) und die zweite Verbindungselektrode (520) auf dem Zwischenschichtdielektrikum (450) gebildet sind.
  9. Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 1 bis 8, wobei die erste Verbindungselektrode (510) und die zweite Verbindungselektrode (520) sich jeweils durch das Zwischenschichtdielektrikum (450), die Gate-Isolationsschicht (150) und die aktive Schicht (300) erstrecken und entsprechend die Source-Elektrode (211) und die Drain-Elektrode (212) elektrisch verbinden.
  10. Dünnfilmtransistor-Substrat gemäß Anspruch 9, wobei das erste Kontaktloch (CH1) und das zweite Kontaktloch (CH2) jeweils in direktem Kontakt mit der aktiven Schicht (300) sind.
  11. Dünnfilmtransistor-Substrat gemäß einer Ansprüche 10, wobei die aktive Schicht (300) aufweist: einen ersten Bereich mit zwei ersten Teilbereiche (330)n (330), wobei die ersten Teilbereiche (330) eine erste Dotierungskonzentration aufweisen; einen zweiten Bereich mit zwei zweiten Teilbereichen (320), wobei die zweiten Teilbereiche (320) eine zweite Dotierungskonzentration aufweisen, die geringer ist als die erste Dotierungskonzentration; und einen Kanal-Bereich (310), wobei ein zweiter Teilbereich (320) benachbart zu dem Kanal-Bereich (310) auf einer Seite des Kanal-Bereiches (310) angeordnet ist, und ein anderer zweiter Teilbereich (320) benachbart zu dem Kanal-Bereich (310) auf einer gegenüberliegenden Seite des Kanal-Bereiches (310) angeordnet ist, wobei auf einer Seite ein erster Teilbereich (330) benachbart zu einem zweiten Teilbereich (320) angeordnet ist, und ein anderer erster Teilbereich (330) benachbart zu dem anderen zweiten Teilbereich (320) angeordnet ist, wobei die erste Verbindungselektrode (510) elektrisch gekoppelt ist mit dem ersten Teilbereich (330) und mit der Source-Elektrode (211), wobei die zweite Verbindungselektrode (520) elektrisch mit dem anderen ersten Teilbereich (330) und mit der Drain-Elektrode (212) gekoppelt ist.
  12. Dünnfilmtransistor-Substrat gemäß Anspruch 11, wobei ein erster Teilbereich (330) die Source-Elektrode (211) lateral überlappt, wobei der erste Teilbereich (330) die Drain-Elektrode (212) lateral überlappt, und wobei der Kanal-Bereich (310) die Sperrschicht (200) überlappt.
  13. Displayvorrichtung, aufweisend: ein Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 1 bis 12; und ein weiteres Substrat (800) angeordnet gegenüber dem Dünnfilmtransistor-Substrat.
  14. Displayvorrichtung gemäß Anspruch 13, ferner aufweisend: eine Flüssigkristallschicht (900) ausgebildet zwischen dem Dünnfilmtransistor-Substrat und dem weiteren Substrat (800).
  15. Displayvorrichtung aufweisend: ein Dünnfilmtransistor-Substrat gemäß einem der Ansprüche 1 bis 12; und eine organische Schichtstruktur ausgebildet um Licht zu emittieren; wobei die organische Schichtstruktur über der Pixel-Elektrode (600) angeordnet ist.
DE102015116395.0A 2014-09-30 2015-09-28 Dünnfilmtransistor-substrat und displayvorrichtung, welche diese verwendet Active DE102015116395B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0131762 2014-09-30
KR1020140131762A KR101679252B1 (ko) 2014-09-30 2014-09-30 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치

Publications (2)

Publication Number Publication Date
DE102015116395A1 true DE102015116395A1 (de) 2016-03-31
DE102015116395B4 DE102015116395B4 (de) 2020-10-15

Family

ID=55485999

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015116395.0A Active DE102015116395B4 (de) 2014-09-30 2015-09-28 Dünnfilmtransistor-substrat und displayvorrichtung, welche diese verwendet

Country Status (4)

Country Link
US (1) US9842864B2 (de)
KR (1) KR101679252B1 (de)
CN (1) CN105470262B (de)
DE (1) DE102015116395B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769123A (zh) * 2020-07-10 2020-10-13 京东方科技集团股份有限公司 一种阵列基板、显示装置和制作方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102411327B1 (ko) * 2015-01-02 2022-06-21 삼성디스플레이 주식회사 표시 장치
TWI567950B (zh) * 2015-01-08 2017-01-21 群創光電股份有限公司 顯示面板
KR102367215B1 (ko) * 2015-08-31 2022-02-24 엘지디스플레이 주식회사 유기발광표시장치
CN105336745B (zh) * 2015-09-30 2019-01-22 深圳市华星光电技术有限公司 低温多晶硅tft基板
KR102485707B1 (ko) * 2016-01-29 2023-01-09 삼성디스플레이 주식회사 유기 발광 표시 장치
JP2017174946A (ja) * 2016-03-23 2017-09-28 株式会社ジャパンディスプレイ 半導体装置の製造方法
KR102652999B1 (ko) * 2016-04-26 2024-04-01 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치
KR102567715B1 (ko) * 2016-04-29 2023-08-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
KR102489594B1 (ko) * 2016-07-29 2023-01-18 엘지디스플레이 주식회사 협 베젤을 갖는 표시장치
KR102586938B1 (ko) 2016-09-05 2023-10-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20180050478A (ko) * 2016-11-04 2018-05-15 삼성디스플레이 주식회사 박막 트랜지스터, 그의 제조 방법, 및 이를 포함하는 표시 장치
KR102554862B1 (ko) * 2016-11-21 2023-07-14 삼성디스플레이 주식회사 표시 장치
CN106531692A (zh) * 2016-12-01 2017-03-22 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板及显示装置
CN106847743B (zh) * 2017-02-07 2019-12-24 武汉华星光电技术有限公司 Tft基板及其制作方法
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102376412B1 (ko) * 2017-07-14 2022-03-22 삼성디스플레이 주식회사 터치 센서 및 이를 포함하는 표시 장치
KR102661922B1 (ko) * 2017-12-08 2024-04-26 엘지디스플레이 주식회사 표시 장치
CN108535928A (zh) * 2018-04-13 2018-09-14 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板和显示装置
US10957713B2 (en) * 2018-04-19 2021-03-23 Wuhan China Star Optoelectronics Technology Co., Ltd. LTPS TFT substrate and manufacturing method thereof
KR102591811B1 (ko) * 2018-05-18 2023-10-23 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
CN108878449B (zh) * 2018-06-28 2020-07-03 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
KR20200014473A (ko) 2018-07-31 2020-02-11 삼성디스플레이 주식회사 표시 장치
KR102550689B1 (ko) * 2018-08-23 2023-07-04 삼성디스플레이 주식회사 플렉시블 디스플레이 장치 및 그 제조방법
CN109148366A (zh) * 2018-09-18 2019-01-04 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
US11195863B2 (en) * 2018-09-21 2021-12-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel having a storage capacitor, manufacturing method the same thereof and display module having the same
KR102654918B1 (ko) * 2018-10-08 2024-04-05 삼성디스플레이 주식회사 표시장치
CN109935601B (zh) * 2019-04-04 2021-01-26 京东方科技集团股份有限公司 一种显示面板及其制备方法
KR20210009486A (ko) * 2019-07-16 2021-01-27 삼성디스플레이 주식회사 표시 장치
CN110429115B (zh) * 2019-07-23 2021-04-27 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN110534532B (zh) * 2019-09-04 2022-03-04 友达光电（昆山）有限公司 显示面板及其制造方法
CN110993644A (zh) 2019-11-06 2020-04-10 深圳市华星光电半导体显示技术有限公司 Oled显示面板及制备方法
JP7471075B2 (ja) * 2019-12-17 2024-04-19 シャープ株式会社 アクティブマトリクス基板およびその製造方法
KR20210087612A (ko) * 2020-01-02 2021-07-13 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN111293127B (zh) * 2020-02-25 2022-04-26 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法
CN111668238B (zh) * 2020-06-19 2022-09-09 武汉华星光电半导体显示技术有限公司 Oled显示面板及其制作方法
CN112038325B (zh) * 2020-08-20 2022-08-23 武汉华星光电半导体显示技术有限公司 显示面板
CN112768497B (zh) * 2021-01-07 2022-08-23 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法、显示面板
CN114242736A (zh) * 2021-12-17 2022-03-25 湖北长江新型显示产业创新中心有限公司 一种显示面板及显示装置
CN114582889A (zh) * 2022-02-22 2022-06-03 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板的制备方法
US20230290883A1 (en) * 2022-03-10 2023-09-14 Applied Materials, Inc. Transistor devices with multi-layer interlayer dielectric structures
CN114779544A (zh) * 2022-03-29 2022-07-22 武汉华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140131762A (ko) 2013-05-06 2014-11-14 삼성디스플레이 주식회사 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3240258B2 (ja) 1996-03-21 2001-12-17 シャープ株式会社 半導体装置、薄膜トランジスタ及びその製造方法、ならびに液晶表示装置及びその製造方法
TWI231153B (en) * 2004-02-26 2005-04-11 Toppoly Optoelectronics Corp Organic electroluminescence display device and its fabrication method
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR100604762B1 (ko) * 2004-04-23 2006-07-26 일진디스플레이(주) 액정 디스플레이 패널 및 그 제조 방법
KR100662789B1 (ko) * 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
EP1816681A3 (de) * 2006-02-06 2012-05-30 Samsung Electronics Co., Ltd. Anzeigevorrichtung und deren Herstellungsmethode
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
DE102006060734B4 (de) * 2006-06-30 2014-03-06 Lg Display Co., Ltd. Flüssigkristalldisplay und Verfahren zu dessen Herstellung
KR101450803B1 (ko) * 2007-12-28 2014-10-15 삼성디스플레이 주식회사 어레이 기판 및 어레이 기판의 제조방법
KR20100023559A (ko) * 2008-08-22 2010-03-04 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20130110490A (ko) 2012-03-29 2013-10-10 삼성디스플레이 주식회사 어레이 기판 및 이의 제조 방법
KR102018284B1 (ko) * 2013-02-28 2019-09-05 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
CN103367165A (zh) * 2013-07-01 2013-10-23 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板及显示器
CN103383946B (zh) * 2013-07-12 2016-05-25 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法
KR102169013B1 (ko) * 2013-12-17 2020-10-23 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
CN104332477B (zh) * 2014-11-14 2017-05-17 京东方科技集团股份有限公司 薄膜晶体管组件、阵列基板及其制作方法、和显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140131762A (ko) 2013-05-06 2014-11-14 삼성디스플레이 주식회사 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769123A (zh) * 2020-07-10 2020-10-13 京东方科技集团股份有限公司 一种阵列基板、显示装置和制作方法
CN111769123B (zh) * 2020-07-10 2023-11-28 京东方科技集团股份有限公司 一种阵列基板、显示装置和制作方法

Also Published As

Publication number Publication date
KR101679252B1 (ko) 2016-12-07
US20160093647A1 (en) 2016-03-31
CN105470262A (zh) 2016-04-06
DE102015116395B4 (de) 2020-10-15
US9842864B2 (en) 2017-12-12
KR20160039040A (ko) 2016-04-08
CN105470262B (zh) 2018-10-26

Similar Documents

Publication Publication Date Title
DE102015116395B4 (de) Dünnfilmtransistor-substrat und displayvorrichtung, welche diese verwendet
DE102016111712B4 (de) Biegsame organische lichtemitierende Anzeigevorrichtung und Verfahren zu deren Herstellung
DE102009044337B4 (de) Arraysubstrat für ein Display sowie Verfahren zum Herstellen desselben
DE102005030675B4 (de) Herstellungsverfahren eines organischen Dünnschichttransistors und einer Flüssigkristallanzeigenvorrichtung,ein organischer Dünnschichttransistor und eine Flüssigkristallanzeigevorrichtung
DE102011077647B4 (de) Dünnschichttransistorsubstrat mit einer widerstandsarmen Busleitungsstruktur und Herstellungsverfahren für dasselbe
DE102006061869B4 (de) Arraysubstrat für eine Flüssigkristallanzeigevorrichtung und Herstellungsverfahren desselben
DE102005029265B4 (de) Arraysubstrat für ein LCD sowie zugehöriges Herstellverfahren
DE102007061259B4 (de) Arraysubstrat für ein Flüssigkristalldisplay sowie Verfahren zum Herstellen desselben
DE102018132095A1 (de) Anzeigevorrichtung
DE102005056702B4 (de) TFT-Arraysubstrat und zugehöriges Herstellverfahren
DE102018130713B4 (de) Anzeigevorrichtung
DE102004021157B4 (de) Dünnschichttransistor-Arraysubstrat und Verfahren zum Herstellen desselben
DE102006057773B4 (de) Matrixsubstrat für eine In-Plane-Switching LCD-Vorrichtung, In-Plane Switching LCD-Vorrichtung und Verfahren zu dessen Herstellung
DE102009058245B4 (de) Arraysubstrat für eine Anzeigevorrichtung und Verfahren zum Herstellen derselben
DE60037707T2 (de) Herstellungsverfahren für dünnfilmtransistoren
DE102008050200B4 (de) Flüssigkristallanzeige und Verfahren zum Herstellen derselben
DE102014205131B4 (de) Substrat für ein TFT-Array, Herstellungsverfahren davon und Bildschirm
DE102004028991B4 (de) Dünnschichttransistorarray-Substrat und Herstellverfahren für ein solches
DE102012112660B4 (de) Anzeigevorrichtungen und Verfahren zu deren Herstellung
DE102005027445A1 (de) Dünnschichttransistorarray-Substrat und Herstellungsverfahren für ein solches
DE102005056703A1 (de) TFT-Arraysubstrat und zugehöriges Herstellverfahren
DE102004051839A1 (de) Verfahren zum Herstellen eines Dünnschichttransistorarray-Substrats
DE102012108165A1 (de) Array-Substrat für Streufeldschaltung-Modus-Flüssigkristallanzeigevorrichtung und Verfahren zum Herstellen desselben
DE102004053587A1 (de) Flüssigkristalldisplay-Tafel und Verfahren zu deren Herstellung
DE10331826A1 (de) Transflektives Flüssigkristalldisplay und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final