DE102015109192A1 - Optimierte Schicht für Halbleiter - Google Patents

Optimierte Schicht für Halbleiter Download PDF

Info

Publication number
DE102015109192A1
DE102015109192A1 DE102015109192.5A DE102015109192A DE102015109192A1 DE 102015109192 A1 DE102015109192 A1 DE 102015109192A1 DE 102015109192 A DE102015109192 A DE 102015109192A DE 102015109192 A1 DE102015109192 A1 DE 102015109192A1
Authority
DE
Germany
Prior art keywords
substrate layer
layer
doping
wafer
sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015109192.5A
Other languages
English (en)
Inventor
Jens Peter Konrath
Hans-Joachim Schulze
Christian Hecht
Roland Rupp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102015109192A1 publication Critical patent/DE102015109192A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Repräsentative Implementierungen von Vorrichtungen und Techniken stellen eine optimierte Schicht für ein Halbleiterbauelement bereit. In einem Beispiel kann ein dotierter Bereich eines Wafers, der eine Substratsschicht (102) bildet, von dem Wafer zu einem Akzeptor oder Handhabungswafer übertragen werden. Eine Bauelementschicht (104) kann auf die Substratsschicht (102) aufgebracht werden. Der Akzeptorwafer (106) wird von der Substratsschicht (102) getrennt. In manchen Beispielen kann eine weitere Bearbeitung mit Bezug auf die Substrat- und/oder Bauelementschicht (104) durchgeführt werden.

Description

  • HINTERGRUND
  • Entwicklungen in Halbleitertechnologien umfassen die Verwendung von Materialien wie z. B. Siliciumcarbid (SiC) in der Herstellung von schnellen Hochtemperaturhalbleitervorrichtungen mit einer hohen Spannungskapazität. In vielen Fällen werden n-Typ-SiC-Substrate, die in der Herstellung von SiC-Vorrichtungen verwendet werden, erhalten, indem Bereiche von Grundmaterialkristallen abgesägt werden, gefolgt von Schleifen, Polieren usw. Das kann ein schwieriger und teurer Prozess sein. Die Substrate haben oft inhomogene Dotierungseigenschaften und können auf Dotierungskonzentrationen von kleiner gleich 1019 cm–3 beschränkt sein. Höhere Dotierungskonzentrationen können zu mechanischen Instabilitäten des SiC-Wafers (z. B. Verformen oder spontanes Reißen in Hochtemperaturprozessschritten oder mechanische Spannungen) führen.
  • Im Allgemeinen gibt es ähnliche Probleme bei der Herstellung von p-Typ-Substraten. Zusätzlich kann es aufgrund der Verarmung der p-Typ-Dotierungssubstanz (z. B. Aluminium), zum Beispiel während der Herstellung, Schwierigkeiten beim Züchten von ausreichend großen p-Typ-Kristallen mit der gewünschten Dotierungskonzentration geben. Dadurch kann es problematisch sein, zum Beispiel n-Kanal Bipolartransistoren mit isolierter Gate-Elektrode („insulated-gate bipolar transistor“, IGBT) und dergleichen herzustellen.
  • In manchen Fällen können gewünschte Vorrichtungen hergestellt werden, indem eine dicke n-Typ-Driftschicht auf einem Substrat gewachsen wird und das Substrat daraufhin weggeschliffen wird. Eine hoch dotierte p-Typ-Schicht kann auf einer Oberfläche der Driftschicht gebildet werden, zum Beispiel durch Epitaxie. Dieser Prozess kann erfolgreich sein, wenn die Driftschicht stabil genug ist, eine Handhabung nach dem Wegschleifen des Substrats zu erlauben (z. B. wenn die Driftschicht weiterhin eine Dicke von mindestens 100 Mikrometer oder mehr aufweist). Daher kann die mechanische Stabilität der Driftschicht ein beschränkender Faktor bei der Herstellung von Vorrichtungen mittels dieses Prozesses sein. Ferner kann dieser Prozess schwierig und teuer sein, insbesondere wenn ein SiC-Substrat verwendet wird, um die Driftschicht zu züchten, und danach weggeschliffen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die ausführliche Beschreibung wird mit Bezug auf die begleitenden Figuren dargelegt. In den Figuren identifiziert bzw. identifizieren die Ziffer(n) am weitesten links in einem Bezugszeichen die Figur, in der das Bezugszeichen das erste Mal vorkommt. Die Verwendung des gleichen Bezugszeichens in verschiedenen Figuren ist ein Hinweis auf ähnliche oder identische Gegenstände.
  • Für den Zweck dieser Diskussion werden die Vorrichtungen und Systeme, die in den Figuren dargestellt sind, als mehrere Bauelemente aufweisend gezeigt. Verschiedene Implementierungen von Vorrichtungen und/oder Systemen, wie sie hierin beschrieben werden, können weniger Bauteile aufweisen und verbleiben dennoch innerhalb des Schutzbereichs der Offenbarung. Alternativ können andere Implementierungen von Vorrichtungen und/oder Systemen zusätzliche Bauelemente oder verschiedene Kombinationen der beschriebenen Bauelemente aufweisen und verbleiben auch innerhalb des Schutzbereichs der Offenbarung.
  • 1 ist eine Querschnittsprofilansicht einer homogen dotierten Ausgangsschicht für Halbleiterepitaxie gemäß einem Beispiel.
  • 2 ist eine Querschnittsprofilansicht einer strukturierten Ausgangsschicht für Halbleiterepitaxie gemäß einem weiteren Beispiel.
  • 3 ist eine Querschnittsprofilansicht einer beispielhaften strukturierten Ausgangsschicht mit dem Zusatz von implantierten Seitenwänden in Gräben des Substrats gemäß einer Implementierung.
  • 4 ist eine Querschnittsprofilansicht einer beispielhaften strukturierten Ausgangsschicht, die eine gefüllte Implantation in Gräben des Substrats aufweist, gemäß einer Implementierung.
  • 5 ist eine Querschnittsprofilansicht einer beispielhaften strukturierten Ausgangsschicht, die z. B. Variationen in der Beabstandung, Dicke und/oder Tiefe von implantierten Gräben zeigt.
  • 6 ist ein Flussdiagramm, das einen beispielhaften Prozess zur Herstellung einer optimierten Schicht für einen Halbleiter gemäß einer Implementierung darstellt.
  • Ausführliche Beschreibung
  • Übersicht
  • Repräsentative Implementierungen von Vorrichtungen und Techniken stellen eine optimierte Ausgangsschicht für ein Halbleiterbauelement, wie z. B. ein Siliciumcarbid(SiC)-Halbleiterbauelement, bereit. In einem Beispiel kann ein Wafer, wie z. B. ein SiC-Wafer, auf eine gewünschte Konzentration dotiert werden, um eine Ausgangsschicht (d. h. eine Substratsschicht) zu bilden. Die Dotierungseigenschaften der Ausgangsschicht können „abgestimmt“ werden, um die optimierte Ausgangsschicht für das Halbleiterbauelement zu bilden. In verschiedenen Implementierungen kann das Abstimmen einen oder mehrere Prozesse, die entweder vor oder nach dem Übertragen der Substratsschicht zu einem Akzeptorwafer zum Bilden des Halbleiterbauelements durchgeführt werden können, umfassen.
  • In einer Implementierung wird der Wafer gleichmäßig über der Fläche des Wafers dotiert, um einen homogen dotierten Substratswafer zu bilden. In einer weiteren Implementierung wird der Wafer in einem Muster dotiert, um eine Substratsschicht, die abwechselnde Dotierungen aufweist, zu bilden. In verschiedenen Implementierungen kann der Wafer maskiert, implantiert und/oder mit Gräben versehen werden, um ein dotiertes Muster auf dem Wafer zu bilden. Zum Beispiel können die maskierten Flächen oder Gräben teilweise oder vollständig mittels einer Implantation oder eines Epitaxieprozesses gefüllt werden, um Bereiche mit entgegengesetzten Typen der Dotierung aufzuweisen.
  • In einer Implementierung wird die Substratsschicht vom Wafer zu einem Akzeptor- oder Handhabungswafer übertragen, zum Beispiel für Bearbeitungszwecke. In verschiedenen Implementierungen wird die Substratsschicht vom Wafer mittels Ionenimplantation und insbesondere Wasserstoffimplantation oder dergleichen weggeschnitten. Die Substratsschicht kann zum Akzeptorwafer mittels verschiedener Techniken für das Bonden gebondet werden.
  • In einer Implementierung wird eine Bauelementschicht auf einer Oberfläche der Substratsschicht aufgebracht, indem zum Beispiel epitaktische Techniken verwendet werden. In verschiedenen Beispielen kann die Bauelementschicht bearbeitet werden, einschließlich Dotierung, zufügen einer Metallisierung und dergleichen. In einer Implementierung wird der Akzeptorwafer von der Substratsschicht getrennt. In manchen Beispielen kann ein weiteres Bearbeiten des Substrats und/oder der Bauelementschicht durchgeführt werden, um eine fertiggestellte Halbleitervorrichtung zu bilden.
  • Verschiedene Implementierungen und Anordnungen werden mit Bezug auf elektrische und elektronische Bauelemente und mit Bezug auf verschiedene Materialien besprochen. Die Erwähnung bestimmter Materialien (d. h. Siliciumcarbid (SiC) usw.) soll nicht als beschränkend aufgefasst werden, sondern dient nur zur Vereinfachung der Diskussion und der darstellerischen Bequemlichkeit halber. Die Techniken und Vorrichtungen, die mit Bezug auf SiC besprochen werden, sind auf jeden Typ von Halbleitermaterial, wie Silicium, andere „Wide-Bandgap-Materialien“ oder dergleichen, anwendbar. Demgemäß soll die Verwendung von „SiC“ in der Offenbarung auch auf diese anderen Materialien zutreffen.
  • Implementierungen werden im Folgenden mittels mehrerer Beispiele genauer erklärt. Obwohl verschiedene Implementierungen und Beispiele hier und im Folgenden besprochen werden, können weitere Implementierungen und Beispiele möglich sein, indem die Merkmale und Elemente der einzelnen Implementierungen und Beispiele kombiniert werden.
  • Beispielhafte Anordnung
  • 1 ist eine Querschnittsprofilansicht einer Halbleiteranordnung 100, aufweisend eine Ausgangsschicht (z. B. Träger, Substrat, usw.) 102 zum Erstellen eines Halbleiterbauelements gemäß einem Beispiel. Die Anordnung 100 stellt ein beispielhaftes Umfeld dar, worin die hierin besprochenen Techniken und Vorrichtungen angewandt werden können. Zum Beispiel kann ein Halbleiterbauelement gebildet werden, indem epitaktische Schichten zur Ausgangsschicht 102 hinzugefügt werden, insbesondere in Kombination mit Implantationstechniken und geeigneten Hochtemperaturprozessen z. B. für das Ausheizen und Eindiffundieren der Dotierungssubstanzen.
  • Die Techniken, Bauelemente und Vorrichtungen, die hierin mit Bezug auf die Halbleiteranordnung 100 beschrieben sind, sind nicht auf die Darstellungen in 1–5 beschränkt und können auf andere Gestaltungen, Typen, Anordnungen und Konstruktionen angewandt werden, ohne den Schutzbereich der Offenbarung zu verlassen. In manchen Fällen können alternative Bauelemente oder Materialien verwendet werden, um die hierin beschriebenen Techniken zu implementieren. In verschiedenen Implementierungen kann die Anordnung 100 eigenständig sein, oder sie kann Teil eines Systems, Bauelements, einer Struktur oder dergleichen sein.
  • Die Darstellung von 1 zeigt eine beispielhafte Konfiguration der Ausgangsschicht 102 in Relation zu anderen Bereichen der Halbleiteranordnung 100 gemäß einer Implementierung. In verschiedenen Implementierungen können für die Halbleiteranordnung 100 auch andere Konfigurationen, Gestaltungen und dergleichen verwendet werden.
  • In einer Implementierung, wie sie in 1 gezeigt ist, weist die Halbleiteranordnung 100 eine Substratsschicht (d. h. eine strukturierte Ausgangsschicht) 102 und eine Bauelementschicht 104 auf. In einer Implementierung umfasst die Substratsschicht 102 eine hohe Dotierungsdichte relativ zu einer viel niedrigeren Dotierungsdichte der Bauelementschicht 104. Zum Beispiel ist die Dotierungsdichte der Schicht 104 im Bereich von 1014/cm3–1017/cm3, typischer im Bereich von 5 × 1014/cm3–1016/cm3. Die Schicht 102 hat eine Dotierungsdichte von 1018/cm3–1020/cm3, typischer 1019/cm3–5 × 1019/cm3. Ferner kann in verschiedenen Implementierungen die Dicke der Substratsschicht 102 wesentlich dünner als die Dicke der Bauelementschicht 104 sein. Zum Beispiel ist die Dicke der Schicht 104 im Bereich von 20 µm–200 µm, typischer im Bereich von 50 µm–100 µm. Die Schicht 102 hat eine Dicke von 5 µm–20 µm, typischer 5 µm–10 µm.
  • In einer Implementierung wird die Substratsschicht 102 gebildet, indem ein SiC-Wafer beispielsweise mit einer gewünschten Dotierungsdichte dotiert wird. In einer Implementierung umfasst die Substratsschicht 102 ein hoch dotiertes p-Typ-Substrat. In einer alternativen Implementierung umfasst die Substratsschicht 102 ein hoch dotiertes n-Typ-Substrat.
  • In verschiedenen Implementierungen werden eine oder mehrere Dotierungseigenschaften der Substratsschicht 102 auf der Grundlage eines Halbleiterbauelementtyps, der auf der Substratsschicht 102 zu bilden ist, abgestimmt. Zum Beispiel können die Dotierungseigenschaften oder -charakteristika bewusst abgestimmt werden, um zur Bildung einer gewünschten Vorrichtung optimiert zu sein. In manchen Implementierungen kann im Fall einer hohen n-Dotierung die Substratsschicht 102 abgestimmt sein, um einen niederohmschen Drainkontakt für Leistung-MOSFETs zu bilden, z. B. als eine rückseitige Kontaktzone für Schottky-Dioden, Bipolardioden oder Leistung-MOSFETs, oder als ein Emitter für einen bipolaren Sperrschichttransistor („bipolar junction transistor“, BJT). Im Fall einer p-Dotierung kann die Substratsschicht 102 optimiert sein, um als Rückseitenemitter (z. B. für einen Bipolartransistor, Bipolartransistor mit isolierter Gate-Elektrode (IGBT) oder Thyristor usw.) oder als ein Draingebiet oder eine Kontaktzone für Leistung-MOSFETs mit einem p-dotierten Driftgebiet oder dergleichen zu dienen.
  • In verschiedenen Implementierungen, wie in 1 gezeigt, ist die Substratsschicht 102 mittels Epitaxie oder Implantation homogen dotiert. In einer Implementierung ist die Substratsschicht 102 homogen mit einer Dotierungskonzentration von 1020cm–3 oder mehr dotiert. Anders ausgedrückt ist die Substratsschicht 102 abgestimmt und hat eine gleichmäßige Dotierung mit einer hohen Dichte.
  • In einer weiteren Implementierung kann die Substratsschicht 102 abgestimmt werden, um benachbarte p-Dotierung und n-Dotierung aufzuweisen. Zum Beispiel kann die Substratsschicht 102 einen ersten Bereich, der eine n-Dotierung aufweist, und einen benachbarten zweiten Bereich, der eine p-Dotierung aufweist, umfassen. Anders ausgedrückt kann die Substratsschicht 102 benachbarte Bereiche mit entgegengesetzten Typen (n-Typ und p-Typ) der Dotierung aufweisen. Dies kann beispielsweise vorteilhaft in der Bildung von verschiedenen Halbleitervorrichtungen sein.
  • In einer beispielhaften Implementierung (wie sie in 2 gezeigt ist) umfasst die Substratsschicht 102 mehrere querorientierte Bereiche, die abwechselnd n-Dotierung und p-Dotierung aufweisen. In verschiedenen Implementierungen kann das abwechselnde Dotierungsmuster gebildet werden, indem eine maskierte Implantation, kombiniert mit darauffolgenden Ausheizung- oder Diffundierschritten bei hohen Prozesstemperaturen, Grabenfüllepitaxie oder dergleichen, verwendet wird. In beispielhaften Implementierungen kann eine Substratsschicht 102, die abwechselnde Dotierungen aufweist, als eine lokale Emitterstruktur dienen, zum Beispiel ohne umfangreiches zusätzliches Bearbeiten der rückseitigen Oberfläche der Substratsschicht 102.
  • In verschiedenen Implementierungen wird die Substratsschicht 102 nach der abgestimmten Dotierung vom Bulk-SiC-Wafer getrennt und zu einem Akzeptorwafer (z. B. Handhabungswafer, Träger, usw.) 106 übertragen. In einem Beispiel wird die Substratsschicht 102 mittels Ionenimplantation oder dergleichen entfernt. Zum Beispiel kann der Bulk-SiC-Wafer Wasserstoffionen an einer gleichmäßigen gewünschten Tiefe implantiert bekommen und wärmebehandelt werden. Die gleichmäßige gewünschte Tiefe stellt die gewünschte Dicke der Substratsschicht 102 dar. Die Substratsschicht 102 wird dann in der Tiefe der Ionenimplantation vom SiC-Wafer gespalten oder weggeschnitten. Nachdem die Substratsschicht 102 vom SiC-Wafer entfernt wurde, wird sie übertragen und kann zum Akzeptorwafer 106 zum Zwecke der Halbleiterbauelementbearbeitung gebondet werden. In einer Implementierung wird die Substratsschicht 102 mittels eines oxidischen Bondingprozesses oder dergleichen zum Akzeptorwafer 106 gebondet. In verschiedenen Implementierungen umfasst der Akzeptorwafer 106 ein Material, das mit einem SiC-Epitaxieprozess kompatibel ist (z. B. Wolfram, Polysiliciumcarbid, SiC-beschichteter Kohlenstoff usw.). Zum Beispiel kann der Akzeptorwafer 106 ein Material, das einer Wasserstoffatmosphäre und einer Temperatur von 1500–1600 °C oder dergleichen widerstehen kann, umfassen. In anderen Implementierungen umfasst der Akzeptorwafer 106 ein Material, das mit einem Epitaxieprozess (oder anderen Bildungsprozess) eines anderen Materials (Silicium, usw.) der Substratsschicht 102 kompatibel ist.
  • In einer Implementierung weist die Substratsschicht 102 auf der Oberfläche der Substratsschicht 102, die zum Akzeptorwafer 106 gebondet ist, eine Isolationsschicht 108 auf. Zum Beispiel kann diese Isolationsschicht 108 vor der Übertragung der Substratsschicht 102 auf den Akzeptorwafer durch Oxidation auf der Oberfläche der Substratsschicht 102 gebildet werden. Zum Beispiel kann die Isolationsschicht 108 Siliciumdioxid (SiO2) oder dergleichen umfassen.
  • In verschiedenen Implementierungen befindet sich die Isolationsschicht 108 zwischen der Substratsschicht 102 und dem Akzeptorwafer 106 und isoliert die Substratsschicht 102 vom Akzeptorwafer 106 während des Herstellungsprozesses. Wie in 1 gezeigt ist, kann die Halbleiteranordnung 100 in verschiedenen Implementierungen auch eine Schutzschicht 110 aufweisen. In einem Beispiel schützt die Schutzschicht 110 die Oxidisolationsschicht 108 während des Epitaxieprozesses. Zum Beispiel kann die Oxidisolationsschicht 108 sich ohne den Schutz der Schutzschicht 110 auf der Grundlage der atmosphärischen Bedingungen des Epitaxieprozesses auflösen. In manchen Implementierungen ist die Schutzschicht 110 eine Opferschicht, die sich anstatt der Oxidisolationsschicht 108 im Epitaxieprozess auflöst.
  • In einer alternativen Implementierung kann eine dünne Schicht des Bulk-SiC-Wafers vor dem Dotieren (z. B. Implantation, Epitaxie, usw.) zum Akzeptorwafer 106 übertragen werden, um die Substratsschicht 102 zu bilden. In der Implementierung kann die dünne Schicht des Bulk-SiC-Wafers vom Bulk-SiC-Wafer mittels Ionenimplantation oder dergleichen, wie es zuvor beschrieben wurde, geschnitten werden. Nachdem die dünne Schicht zum Akzeptorwafer 106 übertragen wurde, kann die dünne Schicht gleichmäßig über der Oberfläche der dünnen Schicht dotiert werden oder sie kann in einem abwechselnden Dotierungsmuster dotiert werden, wobei es in beiden Fällen eine hohe Dotierungsdichte gibt. Zusätzlich oder alternativ kann die dünne Schicht grabengeätzt, epitaktisch gefüllt, implantiert oder dergleichen werden, um die Substratsschicht 102 zu bilden.
  • In einer alternativen Implementierung findet der Prozess des Bondens der wasserstoffimplantierten Substratsschicht zum Akzeptorwafer vor dem Ausheizungsschritt, der die Trennung der Schicht 102 vom Rest der Substratsschicht veranlasst, statt.
  • In verschiedenen Implementierungen wird die Bauelementschicht 104 auf einer Oberfläche der Substratsschicht 102 (z. B. durch Epitaxie, Implantation usw.) gebildet, nachdem die Substratsschicht 102 auf dem Akzeptorwafer 106 gebondet wurde. Wie zuvor beschrieben wurde, kann in den Implementierungen die Bauelementschicht 104 eine Dotierung mit einer niedrigeren Dichte als die Substratsschicht 102 aufweisen, dicker als die Substratsschicht 102 sein und/oder eine höhere Impedanz als die Substratsschicht 102 aufweisen.
  • In einer Implementierung umfasst die Bauelementschicht 104 eine leichter dotierte SiC-Schicht. Die Bauelementschicht 104 kann auf der Oberfläche der Substratsschicht 102 gezüchtet werden, nachdem die Substratsschicht 102 bearbeitet (z. B. implantiert, ausgeheizt, mit Gräben versehen, epitaktisch gefüllt usw.) wurde, wie es im Folgenden genauer beschrieben wird. Nachdem die Bauelementschicht 104 gebildet wurde, kann die Bauelementschicht 104 auch bearbeitet werden, einschließlich eines Implantierens, Ätzens, Füllens, Metallisierens, Randpassivierens und dergleichen, um ein gewünschtes Halbleiterbauteil zu bilden.
  • In verschiedenen Implementierungen werden der Akzeptorwafer 106 und die Isolationsschicht(en) 108, 110 von der Substratsschicht 102 getrennt (d. h. entfernt), um das Halbleiterbauelement zu bilden. In einem Beispiel wird der Akzeptorwafer 106 dazu verwendet, die Substratsschicht 102 (und die Bauelementschicht 104) während des Bearbeitens der Substratsschicht 102 und der Bauelementschicht 104 handzuhaben. Zum Beispiel kann der Akzeptorwafer 106 entfernt werden, wenn „oberseitiges“ Bearbeiten (z. B. das Bearbeiten, das die Oberfläche der Substratsschicht 102, die dem Akzeptorwafer 106 und der Bauelementschicht 104 gegenüberliegt, umfasst) teilweise oder ganz fertiggestellt wurde.
  • In alternativen Implementierungen kann der Akzeptorwafer 106 mittels eines mechanischen Prozesses, eines chemischen Prozesses, eines Laser-Lift-Off-Prozesses, einer Kombination dieser oder mittels eines ähnlichen Prozesses (ähnlicher Prozesse) getrennt werden. In einer Implementierung kann ein Stützwafer oder dergleichen vorübergehend während der weiteren Bearbeitung mit der Bauelementschicht 104 gekoppelt werden, wenn die Substratsschicht 102 und Bauelementschicht 104 nicht stabil genug für „rückseitiges“ Bearbeiten sind (z. B. das Bearbeiten, das die Oberfläche der Substratsschicht 102, die zuvor neben dem Akzeptorwafer 106 war, umfasst). Die Isolationsschicht 108 kann als Ätzstoppschicht dienen, wodurch sich gut regelbares und homogenes Einstellen der abschließenden Vorrichtungsdicke ergibt.
  • In alternativen Implementierungen gibt es keine Isolationsschicht 108 auf der Substratsschicht 102.
  • In verschiedenen Implementierungen kann das „rückseitige“ Bearbeiten ein Abscheiden und Ausheizen eines rückseitigen Metalls (z. B. Metallschicht, Metallisierung, usw.) an der rückseitigen Oberfläche der Substratsschicht 102 umfassen, nachdem der Akzeptorwafer 106 und die Isolationsschicht(en) 108, 110 von der rückseitigen Oberfläche entfernt wurden.
  • Beispielhafte Implementierungen
  • 2 stellt ein Beispiel einer Halbleiteranordnung 100, die eine Substratsschicht 102 mit einem oder mehreren Gräben 212, die quer in die Substratsschicht 102 geätzt oder anderweitig geschnitten wurden, aufweist, dar. In der beispielhaften Implementierung nach 2 können die Gräben 212 mit dem Material, das die Bauelementschicht 104 umfasst, gefüllt sein, zum Beispiel unter Verwendung von Epitaxie. Zum Beispiel können die Gräben 212 mit einem leicht dotierten p-Typ-SiC gefüllt werden, wenn ein leicht dotiertes p-Typ-SiC für die Bauelementschicht 104 und ein stark dotiertes p-Typ-SiC für die Substratsschicht 102 verwendet wird. Alternativ können sowohl die Bauelementschicht 104 als auch die Gräben 212 mit einem leicht dotierten n-Typ-SiC gefüllt werden, wenn die Substratsschicht 102 ein stark dotiertes n-Typ-SiC umfasst.
  • 3 ist eine Querschnittsprofilansicht einer Halbleiteranordnung 100, die eine Substratsschicht 102 mit einem oder mehreren Gräben 212, die quer in die Substratsschicht 102 geätzt oder anderweitig geschnitten wurden, aufweist. Wie in 3 gezeigt ist, umfasst die Substratsschicht 102 in verschiedenen Implementierungen einen oder mehrere mindestens teilweise gefüllte Gräben 212.
  • In der beispielhaften Implementierung nach 3 können die Wände der Gräben 212 z. B. mittels Implantation oder Epitaxie mit einem n-Typ-SiC ausgekleidet (302) sein, wenn ein leicht dotiertes p-Typ-SiC für die Bauelementschicht 104 und ein stark dotiertes p-Typ-SiC für die Substratsschicht 102 verwendet wird. Alternativ können die Wände der Gräben 212 z. B. mittels Implantation oder Epitaxie mit einem p-Typ-SiC ausgekleidet werden, wenn die Bauelementschicht 104 ein leicht dotiertes n-Typ-SiC und die Substratsschicht 102 ein stark dotiertes n-Typ-SiC umfasst. In beiden Fällen umfasst die Substratsschicht 102 ein oder mehrere quer abwechselnde Dotierungsgebiete (z. B. einen n-Typ-Dotierungsbereich, der quer liegt, neben einem p-Typ-Dotierungsbereich, der quer liegt).
  • 4 ist eine Querschnittsprofilansicht einer Halbleiteranordnung 100, die gemäß verschiedenen Implementierungen eine Substratsschicht 102 mit einem oder mehreren quer abwechselnden Dotierungsgebieten (z. B. einem n-Typ-Dotierungsbereich, der quer liegt, neben einem p-Typ-Dotierungsbereich, der quer liegt) aufweist. Zum Beispiel ist in einer Implementierung die Substratsschicht 102 maskiert und implantiert, um das eine oder die mehreren quer abwechselnden Dotierungsgebiete zu bilden. Zum Beispiel kann eine erste Maske während einer n-Typ-Implantationsdotierung und eine zweite, entgegengesetzte Maske während einer p-Typ-Implantationsdotierung angewandt werden. Das Ergebnis des Maskierens und Implantierens kann das quer abwechselnde Dotierungsmuster, das in 4 durch die hell und dunkel schraffierten Bereiche der Substratsschicht 102 gezeigt ist, sein.
  • In einer alternativen Implementierung kann die Substratsschicht 102 zunächst gleichmäßig dotiert werden, woraufhin ein oder mehrere Gräben 212 quer in die Substratsschicht 102 geätzt oder anderweitig geschnitten werden können. In der alternativen Implementierung nach 4 können die Gräben 212 z. B. mittels Implantation oder Epitaxie mit einem n-Typ-SiC gefüllt (402) werden, wenn ein leicht dotiertes p-Typ-SiC für die Bauelementschicht 104 und ein stark dotiertes p-Typ-SiC für die Substratsschicht 102 verwendet wird. Alternativ können die Gräben 212 z. B. mittels Implantation oder Epitaxie mit einem p-Typ-SiC gefüllt (402) werden, wenn die Bauelementschicht 104 ein leicht dotiertes n-Typ-SiC und die Substratsschicht 102 ein stark dotiertes n-Typ-SiC umfasst. In beiden Fällen umfasst die Substratsschicht 102 ein oder mehrere quer abwechselnde Dotierungsgebiete (z. B. einen n-Typ-Dotierungsbereich, der quer liegt, neben einem p-Typ-Dotierungsbereich, der quer liegt).
  • 5 ist eine Querschnittsprofilansicht einer Halbleiteranordnung 100, die eine Substratsschicht 102 mit einem oder mehreren quer abwechselnden Dotierungsgebieten (z. B. einem n-Typ-Dotierungsbereich, der quer liegt, neben einem p-Typ-Dotierungsbereich, der quer liegt) aufweist, gemäß verschiedener Implementierungen, wie sie relativ zu 4 beschrieben werden. Die Darstellung von 5 zeigt, dass die abwechselnden Dotierungsmuster Variationen (502) in der Beabstandung und/oder Dicke aufweisen können.
  • Wie in 5 gezeigt ist, ist es z. B. möglich, dass die quer abwechselnden Dotierungsgebiete nicht notwendigerweise eine gleichmäßige Beabstandung und Dicke über die Fläche der Substratsschicht 102 aufweisen. Anstatt dessen können die quer abwechselnden Dotierungsgebiete an einer oder mehreren Stellen eine höhere Konzentration und an anderen Stellen eine niedrigere Konzentration aufweisen. In 5 ist dies besonders mit Bezug auf die dunkler schraffierten Querbereiche der Substratsschicht 102 zu sehen. Ferner kann die Dicke eines bestimmten Querbereichs größer oder kleiner als die Dicke eines weiteren Querbereichs mit dem selben Dotierungstyp (n-Typ bzw. p-Typ) sein. In 5 ist dies besonders mit Bezug auf die heller schraffierten Querbereiche der Substratsschicht 102 zu sehen.
  • In verschiedenen Implementierungen können die quer abwechselnden Dotierungsgebiete der Substratsschicht 102 die Herstellung von gewünschten Halbleitervorrichtungen, wie zum Beispiel Leistung-MOSFETs, Bipolardioden, Schottky-Dioden, IGBTs und dergleichen, ermöglichen, ohne hierauf beschränkt zu sein. Ferner können es Variationen in der Beabstandung und/oder Dicke der quer abwechselnden Dotierungsgebiete ermöglichen, die Emittereffizienz von SiC-basierten IGBT-Vorrichtungen und -Dioden zu gestalten und/oder Gestaltungstechniken, die die Injektion von freien Trägern im Randabschlussgebiet des Chips oder im Bereich der Gatekontaktstelle oder Gatezuführung durch eine Reduktion der effektiven rückseitigen Emitterfläche reduzieren, einzuschließen. Zusätzlich können Variationen in der Beabstandung und/oder Dicke der quer abwechselnden Dotierungsgebiete Variationen in der Querrichtung der Injektion von Löchern mit IGBTs oder Variationen in der Querrichtung der Injektion von Elektronen von der Waferrückseite ermöglichen, um schnelle Dioden zu realisieren.
  • Verschiedene Konfigurationen für eine Anordnung 100, die eine Substratsschicht 102 aufweist, können mit verschiedenen Implementierungen möglich sein. In alternativen Implementierungen sind verschiedene andere Kombinationen und Gestaltungen der Anordnung 100 und/oder der Substratsschicht 102 auch innerhalb des Schutzbereichs der Offenbarung. Die Variationen können weniger Elemente als in den Beispielen, die in 1–5 dargestellt sind, aufweisen oder sie können mehr oder alternative Elemente, im Vergleich zu dem Gezeigten, aufweisen.
  • Repräsentativer Prozess
  • 6 stellt einen gemäß verschiedener Implementierungen repräsentativen Prozess 600 zur Herstellung einer optimierten Substratsschicht (wie z. B. die Substratsschicht 102) für ein Halbleiterbauteil, wie z. B. ein Siliciumcarbid(SiC)-Halbleiterbauteil, dar. In einer Implementierung wird die optimierte Substratsschicht von einem Bulk-Wafer geschnitten und auf einen Handhabungswafer (wie z. B. den Akzeptorwafer 106) gebondet. In verschiedenen Implementierungen werden eine bzw. ein oder mehrere Dotierungseigenschaften oder -charakteristika abgestimmt, um die Substratsschicht zum Bilden des gewünschten Halbleiterbauteils zu optimieren. Der Prozess 600 wird mit Bezug auf 1–5 beschrieben.
  • Die Reihenfolge, in der der Prozess beschrieben wird, soll nicht als beschränkend ausgelegt werden und irgendeine Anzahl an beschriebenen Prozessblöcken kann in irgendeiner Reihenfolge kombiniert werden, um den Prozess oder alternative Prozesse zu implementieren. Zusätzlich können einzelne Blöcke vom Prozess gelöscht werden, ohne vom Wesen und Schutzbereich des hierin beschriebenen Gegenstands abzuweichen. Ferner kann der Prozess in irgendwelchen geeigneten Materialien bzw. Kombinationen davon implementiert werden, ohne vom Schutzbereich des hierin beschriebenen Gegenstands abzuweichen.
  • Bei Block 602 umfasst der Prozess das Dotieren eines Halbleiterwafers zu einem gewünschten Ausmaß, um eine Substratsschicht (wie z. B. die Substratsschicht 102) zu bilden. In einer Implementierung umfasst der Prozess ein starkes Dotieren des Halbleiterwafers mit einer n-Dotierungssubstanz oder p-Dotierungssubstanz, um die Substratsschicht zu bilden. In verschiedenen Implementierungen umfasst der Halbleiterwafer SiC.
  • In verschiedenen Implementierungen werden eine bzw. ein oder mehrere Dotierungseigenschaften oder -charakteristika der Substratsschicht angepasst, um die Substratsschicht als individuelle Ausgangsschicht für eine Halbleitervorrichtung, die darauf gebildet werden soll, zu optimieren. In einer Implementierung umfasst der Prozess das im Wesentlichen gleichmäßige Dotieren des Halbleiterwafers über eine Fläche des Halbleiterwafers. Anders ausgedrückt wird die Fläche des Halbleiterwafers homogen auf eine gewünschte Dichte dotiert. In einem Beispiel wird die Fläche des Halbleiterwafers homogen mit einer Konzentration von größer gleich 1020 cm–3 dotiert.
  • In einer weiteren Implementierung umfasst der Prozess das Dotieren des Halbleiterwafers in abwechselnde Bereiche mit n-Dotierung und p-Dotierung, um die Substratsschicht zu bilden. Zum Beispiel umfasst der Prozess in einer Implementierung das Dotieren des Halbleiterwafers mit einer maskierten Implantation, um ein dotiertes Muster über der Fläche des Halbleiterwafers zu bilden. In der Implementierung erstellt die maskierte Implantation das abwechselnde Dotierungsmuster.
  • In einer weiteren Implementierung umfasst der Prozess das Verwenden einer Grabenfüllepitaxie oder eines Implantationsprozesses, um die Substratsschicht zu bilden. Zum Beispiel können ein oder mehrere Gräben in die Fläche des Halbleiterwafers (oder z. B. in die Substratsschicht) geätzt oder anderweitig geschnitten werden. In einer Implementierung sind die Gräben quer entlang der Fläche des Halbleiterwafers angeordnet. In verschiedenen Implementierungen können die Gräben teilweise oder vollständig durch Implantation, Epitaxie oder dergleichen mit einer Dotierung, die vom entgegengesetzten Typ der Dotierung mit Bezug auf den dotierten Bereich des Halbleiterwafers oder der Substratsschicht, in dem bzw. in die die Gräben geschnitten sind, ist, gefüllt werden. In den Implementierungen erstellen die teilweise oder vollständig gefüllten Gräben das abwechselnde Dotierungsmuster.
  • Bei Block 604 umfasst der Prozess das Übertragen der Substratsschicht des Halbleiterwafers an einen Akzeptorwafer (wie z. B. den Akzeptorwafer 106). In einer Implementierung umfasst der Prozess das Implantieren von Wasserstoffionen im Halbleiterwafer an einer gewünschten Tiefe und das Wegschneiden der Substratsschicht vom Halbleiterwafer an der gewünschten Tiefe, um eine Dicke der Substratsschicht zu bestimmen. In der Implementierung wird die geschnittene Substratsschicht zum Akzeptorwafer übertragen. In einem Beispiel umfasst der Prozess das Bonden der Substratsschicht an den Akzeptorwafer z. B. mittels eines oxidischen Bondingprozesses.
  • In verschiedenen Implementierungen umfasst der Akzeptorwafer ein Material, das kompatibel mit einem epitaktischen Prozess, der auf der Substratsschicht durchgeführt wird, ist. In manchen Implementierungen umfasst der Akzeptorwafer ein Polysiliciumcarbid, Wolfram, SiC-beschichteten Kohlenstoff oder ähnliches Material.
  • In einer Implementierung umfasst der Prozess das Bilden einer Isolationsschicht auf einer Oberfläche der Substratsschicht, bevor die Substratsschicht zum Akzeptorwafer übertragen wird. Die Isolationsschicht kann ein Oxid, wie z. B. Siliciumdioxid, oder dergleichen aufweisen. In einer weiteren Implementierung umfasst der Prozess das Bilden einer Schutzschicht über der Isolationsschicht (z. B. wenn ein Oxidmaterial für die Isolationsschicht verwendet wird). In der Implementierung verhindert die Schutzschicht, dass sich die Isolationsschicht in der Atmosphäre des epitaktischen Prozesses auflöst.
  • Bei Block 606 umfasst der Prozess das Bilden einer Bauelementschicht (wie z. B. die Bauelementschicht 104) auf einer Oberfläche der Substratsschicht. Zum Beispiel kann die Bauelementschicht auf der Oberfläche der Substratsschicht, die dem Akzeptorwafer gegenüberliegt, gebildet werden. In einer Implementierung umfasst der Prozess das Bilden der Bauelementschicht mit einer leichteren Dotierungsdichte als die Dotierungsdichte der Substratsschicht. In einer weiteren Implementierung umfasst der Prozess das Bilden der Bauelementschicht, sodass sie dicker als die Substratsschicht ist, und/oder sodass sie eine höhere Impedanz als die Substratsschicht aufweist.
  • In alternativen Implementierungen kann die Bauelementschicht auf einer Oberfläche der Substratsschicht gebildet werden, bevor die Substratsschicht zum Akzeptorwafer übertragen wird, oder nachdem die Substratsschicht zum Akzeptorwafer übertragen wird.
  • In einer Implementierung wird die Bauelementschicht durch Epitaxie auf der Oberfläche der Substratsschicht gebildet. In weiteren Implementierungen umfasst die Bauelementschicht SiC oder ähnliches Material. In verschiedenen Implementierungen wird die Bauelementschicht implantiert, geätzt, gefüllt, metallisiert und/oder dergleichen, um eine gewünschte Halbleitervorrichtung oder ein gewünschtes Halbleiterbauelement zu bilden. Bei Block 608 umfasst der Prozess das Trennen des Akzeptorwafers von der Substratsschicht. In verschiedenen Implementierungen wird der Akzeptorwafer von der Substratsschicht nach dem Bearbeiten der Bauelementschicht getrennt. Zum Beispiel kann der Akzeptorwafer von der Substratsschicht mittels mechanischer, chemischer, Laser-Lift-Off- oder anderer Techniken getrennt werden. In einer Implementierung umfasst der Prozess das zum Akzeptorwafer zusätzliche Entfernen der Isolationsschicht von der Substratsschicht und das Dotieren einer freigelegten Oberfläche der Substratsschicht.
  • Wenn die Substratsschicht mit der Bauelementschicht nach dem Entfernen des Akzeptorwafers mechanisch zu instabil ist, umfasst der Prozess in einer Implementierung das Koppeln einer Stabilisierungsschicht an eine freigelegte Oberfläche der Bauelementschicht während des Bearbeitens der gegenüberliegenden (z. B. freigelegten unterseitigen) Oberfläche der Substratsschicht und das Entfernen der Stabilisierungsschicht nach dem Bearbeiten.
  • In verschiedenen Implementierungen umfasst der Prozess das Auftragen (z. B. Abscheiden, usw.) und Ausheizen einer Metallisierungsschicht auf eine Oberfläche der Substratsschicht, die durch das Trennen des Akzeptorwafers von der Substratsschicht freigelegt wurde. In anderen Implementierungen können andere Prozesse mit Bezug auf die freigelegte unterseitige (d. h. rückseitige) Oberfläche der Substratsschicht durchgeführt werden, wie z. B. Implantieren, Ätzen, Füllen und dergleichen.
  • In alternativen Implementierungen können andere Techniken in verschiedenen Kombinationen im Prozess 600 enthalten sein und innerhalb des Schutzbereichs der Offenbarung bleiben.
  • Gemäß einer Ausführungsform umfasst ein Herstellungsverfahren Folgendes: Bereitstellen einer hoch dotierten Niederimpedanz-SiC-Substratsschicht, die an einer ersten Oberfläche der Substratsschicht auf einer Oberfläche eines Polysiliciumcarbidakzeptorwafers gebondet ist, eine erste Dicke und eine angepasste Dotierungseigenschaft aufweist; epitaktisches Bilden einer leicht dotierten SiC-Bauelementschicht auf einer weiteren Oberfläche der Substratsschicht, wobei die SiC-Bauelementschicht derart angeordnet ist, dotiert zu werden, um ein gewünschtes Bauelements zu bilden; und Entfernen des Akzeptorwafers von der Substratsschicht als Teil des Bildens des gewünschten Bauelements.
  • Die Substratsschicht kann mittels Epitaxie oder Implantation im Wesentlichen homogen dotiert werden, sodass eine Dotierungsdichte größer gleich 1020 cm–3 ist.
  • Der Akzeptorwafer kann von der Substratsschicht nach weiterer Bearbeitung der SiC-Bauelementschicht entfernt werden, typischerweise nach dem Bearbeiten des Halbleiterbauelements.
  • Ferner kann der Akzeptorwafer von der Substratsschicht mittels mechanischer, chemischer, Laser-Lift-Off- oder anderer Techniken entfernt werden.
  • Das Herstellungsverfahren kann ferner das Entfernen einer Isolationsschicht, die zwischen der Substratsschicht und dem Akzeptorwafer angeordnet ist, von der Substratsschicht als Teil des Bildens des gewünschten Bauelements und/oder das Dotieren einer freigelegten Oberfläche auf der Substratsschicht umfassen.
  • Ein oder mehrere zumindest teilweise gefüllte Gräben werden typischerweise in der Substratsschicht vor dem Bilden der leicht dotierten SiC-Bauelementschicht gebildet.
  • Der eine oder die mehreren Gräben können derart gebildet sein, dass sie mit Variationen in der Beabstandung und/oder Dicke angeordnet werden.
  • Ferner können der eine oder die mehreren Gräben derart gebildet sein, dass sie mit einem Halbleitermaterial mit einer Dotierung, die ein entgegengesetzter Dotierungstyp zur Substratsschicht ist, gefüllt werden.
  • In einer Implementierung werden die Seitenwände von einem oder mehreren der Gräben mit einer Dotierung, die ein entgegengesetzter Dotierungstyp zur Substratsschicht ist, implantiert.
  • Schlussfolgerung
  • Obwohl die Implementierungen der Offenbarung in einer Sprache, die spezifisch für strukturelle Merkmale und/oder methodische Handlungen ist, beschrieben wurde, ist es ersichtlich, dass die Implementierungen nicht notwendigerweise auf die spezifischen beschriebenen Merkmale oder Handlungen beschränkt sind. Vielmehr werden die spezifischen Merkmale und Handlungen als repräsentative Formen der Implementierung von beispielhaften Vorrichtungen und Techniken offenbart.

Claims (31)

  1. Halbleiterbauelement, aufweisend: eine Substratsschicht (102), die von einem Ausgangswafer geschnitten und mit einem Akzeptorwafer (106) gebondet wurde, wobei eine oder mehrere Dotierungseigenschaften der Substratsschicht (102) auf einen Typ des Halbleiterbauelements abgestimmt sind; und eine zweite Schicht (104), die auf einer Oberfläche der Substratsschicht (102) gebildet ist, wobei die zweite Schicht (104) eine größere Dicke als die Substratsschicht (102) und eine niedrigere Dotierungsdichte als die Substratsschicht (102) aufweist.
  2. Halbleiterbauelement nach Anspruch 1, ferner umfassend eine Metallschicht, die auf einer weiteren Oberfläche der Substratsschicht (102) gebildet wurde.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Substratsschicht (102) und/oder die zweite Schicht (104) Siliciumcarbid (SiC) umfasst.
  4. Halbleiterbauelement nach Anspruch 3, wobei die Substratsschicht (102) ein hoch dotiertes p-Typ-Substrat umfasst.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Substratsschicht (102) mittels Epitaxie oder Implantation im Wesentlichen homogen mit einer Dotierungsdichte größer gleich 1020 cm–3 dotiert ist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Substratsschicht (102) einen ersten Bereich mit n-Dotierung und einen benachbarten zweiten Bereich mit p-Dotierung aufweist.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Substratsschicht (102) mehrere lateral orientierte Bereiche, die abwechselnd eine n-Dotierung und eine p-Dotierung aufweisen, aufweist.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Substratsschicht (102) am Ausgangswafer gebildet und danach zum Akzeptorwafer (106) übertragen wird, bevor die zweite Schicht (104) gebildet wird.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die zweite Schicht (104) epitaktisch auf der Oberfläche der Substratsschicht (102) gebildet ist.
  10. Siliciumcarbid(SiC)-Halbleitervorrichtung, aufweisend: einen Polysiliciumcarbidakzeptorwafer (106); eine hoch dotierte Niederimpedanz-SiC-Substratsschicht (102), die eine erste Dicke und eine abgestimmte Dotierungseigenschaft aufweist und an einer ersten Oberfläche der Substratsschicht (102) auf einer Oberfläche des Akzeptorwafers (106) gebondet ist; und eine leicht dotierte SiC-Bauelementschicht (104), die epitaktisch auf einer weiteren Oberfläche der Substratsschicht (102) gebildet und dazu angeordnet ist, dotiert zu werden, um ein gewünschtes Bauelement zu bilden, wobei der Akzeptorwafer (106) als Teil der Bildung des gewünschten Bauelements von der Substratsschicht (102) entfernt wird.
  11. SiC-Halbleitervorrichtung nach Anspruch 10, ferner umfassend eine Isolierschicht (108) zwischen der Substratsschicht (102) und dem Akzeptorwafer (106), wobei die Isolierschicht (108) dazu angeordnet ist, als Teil der Bildung des gewünschten Bauelements von der Substratsschicht (102) entfernt zu werden.
  12. SiC-Halbleitervorrichtung nach Anspruch 10 oder 11, wobei die Substratsschicht (102) ferner einen oder mehrere zumindest teilweise gefüllte Gräben (212) umfasst.
  13. SiC-Halbleitervorrichtung nach Anspruch 12, wobei der eine oder die mehreren Gräben (212) mit Variationen in der Beabstandung und/oder Dicke angeordnet sind.
  14. SiC-Halbleitervorrichtung nach Anspruch 12, wobei einer oder mehrere der Gräben (212) mit einer Dotierung, die ein entgegengesetzter Dotierungstyp zur Substratsschicht (102) ist, gefüllt sind.
  15. SiC-Halbleitervorrichtung nach Anspruch 12 oder 13, wobei Seitenwände des einen oder der mehreren Gräben (212) mit einer Dotierung, die ein entgegengesetzter Dotierungstyp zur Substratsschicht (102) ist, implantiert sind.
  16. Verfahren, umfassend: Dotieren eines Halbleiterwafers zu einem gewünschten Ausmaß, um eine Substratsschicht (102) zu bilden; Übertragen der Substratsschicht (102) des Halbleiterwafers auf einen Akzeptorwafer (106); Bilden einer Bauelementschicht (104) auf einer Oberfläche der Substratsschicht (102); Trennen des Akzeptorwafers (106) von der Substratsschicht (102).
  17. Verfahren nach Anspruch 16, ferner umfassend das im Wesentlichen gleichmäßige Dotieren des Halbleiterwafers über einer Fläche des Halbleiterwafers oder das Dotieren des Halbleiterwafers mittels einer maskierten Implantation oder eines grabenfüllenden Epitaxieprozesses, um die Substratsschicht (102) zu bilden.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend das Dotieren des Halbleiterwafers in abwechselnden Bereichen mit n-Dotierung und p-Dotierung, um die Substratsschicht (102) zu bilden.
  19. Verfahren nach einem der Ansprüche 16 bis 18, ferner umfassend das Implantieren von Wasserstoffionen in einer gewünschten Tiefe im Halbleiterwafer und das Wegschneiden der Substratsschicht (102) vom Halbleiterwafer an der gewünschten Tiefe, um eine Dicke der Substratsschicht (102) zu bestimmen.
  20. Verfahren nach einem der Ansprüche 16 bis 19, ferner umfassend das Bonden der Substratsschicht (102) zum Akzeptorwafer (106) mittels eines oxidischen Bondingprozesses.
  21. Verfahren nach einem der Ansprüche 16 bis 20, ferner umfassend das Bilden einer Isolationsschicht (108) auf einer Oberfläche der Substratsschicht (102), bevor die Substratsschicht (102) zum Akzeptorwafer (106) übertragen wird.
  22. Verfahren nach Anspruch 21, ferner umfassend das zum Akzeptorwafer (106) zusätzliche Entfernen der Isolationsschicht (108) von der Substratsschicht (102) und das Dotieren einer freigelegten Oberfläche der Substratsschicht (102).
  23. Verfahren nach einem der Ansprüche 16 bis 22, ferner umfassend das Bilden der Bauelementschicht (104) auf der Oberfläche der Substratsschicht (102) unter Verwendung einer niedrigeren Dotierungsdichte als die Dotierungsdichte der Substratsschicht (102).
  24. Verfahren nach einem der Ansprüche 16 bis 23, ferner umfassend das Aufbringen und Ausheizen (Ausheilen) eine Metallschicht auf einer Oberfläche der Substratsschicht (102), die durch das Trennen des Akzeptorwafers (106) von der Substratsschicht (102) freigelegt wurde.
  25. Verfahren nach einem der Ansprüche 16 bis 24, ferner umfassend das Koppeln einer Stabilisierungsschicht an eine freigelegte Oberfläche der Bauelementschicht (104) während des Bearbeitens und Entfernens der Stabilisierungsschicht nach dem Bearbeiten.
  26. Verfahren umfassend: Bereitstellen einer hoch dotierten Niederimpedanz-SiC-Substratsschicht (102), die eine erste Dicke und eine angepasste Dotierungseigenschaft aufweist und an einer ersten Oberfläche der Substratsschicht (102) auf einer Oberfläche eines Polysiliciumcarbidakzeptorwafers (106) gebondet ist; epitaktisches Bilden einer leicht dotierten SiC-Bauelementschicht (104) auf einer weiteren Oberfläche der Substratsschicht (102), wobei die SiC-Bauelementschicht derart angeordnet ist, dotiert zu werden, um ein gewünschtes Bauelement zu bilden; und Entfernen des Akzeptorwafers (106) von der Substratsschicht (102) als Teil des Bildens des gewünschten Bauelements.
  27. Verfahren nach Anspruch 26, ferner umfassend das Entfernen einer Isolationsschicht (108), die zwischen der Substratsschicht (102) und dem Akzeptorwafer (106) angeordnet ist, von der Substratsschicht (102) als Teil des Bildens des gewünschten Bauelements und/oder das Dotieren einer freigelegten Oberfläche auf der Substratsschicht (102).
  28. Verfahren nach Anspruch 26 oder 27, ferner umfassend das Bilden von einem oder mehreren zumindest teilweise gefüllten Gräben (212) in der Substratsschicht (102) vor dem Bilden der leicht dotierten SiC-Bauelementschicht (104).
  29. Verfahren nach Anspruch 28, wobei der eine oder die mehreren Gräben (212) mit Variationen in der Beabstandung und/oder Dicke angeordnet sind.
  30. Verfahren nach Anspruch 28 oder 29, wobei einer oder mehrere der Gräben (212) mit einer Dotierung, die ein entgegengesetzter Dotierungstyp zur Substratsschicht (102) ist, gefüllt sind.
  31. Verfahren nach einem der Ansprüche 28 bis 30, wobei Seitenwände des einen oder der mehreren Gräben (212) mit einer Dotierung, die ein entgegengesetzter Dotierungstyp zur Substratsschicht (102) ist, implantiert sind.
DE102015109192.5A 2014-06-16 2015-06-10 Optimierte Schicht für Halbleiter Pending DE102015109192A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/306,071 2014-06-16
US14/306,071 US20150364550A1 (en) 2014-06-16 2014-06-16 Optimized layer for semiconductor

Publications (1)

Publication Number Publication Date
DE102015109192A1 true DE102015109192A1 (de) 2015-12-17

Family

ID=54706949

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015109192.5A Pending DE102015109192A1 (de) 2014-06-16 2015-06-10 Optimierte Schicht für Halbleiter

Country Status (3)

Country Link
US (2) US20150364550A1 (de)
JP (1) JP6125568B2 (de)
DE (1) DE102015109192A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643860B2 (en) 2018-03-26 2020-05-05 Infineon Technologies Ag Methods of thinning and structuring semiconductor wafers by electrical discharge machining
US10967450B2 (en) 2018-05-04 2021-04-06 Infineon Technologies Ag Slicing SiC material by wire electrical discharge machining
DE102018132447B4 (de) 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US6291313B1 (en) 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
US6228278B1 (en) 1998-09-30 2001-05-08 Lam Research Corporation Methods and apparatus for determining an etch endpoint in a plasma processing system
JP4728508B2 (ja) * 2001-06-11 2011-07-20 株式会社東芝 縦型電力用半導体素子の製造方法
US20120028900A1 (en) * 2006-06-30 2012-02-02 Kaufman Randal J Method of producing factor viii proteins by recombinant methods
US20080029677A1 (en) * 2006-08-07 2008-02-07 Shaw-Ming Lee Table component assembly
JP2008210936A (ja) * 2007-02-26 2008-09-11 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
US8866150B2 (en) 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
CA2635831A1 (en) * 2007-07-09 2009-01-09 Tien-Te Lai Rear vision helmet visor structure
US20090031507A1 (en) * 2007-08-03 2009-02-05 Mcchesney Amy Michelle Shoe Insert
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
GB0724279D0 (en) * 2007-12-12 2008-01-23 Photocure Asa Use
JP2010003960A (ja) 2008-06-23 2010-01-07 Sanken Electric Co Ltd 半導体装置及びその製造方法
EP2184781A1 (de) 2008-11-05 2010-05-12 ABB Technology AG Rückwärtsleitende Halbleitervorrichtung
WO2010077568A1 (en) * 2008-12-17 2010-07-08 Exxonmobil Upstream Research Company System and method for performing time-lapse monitor surveying using sparse monitor data
JP5518326B2 (ja) * 2008-12-26 2014-06-11 昭和電工株式会社 炭化珪素半導体装置の製造方法
EP3869537A1 (de) * 2010-03-23 2021-08-25 Sumitomo Electric Industries, Ltd. Halbleiterbauelement und verfahren zur herstellung davon
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
JP5678622B2 (ja) * 2010-12-03 2015-03-04 株式会社デンソー 炭化珪素単結晶の製造方法
JP5840366B2 (ja) * 2011-01-06 2016-01-06 株式会社デンソー 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
JP5343984B2 (ja) * 2011-01-17 2013-11-13 株式会社デンソー 化合物半導体基板およびその製造方法
US8871573B2 (en) 2011-04-18 2014-10-28 Infineon Technologies Austria Ag Method for forming a semiconductor device
JP5424219B2 (ja) * 2011-07-07 2014-02-26 独立行政法人産業技術総合研究所 炭化珪素トランジスタ装置の製造方法
US8766325B2 (en) 2011-10-17 2014-07-01 Rohm Co., Ltd. Semiconductor device
JP2013118247A (ja) * 2011-12-02 2013-06-13 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
CN103035691B (zh) * 2012-03-12 2015-08-19 上海华虹宏力半导体制造有限公司 逆导型igbt半导体器件及其制造方法
US9613849B2 (en) * 2012-11-22 2017-04-04 Shin-Etsu Chemical Co., Ltd. Composite substrate manufacturing method, and composite substrate
JP2014175412A (ja) 2013-03-07 2014-09-22 Toshiba Corp 半導体基板及び半導体装置
TWI524524B (zh) * 2013-05-06 2016-03-01 台灣茂矽電子股份有限公司 功率半導體元件之製法及結構

Also Published As

Publication number Publication date
US20180158916A1 (en) 2018-06-07
JP2016042570A (ja) 2016-03-31
US20150364550A1 (en) 2015-12-17
JP6125568B2 (ja) 2017-05-10
US10411097B2 (en) 2019-09-10

Similar Documents

Publication Publication Date Title
DE3882849T2 (de) Anordnungen mit cmos-isolator-substrat mit niedriger streuung und verfahren zu deren herstellung.
DE102015112648B4 (de) Verfahren zum bilden einer waferstruktur, verfahren zum bilden eines halbleiterbauelements und einer waferstruktur
DE102015112649A1 (de) Verfahren zum bilden eines halbleiterbauelements und halbleiterbauelement
DE102017102127B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung einer Epitaxie und Halbleitervorrichtungen mit einer lateralen Struktur
DE102015223405A1 (de) Siliziumkarbid-Substrat, Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung eines Siliziumkarbid-Substrats
DE102016112139B3 (de) Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
DE102015216064A1 (de) Verfahren zur Herstellung eines Siliziumkarbid-Epitaxiesubstrats, Siliziumkarbid-Epitaxiesubstrat und Siliziumkarbid-Halbleitervorrichtung
DE102018110190A1 (de) Siliziumcarbidepitaxiewafer, Siliziumcarbidbipolartransistor mit isoliertem Gate und Verfahren zur Herstellung desselben
CN103534792A (zh) 制造半导体器件的方法和半导体器件
DE112020003654T5 (de) Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung
DE112017000947T5 (de) Verbindungshalbleitervorrichtung und herstellungsverfahren für dieverbindungshalbleitervorrichtung
DE102015109192A1 (de) Optimierte Schicht für Halbleiter
DE102017120535B4 (de) Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren
EP1497855B1 (de) Verfahren zur herstellung einer oder mehrerer einkristalliner schichten mit jeweils unterschiedlicher gitterstruktur in einer ebene einer schichtenfolge
DE102017121693B4 (de) Dotierungsverfahren
DE102017117306A1 (de) Verfahren zum Herstellen einer Leistungshalbleitervorrichtung mit einer reduzierten Sauerstoffkonzentration
DE102018111450B4 (de) Verfahren zum Verarbeiten eines Breiter-Bandabstand-Halbleiterwafers, Verfahren zum Bilden einer Mehrzahl von dünnen Breiter-Bandabstand-Halbleiterwafern und Breiter-Bandabstand-Halbleiterwafer
DE102017106202B4 (de) Verfahren zum herstellen einer halbleitervorrichtung, umfassend eine ätzung eines halbleitermaterials
DE2732582C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102011052523A1 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102017127010B4 (de) Verbundwafer und Verfahren zur Herstellung eines Halbleiterbauelements
DE112020006883T5 (de) Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit
EP0381207B1 (de) Amorphisierungsverfahren zur Strukturierung eines Halbleiterkörpers
DE102018129467A1 (de) Verfahren zum herstellen eines halbleiterbauelements
DE102018010396B3 (de) Verfahren zum erzeugen eines dotierten halbleitersubstrats

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R016 Response to examination communication