DE102015104878A1 - Wafer-Level-Bauteil und Methode mit Auslegungsstruktur - Google Patents

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wafer
dielectric layer
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Karthik Thambidurai
Peter R. Harper
Sriram Muthukumar
Arkadii V. Samoilov
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Maxim Integrated Products Inc
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Abstract

Ein Wafer-Level-Package, elektronisches Bauteil, welches das Wafer-Level-Package umfasst und dessen Herstellungsmethoden sind beschrieben, welche das Formen eines Auslegerdesigns, als Teil des Wafer-Level-Package und/oder eine segmentierte Lötverbindung zur Vermeidung und Minderung von Verbindungsbeanspruchung und zur Erhöhung der Board-Level-Zuverlässigkeit umfassen. In Implementierungen umfasst das Wafer-Level-Bauteil, welche beispielhafte Techniken in Übereinstimmung mit der aktuellen Offenbarung verwendet, mindestens einen Teil eines behandelten Halbleiter-Wafers, mindestens einen integrierten Schaltkreischip, eine auf dem Halbleiterwafer angeordnete erste dielektrische Schicht, eine erste Stütze, eine auf der ersten Stütze angeordnete zweite Stütze, eine zweite dielektrische Schicht, welche auf der ersten dielektrischen Schicht angeordnet ist und einen Teil der ersten und der zweiten Stütze umgibt, und mindestens eine auf der zweiten Stütze befindliche Lötkugel.

Description

  • HINTERGRUND
  • Flat-no-lead-packaging-Technologien, wie quad-flat no-leads (QFN) packaging-Technologien, verbinden physisch und elektrisch integrierte Schaltkreischips mit Leiterplatten. Flat-no-lead-packaging-Technologien verwenden typischerweise einen Leiterrahmen, welcher einen darauf angebrachten integrierten Schaltkreischip besitzt. Der Chip kann elektrisch durch Drahtverbindungstechnologie oder Flip-Chip-Technologie mit dem Leiterrahmen verbunden sein.
  • ZUSAMMENFASSUNG
  • Ein Wafer Level Package, ein elektronisches Bauteil mit einem Wafer Level Package, und Herstellungsmethoden werden beschrieben, welche das Formen eines Auslegerstützendesigns als Teil des Wafer Level Package und/oder eine segmentierte Lötverbindung zur Vermeidung und Verringerung von Verbindungsbeanspruchung und die Erhöhung der Zuverlässigkeit der Platinenebene einschließen. In Umsetzungen beinhaltet das Wafer–Level-Bauteil, welche beispielhafte Techniken in Übereinstimmung mit der vorliegenden Offenbarung verwendet, mindestens einen Abschnitt eines bearbeiteten Halbleiterwafers mit mindestens einem integrierten Schaltkreischip, eine erste dielektrische Schicht, welche auf dem bearbeiteten Halbleiterwafer angeordnet ist, eine erste Stütze, eine zweite Stütze, welche auf der ersten Stütze geformt ist, eine zweite dielektrische Schicht, welche auf der ersten dielektrischen Schicht geformt ist und einen Teil der ersten Stütze und der zweiten Stütze umschließt und mindestens eine Lötkugel, welche sich auf der zweiten Stütze befindet. Zusätzlich kann ein elektronisches Bauteil eine Platine und ein Wafer-Level-Bauteil, welche wie oben beschrieben mit der Platine verbunden sind, beinhalten. In Ausführungen beinhaltet ein Prozess zur Herstellung des Wafer Level Package, welcher beispielhafte Techniken in Verbindung mit der vorliegenden Offenbarung verwendet, die Aufnahme eines bearbeiteten Halbleiterwafers; das Formen einer ersten Keimschicht auf dem bearbeiteten Halbleiterwafer; das Formen einer ersten dielektrischen Schicht auf mindestens einem Teil der Keimschicht; das Formen einer ersten Stütze auf einem Teil der ersten Keimschicht; das Formen einer zweiten Keimschicht auf der ersten Stütze und der ersten dielektrischen Schicht; das Formen einer zweiten dielektrischen Schicht auf einem Teil der ersten dielektrischen Schicht; das Formen einer zweiten Stütze auf einem Teil der zweiten dielektrischen Schicht und der ersten Stütze; das Entfernen der zweiten dielektrischen Schicht; das Entfernen eines Teils der zweiten Keimschicht; und das Entfernen der ersten dielektrischen Schicht. Der bearbeitete Halbleiterwafer kann weiter verarbeitet und vereinzelt werden.
  • Diese Zusammenfassung ist bereitgestellt, um eine Auswahl von Konzepten in einer vereinfachten Form, welche weiter unten in der detaillierten Beschreibung beschrieben sind, einzuführen. Diese Zusammenfassung ist weder dafür gedacht, um Schlüsselmerkmale zu identifizieren, noch dafür gedacht, als Hilfe bei der Bestimmung des Schutzumfangs des beanspruchten Gegenstands verwendet zu werden.
  • ZEICHNUNGEN
  • Die detaillierte Beschreibung wird mit Bezug auf die beigefügten Figuren beschrieben. Die Verwendung der gleichen Bezugszeichen in unterschiedlichen Instanzen in der Beschreibung und den Figuren mögen ähnliche oder identische Elemente zeigen.
  • 1A ist eine schematische Querschnittsseitenansicht, die eine Ausführungsform eines Wafer Level Package zeigt, welches eine freitragende Stütze in Übereinstimmung mit einer beispielhaften Ausführung der vorliegenden Offenbarung umfasst.
  • 1B ist eine schematische Querschnittsseitenansicht, die eine Ausführungsform eines Wafer Level Package zeigt, welches eine freitragenden Stütze besitzt, wo das Wafer Level Package mit einer Platine verbunden ist, in Übereinstimmung mit einer beispielhaften Ausführung der vorliegenden Offenbarung.
  • 1C ist eine Draufsicht, die eine Ausführungsform eines Wafer Level Package mit freitragender Stütze zeigt, in Übereinstimmung mit einer beispielhaften Ausführung der vorliegenden Offenbarung.
  • 2 ist ein Flussdiagramm, das einen beispielhaften Prozess zur Herstellung eines Wafer Level Package mit einer freitragenden Stütze zeigt, wie das in 1A bis 1C dargestellte Wafer Level Package.
  • 3A ist ein schematischer Teilquerschnittsseitenaufriss, der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3B ist ein schematischer Teilquerschnittsseitenaufriss, der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3C ist ein schematischer Teilquerschnittsseitenaufriss der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3D ist ein schematischer Teilquerschnittsseitenaufriss der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3E ist ein schematischer Teilquerschnittsseitenaufriss der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3F ist ein schematischer Teilquerschnittsseitenaufriss der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3G ist ein schematischer Teilquerschnittsseitenaufriss der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • 3H ist ein schematischer Teilquerschnittsseitenaufriss der die Herstellung eines Wafer Level Package, wie das in 1A bis 1C dargestellte Bauteil, in Übereinstimmung mit dem Verfahren nach 2 zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • ÜBERBLICK
  • Wafer Level Packaging ist eine Chip-Scale-Packaging-Technologie, die eine Vielzahl von Techniken umfasst, wobei integrierte Schaltkreischips vor der Segmentierung auf Wafer-Ebene gepackt werden. Wafer Level Packaging erweitert die Wafer-Herstellungsverfahren, um Bauteilverbindungs- und -schutzprozesse zu beinhalten. Infolgedessen rationalisiert Wafer Level Packaging den Herstellungsprozess, indem bei der Wafer-Herstellung Packen, Testen und Burn-In-Prozesse auf Wafer-Ebene integriert werden.
  • Bauteile die flat-no-lead-Technologien verwenden, solche wie QFN packaging Technologien, liefern guten mechanischen Schutz für die integrierten Schaltkreischips innerhalb der Bauteil-Packages durch vollständiges Einkapseln der integrierten Schaltkreischips innerhalb des Package. Flat-no-lead (z. B. QFN) Package-Bauteile können allerdings teuer in der Produktion sein und bieten in der Regel relativ niedrige Pinzahlen (z. B. die Pins einer QFN befinden sich typischerweise an der unteren Kante). Verglichen mit flat-no-lead (QFN) Packaging Techniken, ist Wafer Level Packaging in der Regel kostengünstiger zu implementieren, da Packaging auf Wafer-Ebene erfolgt, während flat-no-lead Packaging auf Bandebene durchgeführt wird. Manchmal können Wafer-Level QFN Packages Zuverlässigkeitsprobleme haben. Zum Beispiel kann ein QFN-Package eine hohe Waferwölbung infolge der Unverträglichkeit eines thermischen Ausdehnungskoeffizienten (CTE) mit Kupfer haben. Darüber hinaus kann die Platinenebenenzuverlässigkeit durch die Padgröße reduziert werden. Für Hochleistungselektronik können aktuelle Löt-Abstandsmaße Hohlräume in der Lötverbindung und/oder unausgewogene Belastungsverteilung erzeugen.
  • Dementsprechend wird ein Wafer Level Package, ein elektronisches Bauteil, das das Wafer Level Package enthält und Herstellungsmethoden beschrieben, welche das Bilden eines Auslegerstützstrukturdesigns als Teil des Wafer Level Package und/oder einer Segmentlötstelle zur Vermeidung und Reduzierung von Verbindungsbelastung und Erhöhung der Platinenebenenzuverlässigkeit einschließen. In Implementierungen umfasst das Wafer Level Package, das beispielhafte Techniken in Übereinstimmung mit der vorliegenden Offenbarung verwendet, mindestens einen Abschnitt eines bearbeiteten Halbleiterwafers mit mindestens einem integrierten Schaltkreischip, eine erste dielektrische Schicht auf dem bearbeiteten Halbleiterwafer, eine erste Stütze, eine zweite Stütze auf der ersten Stütze, eine zweite dielektrische Schicht, welche auf der ersten dielektrischen Schicht geformt ist und einen Teil der ersten und zweiten Stütze umschließt, und mindestens eine Lötkugel auf der zweiten Stütze. Zusätzlich kann ein elektronisches Bauteil eine Platine und ein mit der Platine verbundenes Wafer–Level-Bauteil wie oben beschrieben, beinhalten. In Implementierungen umfasst ein Prozess zur Herstellung des Wafer Level Package mit beispielhaften Techniken gemäß der vorliegenden Offenbarung das Empfangen eines bearbeiteten integrierten Schaltkreis-Wafer; das Formen einer ersten Keimschicht auf dem integrierten Schaltkreis-Wafer; das Formen einer ersten dielektrischen Schicht auf mindestens einem Teil der Keimschicht; das Formen einer ersten Stütze auf einem Teil der ersten Keimschicht; das Formen einer zweiten Keimschicht auf der ersten Stütze und der ersten dielektrischen Schicht; das Formen einer zweiten dielektrischen Schicht auf einem Teil der ersten dielektrischen Schicht; das Formen einer zweiten Stütze auf einem Teil der zweiten dielektrischen Schicht und der ersten Stütze; das Entfernen der zweiten dielektrischen Schicht; das Entfernen eines Teils der zweiten Keimschicht; und das Entfernen der ersten dielektrischen Schicht. Der bearbeitete Halbleiterwafer kann weiter verarbeitet und vereinzelt werden.
  • Beispielimplementierungen
  • 1A bis 1C zeigen ein Wafer Level Package Bauteil 100 in Übereinstimmung mit einer beispielhaften Ausführung der vorliegenden Offenbarung. Wie in 1A gezeigt, kann das Wafer Level Package Bauteil 100 mindestens einen Teil eines bearbeiteten Halbleiterwafers 101 beinhalten, wobei der bearbeitete Halbleiterwafer 101 wenigstens ein integriertes Schaltkreis-Bauteil 102 beinhaltet. In Implementierungen kann das integrierte Schaltkreis-Bauteil 102 mindestens einen integrierten Schaltkreis (zum Beispiel einen integrierten Schaltkreischip) beinhalten, der von einem und/oder als ein Teil des bearbeiteten Halbleiterwafers 101 geformt wurde. Das Schaltkreis-Bauteil 102 kann digitale integrierte Schaltkreise, analog integrierte Schaltkreise, Mixsignalschaltkreise usw. beinhalten. In einer oder mehreren Implementierungen kann das integrierte Schaltkreis-Bauteil 102 digitale Logikbauelemente, analoge Elemente (z. B. Verstärker etc.) und Kombinationen davon, usw. enthalten
  • Wie vorhergehend beschrieben, kann das integrierte Schaltkreis-Bauteil 102 durch verschiedene Herstellungsverfahren hergestellt werden. Zum Beispiel kann das integrierte Schaltkreis-Bauteil 102 über Komplementär-Metalloxid-Halbleiter (CMOS) Techniken hergestellt werden, bipolare Halbleitertechniken, usw. Das integrierte Schaltkreis-Bauteil 102 kann darin ausgebildete elektrische Verbindungen (z. B. integrierte Schaltungen, Umverteilungsschichten, Durchgangslöcher, Kontaktflächen usw.) enthalten. In Implementierungen kann das integrierte Schaltkreis-Bauteil 102 einen aktiven Chip (z. B. einen Prozessor) und/oder einen passiven Chip (z. B. einen Kondensator, einen Transistor usw.) beinhalten. Zusätzlich kann das integrierte Schaltkreis-Bauteil 102 elektrische Zwischenverbindungen beinhalten (z. B. Kontaktflächen, Metallflächen, wie beispielsweise Kupfer und/oder Aluminium, Underball-Metallisierung (UBM) etc.), um eine elektrische Verbindung zwischen dem integrierten Schaltkreis-Bauteil 102 (über eine Umverteilungsschicht, Durchgangslöcher, und/oder andere elektrische Verbindungen) und einer externen Komponente (z. B. einer Platine) bereitzustellen.
  • Das Wafer Level Package Bauteil 100 beinhaltet eine erste dielektrische Schicht 104. Wie in 1A bis 1C gezeigt, wird eine erste dielektrische Schicht 104 auf mindestens einem Teil der Oberfläche des bearbeiteten Halbleiterwafers 101 geformt, mit mindestens einem darin geformten integrierten Schaltkreis-Bauteil 102. In einigen Implementierungen kann die erste dielektrische Schicht 104 auf einer Keimschicht geformt sein, wo die Keimschicht dann beispielsweise Kupfer sein kann. Die dielektrische Schicht 110 kann Bereiche beinhalten, wo die dielektrische Schicht 104 geätzt wird, um den bearbeiteten Halbleiterwafer 101 und das integrierte Schaltkreis-Bauteil 102 freizulegen, um später eine andere Struktur (z. B. eine Stütze) zu bilden, wie in 1B gezeigt. In dieser Ausführungsform kann die dielektrische Schicht 110 (z. B. durch Beschichtung oder Ablagerung) auf dem bearbeiteten Halbleiterwafer 101 und dem integrierten Schaltkreis-Bauteil 102 geformt werden und anschließend maskiert und/oder geätzt, um wenigstens einen Teil des integrierten Schaltkreis-Bauteils 102 freizulegen. Die dielektrische Schicht 104 kann als eine elektrische Isolation zwischen dem integrierten Schaltkreis-Bauteil 102, der ersten Stütze 106 und anderen elektrischen Geräten fungieren. In Implementierungen kann die dielektrische Schicht 110, beispielsweise ein Benzocyclobuten(BCB)-Polymer-Material, ein Polyimid(PI)-Material, ein Polybenzoxazol(PBO)-Material, ein Oxidmaterial (beispielsweise Siliziumdioxid (SiO2)) und/oder Kombinationen davon beinhalten usw. In einer spezifischen Ausführung kann die dielektrische Schicht 104 polybenzoxazole (PBO) enthalten. Zusätzlich kann die erste dielektrische Schicht 104 gebildet und/oder in mehreren Teilschichten und/oder mehreren Schritten nach Bedarf aufgetragen werden.
  • Eine erste Stützstruktur 106 kann auf einem Teil des bearbeiteten Halbleiterwafers 101 und/oder der integrierten Schaltkreis-Schicht 102 angeordnet werden, welche durch Ätzen mindestens eines Abschnitts der ersten dielektrischen Schicht 104 freigelegt wurde, wie in 1A bis 1C gezeigt. In Implementierungen kann die erste Stützstruktur 106 auf einem Teil des bearbeiteten Halbleiterwafers 101 und der integrierten Schaltkreis-Schicht 102, bei welcher ein Teil der ersten dielektrischen Schicht 104 entfernt wurde, geformt werden. In anderen Implementierungen kann die erste Stützstruktur 106 auf mindestens einem Teil der ersten dielektrischen Schicht 104 geformt und elektrisch mit dem integrierten Schaltkreis-Bauteil 102 mittels einer elektrischen Verbindung (z. B. eine Umverteilungsschicht, Metallleitungen, etc.) verbunden werden, wobei die elektrischen Verbindungen ausgebildet und/oder in der ersten dielektrischen Schicht 104 angeordnet sein können. Die erste Stützstruktur 106 kann eine Struktur enthalten, welche sich von der integrierten Schaltkreis-Schicht 102 erstreckt und dazu dient, eine elektrische Abstandsverbindung mit der integrierten Schaltkreis-Schicht 102 zu erstellen. In manchen Ausführungsformen kann die erste Stützstruktur 106 galvanisiertes Kupfer oder ein anderes leitfähiges Metall enthalten. Es ist vorgesehen, dass auch andere elektrisch leitende Materialien verwendet werden können.
  • Wie in 1A bis 1C gezeigt, wird eine zweite Stützstruktur 108 geformt und auf der ersten Stütze 106 angeordnet. In Implementierungen ist die zweite Stütze 108 freitragend konfiguriert, damit die zweite Stützstruktur 108 zumindest teilweise die Kanten der ersten Stütze 106 überlappt. In einigen Ausführungsformen kann die zweite Stützstruktur 108 eine freitragende Konfiguration auf zwei Seiten bilden. In anderen Ausführungsformen kann die zweite Stützstruktur 108 eine freitragende Konfiguration über drei, vier oder mehr Seiten der ersten Stützstruktur 106 bilden. Diese freitragende Konfiguration kann für eine größere lötbare Oberfläche sorgen, während die erste Stütze 106 eine kleinere Stellfläche auf dem bearbeiteten Halbleiterwafer 101 hat, was wiederum eine größere lötbare Oberfläche bereitstellen und dennoch eine kleinere Fläche zur Verbindung mit dem integrierten Schalt-Bauteil 102 erfordern kann. In Ausführungsformen kann die zweite Stütze 108 galvanisiertes Kupfer oder ein anderes leitfähiges Metall enthalten. Es ist vorgesehen, dass auch andere elektrisch leitende Materialien verwendet werden können.
  • Wie in 1A bis 1C illustriert, beinhaltet das Wafer Level Package-Bauteil 100 eine zweite dielektrische Schicht 112. Die zweite dielektrische Schicht 112 kann auf der ersten dielektrischen Schicht 104 ausgebildet sein und mindestens einen Teil der ersten Stütze 106 und/oder der zweiten Stütze 108 umschließen. In Implementierungen kann die zweite dielektrische Schicht 112 Benzocyclobuten(BCB)-Polymermaterial, ein Polyimid(PI)-Material, ein Polybenzoxazol(PBO)-Material, ein Oxidmaterial (z. B. Siliziumdioxid (SiO2)) und/oder Kombinationen davon beinhalten usw. In anderen Implementierungen kann die zweite dielektrische Schicht 112 Kunststoff-Formmassen beinhalten, welche weitere Verbundmaterialien, wie beispielsweise Epoxidharze, phenolische Härter, Kieselsäuren, Katalysatoren, Pigmente und Formtrennmittel beinhalten können. In einer speziellen Ausführungsform kann die zweite dielektrische Schicht 112 Material auf Epoxidbasis beinhalten. Die zweite dielektrische Schicht 112 kann dazu dienen, elektrisch zu isolieren und mechanisch die erste Stütze 106 und die zweite Stütze 108 zu unterstützen und zu schützen. Die in dieser Implementierung verwendeten Formmassen können ausgewählt werden, um eine niedrigen Feuchtigkeitsabsorptionsrate, eine hohe Biegefestigkeit bei Platinenmontagetemperaturen, oder eine Kombination aus beiden zu erhalten. Die Bildung der zweiten dielektrischen Schicht 104 ist nachstehend beschrieben.
  • Eine Lötkugel 110 kann auf der Oberfläche der zweiten Stütze 108 geformt werden. Wie in 1A bis 1C gezeigt, kann die Lötkugel 110 auf der freigelegten Oberfläche der zweiten Stütze 108 in einer segmentierten Unterlagenkonfiguration geformt und/oder fallen gelassen werden. In Implementierungen kann die Lötkugel 110 lötbare Materialien enthalten, z. B. bleifreie Metalle wie beispielsweise ein Zinn-Silber-Kupfer(Sn-Ag-Cu)-Legierung (d. h. SAC), eine Zinn-Silber(Sn-Ag)-Legierung, eine Zinn-Kupfer(Sn-Cu)-Legierung usw. In einer speziellen Ausführung kann LF35 Lot als Lötkugel 110 und für Lötverbindungen benutzt werden. LF35 kann ein Lot mit einer Zusammensetzung von etwa 0,05% Ni, 0,5% Cu, 1,2% Ag und etwa 98,25% Sn beinhalten. In einigen Ausführungen sind mehrere Lötkugeln 100 zueinander angeordnet und können eine Lötstellenanordnung 118 formen, wie in 1B gezeigt. Die Lötstellenanordnung 118 kann mehrere Lötsegmente 116 beinhalten, wobei jedes Segment 116 mit mindestens einem Teil derselben zweiten Stütze 108 verbunden ist. Jedes freigelegte Segment 116 kann auf der Oberfläche der zweiten dielektrischen Schicht 112 isoliert werden, während es mit derselben ersten Stütze 106 verbunden bleibt. In einer bestimmten Ausführung misst jede Lötkugel 110 ungefähr 300 μm. Andere Ausführungen können Lötkugeln mit verschiedenen Größen haben. In bestimmten Implementierungen kann jedes Segment 116 etwa 100 μm von dem nächsten Segment entfernt sein. Es ist vorgesehen, dass andere Abstände verwendet werden können (beispielsweise 150 μm, 50 μm usw.). Die Verwendung der Segmentkonfiguration wie in 1A bis 1C dargestellt, kann zu einer Lötstelle 118 mit größerem Abstand führen, was der Lötstelle 118 eine höhere Festigkeit gibt. In einer bestimmten Ausführung ist eine Lötstelle 118 ungefähr 210 μm. 1A zeigt die Auslegerkonfiguration der zweiten Stützstruktur 108 in einer seitlichen Längsansicht (Querschnitt des Kastens 132), während 1B die Auslegerkonfiguration in einer Seitenbreite entlang der Linie 134 zeigt (eine 90° Drehung von der Seitenlängsansicht).
  • 1B zeigt eine Seiten-(Breiten-)Ansicht einer Wafer Level Package Bauteil 100 welche mit einer Platine 122 verbunden ist. Diese Ansicht zeigt eine Seite (Breite) des Wafer Level Package-Bauteils 100 benachbart (eine 90° Drehung) zu dem in 1A gezeigten. In dieser Ansicht ist eine Umverteilungsschichtstruktur 114 gezeigt, wobei mehrere (drei in dieser Ausführung gezeigt) Primärstützen 106 und dazugehörige Sekundärstützen 108 auf der Umverteilungsschichtstruktur 114 geformt sind und Segmente 116 bilden. Mehrere Segmente 116 können zu einer einzigen Lötstelle 118 kombiniert werden. Mehrere Lötkugeln 110, die auf mehreren zweiten Stützen 108 geformt sind, können nach einem Aufschmelzprozess verschmelzen und einen Lotbarren 128 bilden, welcher eine elektrische Verbindung zwischen der Umverteilungsschichtstruktur 114 und mehreren zweiten Stützen 108 herstellt, während der Lötstellenabstand vergrößert, die Belastung auf die Verbindungen verringert und die Platinenebenenzuverlässigkeit erhöht werden. Die mehreren Lötkugeln 110 und/oder Lotbarren können mit einer auf der Platine 122 befindlichen Kontaktstelle 120 verbunden werden, um ein elektrisches Bauteil 130 zu bilden.
  • 1C zeigt eine Draufsicht einer Oberfläche des in 1A gezeigten Wafer Level Package-Bauteils 100, wo eine beispielhafte Anordnung von Segmenten 116 gezeigt wird. Wie in 1C gezeigt, kann die Unterseite des Wafer Level Package-Bauteils 100 eine beispielhafte Anordnung von Stromanschlüssen 124 und Steuerpins 126 umfassen. Diese Stromanschlüsse 124 und Steuerpins 126 können den Lotbarren 128 umfassen, welcher wie oben beschrieben durch mehrere Lötkugeln 110 geformt wird.
  • Beispielprozesse
  • 2 zeigt einen beispielhaften Prozess 200 welcher ein Wafer Level Package-Bauteil, wie das in 1A bis 1C beschriebene Wafer Level Package-Bauteil 100, verwendet. 3A bis 3H zeigen Abschnitte 300 eines beispielhaften integrierten Schaltkreis-Bauteils 102, welches verwendet wird, um Halbleiterbauelemente (wie Wafer Level Package-Bauteile 100) herzustellen.
  • In dem veranschaulichten Verfahren 200 werden ein bearbeiteter Halbleiterwafer und ein integrierter Schaltkreischip aufgenommen (Block 202). Wie in 3A gezeigt, kann das Empfangen eines bearbeiteten Halbleiterwafers 301 das Aufnehmen eines Halbleiterwafers, welcher bearbeitet wurde, einschließen, um eine oder mehrere integrierte Schaltkreise (beispielsweise ein erstes integriertes Schaltkreis-Bauteil 302, einen zweiten integrierten Schaltkreischip, usw.) zu bilden. Zusätzlich kann der bearbeitete Halbleiterwafer 301 eine Umverteilungsschichtstruktur 314 und/oder andere darin geformte elektrische Zwischenverbindungen (z. B. Underball-Metallisierung, Duchgangslöcher, Metallleitungen, etc.) umfassen. Das Ausbilden des integrierten Schaltungs-Bauteils 302 und elektrischer Verbindungen kann front-end-of-line(FEOL)-Herstellungsprozesse und einige back-end-of-line(BEOL)-Herstellungsprozesse umfassen, wie mindestens eine geeignete Ablagerungstechnik (beispielsweise physikalische Dampfabscheidung, chemische Dampfabscheidung, Molekularstrahlepitaxie, Galvanisieren, etc.), Ätzung Lithographie, usw.
  • Eine erste Keimschicht wird auf dem bearbeiteten Halbleiterwafer und dem integrierten Schaltungs-Bauteil geformt (Block 204). In Implementierungen kann das Formen der ersten Keimschicht 328 ein Formen und/oder Ablagern der ersten Keimschicht 328 auf dem bearbeiteten Halbleiterwafer 301 und dem integrierten Schaltkreis-Bauteil 302 einschließen. Geeignete Bildungs- und/oder Abscheidungsverfahren können physikalische Dampfabscheidung, chemische Dampfabscheidung und/oder Galvanisieren, usw. umfassen. In einer bestimmten Ausführung kann das Formen der ersten Keimschicht 328 die Zerstäubung einer Schicht aus Kupfer auf der Oberfläche des behandelten Halbleiterwafer 301 umfassen. Es ist vorgesehen, dass andere Materialien die erste Keimschicht 328 bilden können.
  • Wie in 3B gezeigt, wird eine erste Maskenschicht auf der Oberfläche des bearbeiteten Halbleiterwafers und der ersten Keimschicht geformt (Block 206). In Implementierungen kann das Formen der ersten Maskenschicht 330 das Ablagern und/oder Formen der ersten Maskenschicht 330 über der ersten Keimschicht 328 auf der Oberfläche des bearbeiteten Halbleiterwafers 301 und des integrierten Schaltungs-Bauteils 302 umfassen. Die erste Maskenschicht 330 kann über der ersten Keimschicht 328 durch ein oder mehrere geeignete Abscheidungstechniken wie oben beschrieben geformt und/oder abgelagert werden. In einer speziellen Ausführung kann die erste Maskenschicht 330 auf der ersten Keimschicht 328 unter Verwendung eines Schleuderbeschichtungsverfahrens beschichtet werden. In einer anderen spezifischen Ausführung kann die erste Maskenschicht 330 unter Verwendung chemischer Dampfabscheidung abgeschieden werden. Nach einem Abscheidungsverfahren kann die erste Maskenschicht 330 geätzt und/oder zumindest teilweise freigelegt werden, um die erste Keimschicht 328 zumindest teilweise freizulegen. In Implementierungen kann das Formen der ersten Maskenschicht 330 das Abscheiden eines geeigneten Maskenmaterials, beispielsweise einem dielektrischen Material (beispielsweise Benzocyclobutenpolymer (BCB), Polyimid (PI), Polybenzoxazol (PBO), Siliziumdioxid (SiO2) und/oder eine auf Nitrid basierende Maske usw.) enthalten. In einer speziellen Ausführung beinhaltet das Formen der ersten Maskenschicht 330 das Abscheiden einer Nitridmaske mittels chemischer Dampfabscheidung. Das Formen der ersten Maskenschicht 330 kann Lithographie und/oder Ätzen der ersten dielektrischen Schicht 310 umfassen, um einen Teil des integrierten Schaltungs-Bauteils 302 und/oder entsprechende elektrische Verbindung (z. B. eine Umverteilungsschichtstruktur), zum Bilden einer ersten Stützstruktur 306, freizulegen.
  • Als nächstes wird eine erste Stützstruktur auf der ersten Keimschicht und des integrierten Schaltungs-Bauteils geformt (Block 208). In einigen Implementierungen kann das Formen der ersten Stützstruktur 306 das Formen über ein geeignetes Kupferplattierverfahren umfassen. In einer Ausführung umfasst das Formen der ersten Stützstruktur 306 das Formen eines Kupferkeims und die Galvanisierung des Kupferkeims auf eine gewünschte Stützdicke in einem geätzten Bereich der ersten Maskenschicht 330. Die Größe, Form und Abmessungen der ersten Stützstruktur 306 kann nach den verschiedenen Designs/Herstellungsüberlegungen des Wafer-Level-Package-Bauteils 100 variieren. In einer Ausführung, wie in 3C gezeigt, kann die erste Stütze 306 mittels Galvanisierung geformt werden, wobei die erste Stütze 306 auf der Kupferkeimschicht geformt wird, welche durch den geätzten Teil der ersten Maskenschicht 330 freigelegt ist.
  • Eine zweite Keimschicht wird dann auf der ersten Stützstruktur und der ersten Maskenschicht geformt (Block 210). In Implementierungen und wie in 3D gezeigt, kann das Formen der zweiten Keimschicht 332 das Formen und/oder Ablagern der zweiten Keimschicht 332 auf der ersten Stütze 306 und der ersten Maskenschicht 330 umfassen, ähnlich dem Formprozess der ersten Keimschicht 328. In einigen Ausführungen sind die Oberfläche der ersten Stütze 306 und der ersten Maskenschicht 330 im Allgemeinen planar. Geeignete Keimschichtbildungs- und/oder Abscheidungsverfahren können physikalische Dampfabscheidung, chemische Dampfabscheidung und/oder Galvanisieren, usw. umfassen. In einer speziellen Ausführung umfasst das Formen der zweiten Keimschicht 332 das Sputtern einer Schicht aus Kupfer auf der Oberfläche des behandelten Halbleiterwafers 301.
  • Als nächstes wird eine zweite Maskenschicht auf der zweiten Keimschicht geformt (Block 212). Wie in 3E gezeigt, kann die zweite Maskenschicht 334 auf der zweiten Keimschicht 312 geformt werden. In Implementierungen kann das Formen der zweiten Maskenschicht 334 ähnlich dem Formen der ersten Maskenschicht 330 sein, wie die Verwendung eines Schleuderbeschichtungsverfahrens oder andere Abscheidungstechniken, wie beispielsweise chemische Dampfabscheidung. In Ausführungen kann die zweite Maskenschicht 334 ein geeignetes Maskenmaterial, wie beispielsweise ein Dielektrikum umfassen (z. B. Polymer Benzocyclobuten (BCB), Polyimid (PI), Polybenzoxazol (PBO), Siliziumdioxid (SiO2), etc.), oder eine Nitrid-Maske, und so weiter. Ferner kann die zweite Maskenschicht 334 selektiv geätzt werden, um zumindest einen Abschnitt der zweiten Keimschicht 332 teilweise freizulegen. In einer speziellen Implementierung kann die zweite Maskenschicht 334 geätzt werden, um einen im Wesentlichen zentrierten Bereich über der ersten Stütze 306 und/oder größer als die erste Stütze 306 freizulegen. Das Ätzen der zweiten Maskenschicht 334 auf diese Weise kann eine Auslegerkonfiguration bereitstellen, wenn die zweite Stützstruktur 312 gebildet wird.
  • Dann wird eine zweite Stützstruktur auf der zweiten Keimschicht (Block 214) gebildet. In Implementierungen und wie in 3F gezeigt, kann das Formen der zweiten Stütze 312 das Aufbringen der zweiten Stütze 312 auf dem geätzten Abschnitt der zweiten Maskenschicht 334 und auf der zweiten Keimschicht 332 umfassen. Dies bietet eine zweite Stützstruktur 312, sodass bei Kombination mit der ersten Stütze 306 eine Auslegerkonfiguration geformt wird. Die zweite Stützstruktur 312 kann sich über die erste Stütze 306 auf mindestens zwei Seiten hinaus erstrecken. Die zweite Stützstruktur 312 kann auf ähnliche Art und Weise abgelagert oder geformt werden, um die erste Stützstruktur zu bilden. In einer speziellen Implementierung umfasst das Formen der zweiten Stützstruktur 312 das Galvanisieren der zweiten Keimschicht 332 auf eine gewünschte Kupferdicke.
  • Als nächstes wird die zweite Maskenschicht entfernt (Block 216). In Implementierungen und wie in 3G gezeigt, kann das Entfernen einer zweiten Maskenschicht die Verwendung eines Ätzmittels umfassen, um die zweite Maskenschicht 334 zu entfernen. Zusätzlich kann das Entfernen der zweiten Maskenschicht 334 das Entfernen von zumindest einem Teil der zweiten Keimschicht 332 umfassen. Einige geeignete Ätzverfahren können beispielsweise Plasmaätzen und/oder Nassätzen umfassen. Einige Beispiele für Ätzmittel, die verwendet werden, um die zweite Maskenschicht 334 und/oder die zweiten Keimschicht 332 zu entfernen, können Fluorwasserstoffsäure, Königswasser, Salpetersäure, Salzsäure usw. umfassen.
  • Dann wird die Maskenschicht entfernt (Block 218). Das Entfernen der ersten Maskenschicht 330 kann ähnliche Ätzverfahren und Ätzmittel umfassen, wie die zur Entfernung der zweiten Maskenschicht 334 und/oder zweiten Keimschicht 332. Das Entfernen der zweiten Maskenschicht 334, der zweiten Keimschicht 332 und der ersten Maskenschicht 330 resultiert in einer freitragenden Stütze, die eine größere Oberfläche für Lötmittel bereitstellt. Zusätzliche Verfahren können durchgeführt werden, wie die Bildung einer Passivierungsschicht, die Bildung einer elektrischen Verbindung (beispielsweise Umverteilungsschicht 114), Einkapselung der ersten Stützstruktur 306 und der zweiten Stützstruktur 308 (mit einer zweiten dielektrischen Schicht 112 und/oder einer Verkapselungsstruktur, wie Epoxy) um ein oder mehrere Segmente 116 zu bilden, Abschleifen der Verkapselungsstruktur und/oder der zweiten dielektrischen Schicht 112, Bilden und/oder Abscheiden mindestens einer Lötkugel 110, Aufschmelzen der Lötkugel 110, um eine Lötverbindung zu bilden, Vereinzeln des Wafer-Level-Package-Bauteils 100, und/oder Koppeln des Wafer-Level-Package-Bauteils 100 mit einer anderen elektronischen Komponente (z. B. elektronischem Bauteil 130, Platine 122, etc.).
  • Fazit
  • Obwohl der Gegenstand in einer für strukturelle Merkmale und/oder Verarbeitungsvorgänge typischen Sprache beschrieben wurde, versteht es sich, dass der in den beigefügten Ansprüchen definierte Gegenstand nicht notwendigerweise auf die spezifischen Merkmale oder Handlungen, wie oben beschriebenen, beschränkt wird. Vielmehr sind die oben beschriebenen spezifischen Merkmale und Handlungen als beispielhafte Formen der Umsetzung der Ansprüche offenbart.

Claims (20)

  1. Ein Wafer-Level-Package, umfassend: einen bearbeiteten Halbleiterwafer, welcher mindestens einen integrierten Schaltkreischip enthält, eine auf dem bearbeiteten Halbleiterwafer befindliche erste dielektrische Schicht; eine auf dem bearbeiteten Halbleiterwafer ausgebildete erste Stütze; mindestens eine zweite Stütze, welche auf der ersten Stütze ausgebildet ist; eine auf der ersten dielektrischen Schicht ausgebildete zweite dielektrische Schicht, welche einen Teil der ersten Stütze und der mindestens einen zweiten Stütze umschließt; und mindestens einen Lötpunkt, welcher auf der mindestens einen zweiten Stütze angeordnet ist.
  2. Wafer-Level-Package gemäß Anspruch 1, wobei der bearbeitete Halbleiterwafer eine Verteilungsebenenstruktur aufweist.
  3. Wafer-Level-Package gemäß Anspruch 1, wobei der bearbeitete Halbleiterwafer eine Underball-Metallisierungsstruktur aufweist.
  4. Wafer-Level-Package gemäß Anspruch 1, wobei die erste dielektrische Schicht Polybenzaxazole enthält.
  5. Wafer-Level-Package gemäß Anspruch 1, wobei die erste Stütze Kupfer enthält.
  6. Wafer-Level-Package gemäß Anspruch 1, wobei die mindestens eine zweite Stütze drei zweite Stützen aufweist, welche auf der ersten Stütze ausgebildet sind, wo die drei zweiten Stützen drei Abschnitte formen.
  7. Wafer-Level-Package gemäß Anspruch 1, wobei die mindestens eine zweite Stütze Kupfer enthält.
  8. Wafer-Level-Package gemäß Anspruch 1, wobei die mindestens eine zweite Stütze in einem zweiseitigen Auslegeraufbau vorliegt.
  9. Wafer-Level-Package gemäß Anspruch 1, wobei die mindestens eine zweite Stütze in einem vierseitigen Auslegeraufbau vorliegt.
  10. Wafer-Level-Package gemäß Anspruch 1, wobei der mindestens eine Lötpunkt LF35-Lötmittel beinhaltet.
  11. Wafer-Level-Package gemäß Anspruch 1, wobei die mindestens eine zweite Stütze in einem vierseitigen Auslegeraufbau vorliegt.
  12. Wafer-Level-Package gemäß Anspruch 1, wobei die mindestens eine zweite Stütze eine Abstandslötstelle bildet.
  13. Wafer-Level-Package gemäß Anspruch 12, wobei die mindestens eine zweite Stütze eine Abstandslötstelle mit etwa 200 μm bildet.
  14. Ein elektronisches Bauteil, umfassend: eine Platine; und ein Wafer-Level-Package, welches mit der Platine verbunden ist, wobei das Wafer-Level-Package beinhaltet: einen bearbeiteten Halbleiterwafer mit mindestens einem integrierten Schaltkreischip; eine erste, auf dem bearbeiteten Halbleiterwafer angeordnete dielektrische Schicht; eine auf dem bearbeiteten Halbleiterwafer ausgebildete erste Stütze; mindestens eine zweite Stütze, welche auf der ersten Stütze ausgebildet ist; eine auf der ersten dielektrischen Schicht ausgebildete zweite dielektrische Schicht, welche einen Teil der ersten Stütze und der mindestens einen zweiten Stütze umschließt; und mindestens einen Lötpunkt, welcher auf der mindestens einen zweiten Stütze angeordnet ist.
  15. Elektronisches Bauteil gemäß Anspruch 14, wobei die mindestens eine zweite Stütze eine Abstandslötstelle mit etwa 200 μm bildet.
  16. Elektronisches Bauteil gemäß Anspruch 14, wobei die mindestens eine zweite Stütze drei zweite Stützen beinhaltet, welche auf der ersten Stütze ausgebildet sind, wobei die drei zweiten Stützen drei Abschnitte bilden.
  17. Elektronisches Bauteil gemäß Anspruch 14, wobei der mindestens eine Lötpunkt LF35-Lötmittel beinhaltet.
  18. Ein Verfahren zur Gestaltung eines Wafer-Level-Package, das eine Auslegerstützstruktur aufweist, umfassend: Aufnehmen eines bearbeiteten Halbleiterwafers; Bilden einer ersten Keimschicht auf dem bearbeiteten Halbleiterwafer; Ausbilden einer ersten Maskierungsschicht zumindest auf einem Teil der Keimschicht; Bilden einer ersten Stütze auf einem Teil der ersten Keimschicht; Bilden einer zweiten Keimschicht auf der ersten Stütze und der ersten Maskierungsschicht; Bilden einer zweiten Maskierungsschicht auf einem Teil der ersten Maskierungsschicht; Bilden mindestens einer zweiten Stütze auf einem Teil der zweiten Maskierungsschicht und der ersten Stütze; Entfernen der zweiten Maskierungsschicht; Entfernen eines Teils der zweiten Keimschicht; und Entfernen der ersten Maskierungsschicht.
  19. Verfahren gemäß Anspruch 18, wobei das Ausbilden mindestens einer zweiten Stütze das Bilden von mindestens drei zweiten Stützen einschließt.
  20. Verfahren gemäß Anspruch 18, weiter umfassend: Ausbilden einer dielektrischen Schicht, welche mindestens einen Teil der ersten Stütze und der mindestens einen zweiten Stütze umgibt; Abschleifen der dielektrischen Schicht um die mindestens eine zweite Stütze freizulegen; Anbringen eines Lötpunktes auf der mindestens einen zweiten Stütze; und Vereinzeln des bearbeiteten Halbleiterwafers.
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