DE102014111988A1

DE102014111988A1 - Ein adaptiver, modaler PAM2/PAM4-In-Phasen (I)-Quadratur (Q)-Phasendetektor für einen Empfänger

Info

Publication number: DE102014111988A1
Application number: DE102014111988.6A
Authority: DE
Inventors: Christopher M. Juenemann; Robert Keith Barnes; Jade Michael Kizer
Original assignee: Avago Technologies General IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2013-08-21
Filing date: 2014-08-21
Publication date: 2015-02-26
Also published as: US20150055694A1; US9049075B2

Abstract

Ein Phasendetektor umfasst eine Datendetektionslogik zum Detektieren von Daten in einem Kommunikationssignal, eine Amplitudendetektionslogik zum Verarbeiten von Modulation, die aus irgendeiner aus einer PAM2- und einer PAM4-Kommunikationsmodalität ausgewählt ist, eine In-Phasen-Flankendetektionslogik zum Detektieren von In-Phasen-Flankeninformation in dem Kommunikationssignal, eine Quadratur-Flankendetektionslogik zum Detektieren von Quadratur-Flankeninformation in dem Kommunikationssignal, und eine Vermischungslogik zum Bestimmen eines Grades von In-Phasen-Flankeninformation und Quadratur-Flankeninformation, die anzuwenden sind, basierend auf mindestens einem Kanalparameter in einem Kommunikationskanal.

Description

HINTERGRUND
Ein moderner integrierter Schaltkreis (IC, integrated circuit) muss sehr strenge Entwurfs- und Leistungs-Spezifikationen erfüllen. In vielen Anwendungen für Kommunikationsgeräte werden Sende- und Empfangssignale über Kommunikationskanäle ausgetauscht. Diese Kommunikationskanäle enthalten Beeinträchtigungen, die die Qualität eines Signals, das sie durchläuft, beeinflusst. Eine Art eines IC, der sowohl ein Sendeelement als auch ein Empfangselement verwendet, wird als ein Serialisierer/Deserialisierer (SERDES) bezeichnet. Das Sendeelement in bzw. auf einem SERDES sendet typischerweise Information über einen Kommunikationskanal zu einem Empfänger in bzw. auf einem anderen SERDES. Der Kommunikationskanal ist typischerweise in bzw. auf einer anderen Struktur angeordnet, als die, auf bzw. in der SERDES angeordnet ist. Um die von dem Kommunikationskanal eingeführten Beeinträchtigungen zu korrigieren, kann ein Sender und/oder ein Empfänger in einem SERDES oder in einem anderen IC Schaltkreise enthalten, die Kanal-Entzerrung (channel equalization) und andere Verfahren des Validierens der empfangenen Daten ausführen. Eine der in einem Empfänger ausgeführten Funktionen ist die Detektion von einer Phase oder Phasen eines empfangenen Signals, insbesondere die Detektion von Phaseninformation, die mit Empfangsdaten und Signalflankenübergangsdaten im Zusammenhang steht.
Einige der Herausforderungen bei einer Phasendetektion werden noch herausfordernder, wenn man versucht, einen Empfänger zu entwerten und herzustellen, der unter Verwendung von sowohl PAM2- als auch PAM4-Modalitäten arbeiten kann. Das Akronym PAM bezeichnet Pulsamplitudenmodulation, was eine Form von Signalmodulation ist, bei der die Nachrichteninformation in die Amplitude von einer Serie von Signalimpulsen kodiert ist. PAM ist ein analoges Pulsmodulationsschema, in dem die Amplitude einer Folge von Trägerimpulsen gemäß dem Abtastwert des Nachrichtensignals variiert wird. Eine PAM2-Kommunikationsmodalität bezeichnet einen Modulator, der jeweils ein Bit nach dem anderen heranzieht und die Signalamplitude auf eines von zwei möglichen Niveaus (zwei Symbole) abbildet, beispielsweise –1 Volt und 1 Volt, Eine PAM4-Kommunikationsmodalität bezeichnet einen Modulator, der nacheinander jeweils zwei Bits zu einem Zeitpunkt heranzieht und die Signalamplitude auf eines von vier möglichen Niveaus (vier Symbole) abbildet, beispielsweise –3 Volt, –1 Volt, 1 Volt und 3 Volt. Für eine gegebene Baudrate kann PAM4-Modulation bis zu zweimal die Anzahl von Bits wie die PAM2-Modulation übertragen.
Zusätzlich dazu können die Beeinträchtigungen in dem Kanal weitere Probleme beim Detektieren der Phase verursachen. Ein Kanalverlust wird durch den Widerstand und die Kapazität des leitfähigen Materials, das den Kanal und das umgebende Isolationsmaterial ausbildet, verursacht. Ein Kanalverlust manifestiert sich in dem Kommunikationssystem, dadurch dass der von dem Sender gesendete Symbolimpuls verringert und verbreitert wird, bevor er an bzw. bei dem Empfänger empfangen wird. Je kleiner und breiter der Impuls an dem Empfänger ist, desto höher ist der Kanalverlust. Wenn ein Kanal einen niedrigen Kanalverlust aufweist, dann wird die einzige Information über die Phase in den Flankenübergängen, die durch das Senden von mehreren Symbolen verursacht werden, gefunden (Quadratur-Detektion). Wenn jedoch der Kanalverlust zunimmt, wird Quadratur-Detektion weniger nützlich und das Messen der Amplitude des empfangenen Signals wird die beste Art und Weise, um die Phase zu bestimmen (In-Phasen-Detektion). Weil der Kanalverlust auf dem Kommunikationsmaterial außerhalb des SERDES IC begründet ist, ist es wichtig, in der Lage zu sein, das Phasendetektionsschema umzuschalten. Mögliche Phasendetektionsschemata können ausschließlich Quadratur-Detektion, ausschließlich In-Phasen-Detektion oder eine Kombination von Quadratur- und In-Phasen-Detektion sein. Diese Phasendetektionsschemata sollten auch mit verschiedenen Modulationsschemata funktionieren.
Daher wäre es wünschenswert, eine Art und Weise zu haben, um einen Phasendetektor in einem Empfänger zu implementieren, der für sowohl für PAM2- als auch für PAM4-Modalitäten nützlich ist, während es dem Empfänger möglich ist, sein Phasendetektionsschema zwischen Quadratur und In-Phase zu verändern, um den Kanalverlust zu komplementieren bzw. zu ergänzen.
ZUSAMMENFASSUNG
In einer Ausführungsform umfasst ein Phasendetektor eine Datendetektionslogik zum Detektieren von Daten in einem Kommunikationssignal, eine Amplitudendetektionslogik zum Verarbeiten von Modulation, die aus irgendeiner aus einer PAM2- und einer PAM4-Kommunikationsmodalität ausgewählt ist, eine In-Phasen-Flankendetektionslogik zum Detektieren von In-Phasen-Flankeninformation in dem Kommunikationssignal, eine Quadratur-Flankendetektionslogik zum Detektieren von Quadratur-Flankeninformation in dem Kommunikationssignal, und eine Vermischungslogik zum Bestimmen eines Grades von In-Phasen-Flankeninformation und Quadratur-Flankeninformation, die anzuwenden sind, basierend auf mindestens einem Kanalparameter in einem Kommunikationskanal.
Andere Ausführungsformen werden ebenfalls bereitgestellt. Andere Systeme, Verfahren, Merkmale und Vorteile der Erfindung werden für einen Fachmann beim Durchsehen der nachfolgenden Figuren und ausführlichen Beschreibung offensichtlich sein oder offensichtlich werden. Es ist beabsichtigt, dass alle derartigen zusätzlichen Systeme, Verfahren, Merkmale und Vorteile in dieser Beschreibung enthalten sind, innerhalb des Schutzumfangs der Erfindung sind, und durch die beigefügten Patentansprüche geschützt sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung kann mit Verweis auf die folgenden Zeichnungen besser verstanden werden. Die Komponenten in den Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei ein Schwerpunkt stattdessen darauf gelegt ist, die Prinzipien der vorliegenden Erfindung klar zu veranschaulichen. Des Weiteren bezeichnen in den Zeichnungen gleiche Bezugszeichen entsprechende Teile in den verschiedenen Darstellungen.
1 ist eine schematische Ansicht, die ein Beispiel eines Kommunikationssystems darstellt, in dem der adaptive, modale, PAM2-/PAM4-In-Phasen(I)-Quadratur(Q)-(I/Q)-Phasendetektor für einen Empfänger implementiert werden kann.
2 ist eine schematische Darstellung, die einen beispielhaften Empfänger der 1 zeigt.
3A und 3B sind schematische Darstellungen, die die Positionen für RSA-Abtaster für eine PAM4-Ausführungsform des adaptiven, modalen PAM2/PAM4-IQ-Phasendetektors aus der 2 zeigt.
4 ist ein Blockdiagramm, das ein Beispiel der Abtastlogik zeigt, auf die in den 3A und 3B Bezug genommen wird.
5A und 5B sind schematische Schaubilder, die Positionen für RSA-Abtaster für eine PAM2-Ausführungsform des adaptiven, modalen PAM2/PAM4-IQ-Phasendetektors aus der 2 zeigt.
6 ist ein Blockdiagramm, das ein Beispiel der Abtastlogik, auf die in den 5A und 5B Bezug genommen wird, zeigt.
7A bis 7F stellen Beispiele von PAM2/PAM4-Flanken-Qualifizierungen dar.
8A zeigt eine PAM2/PAM4-Quadratur-Flanken-Auf/Ab-Klassifizierung für eine ideal abgetastete Wellenform.
8B zeigt eine PAM2/PAM4-Quadratur-Flanken-Auf/Ab-Klassifizierung für eine früh abgetastete Wellenform.
8C zeigt eine PAM2/PAM4-Quadratur-Flanken-Auf/Ab-Klassifizierung für eine spät abgetastete Wellenform.
9A bis 9D zeigen PAM2/PAM4-In-Phasen-Flanken-Auf/Ab-Klassifizierungen für ideal abgetastete, früh abgetastete und spät abgetastete Wellenformen für PAM4, 2-Niveau- und PAM2-Signale.
10A und 10B zeigen PAM4-In-Phasen-Flanken-Auf/Ab-Klassifizierungen für ideal abgetastete, früh abgetastete und spät abgetastete Wellenformen für PAM4, 4-Niveau-Signale.
11 ist eine grafische Darstellung eines 8-phasigen Taktsignals, das dem RSA 240 aus der 2 zugeführt wird.
12 ist ein Zeitablaufdiagramm, das den Zeitablauf des RSA- und Phasendetektors aus der 2 zeigt.
13 ist ein Blockdiagramm des Phasendetektors aus der 2.
14 zeigt die PAM2- und PAM4-Quadratur-Flankenqualifizierungswahrheitstabelle für Daten.
15 zeigt die PAM2- und PAM4-In-Phasen-Flankenqualifizierungswahrheitstabelle für Daten.
16A zeigt die Quadratur-Flankenqualifizierung für PAM4.
16B zeigt die In-Phasen-Flankenqualifizierung für PAM4.
17A zeigt die Quadratur-Flanken-Auf/Ab-Wahrheitstabelle für PAM2.
17B zeigt die Quadratur-Flanken-Auf/Ab-Wahrheitstabelle für PAM4.
18A zeigt die In-Phasen-Flanken-Auf/Ab-Wahrheitstabelle für PAM2.
18B zeigt die In-Phasen-Flanken-Auf/Ab-Wahrheitstabelle für PAM4.
19 ist ein Blockschaubild des Mehrheitsbeschlusselements in dem Phasendetektor aus der 13.
20 zeigt eine Wahrheitstabelle für eine 2-Bit-Mehrheitsbeschluss-Subzelle, die dazu verwendet wird, das Mehrheitsbeschlusselement aus der 19 zu erzeugen.
AUSFÜHRLICHE BESCHREIBUNG
Ein adaptiver, modaler PAM2/PAM4-In-Phasen(I)-Quadratur(Q)-(I/Q)-Phasendetektor für einen Empfänger kann in jedem beliebigen integrierten Schaltkreis (IC, integrated circuit) implementiert werden, der einen digitalen Direktumwandlungsempfänger (DCR, direct conversion receiver) verwendet, um ein Kommunikationssignal über einen Kommunikationskanal zu empfangen. In einer Ausführungsform ist der adaptive modale PAM2/PAM4-I/Q-Phasendetektor für einen Empfänger in einem Serialisierer/Deserialisierer(SERDES)-Empfänger implementiert, der auf einer Datenrate von 50 Gigabit pro Sekunde (Gbps) arbeitet, indem eine auf 25 GBaud (G-Symbolen pro Sekunde arbeitende Pulsamplitudenmodulation (PAM) 4-Modulations-Methode implementiert wird. Die 50 Gbps-Datenrate wird durch die unten beschriebene, zumindest teilweise gepipelinte Implementierung ermöglicht, und ist rückwärts kompatibel mit PAM2-Modulations-Methoden, die auf einer Datenrate von 25 Gbps arbeiten.
So, wie er hierin verwendet wird, bezeichnet der Ausdruck „Cursor” ein gegenständliches Bit, der Ausdruck „Pre-Cursor” oder „Pre” bezeichnet ein Bit, das dem „Cursor”-Bit vorausgeht, und der Ausdruck „Post-Cursor” oder „Post” bezeichnet ein Bit, das dem „Cursor”-Bit nachfolgt.
1 ist eine schematische Ansicht, die ein Beispiel eines Kommunikationssystems 100 darstellt, in dem der adaptive, modale PAM2/PAM4-In-Phasen(I)-Quadratur(Q)-(I/Q)-Phasendetektor für einen Empfänger implementiert werden kann. Das Kommunikationssystem 100 ist nur ein Beispiel einer möglichen Implementierung. Das Kommunikationssystem 100 umfasst einen Serialisierer/Deserialisierer (SERDES) 110, der eine Mehrzahl von Sende-Empfängern bzw. Transceivern 112 umfasst. Nur ein Transceiver 112-1 ist in Einzelheiten darstellt, es wird jedoch verstanden, dass in dem SERDES 110 viele Transceiver 112-n umfasst sein können.
Der Transceiver 112-1 umfasst ein Logik-Element 113, das die Funktionalität von einer zentralen Prozessoreinheit (CPU, central processor unit), Software (SW) und allgemeiner Logik umfasst, und wird zur Vereinfachung als „Logik” bezeichnet. Es sollte angemerkt werden, dass die Darstellung des Transceivers 112-1 stark vereinfacht ist, und dazu gedacht ist, nur die Basiskomponenten eines SERDES-Transceivers darzustellen.
Der Transceiver 112-1 umfasst auch einen Transmitter 115 und einen Receiver 118. Der Transmitter 115 empfängt über die Verbindung 114 ein Informationssignal von der Logik 113 und stellt über die Verbindung 116 ein Sendesignal bereit. Der Empfänger 118 empfängt über die Verbindung 119 ein Informationssignal und stellt über die Verbindung 117 ein verarbeitetes Informationssignal an die Logik 113 bereit.
Das System 100 umfasst auch einen SERDES 114, der eine Mehrzahl von Transceivern 142 umfasst. Nur ein Transceiver 142-1 ist in Einzelheiten dargestellt, es wird jedoch verstanden, dass in dem SERDES 114 viele Transceiver 142-n umfasst sein können.
Der Transceiver 142-1 umfasst ein Logik-Element 143, das die Funktionalität von einer zentralen Prozessoreinheit (CPU), Software (SW) und allgemeiner Logik umfasst, und wird zur Vereinfachung als „Logik” bezeichnet. Es sollte angemerkt werden, dass die Darstellung des Transceivers 142-1 stark vereinfacht ist, und dazu gedacht ist, nur die Basiskomponenten eines SERDES-Transceivers darzustellen.
Der Transceiver 142-1 umfasst auch einen Transmitter 145 und einen Receiver 148. Der Transmitter 145 empfängt über die Verbindung 144 ein Informationssignal von der Logik 143 und stellt über die Verbindung 146 ein Sendesignal bereit. Der Empfänger 148 empfängt ein Informationssignal 148 empfängt über die Verbindung 147 ein Informationssignal und stellt über die Verbindung 149 ein verarbeitetes Informationssignal für die Logik 143 bereit.
Der Transceiver 112-1 ist mit dem Transceiver 142-1 über einen Kommunikationskanal 122-1 verbunden. Ein ähnlicher Kommunikationskanal 122-n verbindet den „n”-Transceiver 112-n mit einem entsprechenden „n”-Transceiver 142-n.
In einer Ausführungsform kann der Kommunikationskanal 122-1 die Kommunikationspfade 123 und 125 umfassen. Der Kommunikationspfad 123 kann den Transmitter 115 mit dem Transceiver 115 mit dem Receiver 148 verbinden, und der Kommunikationspfad 125 kann den Transmitter 145 mit dem Receiver 118 verbinden. Der Kommunikationskanal 122-1 kann an eine Mehrzahl von Kommunikationsmethoden angepasst werden, einschließlich, jedoch nicht beschränkt auf, unsymmetrisch (single-ended), differentiell oder andere, und kann auch dazu angepasst werden, eine Mehrzahl von Modulations-Methoden zu tragen, einschließlich beispielsweise PAM2, PAM4 und andere. In einer Ausführungsform arbeiten der Empfänger und der Transmitter auf differentiellen Signalen. Differentielle Signale sind solche, die durch zwei komplementäre Signale auf verschiedenen Leitern dargestellt werden, wobei der Ausdruck „differentiell” die Differenz zwischen den zwei komplementären Signalen darstellt. Die zwei komplementären Signale können als das „true”-(wahr) oder „t”-Signal und das „complement”- oder „c”-Signal bezeichnet werden. Alle differentiellen Signale haben auch etwas, das als ein „gemeinsamer Modus” (common mode) bezeichnet wird, der den Mittelwert der zwei differentiellen Signale darstellt. Differentielle Signalgebung mit Hochgeschwindigkeit bietet viele Vorteile, wie etwa niedriges Rauschen und niedrige Leistung, wobei sie eine robuste und mit hoher Geschwindigkeit erfolgende Datenübertragung bereitstellt.
2 ist eine schematische Darstellung, die einen beispielhaften Receiver aus der 1 darstellt. Der Receiver 200 kann irgendeiner der in 1 veranschaulichten Receiver sein. Der Receiver 200 umfasst einen zeitkontinuierlichen, linearen Equalizer (CTLE, continuous time linear equalizer) 202, der das Informationssignal von dem Kommunikationskanal 122 (1) empfängt. Die Ausgabe des CTLE 202 wird einem Quadratur-Flankenauswahl(QES, quadrature edge selection)-Element 214 und einem gepipelineten Verarbeitungssystem 210 bereitgestellt. Das gepipelinete Verarbeitungssystem 210 umfasst einen gepipelineten, vorwärtsgerichteten Equalizer (FFE, feed forward equalizer) 220, einen gepipelineten, entscheidungsrückgekoppelten Equalizer (DFE, decision feedback equalizer) 230 und einen regenerativen Leseverstärker (RSA, regenerative sense amplifier) 240.
Der Verweis auf eine „gepipelinete” Verarbeitungsmethode bezieht sich auf die Fähigkeit des FFE 220, des DFE 230 und des RSA 240, acht gepipelinete Stufen 212 (die unten als Abschnitte D0–D7 bezeichnet werden), zusammen mit dem QES 214, der ebenfalls gepipelinet ist, gleichzeitig zu verarbeiten.
Der DFE 230 empfängt eine Schwellwertspannungseingabe von einem Digital-Analog-Wandler (DAC, digital-to-analog converter) 272 über die Verbindung 273. Der RSA 240 empfängt über die Verbindung 275 eine Schwellwertspannungseingabe von einem Digital-Analog-Wandler (DAC) 274. Der DAC 272 und der DAC 274 können irgendeine Art eines DAC sein, der eine Schwellwertspannungseingabe basierend auf Systemanforderungen bereitstellen kann. In einer Ausführungsform kann ein einzelner DAC 272 unter den gepipelineten Stufen des DFE 230 geteilt werden, wodurch Kosten verringert und die Verarbeitungseffizienz maximiert wird.
In jeder gepipelineten Stufe 212 erzeugen der FFE 220 und DFE 230 analoge Ausgaben, die an einem Summierungsknoten 280, der als „sum_t” und „sum_c” bezeichnet wird, zusammen aufsummiert werden. Der Summierungsknoten 280 ist auch der Eingang zu dem RSA 240, der als ein Digital-Analog-Wandler arbeitet. Der RSA 240 wandelt eine analoge Spannung in einen komplementären digitalen Wert um.
Der RSA 240 nimmt die analogen Signale sum_t und sum_c an dem Summierungsknoten 280 und erzeugt auf der Verbindung 232 digitale Darstellungen, die als „dlev” bezeichnet werden. In einer PAM4-Ausführungsform umfasst das dlev-Signal ein 2-Bit-Wort und in einer PAM2-Implementierung umfasst das dlev-Signal ein 1-Bit-Wort. Dieses Signal wird auch als ein „Hauptdaten”-Signal bezeichnet. Der RSA 240 erzeugt auch In-Phasen-Flankeninformation. Die Ausgabe des RSA umfasst Daten (dlev) und In-Phasen-Flankeninformation (ep, en, tp und tn) und wird von jeder der acht gepipelineten Stufen 212 über die Verbindung 216 einem Phasendetektor (PD) 218 und über die Verbindung 232 zu einem Seriell-Parallel-Wandler 234 bereitgestellt. Die Ausgabe des Phasendetektors 218 umfasst ein Aktualisierungssignal, das, beispielsweise, einen Auf/Ab-Befehl umfasst, und wird über die Verbindung 222 einem Takt(CLK, clock)-Element 224 bereitgestellt. Das Taktelement 224 stellt über die Verbindung 226 ein In-Phasen(I)-Taktgebungssignal bereit und stellt über die Verbindung 228 ein Quadratur(Q)-Taktgebungssignal bereit. Das In-Phasen(I)-Taktgebungssignal wird dem gepipelineten FFE 220, dem DFE 230 und dem RSA 240 bereitgestellt, und das Quadratur(Q)-Taktgebungssignal wird dem QES-Element 214 bereitgestellt.
Das QES-Element 214 empfängt über die Verbindung 277 eine Schwellwertspannungseingabe von einem DAC 276. Der DAC 276 kann irgendeine Art eines DAC sein, der eine Schwellwertspannungseingabe basierend auf Systemanforderungen bereitstellen kann. Das QES-Element 214 umfasst auch einen RSA 225, um Quadratur-Flankendetektion auszuführen.
Die Ausgabe des RSA 240 über die Verbindung 232 ist eine digitale Darstellung des rohen Hochgeschwindigkeits-Signals vor dem Extrahieren von jeglicher Zeilenkodierung, vorwärtsgerichteter Fehlerkorrektur oder Demodulation, zum Zurückgewinnen von Daten. Im Fall von PAM2 ist die Ausgabe eine Folge von Einsen und Nullen. Im Fall von PAM N ist es eine Folge von N binären kodierten Symbolen. Für PAM4 beispielsweise umfasst die Ausgabe eine Zeichenfolge (string) von unterschiedlichen Symbolen, die jeweils durch ein unterschiedliches digitales Wort mit 2 Bits identifiziert sind, mit vier möglichen Symbolen. Die Ausgabe des RSA 240 wird auch über die Verbindung 232 einem Seriell-Parallel-Wandler 234 bereitgestellt. Der Seriell-Parallel-Wandler 234 wandelt den digitalen Hochgeschwindigkeits-Datenstrom auf der Verbindung 232 in einen Bus paralleler Daten mit niedrigerer Geschwindigkeit auf der Verbindung 236 um. Die Ausgabe des Seriell-Parallel-Wandlers 234 auf der Verbindung 236 ist das parallele Datensignal und wird einem vorwärtsgerichteten Fehlerkorrektur(FEC, forward error correction)-Element 242 zugeführt. Die Ausgabe des Seriell-Parallel-Wandlers 234 auf der Verbindung 237 ist ein Fehler- oder Testsignal und wird einer automatischen Korrelationsmaschine (ACE, automatic correlation engine) 246 bereitgestellt. Das Fehler- oder Testsignal wird verwendet, um Systemparameter zu treiben, um das Signal-zu-Rausch-Verhältnis in dem Receiver 200 zu vergrößern, und kann auf verschiedene Arten erzeugt werden. Eine Art ist, innerhalb des QES-Elements 214 Abtaster zu verwenden, um Null-Durchgänge (auch Flankendaten oder der Übergang zwischen Daten-Bits genannt) zu identifizieren. Ein anderes Verfahren ist, innerhalb des RSA-Elements 240 Hilfsabtaster zu verwenden, um die Signale mit hoher Amplitude (äquivalent zu dem offenen Teil eines Augen-Diagramms) zu identifizieren. So würde, beispielsweise unter Verwendung des Flankendatenverfahrens, wenn ein Abtaster innerhalb des QES-Elements 214 beginnen würde, ein positives Signal zu detektieren, wo der Null-Durchgangspunkt auftreten sollte, dann das Fehlersignal auf der Verbindung 237 anwachsen und es könnten verschiedenartige Systemparameter betrieben werden, um diesen Fehler zu verringern. Die Ausgabe des FEC 242 wird über die Verbindung 149 der CPU 252 bereitgestellt.
Die Ausgabe des ACE 246 wird über die Verbindung 248 der CPU 252 bereitgestellt. Die Implementierung des ACE 246 könnte mittels Hardware auf einem Chip, Firmware außerhalb eines Chips oder einer Kombination von Hardware und Firmware, zusammen mit einer CPU, ausgeführt werden, in welchem Fall die CPU 252 über die Verbindung 248 von dem ACE 246 lesen und in diesen schreiben würde. Der ACE 246 vergleicht die empfangenen Daten mit einem pseudo-zufälligen binären Sequenz(PRBS, pseudorandom binary sequence)-Muster und stellt eine Korrelationsfunktion bereit, um die Implementierung eines auf kleinsten minimalen Quadraten (LMS, least minimum square) basierten Algorithmus zum Abstimmen des Receivers 200 zu unterstützen.
Die CPU 252 ist über eine bi-direktionale Verbindung 254 mit Registern 256 verbunden. Die Register 256 speichern DFE-Filter-Koeffizienten, FFE-Steuerungen, CTLE-Steuerungen, RSA-Schwellwertspannungssteuerungen, Offset-Korrekturwerte für die RSA- und QES-Elemente und Steuerungen für die DACs.
Eine Ausgabe der Register 256 auf der Verbindung 261 wird dem Phasendetektor 218 bereitgestellt, eine Ausgabe der Register 256 auf der Verbindung 262 wird dem gepipelineten DFE 230 bereitgestellt, eine Ausgabe der Register 256 auf der Verbindung 263 wird dem gepipelineten FFE 220 bereitgestellt, und eine Ausgabe des Registers 256 auf der Verbindung 264 wird dem QES-Element 214 bereitgestellt. Obwohl dies zur Vereinfachung der Darstellung nicht gezeigt ist, stellen die Register 256 auch Steuerungsausgaben für den CTLE 202 und für alle DACs bereit. In einer Ausführungsform umfasst die Ausgabe des QES-Elements 214 auf der Verbindung 228 Daten- und Quadratur-Flankeninformation und wird dem Phasendetektor 218 und dem Seriell-Parallel-Wandler 234 bereitgestellt.
Die Elemente in 2 arbeiten allgemein auf der Grundlage eines Systemtaktsignals, das auf einer bestimmten Frequenz läuft, die der Baud-Rate des Datenkanals entspricht. Eine Zeitperiode, die als ein Einheitsintervall (UI, unit interval) bezeichnet wird, entspricht allgemein einer Zeitperiode von einem Taktzyklus des Systemtakts. Beispielsweise könnte ein Transceiver unter Verwendung von PAM4 auf 50 Gbps kommunizieren, die Baud-Rate wäre 25 G Baud pro Sekunde, und eine UI wäre 40 ps = 1/25 G.
Allgemein wird ein Empfangssignal auf der Verbindung 204 eine Anordnung (array) von FFE/DFE/RSA/QES-Abschnitten zugeführt. Wenn eine Anordnung von N Abschnitten implementiert ist, dann kann jeder Abschnitt das Empfangssignal auf einer Rate von 1/(UI·N) verarbeiten, was die Leistungsanforderungen im Vergleich zu der standardmäßigen (nicht gepipelineten) Verarbeitung signifikant erleichtert.
Beispielsweise könnte ein Empfangssignal mit 25 G Baud von einer Anordnung mit acht Abschnitten verarbeitet werden, wobei jeder Abschnitt auf 3,125 GHz arbeitet. Die Startzeit für jeden Abschnitt ist um 1 UI in Bezug auf ihren benachbarten Abschnitt versetzt, so dass wenn die Ausgaben von allen acht Abschnitten zusammenaddiert werden (Signal 232), dieses dann mit der ursprünglichen Rate von 25 G Baud aktualisiert wird.
Die 3A und 3B sind schematische Darstellungen, die Positionen für RSA-Tast-Glieder für eine PAM4-Ausführungsform des adaptiven, modalen PAM2/PAM4-IQ-Phasendetektors der 2 darstellen. Der adaptive, modale PAM2/PAM4-In-Phasen(I)-Quadratur(Q)-(I/Q)-Phasendetektor für einen Receiver kann Phasenfehlerinformation detektieren, indem er entweder eine oder eine Kombination von sowohl In-Phasen-Flankendetektion als auch Quadratur-Flankendetektion verwendet. In-Phasen-Flankendetektion verwendet die RSAs in dem RSA-Element 240 und Quadratur-Flankendetektion verwendet die RSAs 225 in dem QES-Element 214.
Der RSA 240 verwendet drei Daten-Abtaster, jeden mit einem anderen Schwellwertniveau, um zu bestimmen, welches der vier PAM4-Symbole zu verwenden ist, um die Ausgabe des RSA 240 auf der Verbindung 216 (2) zu kodieren. Die den Punkten 303, 305 und 307 zugeordneten Daten-Abtaster sind Standard-Datenniveaus zugeordnet, die als Spannungsamplitudenniveaus 302 (Niveau 0), 304 (Niveau 1), 306 (Niveau 2) und 308 (Niveau 3) dargestellt sind und die die idealen Spannungen darstellen, die der Summierungsknoten (Verbindung 280) aufweisen sollte, um jedes Symbol darzustellen. In einer PAM4-Ausführungsform stellt der dem Punkt 303 zugeordnete Abtaster eine Ausgabe „d0n” bereit; der dem Punkt 305 zugeordnete Abtaster stellt eine Ausgabe „d1[pn]” bereit und der dem Punkt 307 zugeordnete Abtaster stellt eine Ausgabe „d0p” bereit. In einer PAM4-Ausführungsform entspricht das Niveau 0 einem Datenniveau „tn” und einem Datenniveau „dlev00”, das Niveau 1 entspricht einem Datenniveau „en” und einem Datenniveau „dlev01”, das Niveau 2 entspricht einem Datenniveau „ep” und einem Datenniveau „dlev10”, und das Niveau 3 entspricht einem Datenniveau „tp” und einem Datenniveau „dlev11”. Wenn beispielsweise die Eingangsspannung niedriger ist als die dem Abtaster am Punkt 305 zugeordnete Spannung, jedoch größer als die dem Abtaster am Punkt 303 zugeordnete Spannung, dann wird der RSA 240 das PAM4-Symbol 01 (das dem Spannungsniveau 304 zugeordnet ist) auswählen. Schwellwertniveaus an den Punkten 303, 305 und 307 werden von den RSAs verwendet, um die standardmäßigen Datenniveaus 302 (Niveau 0), 304 (Niveau 1), 306 (Niveau 2) und 308 (Niveau 3) zu detektieren. Der RSA 240 und der QES 214 enthalten jedoch auch Abtaster, die verwendet werden können, um Flankeninformation zu erzeugen. Konzeptuell gesehen bezeichnen die Ausdrücke „eq1” und „eq0” Quadratur-Flanken-Abtaster, die in dem QES-Element 214 angeordnet sind und dazu ausgebildet sind, das Signal auf der Verwendung 204 eine halbe UI vor und nach den Positionen abzutasten, bei denen die Daten-Abtaster an den Punkten 303, 305 und 307 die Daten an dem Summierungsknoten 218 abtasten; jedoch ist das aktuelle Zeitdelta bzw. Zeitintervall wahrscheinlich in der Größenordnung von 4,5 UI. Die eq1- und eq0-Abtaster in dem QES-Element 214 tasten die CTLE-Ausgabe auf der Verbindung 204 ab. Die Abtaster an den Punkten 303, 305, 307 jedoch tasten den Summierungsknoten 280 ab, nachdem der FFE 220 eine ausreichende Zeit abgewartet hat, um die Post-Cursor 1, 2, 3 abzutasten und der DFE 230 addiert seinen Beitrag. Wenn die In-Phasen- und Quadratur-Flankendatensignale synchronisiert werden, wird eine FFE/DFE-Verzögerung für die In-Phasen-Flanken-Daten eliminiert, was zu den zwei Abtastpunkten führt, die um 0,5 UI voneinander getrennt sind.
Unter Verwendung derselben Hardware und wenn nur die Register in 256 verändert werden, kann das Design vom Empfangen von PAM4-Daten auf einer gegebenen Datenrate, in das Empfangen von PAM2-Daten auf der Hälfte dieser Datenrate entspannt werden.
4 ist ein Blockschaubild 400, das ein Beispiel der Abtastlogik zeigt, auf das in den 3A und 3B Bezug genommen wird, und das dazu verwendet wird, die Amplituden eines empfangenen Signals zu detektieren. 4 veranschaulicht Beispiele der Daten-Abtastlogik 410, In-Phasen-Flankendetektions-Abtastlogik 420 und Quadratur-Flankendetektions-Abtastlogik 430. Eine Taktlogik 440 umfasst, in einer Ausführungsform, ein Verzögerungselement 404.
In einer PAM4-Ausführungsform, wie sie in 4 gezeigt ist, umfasst die Daten-Abtastlogik 410 Komparatoren 412, 414 und 416. In einer Ausführungsform empfängt eine nicht-invertierte Eingabe der Komparatoren 412, 414 und 416 als Eingabe das sum_t- und das sum_c-Signal an dem Summierungsknoten 280 (2). Der Komparator 412 empfängt über die Verbindung 413 eine Ausgabe des DAC_RSA 274, der auf ein Schwellwertniveau 307 eingestellt ist. Der Komparator 414 empfängt über die Verbindung 415 eine Ausgabe des DAC_RSA 274, der auf einen Schwellwertniveau 305 eingestellt ist, und der Komparator 416 empfängt über die Verbindung 417 eine Ausgabe des DAC_RSA 274, der auf ein Schwellwertniveau 303 eingestellt ist. Die Spannungsniveaus an den Punkten 303 und 307 sind von der gleichen Größe, jedoch von entgegengesetzter Polarität. In einer Ausführungsform wird derselbe DAC für diese beiden Niveaus geteilt, jedoch werden die Schwellwerteingaben zu einem der Abtaster umgekehrt, um Fläche und Leistung zu sparen. Die Indizes in den Namen der DACs in 2 bezeichnen die Nummer der DACs, somit zeigt DAC_RSA[3:0] an, dass es vier DACs gibt, und DAC_RSA[0] wird verwendet, um den Schwellwert 413 zu treiben, DAC_RSA[1] wird verwendet, um den Schwellwert 415 zu treiben, usw.
In einer Ausführungsform umfasst die In-Phasen-Flankendetektions-Abtastlogik 420 Komparatoren 422, 424, 426 und 428. In einer Ausführungsform empfangen ein nicht-invertierter Eingang der Komparatoren 422, 424, 426 und 428 als Eingabe die sum_t- und sum_c-Signale an dem Summierungsknoten 280 (2). Der Komparator 422 empfängt auf der Verbindung 423 eine Ausgabe des DAC_RSA 274, der auf ein Schwellwertniveau 306 eingestellt ist, der Komparator 426 empfängt auf der Verbindung 425 eine Ausgabe des DAC_RSA 274, der auf ein Schwellwertniveau 305 eingestellt ist, der Komparator 426 empfängt auf der Verbindung 427 eine Ausgabe des DAC_RSA 274, der auf ein Schwellwertniveau 308 eingestellt ist, und der Komparator 428 empfängt auf der Verbindung 429 eine Ausgabe des DAC_RSA 274, die auf ein Schwellwertniveau 302 eingestellt ist.
Die Quadratur-Flankendetektions-Abtastlogik 430 umfasst einen Komparator 432, der an einem nicht-invertierten Eingang über die Verbindung 204 die Ausgabe des CTLE 202 empfängt, und der über die Verbindung 433 eine Ausgabe des DAC_QES 276, der auf ein Schwellwertniveau 305 eingestellt ist.
Ein Flanken-Taktsignal wird über die Verbindung 402 dem Verzögerungselement 404 und dem Komparator 432 bereitgestellt. Ein Daten-Taktsignal wird über die Verbindung 406 erzeugt und wird den Komparatoren der Daten-Abtastlogik 410 und der In-Phasen-Flankendetektionslogik 420 bereitgestellt. Der Takt auf der Verbindung 402 kann auch als ein „Abtast”-Takt für eine der acht gepipelineten Stufen 212 bezeichnet werden. Jede gepipelinete Stufe würde diesen Abtasttakt aufweisen, in Phase um eine UI von einer benachbarten Stufe verschoben.
Die Ausgaben der Komparatoren 412, 414 und 416 werden einem Kodierer 442 bereitgestellt. Der Kodierer 442 stellt über die Verbindung 232 (und 216) das „dlev”-Signal bereit. In diesem PAM4-Beispiel umfasst das Signal auf der Verbindung 232 ein 2-Bit-PAM4-Code-Wort, und die möglichen „dlev”-Ausgaben sind „dlev00”, „dlev01”, „dlev10” und „dlev11”.
Die Ausgaben der Komparatoren 422, 424, 426 und 428 werden über die Verbindung 216 bereitgestellt. In einer Ausführungsform umfasst die Ausgabe des Komparators 422 auf der Verbindung 451 das „ep”-Signal, die Ausgabe des Komparators 424 auf der Verbindung 453 umfasst das „en”-Signal, die Ausgabe des Komparators 426 auf der Verbindung 455 umfasst das „tp”-Signal und die Ausgabe des Komparators 428 auf der Verbindung 457 umfasst das „tn”-Signal.
Wie oben erwähnt, ist das Signal „dlev” ein digitales Symbol, das vier mögliche Spannungsniveaus (302, 304, 306, 308) darstellt und bezeichnet lediglich Daten (wobei jegliche Flanken- oder Phaseninformation ignoriert wird). Wenn das Taktelement 224 (2) die Daten und den Takt des Receivers perfekt ausgerichtet hat, dann würden die Flanken-Abtaster diese Niveaus exakt beobachten. Wenn jedoch Takt und Daten nicht perfekt ausgerichtet sind, dann beobachten die Flanken-Abtaster unterschiedliche Spannungen, und der erzeugte Fehler wird verwendet, um das Taktelement 224 zurück in eine Ausrichtung mit den Daten zu treiben.
Die Ausgabe des Komparators 432 auf der Verbindung 434 umfasst die Quadratur-Flankendatensignale „eq0” und eq1”.
Die 5A und 5B sind schematische Schaubilder, die Positionen für RSA-Abtaster für eine PAM2-Ausführungsform des adaptiven modalen PAM2/PAM4-IQ-Phasendetektors aus der 2 veranschaulichen.
Der RSA 240 verwendet einen Daten-Abtaster am Punkt 505, um zu bestimmen, welche der zwei PAM2-Symbole zu verwenden ist, um die Ausgabe des RSA 240 zu kodieren. Das Schwellwertniveau entspricht dem Daten-Abtaster am Punkt 505. Wenn beispielsweise die Eingabespannung niedriger als die dem Abtaster am Punkt 505 zugeordnete Spannung ist, dann wird der RSA 240 das PAM2-Symbol 0 (Spannungsniveau 502) auswählen.
6 ist ein Blockdiagramm 600, das ein Beispiel einer Abtaster-Logik, auf die in den 5A und 5B Bezug genommen wird, zeigt und die verwendet wird, um die Amplitude eines empfangenen Signals zu detektieren. 6 veranschaulicht Beispiele der Daten-Abtastlogik 610, der In-Phasen-Flankendetektions-Abtasterlogik 620 und Quadratur-Flankendetektions-Abtasterlogik 630. Eine Taktlogik 640 umfasst, in einer Ausführungsform, ein Verzögerungselement 604.
In einer PAM2-Ausführungsform, wie sie in 6 gezeigt ist, umfasst die Daten-Abtasterlogik 610 einen Komparator 612. In einer Ausführungsform empfängt ein nicht-invertierter Eingang des Komparators 612 als Eingabe die sum_t- und sum_c-Signale an dem Summierungsknoten 280 (2). Der Komparator 612 empfängt über die Verbindung 613 eine Ausgabe des Abtasters 505.
In einer Ausführungsform umfasst die In-Phasen-Flankendetektions-Abtasterlogik 620 Komparatoren 622 und 624. In einer Ausführungsform empfängt ein nicht-invertierter Eingang der Komparatoren 622 und 624 als Eingabe die sum_t- und sum_c-Signale an dem Summierungsknoten 280 (2). Der Komparator 622 empfängt über die Verbindung 623 eine Ausgabe des DAC_RSA 274, der auf einen Schwellwert 508 eingestellt ist, und der Komparator 624 empfängt über die Verbindung 625 eine Ausgabe des DAC_RSA 274, der auf einen Schwellwert 502 eingestellt ist.
Die Quadratur-Flankendetektions-Abtasterlogik 630 umfasst einem Komparator 632, der über die Verbindung 204 an einem nichtinvertiertem Eingang die Ausgabe des CTLE 202 empfängt, und der über die Verbindung 633 eine Ausgabe des DAC_QES 276, der auf einen Schwellwert 505 eingestellt ist, empfängt.
Ein Flanken-Abtast-Taktsignal wird dem Verzögerungselement 604 und dem Komparator 632 über die Verbindung 602 bereitgestellt. Ein Daten-Taktsignal wird auf der Verbindung 606 erzeugt und den Komparatoren der Daten-Abtastlogik 610 und der In-Phasen-Flankendetektionslogik 620 bereitgestellt.
Die Ausgabe des Komparators 612 wird über die Verbindung 232 bereitgestellt und umfasst ein 1-Bit-PAM2-Code-Wort, und die möglichen „dlev”-Ausgaben sind „dlev00” und „dlev11”.
Die Ausgaben der Komparatoren 622 und 624 werden über die Verbindung 216 bereitgestellt. In einer Ausführungsform umfasst die Ausgabe des Komparators 622 auf der Verbindung 651 das „ep”-Signal, und die Ausgabe des Komparators 624 auf der Verbindung 653 umfasst das „en”-Signal.
Die Ausgabe des Komparators 632 auf der Verbindung 634 umfasst die Quadratur-Flankendatensignale „eq0” und „eq1”.
Um zwischen den PAM4 und PAM2 zugeordneten Verarbeitungsmodulationen umzuschalten, werden die Spannungsschwellwerte der den Datenniveaus 304 und 306 (3 und 4) zugeordneten Abtaster so verändert, dass sie die gleichen Werte sind wie die Spannungsniveaus der den Datenniveaus 502 und 508 (5 und 6) zugeordneten Abtaster sind, während die Spannungsschwellwerte der den Datenniveaus 302 und 308 (3 und 4) zugeordneten Abtaster auf unerreichbare Werte eingestellt werden, so dass deren Eingaben konstant sind. Auf diese Weise kann der Empfänger 200 zwischen der Verarbeitung einer PAM4-Modulationsmodalität und einer PAM2-Modulationsmodalität umgeschaltet werden.
Die 7A bis 7F veranschaulichen Beispiele von PAM2/PAM4-Flanken-Qualifizierungen für sowohl Quadratur- als auch In-Phasen-Signalübergänge. 7A zeigt symmetrische 3-0 und 0-3 Übergänge; 7B zeigt symmetrische 2-1 und 1-2 Übergänge; 7C zeigt 3-1, 1-3, 0-2 und 2-0 asymmetrische Übergänge. 7D zeigt symmetrische 3-2, 2-3, 0-1 und 1-0 Übergänge ohne detektierte Flanke; 7E zeigt 3-3 und 0-0 Übergänge ohne detektierte Flanke; und 7F zeigt 2-2 und 1-1 Übergänge ohne detektierte Flanke.
8A zeigt eine PAM2/PAM4-Quadratur-Flanken-Auf/Ab-Klassifizierung für eine ideal abgetastete Wellenform. 8B zeigt eine PAM2/PAM4-Quadratur-Flanken-Auf/Ab-Klassifizierung für eine früh abgetastete Wellenform. 8C zeigt eine PAM2/PAM4-Quadratur-Flanken-Auf/Ab-Klassifizierung für eine spät abgetastete Wellenform.
Die 9A bis 9D zeigen PAM2/PAM4-In-Phasen-Flanken-Auf/Ab-Klassifizierungen für ideal abgetastete, früh abgetastete und spät abgetastete Wellenformen für PAM4, 2-Niveau und PAM2-Signale.
Die 10A und 10B zeigen PAM4-In-Phasen-Flanken-Auf/Ab-Klassifizierungen für ideal abgetastete, früh abgetastete und spät abgetastete Wellenformen für PAM4, 4-Niveau-Signale.
11 ist eine grafische Darstellung eines 8-phasigen Taktsignals, das dem RSA 240 aus der 2 zugeführt wird. Ein grafisches Beispiel des dem RSA 240 zugeführtes Eingabesignal ist in dem Schaubild 1100 gezeigt. Die vertikale Achse 1102 des Schaubilds 1100 bezieht sich auf eine relative Amplitude in Volt (V), mit einem normalisierten Wertebereich von zwischen –1 V und +1 V. Die horizontale Achse 1104 bezieht sich auf die Phase des Taktsignals. Das Taktsignal wird in 45°-Intervallen abgetastet, um die acht Taktphasen in einem Taktzyklus, der durch die Kurve 1105 dargestellt ist, zu erzeugen.. Die acht Taktphasen sind auch als Signalkurven CK0 bis CK7 gezeigt. Die sich wiederholenden Perioden „0” bis „7” beziehen sich auf Systemtaktintervalle, und die Zeit zwischen jeder sich wiederholenden Periode wird als ein „UI” oder Einheitsintervall (unit interval) des Systemtakts bezeichnet.
Der adaptive, modale PAM2/PAM4-In-Phasen(I)-Quadratur(Q)-Phasendetektor für einen Empfänger kann unter Verwendung von Quadratur-Flankendetektion, In-Phasen-Flankendetektion oder durch eine Kombination von Quadratur-Flankendetektion und In-Phasen-Flankendetektion einen Phasenfehler detektieren. Unterschiedliche Kanäle und Bedingungen würden eines dieser Verfahren über die anderen favorisieren, daher ist es wertvoll, die Fähigkeit zu haben, zwischen diesen in Echtzeit zu wählen, insbesondere wenn dies in einem Receiver mit hohem Volumen implementiert ist.
Eine Detektion des Phasenfehlers unter Verwendung von Quadratur-Flankendetektion ist intuitiv. Der Satz der RSA's 225 in dem QES-Element 214 wird verwendet, um den Datenkanal auf der Verbindung 204 zu der Zeit abzutasten, wenn ein Symbol einen Übergang ausführt. Wenn die Kanalspannung einen Übergang von einem Symbol zu einem benachbarten Symbol ausführt, sollte die Kanalspannung idealerweise durch den Punkt 305 (3A und 3B) hindurchlaufen. Dadurch kann durch Einstellen der QES RSA's 225 auf dieses Niveau und durch Takten derselben an diesen erwarteten Übergangszeit (nominal eine halbe UI versetzt in Bezug auf die Datenabtaster, wie oben beschrieben) Quadratur-Flankenfehlerinformation „eq0” und „eq1” erzeugt werden. Wenn beispielsweise ein QES RSA 225 den durch das Niveau 305 bezeichneten Schwellwert hat und es detektiert, dass der Kanal an der eq1-Position positiv ist, dann könnte dies andeuten, dass die Datenflanke spät eintrifft (wenn dies innerhalb eines 3-0-3-Musters durch die Situation qualifiziert ist, dass Daten von dlev11 auf dlev00 auf dlev11 gehen, wobei das MSB-Datum 0 ist). Weil in diesem Fall ein positives Signal detektiert wird, das dem MSB-Datum entgegengesetzt ist, zeigt dies an, dass das Datum früh abgetastet wurden und dass das Taktelement 224 (2) mit einem Ab- bzw. Abwärts-Signal (dn = 1) aktualisiert werden sollte. Weil die Form der Wellenform für den Übergang zwischen den verschiedenen PAM4-Codes stark variieren kann, wird eine Qualifizierung verwendet, um sicherzustellen, dass eine Phasenfehlerinformation nur unter Umständen aktualisiert wird, die eine Flanke mit hoher Qualität erlauben würden, beispielsweise ein 0-3-0-Übergang, so wie das in 8A für eine ideal abgetastete Wellenform, in 8B für eine früh abgetastete Wellenform und in 8C für eine spät abgetastete Wellenform gezeigt ist. In einer Ausführungsform gibt es Flanken-Qualitätsmoduseinstellungen. Diese ermöglichen, dass mehr Flanken mit niedriger Qualität qualifiziert werden oder weniger Qualifizierungen von Flanken mit hoher Qualität, in Abhängigkeit von der Einstellung. 14 fasst die Quadratur-Flankenqualifizierungen zusammen. In den 14, 15, 16A und 16B bezeichnet „S” „symmetrisch”, „A” bezeichnet „asymmetrisch”, „NE” bezeichnet „keine Flanke” (no edge) und „SNE” bezeichnet „symmetrisch ohne Flanke” (symmetric no edge).
Eine Detektion des Phasenfehlers unter Verwendung von In-Phasen-Flankendetektion verwendet zusätzliche RSA's in dem RSA-Element 240 (Logik 420 in 4), jedoch sind diese zu der gleichen Zeit getaktet wie die Standard-Daten RSA's es sind (wie in 4 gezeigt), was das Erfordernis überflüssig macht, einen separaten Taktbus zu erzeugen, der einen genauen/einstellbaren Phasenversatz in Bezug auf den Datentaktbus hat. Die Beschreibung von In-Phasen-Flankendetektions-Klassifizierungen ist in den 9A bis 9B und in den 10A und 10B gezeigt.
Mit Verweis wiederum auf die 3A und 3B, arbeitet In-Phasen-Detektion durch Einstellen der RSA-Schwellwerte an den erwarteten Spannungsniveaus der Daten 302, 304, 306 und 308. Dies erzeugt Fehler-Information, indem angenommen wird, dass, wenn das Datum aus einer bekannten Richtung kommt und niedriger oder höher als die nominale Spannung für dieses Symbol ist, dann ist es entweder spät oder früh. Beispielsweise wird in einer Datensequenz von 1-2-3 der RSA mit einem auf ein Niveau 306 eingestellten Schwellwert analysiert, wenn erwartet wird, dass das „2”-Symbol abgetastet wird. Wenn die RSA-Ausgabe hoch ist, was anzeigt, dass die Datenkanalspannung oberhalb des Schwellwerts ist, dann kann abgeleitet werden, dass die Flanke früh eingetroffen ist und das Taktsystem sollte aktualisiert werden, um die Abtasttaktfrequenz zu erhöhen. Diese Entscheidung bei dem Symbol „2” in diesem Beispiel kann nur getroffen werden durch Verwenden der Qualifizierungen der „3” und der „1”, die diesem vorausgehen und nachfolgen. 15 fasst die In-Phasen-Flankenqualifizierungen zusammen und zeigt, wie einige davon hinzugefügt werden können, wenn die Bedingungen dies erforderlich machen, unter Verwendung der verschiedenen Modus-Einstellungen.
12 ist ein Zeitablaufdiagramm, das den Zeitablauf des RSA und Phasendetektors der 2 zeigt. Die Nomenklatur „A” und „B” stellt Sequenzen von Daten dar, die 8 Baud in ihrer Länge sind. Jedes in einer von diesen Sequenzen enthaltene Baud hat einen Index von 0 bis 7, um anzugeben, wo er in der Folge auftritt. Es wird nicht erwartet, dass das Datum bzw. die Daten in dem Kanal einem Muster von 8 Bauds folgen, und es wird nur getan, um zu veranschaulichen, wie jedes Baud abgetastet wird und dann von Block zu Block in diesem Abschnitt des Entwurfs weitergereicht wird. Die in 12 gezeigten vertikalen Linien bezeichnen Systemtakt-UIs mit einer Periode von 1 UI, die als Referenz gezeigt wird.
12 zeigt, wie der Phasendetektor 218 (2) die Ausgaben von jedem Abschnitt des gepipelineten Teils des Empfängers zur Erzeugung des Auf/Ab-Signals auf der Verbindung 222 sammelt. In 12 sind nicht alle Abschnitte der Pipeline gezeigt, jedoch würde das in 12 offensichtliche Muster über alle acht Abschnitte fortgesetzt. Die erste Wellenform in 12 zeigt das pga_t-Signal, das die Ausgabe des CTLE 202 ist und das in 2 als in_t/in_c 204 bezeichnet ist. Die Angabe „A4” in der pga_t-Wellenform zeigt an, dass zu diesem Zeitpunkt der Abschnitt 4 der Pipeline pga_t als sein Hauptcursor-Datum abtastet. Jeder Abschnitt der Pipeline verwendet einige Zeit, um die Eingabewerte zu verarbeiten (für den FFE 220, um andere Cursor abzutasten, für den DFE 230, um seinen Beitrag zu addieren, für den RSA 240, um seine Entscheidung zu erzeugen). Dies ist in 12 gezeigt, wobei angemerkt wird, dass das „Baud_Data_t[4]”-Ergebnis für „A4” gültig ist 3 UI nachdem A4 an dem Eingang zu der Pipeline vorhanden war. Der Phasendetektor 218 taktet das A4-Ergebnis, nach zusätzlichen 2 UI, wo es den lokalen Namen „PD_Baud[1]” annimmt, in eine der 6 Baud-Datenwerte, die der Phasendetektor 218 verarbeiten wird, ein, wobei in 12 zur Vereinfachung der Darstellung nur vier gezeigt sind. Diese Funktion wird durch den „Baud-Data Mux/Reg”-Block in 13, Element 1315, ausgeführt, und das „PD_Baud[1]” ist eines der sechs Baud-Datenwerte in dem Signal auf der Verbindung 1318 (13).
13 ist ein funktionelles Blockdiagramm, das den Betrieb des Phasendetektors 218 aus der 2 veranschaulicht. Der Phasendetektor 218 umfasst einen Quadratur-Flanken-Multiplexer und ein Register-Verzögerungselement 1305, ein symmetrisch/asymmetrisch Flanken-Qualifizierungselement 1310, ein Baud-Daten-Multiplexer-/Registerelement 1315, ein Quadratur-Flanken-Auf/Ab-Erzeugungselement 1320, ein Baud-Raten-Auf/Ab-Erzeugungselement 1325, ein qualifiziertes Quadratur-Auf/Ab-Erzeugungselement 1330 (auch als ein Quadratur-Qualifizierungselement bezeichnet), ein qualifiziertes In-Phasen-Auf/Ab-Erzeugungselement 1335 (auch als ein In-Phasen-Qualifizierungselement bezeichnet), ein 8-Bit-Mehrheitsbeschlusselement 1340, einen Hunting-Jitter-Filter 1345 und einen Puffer 1350.
Die sechs 8-Bit-Busse (216/232) stellen eine Eingabe in das Baud-Daten-Multiplexer/Registerelement 1315 bereit. Diese Signale stellen die In-Phasen-Daten- und Flankeninformation von den RSAs der acht Empfänger-Pipeline-Abschnitte, 240 in 2, dar. Diese sind Abtastwerte der maximalen Öffnung des Datenkanalauges, und stellen die folgenden Signale von den Verbindungen 216 und 232 (2) dar: D0_t/c[7:0] ist das LSB (niedrigstwertige Bit, least signifivant bit) von dlev, in 3B; D1_t/c[7:0] ist das MSB (höchstwertige Bit, most significant bit); und ep_t, en_t, tp_t, tn_t sind die In-Phasen-Flankendaten.
Die eq_t/c[7:0]-Signale sind die Quadratur-Flankenwerte von dem QES-Element 214 in 2 und 4, und werden über die Verbindung 434 (4) bereitgestellt. Dies sind Werte von den Flanken des Datenkanalauges. Es sei angemerkt, dass bei die Quadratur-Flankenwerke direkt von der CTLE-Ausgabe auf der Verbindung 204 abgetastet werden, während die In-Phasen-Werte, die abgetastet und mit größerer Verzögerung durch den FFE und DFE verarbeitet werden, die Quadratur-Flankenwerte von diesen zusätzlichen Registerverzögerungen in Block 1305 hindurch geschoben werden, um die In-Phasen- und die Quadratur-Daten zu synchronisieren.
Die In-Phasen-Flankenfehlererzeugung wird im Block 1325 erzeugt, was zu 4-Bit-Auf(up)- und 4-Bit-Ab(dn)-Daten auf der Verbindung 1331 führt. Diese Daten werden dann in dem Block 1335 qualifiziert, basierend auf gültigen In-Phasen-Datensequenzen, und basierend auf diesen Werten werden In-Phasen-Modi ausgewählt. Die Auf/Ab(up/dn)-Erzeugung ist basierend auf den 9A bis 9D und zusätzlich den 10A und 10B begründet, wenn der PAM4 4-Niveau-Detektionsmodus aktiviert ist, und die Logik von den Wahrheitstabellen in den 18A und 18B abgeleitet ist. Die Auf/Ab-Signal-Qualifizierung ist auf der Wahrheitstabelle in 15 begründet.
In ähnlicher Weise wird die Quadratur-Flankendetektion im Block 1320 erzeugt und dann im Block 1330 qualifiziert. Die Qualifizierung ist auf gültigen Quadratur-Datensequenzen und dem ausgewählten Quadratur-Modus begründet. Die Quadratur-Flankendaten sind auf den 8A, 8B und 8C und der aus den Wahrheitstabellen in den 17A und 17B abgeleiteten Logik begründet. Die Qualifizierung der Auf/Ab(up/dn)-Signale ist auf der Wahrheitstabelle in 14 begründet.
Die zwei Sätze von qualifizierten, 4-Bit-Auf/Ab-Daten werden als nächstes über die Verbindungen 1332 und 1334 zu dem 8-Bit-Mehrheitsbeschlusselement 1340 gesendet. Die qualifizierten Quadratur-4-Bit-Auf/Ab-Daten werden über die Verbindung 1332 bereitgestellt und die qualifizierten In-Phasen-4-Bit-Auf/Ab-Daten werden über die Verbindung 1334 bereitgestellt. In Abhängigkeit davon, welche Modi über den Registerblock 256 aktiviert sind, wird das Auf/Ab-Fehlersignal, das von dem 8-Bit-Mehrheitsbeschlusselement 1340 auf der Verbindung 1337 bereitgestellt wird, nur auf Quadratur-Flankendetektion, nur auf In-Phasen-Flankendetektion oder auf einer Kombination von sowohl In-Phasen-Flankendetektion und Quadratur-Flankendetektion begründet sein. Die Fähigkeit, entweder In-Phasen-Flankendetektion oder Quadratur-Flankendetektion oder eine Kombination von sowohl In-Phasen-Flankendetektion als auch Quadratur-Flankendetektion zu verwenden, ist in Situationen nützlich, wo Kanalverlust ein hauptsächlicher Faktor in Kommunikationen ist, jedoch außerhalb der Kontrolle des Empfänger-Designs ist. Derzeitige Empfänger-Designs sind allgemein dazu ausgelegt bzw. beabsichtigt, einen großen Bereich von Kommunikationskanälen mit großen Varianzen im Kanalverlust abzudecken. Wenn der Kanalverlust groß ist, wird die Zeit vom Empfangen des Signals bis zur Erzeugung von in_t und in_c von der CTLE (202 in 2) stark variabel. Darüber hinaus kann, weil die Größe des Eingangssignals klein ist, der CTLE 202 in_t und in_c nicht auf die maximale Spannung des Empfängers treiben. Diese beiden Probleme sind für Quadratur-Detektion besonders schwierig zu lösen. Daher ist im Falle von hohen Kanalverlusten der Phasendetektor allgemein nur zur In-Phasen-Detektion ausgelegt. Jedoch könnte das gleiche Sender- und Empfänger-Design in einem Kanal mit niedrigem Kanalverlust verwendet werden. Im Fall von niedrigen Kanalverlusten ist das in den CTLE 202 eintretende Signal groß, daher treibt der CTLE 202 sehr vorhersagbare große Hubsignale auf in_t und in_c (Verbindung 204, 2). In diesem Fall kann In-Phasen-Detektion nicht verwendet werden, um zuverlässig zu bestimmen, ob das Signal früh oder spät ist, weil das Signal an dem RSA 240 für einen Großteil einer UI auf dem maximalen Wert ist. In dieser Situation setzt In-Phasen-Detektion die Mitte des Auges dicht an die Flanke, was das Gegenteil von dem ist, was gewünscht wird. Daher ist in Kanälen mit niedrigem Kanalverlust der Phasendetektor allgemein ausschließlich für Quadratur-Flankendetektion ausgelegt. Diese beiden Extreme rechtfertigen gesonderte Phasen-Detektionsschemata, um beide Situationen anzusprechen. Jedoch werden Kanäle mit Verlustprofilen zwischen den Extremen ebenfalls von einer Kombination von In-Phasen- und Quadratur-Flankendetektion, die durch das 8-Bit-Mehrheitsbeschlusselement 1340 bereitgestellt wird, profitieren. Das 8-Bit-Mehrheitsbeschlusselement 1340 mischt die mehreren Auf/Ab-Signale, die aus den Qualifizierungsblöcken 1330 und 1335 kommen, und bestimmt ein einziges Auf/Ab-Signal, das zu dem Hunting-Jitter-Filter 1345 gesendet werden soll.
19 ist ein Blockdiagramm des 8-Bit-Mehrheitsbeschlusselements 1340 aus der 13. In einer Ausführungsform umfasst das 8-Bit-Mehrheitsbeschlusselement 1340 ein Mischelement 1902 und eine Mehrzahl von 2-Bit-Mehrheitsbeschlusselementen. Das Mischelement 1902 empfängt über die Verbindung 1332 als Eingabe das qualifizierte Quadratur-4-Bit-Auf/Ab-Datum und über die Verbindung 1334 das qualifizierte In-Phasen-4-Bit-Auf/Ab-Datum. Ein Steuerungssignal wird von den Registern 256 (2) über die Verbindung 261 bereitgestellt. Das Mischelement 1902 umfasst Logik zum Implementieren von acht ignorierenden Funktionen, was durch die Nomenklatur „up[7:0]” und „dn[7:0]” veranschaulicht ist. Ein beliebiges Paar von up-/dn-Eingaben von den Qualifizierungsblöcken 1330 und 1335 kann ignoriert werden. Beispielsweise können 0, 1, 2, 3 oder alle vier Eingaben von dem Quadratur-Qualifizierungs-Block 1330 ignoriert werden, und können 0, 1, 2, 3 oder alle vier Eingaben von dem In-Phasen-Qualifizierungsblock 1335 ignoriert werden. Das Mischelement 1902 ignoriert selektiv die Eingaben, basierend auf Befehlen von den Registern 256 über die CPU 252 und die Verbindung 261, und kann jeden beliebigen up(Auf)- oder dn(Ab)-Befehl, der von den Qualifizierungsblöcken 1330 und 1335 eintrifft, in ein „keinen Betrieb”-Befehl verändern. Auf diese Weise können die In-Phasen- und Quadratur-Phasendetektion selektiv gewichtet werden, um sie vor dem Mehrheitsbeschluss zusammenzumischen.
In einer Ausführungsform kann die Gewichtung auf Kanalverlust-Information begründet sein, die beispielsweise erlangt wird durch Beobachten einer Performanz-Metrik, wie etwa eine vertikale Augenöffnung auf einer spezifischen Bit-Fehlerrate (BER, bit error rate) und selektives Mischen der In-Phasen-Flanken- und Quadratur-Flankeninformation, bis ein optimaler Wert beobachtet wird.
Eine alternative Herangehensweise zum Bestimmen der Gewichtung kann umfassen, dass die Einflüsse von Kanalverlust auf den Jitter in dem Taktsignal des Empfängers 200 gemessen werden. Der Jitter in dem Taktsignal ist in Beziehung mit dem Kanalverlust, weil wenn der Kanalverlust zunimmt, die Verzögerungszeit des CTLE 202 weniger vorhersagbar wird, und daher könnte das sich nur auf Quadratur-Flankendetektion Verlassen den Jitter im Takt des Empfängers erhöhen. Dieser Jitter subtrahiert sich direkt von der Zuverlässigkeit des Empfangens des kommunizierten Signals durch Einschränken der Augenbreite. Auf diese Weise können zufälliger Jitter (RJ, random jitter), datenabhängiger Jitter (DDJ, data dependent jitter), Gesamtjitter (TJ, total jitter) oder andere Jitter-Messungen herangezogen und dazu verwendet werden, den Grad bzw. die Stärke von In-Phasen-Flankendetektion zu bestimmen, die dem Phasendetektor aufzuaddieren ist. Während des Überwachens der Jitter-Messungen kann ein Schaubild der Jitter-Messungen vs. die Stärke der In-Phasen-Detektion erzeugt werden, um die optimale Mischung von Quadratur- und In-Phasen-Flankendetektion zu bestimmen, die in dem Phasen-Detektor auszuführen tun ist, um die Kommunikations-Zuverlässigkeit zu maximieren.
In einer Ausführungsform implementiert das 8-Bit-Mehrheitsbeschlusselement 1340 eine einfache „Mehrheitsbeschluss”-Struktur, in der 8-Bits empfangen und verarbeitet werden. Jedoch sind auch andere Bitlängen und andere Arten des Mischens der Signale möglich. Wie oben erwähnt, senden das Quadratur-Qualifizierungselement 1330 und das In-Phasen-Qualifizierungselement 335 jeweils acht Signale, vier up(Auf)-Signale und vier dn(Ab)-Signale, an das 8-Bit-Mehrheitsbeschlusselement 1340. Die vier up-Signale und vier dn-Signale von dem Quadratur-Qualifizierungselement 1330 entsprechen einem Taktbefehl, der jeder der vier Flanken, die aktuell von dem Phasendetektor 218 verarbeitet werden, zugeordnet ist. Des Weiteren entsprechen die vier up-Signale und vier dn-Signale von dem In-Phasen-Qualifizierungselement 1335 einem Taktbefehl, der jedem der vier Amplituden, die aktuell von dem Phasendetektor 218 verarbeitet werden, zugeordnet ist. Als solcher kann ein einzelner Taktbefehl, der ein einzelnes Auf- und ein einzelnes Ab-Signal umfasst, legal drei der möglichen vier binären Kombinationen annehmen. Die legalen (zulässigen) Befehle sind up = 1 (auf = 1), dn = 0 (ab = 0), up = 0 (auf = 0), dn = 1 (ab = 1) und up = 0 (auf = 0), dn = 0 (ab = 0). Als ein Beispiel ist up = 1, dn = 0 ein gültiger up-Befehl an das Taktelement 224 (2). Neben gültigen up- und dn-Befehlen ist up = 0, dn = 0 ein gültiger „kein Betrieb”-Befehl an das Taktelement 224 (2). Die finale binäre Kombination up = 1, dn = 1 ist jedoch eine nicht legale (nicht zulässige) Kombination und würde in den Qualifizierungselementen 1330 und 1335 in up = 0, dn = 0 umgeschaltet werden, bevor sie an das Mehrheitsbeschlusselement 1340 weitergeleitet werden.
Steuerungssignale, die von den Registern 256 (2) über die Verbindung 261 bereitgestellt werden, können dazu ausgelegt werden, die Mischung von Quadratur-/In-Phasen-Flankeninformation zu steuern, wie oben erwähnt. Wenn nur eine In-Phasen-Detektion gewünscht wird, kann der Phasen-Detektor 218 so eingestellt werden, dass er Daten, die von dem Quadratur-Qualifizierungselement 1330 kommen, ignoriert. In diesem Fall ändert das Mischelement 1902 alle Auf-/Ab-Signale von dem Quadratur-Qualifizierungselement 1330 in „keinen Betrieb”, bevor das Mischen beginnt. Das Gegenteil kann ausgeführt werden, wenn nur eine Quadratur-Qualifizierung gewünscht wird, durch Verändern aller up-/dn-Signale von dem In-Phasen-Qualifizierungselement 1335 in „kein Betrieb”, bevor das Mischen beginnt. Des Weiteren kann zum vollständigen Ignorieren von bestimmten Phasen-Detektionsschemata der Phasendetektor 218 dazu konfiguriert werden, 1, 2 oder 3 der Taktsignale, die von dem Quadratur-Qualifizierungselement 1330 und dem In-Phasen-Qualifizierungselement 1335 kommen, zu ignorieren. Auf diese Weise kann In-Phasen- oder Quadratur-Phasendetektion unterschiedlich gewichtet werden, basierend darauf, wie viele Befehle von jedem der Qualifizierungsblöcke 1330 und 1335 ignoriert werden. Nachdem die Gewichtung bestimmt worden ist, werden die qualifizierten up-, dn- und kein-Betrieb-Befehle zu der Mehrheitsbeschlusslogik weitergeleitet.
Die Mehrheitsbeschlusslogik umfasst eine kaskadierte Anordnung von vier (4) 2-Bit-Mehrheitsbeschlusselementen 1910, 1912, 1914 und 1916, zwei (2) Mehrheitsbeschlusselementen 1920 und 1922, und einem (1) Mehrheitsbeschlusselement 1930. Jedes der Mehrheitsbeschlusselemente 1910, 1912, 1914 und 1916 berücksichtigt zwei Taktbefehle von dem Mischelement 1902 über die Verbindungen 1904 und 1906, und erzeugt einen einzelnen Taktbefehl, wie in der Wahrheitstabelle der 20 gezeigt. Diese vier Ausgaben auf den Verbindungen 1911, 1913, 1915 und 1914 werden dann den zwei (2) 2-Bit-Mehrheitsbeschlusselementen 1920 und 1922 bereitgestellt, wobei derselben Wahrheitstabelle der 20 gefolgt wird. Die zwei (2) 2-Bit-Mehrheitsbeschlusselemente 1920 und 1922 stellen zwei einzelne Taktbefehl-Ausgaben auf den Verbindungen 1921 und 1923 bereit.
Diese finalen zwei Taktbefehlsausgaben werden dem einen (1) finalen 2-Bit-Mehrheitsbeschlusselement 1930 bereitgestellt, wobei der Logik aus der 20 gefolgt wird. Das finale 2-Bit-Mehrheitsbeschlusselement 1930 gibt die finale Auf-/Ab-Ausgabe des 8-Bit-Mehrheitsbeschlusselements 1340 auf der Verbindung 1337 aus, die zu dem Hunting-Jitter-Filter 1345 gesendet werden soll.
Das Auf-/Ab-Fehlersignal wird dann von dem Hunting-Jitter-Filter 1345 zu einem Puffer 1350 gesendet, bevor es über die Verbindung 222 zu dem Taktelement 224 (2) gesendet wird.
Diese Offenbarung beschreibt die Erfindung in Einzelheiten unter Verwendung von veranschaulichenden Ausführungsformen. Es sollte jedoch verstanden werden, dass die durch die beigefügten Patentansprüche definierte Erfindung nicht auf die beschriebenen, genauen Ausführungsformen beschränkt ist.

Claims

Ein Phasendetektor, aufweisend: eine Datendetektionslogik zum Detektieren von Daten in einem Kommunikationssignal; eine Amplitudendetektionslogik zum Verarbeiten einer Modulation, die aus irgendeiner aus einer PAM2- und einer PAM4-Kommunikationsmodalität ausgewählt ist; eine In-Phasen-Flankendetektionslogik zum Detektieren von In-Phasen-Flankeninformation in dem Kommunikationssignal; eine Quadratur-Flankendetektionslogik zum Detektieren von Quadratur-Flankeninformation in dem Kommunikationssignal; und eine Vermischungslogik zum Bestimmen eines Grades von In-Phasen-Flankeninformation und Quadratur-Flankeninformation, anzuwendend basierend auf mindestens einem Kanalparameter in dem Kommunikationskanal.
Der Phasendetektor gemäß Anspruch 1, wobei die Datendetektionslogik einer Datenabtasterlogik umfasst, die dazu ausgebildet ist, ein digitales Datensignal zu erzeugen.
Der Phasendetektor gemäß Anspruch 1 oder 2, wobei die In-Phasen-Flankendetektionslogik eine In-Phasen-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales In-Phasen-Flankensignal zu erzeugen.
Der Phasendetektor gemäß einem der Ansprüche 1 bis 3, wobei die Quadratur-Flankendetektionslogik eine Quadratur-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales Quadratur-Flankensignal zu erzeugen.
Der Phasendetektor gemäß einem der Ansprüche 1 bis 4, wobei die Vermischungslogik einen Grad von In-Phasen-Flankeninformation und Quadratur-Flankeninformation bestimmt, anzuwendend basierend auf einem Kanalverlust.
Der Phasendetektor gemäß Anspruch 5, wobei der Kanalverlust durch eine Bit-Fehlerrate bestimmt ist.
Der Phasendetektor gemäß Anspruch 5 oder 6, wobei der Kanalverlust durch einen Takt-Jitter bestimmt ist.
Der Phasendetektor gemäß einem der Ansprüche 1 bis 7, ferner umfassend eine Mehrheitsbeschlusslogik, die dazu ausgebildet ist, die von der Vermischungslogik bereitgestellte In-Phasen-Flankeninformation und Quadratur-Flankeninformation anzuwenden, um ein Takt-Einstellungssignal zu entwickeln.
Ein Verfahren zum Verarbeiten eines Signals in einem Phasendetektor, wobei das Verfahren aufweist: Detektieren von Daten in einem Kommunikationssignal; Detektieren von einer Amplitude des Kommunikationssignals gemäß einer Modulation, die aus irgendeiner aus einer PAM2- und einer PAM4-Kommunikationsmodalität ausgewählt ist; Detektieren von In-Phasen-Flankeninformation in dem Kommunikationssignal; Detektieren von Quadratur-Flankeninformation in dem Kommunikationssignal; und Bestimmen eines Grades von In-Phasen-Flankeninformation und Quadratur-Flankeninformation, anzuwendend auf das Kommunikationssignal basierend auf mindestens einem Kanalparameter in dem Kommunikationskanal.
Das Verfahren nach Anspruch 9, wobei das Detektieren von Daten das Verwenden einer Datenabtasterlogik umfasst, die dazu ausgebildet ist, ein digitales Datensignal zu erzeugen.
Das Verfahren gemäß Anspruch 9 oder 10, wobei das Detektieren der In-Phasen-Flankeninformation das Verwenden einer In-Phasen-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales In-Phasen-Flankensignal zu erzeugen.
Das Verfahren gemäß einem der Ansprüche 9 bis 11, wobei das Detektieren der Quadratur-Flankeninformation das Verwenden einer Quadratur-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales Quadratur-Flankensignal zu erzeugen.
Das Verfahren gemäß einem der Ansprüche 9 bis 12, wobei der mindestens eine Kanalparameter ein Kanalverlust ist.
Das Verfahren gemäß Anspruch 13, wobei der Kanalverlust bestimmt wird, indem eine Bit-Fehlerrate analysiert wird.
Das Verfahren gemäß Anspruch 13 oder 14, wobei der Kanalverlust bestimmt wird, indem ein Takt-Jitter analysiert wird.
Das Verfahren gemäß einem der Ansprüche 9 bis 15, ferner aufweisend Anwenden der In-Phasen-Flankeninformation und der Quadratur-Flankeninformation, um ein Takt-Einstellungssignal zu entwickeln.
Ein Empfängersystem, aufweisend: einen linearen Entzerrer, der dazu ausgebildet ist, einem vorwärtsgerichteten Entzerrer (feed forward equalizer, FFE) und einem entscheidungsrückgekoppelten Entzerrer (decision feedback equalizer, DFE) ein Kommunikationssignal bereitzustellen; eine Datendetektionslogik zum Detektieren von Daten in dem Kommunikationssignal; eine Amplitudendetektionslogik zum Verarbeiten einer Modulation, die aus irgendeiner aus einer PAM2- und einer PAM-4-Kommunikationsmodalität ausgewählt ist; eine In-Phasen-Flankendetektionslogik zum Detektieren von In-Phasen-Flankeninformation in dem Kommunikationssignal; eine Quadratur-Flankendetektionslogik zum Detektieren von Quadratur-Flankeninformation in dem Kommunikationssignal; und eine Vermischungslogik zum Bestimmen eines Grades von In-Phasen-Flankeninformation und Quadratur-Flankeninformation, anzuwenden basierend auf mindestens einem Kanalparameter in dem Kommunikationskanal.
Das Empfängersystem gemäß Anspruch 17, wobei die Datendetektionslogik eine Daten-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales Datensignal zu erzeugen.
Das Empfängersystem gemäß Anspruch 17 oder 18, wobei die In-Phasen-Flankendetektionslogik eine In-Phasen-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales In-Phasen-Flankensignal zu erzeugen.
Das Empfängersystem gemäß einem der Ansprüche 17 bis 19, wobei die Quadratur-Flankendetektionslogik eine Quadratur-Abtasterlogik umfasst, die dazu ausgebildet ist, ein digitales Quadratur-Flankensignal zu erzeugen.
Das Empfängersystem gemäß einem der Ansprüche 17 bis 20, wobei die Vermischungslogik einen Grad von In-Phasen-Flankeninformation und Quadratur-Flankeninformation bestimmt, anzuwendend basierend auf einem Kanalverlust.
Das Empfängersystem gemäß Anspruch 21, wobei der Kanalverlust durch eine Bit-Fehlerrate bestimmt ist.
Das Empfängersystem gemäß Anspruch 21 oder 22, wobei der Kanalverlust durch einen Takt-Jitter bestimmt ist.
Das Empfänger-System gemäß einem der Ansprüche 17 bis 23, ferner aufweisend eine Mehrheitsbeschlusslogik, die dazu ausgebildet ist, die von der Vermischungslogik bereitgestellte In-Phasen-Flankeninformation und Quadratur-Flankeninformation anzuwenden, um ein Takt-Einstellungssignal zu entwickeln.