DE102014013490A1 - Temperaturmessvorrichtung zur Regelung der Leistungsbelastung eines Leistungstransistors - Google Patents

Temperaturmessvorrichtung zur Regelung der Leistungsbelastung eines Leistungstransistors Download PDF

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Abstract

Die Schrift behandelt eine Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in einem Transistor (TR) der integrierten Schaltung oder ein einem thermischen Wirkzusammenhang mit diesem Transistor (TR) zur Erfassung der Temperatur eines oder mehrerer Transistoren (TR) im Betrieb derselben. Die Temperaturmessvorrichtung (TS) ist eine Poly-Silizium-PN-Diode oder eine Poly-Silizium-PIN-Diode oder ein Poly-Silizium-PNP-Transistor oder ein Poly-Silizium-NPN-Transistor. Die Temperaturmessvorrichtung (TS) ist gegenüber den elektrischen Komponenten (TR1, TR2, TR3, S, G) des Transistors (TR), die im Substratmaterial(Sub)-insbesondere im Wafer-Material-, aus dem der Transistor (TR) gefertigt ist, selbst oder darüber ausgebildet sind, elektrisch isoliert. Dies betrifft naturgemäß nicht die Verdrahtung zur Nutzbarmachung dieser Temperaturmessvorrichtung (TS) innerhalb einer Verschaltung. Gleichzeitig ist die Temperaturmessvorrichtung (TS) mit diesem Transistor (TR) oder Teilen (TR1, TR2, TR3, S, G) dieses Transistors (TR) thermisch leitend verbunden.

Description

  • Einleitung und Stand der Technik
  • In vielen integrierten Schaltungen sind für die Ansteuerung von Lasten Treibertransistoren notwendig, die beispielsweise Aktoren wie z. B. Motoren oder ohmsche Lasten mit elektrischer Energie versorgen können. Hierbei spielt die notwendige Chipfläche eine entscheidende Rolle, um solche Schaltungen wirtschaftlich fertigen zu können. Der typischerweise bei integrierten MOS-Smart-Power-Schaltkreisen wesentliche, die Kompaktheit und die Verkleinerung solcher Leistungstreiber begrenzende Faktor ist die Temperatur, die die MOS-Leistungstreiber beim spezifikationsgemäßen Betrieb erreichen können. Ein wesentliches Problem wird dabei dadurch verursacht, dass die Stromdichteverteilung und der Gradient des elektrischen Potenzials über den MOS-Leistungstransistor nicht homogen verteilt sind und durch Fertigungsschwankungen, layoutstrukturbedingte Fluktuationen und auch lokale Aufheizung signifikanten Schwankungen unterliegen können. Hierdurch kann es zu einer lokal extrem nach oben abweichenden Aufheizung kommen Solche Abweichungen werden gemeinhin als Hotspots bezeichnet. Auch die Montagetechnik kann durch inhomogene Kleber zwischen Die-Paddle und integriertem Schaltkreis zu solchen lokalen Aufheizungen beitragen. Beispielsweise kann eine unterschiedliche Metallbedeckung des integrierten Schaltkreises oder die Aufbau- und Verbindungstechnik zu einer unterschiedlichen Dynamik in der Wärmeabfuhr führen, wodurch sich die eine Stelle schneller als die andere aufheizen kann. Infolgedessen müssen solche Leistungstreiber größer ausgelegt werden, um den kritischen Temperaturbereich beim spezifikationskonformen Betrieb sicher ausschließen zu können.
  • Die Erfindung wird im Folgenden anhand von N-Kanal-DMOS-Transistoren als beispielhafte Leistungstransistoren erläutert. Die Erfindung ist natürlich auch auf andere und P-Kanal-Transistoren analog anwendbar.
  • 1 zeigt beispielhaft einen typischen N-Kanal-DMOS Transistor, wie er dem Stand der Technik entspricht, im Querschnitt. In das Halbleitersubstrat, bei dem es sich typischerweise um ein niedrig p-dotiertes Silizium-Substrat (Sub) handelt, ist eine niedrig n–-dotierte Wanne (NWELL) eingetrieben. Die entsprechenden Verfahren und Strukturen sind aus dem Stand der Technik hinlänglich bekannt und werden daher hier nur im unbedingt nötigen Umfang erläutert. In diese N-Wanne (NWELL) ist ein hoch n-dotiertes Drain-Kontakt-Gebiet, das Drain (D), und beabstandet davon ein hoch n-dotiertes Source-Kontaktgebiet, die Source (S), eingebracht. Um die Source (S) herum ist zusätzlich eine relativ hoch p+-dotierte Gegendotierung eingebracht (body), die durch ein zweites sehr hoch p++-dotiertes Gebiet, den Body-Kontakt (BC), der typischerweise auf der dem Drain (D) abgewandten Seite der Source (S) liegt, kontaktiert und die mit einem ersten Anschluss (A1) der Source (S) elektrisch verbunden ist. Diese Strecke zwischen der Source (S) und dem Drain (D) teilt sich in eine ersten Teil auf, der von einem dünnen elektrisch isolierenden Gate-Oxid (GOX) bedeckt ist, und einen zweiten Teil, der in diesem Beispiel mit einem dickeren elektrisch isolierenden Feldoxid (FOX) bedeckt ist. Diese Bereiche sind mit einem Gate (G), das typischerweise aus polykristallinem Silizium gefertigt ist, bedeckt, wobei die source-seitige Kante des Gates (G) aufgrund der Herstellung in einem selbstjustierenden Verfahren mit der drain-seitigen Kante des Source-Kontaktgebietes, der Source (S), fluchtet. Auf der anderen Seite ist die drain-seitige Kante des Gates (G) von dem Drain (D) beabstandet. Das Drain ist über einen zweiten Anschluss (A2) und eine Durchkontaktierung durch den, den Transistor bedeckenden, Zwischenoxidstapel (ZOX) hindurch elektrisch leitend angeschlossen. Der elektrisch isolierende Zwischenoxidstapel (ZOX) hat die Aufgabe, den Transistor elektrisch von der Außenwelt zu isolieren und ist nur für den ersten und zweiten Anschluss (A1, A2), sowie für den nicht gezeichneten Gate-Kontakt durchbrochen.
  • 2 zeigt die wesentlichen Layout-Elemente eines einfachen DMOS-Teiltransistors entsprechend dem Stand der Technik in der Aufsicht. Die Drain-Kontakte (D) liegen in Gebieten. Diese Aktiv-Gebiete (Act_D, Act_S) stellen mit Gate-Oxid (GOX) bedeckte Gebiete dar. Bei der Implantation der n+-Kontakte stoppen die Ionen nicht im dickeren Feldoxid (FOX) sondern durchdringen das dünnere Gate-Oxid (GOX) und formen so die Kontaktbereiche (S, D, BC) aus, wenn das Gate-Oxid (GOX) nicht durch eine polykristalline Silizium-Platte, wie z. B. das Gate (G), vor den Implantations-Ionen abgeschirmt wird. Die Gate-Platte (G) verfügt in diesem Beispiel über einen Schlitz (SL). In diesem wird der n+-Source-Kontakt der Source (S) im Überlappungsbereich von Schlitz (SL) und Source-Aktiv-Gebiet (Act_S) gefertigt.
  • Die beiden Überlappbereiche zwischen Source-Aktiv-Gebiet (Act_S) und Gate-Platte (G) bilden den eigentlichen Kanal des beispielhaften MOS-Transistors. Zwischen der drain-seitigen Kannte des Source-Aktiv-Gebiets (Act_S) und dem Drain-Aktiv-Gebiet bildet sich das Feldoxid (FOX) aus.
  • 3 zeigt nun einen typischen beispielhaften Transistor aus dem Stand der Technik auf Basis mehrerer Teiltransistoren entsprechend dem einzelnen Teiltransistoren der 2. Zur Vereinfachung sind in den 1 und 2 keine Metallisierungen gezeichnet. Alle Figuren enthalten grundsätzlich in dieser Offenbarung nur die unmittelbar notwendigen Elemente, die einem Fachmann die Orientierung und das Verständnis ermöglichen. Insofern handelt es sich durchweg nur um Schemata.
  • Neben einer geeigneten FEM-Modellierung der thermisch-elektrischen Dynamik in solchen Leistungstransistoren zur optimalen Auslegung der Transistoren, wie sie beispielsweise in dem Vortrag „Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications” von Martin Pfost vom 22. 06. 2011 erläutert wird, kommt eine Regelung der Leistungsabgabe durch die Transistoren in Frage.
  • Aus der Patent- und Nichtpatentliteratur sind daher bereits verschiedene Schriften und Veröffentlichungen bekannt, die sich der effizienten Messung der Temperatur solcher Treibertransistoren widmen.
  • In der Schrift "Small embedded sensors for accurate temperature measurements in DMOS power transistors" von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference an Microelectronic Test Structures, March 22–25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) wird eine Methode zur Messung der Temperatur eines VDMOS-Transistors offenbart. Hierbei wird die Temperatur der VDMOS-Transistoren als Ganzes oder in Teilen mittels der Basis-Emitter-PN-Diode eines im Substrat vorhandenen parasitären Bipolartransistors erfasst und die VDMOS-Transistoren nachgeregelt.
  • Vorzugsweise werden dabei die zu regelnden VDMOS-Leistungstransistoren in kleinere Segmente, sprich VDMOS-Teiltransistoren, zerlegt, die einzeln nachgeregelt werden.
  • 4 erläutert die nicht beanspruchte Methode von M. Pfost. Nach links hin ist der Source-Teil eines DMOS-Transistors entsprechend dem Stand der Technik angerissen. Nach rechts hin befindet sich die spezielle, nicht beanspruchte Struktur, die M. Pfost verwendet. In die p-dotierte Gegendotierung (body) wird ein weiterer n+-Kontakt (E) eingebracht. Dieser bildet den Emitter (E) eines parasitären PNP-Transistors, wobei die Basis (B) des parasitären Transistors durch den sehr hoch p++-dotierten Kontakt (BC) der Gegendotierung (body) und der Kollektor durch die N-Wanne (NWELL) gebildet wird. Wird nun eine positive Basis-Emitter-Spannung (VBE) in Flussrichtung der Basis-Emitter-Diode angelegt, so beginnt ein Emitter-Strom (IE) zu fließen. Dabei öffnet allerdings mit einer niedrigen Stromverstärkung auch der parasitäre Bipolartransistor, weshalb auch ein von Null verschiedener Kollektorstrom zu fließen beginnt. Daher zeigen auch die 4 und 5 der Schrift "Small embedded sensors for accurate temperature measurements in DMOS power transistors" von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference an Microelectronic Test Structures, March 22–25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) zum einen eine Leckstromerhöhung im Bereich kleiner Drain-Source-Spannungen (siehe 4 der besagten Schrift von M. Pfost) und eine verringerte Spannungsfestigkeit (siehe 5 der besagten Schrift von M. Pfost). Die durch den Basis-Kontakt (B) injizierten Ladungsträger beeinflussen eben nicht nur den parasitären Transistor, der als Temperatursensor (TS) dient (siehe 4 der besagten Schrift von M. Pfost), sondern auch den daneben liegenden DMOS-Transistor (DMOS) mit seinem Kanal (chn).
  • Dieses Problem wurde auch von anderen Autoren bereits erkannt. So offenbart beispielsweise die DE 10 2008 023 216 A1 ein Verfahren zur Messung der Betriebstemperatur von MOS-gesteuerten Halbleiterleistungsbauelementen, wobei unter Nutzung des bekannten Temperaturkoeffizienten des elektrischen Widerstands des Gate-Elektrodenmaterials, typischerweise polykristallines Silizium, der elektrische Widerstand dieses Materials während des Betriebs des Bauelements überwacht wird. Hierzu wird dieser elektrische Widerstand zwischen zwei Kontaktpunkten auf der Gate-Elektrode eines MOS-Transistors durch eine der Gate-Spannung überlagerte Messspannung oder einen überlagerten Messstrom gemessen. Dies bietet somit die Möglichkeit, die Temperatur des betreffenden MOS-Leistungstransistors während des Betriebs zu messen. Durch eine Mehrzahl von Kontaktpunktpaaren kann die Temperaturmessung begrenzt ortsaufgelöst erfolgen. Da die Temperaturmessung unmittelbar in einer Komponente des Transistors erfolgt, ist sie praktisch verzögerungsfrei, was eine unmittelbare Nachregelung der Leistung durch Änderung der Gate-Spannung des Transistors erlaubt.
  • Ein Nachteil dieser Technik aus dem Stand der Technik ist, dass die Änderung des Widerstands des Gate-Elektrodenmaterials z. T. relativ klein gegenüber der zu erfassenden minimalen Temperaturänderung ist. Des Weiteren wird die Wirksamkeit dieser Art der Temperaturmessung begrenzt durch die Verwendung von Salizidierungsprozessen, die zweckmäßigerweise im Stand der Technik zur Absenkung von parasitären Widerständen in aus polykristallinem Silizium bestehende Gate-Elektroden eingebracht werden. Darüber hinaus führt die Bestromung der Gate-Elektrode zu einer Veränderung des Gate-Potenzials längs des Stromflusses und damit zu einer parasitären Ansteuerung des Leistungstransistors. Des Weiteren sind die schaltungstechnischen Möglichkeiten für eine geeignete Ansteuerung begrenzt und erfordern komplexe Schaltungen. Beispielsweise besteht ein direkter Zusammenhang zwischen Stromhöhe und Spannungsabfall, wodurch bei Gate-Elektroden, die in Folge der im Stand der Technik üblichen Silizidierung niederohmig sind, vergleichsweise viel Strom benötigt wird.
  • Aufgabe der Erfindung
  • Es ist daher die Aufgabe der Erfindung ein Verfahren und eine Vorrichtung anzugeben, die über eine größere Temperaturempfindlichkeit verfügt und das Gate-Potenzial nicht verändert und somit das elektrische Feld im Kanal des zu vermessenden Leistungstransistors nicht verändert.
  • Diese Aufgabe wird gelöst mit einer Vorrichtung gemäß Anspruch 1.
  • Beschreibung der grundlegenden Erfindung
  • Die Grundidee der Erfindung ist es, statt des ohmschen Widerstands der Gate-Elektrode einen oder mehrere PN-Übergänge innerhalb einer weiteren elektrisch isolierten und thermisch leitend an den MOS-Transistor angebundenen zusätzlichen in polykristallinem Silizium gefertigten-Elektrode (zusätzliche Elektrode) zu erzeugen und die Thermospannung dieser PN-Übergänge bzw. die Änderung der elektrischen Parameter von bipolaren Bauteilen, die aus diesen PN-Übergängen zusammengesetzt werden, für die Temperaturmessung zu nutzen. Solche Bauelemente können einfache PN-Dioden, Ketten von PN-Dioden, aber auch Bipolartransistoren und komplexere Bauteile, wie Vierschichtdioden, also Thyristoren etc. sein. Die Thermospannung einer beispielhaften, einzelnen solchen PN-Diode kann dann beispielsweise differentiell mit einem einzelnen Referenz-PN-Übergang, vorzugsweise an dem PN-Übergang in der zusätzlichen Elektrode eines „kalten” oder auf einer vorbestimmte oder vorbestimmt beschränkten Referenztemperatur befindlichen, vorzugsweise baugleichen und matchenden zweiten MOS-Transistors, durch eine Differenzstufe verglichen werden. Ein solcher zweiter Transistor wird im Folgenden auch als Referenztransistor bezeichnet. Als matchend werden in dieser Offenbarung solche elektronischen monolithischen Bauelemente bezeichnet, die bei gleichem Layout gleich ausgerichtet platziert sind. Vorzugsweise werden solche Bauteile aus mehreren kleinen sich gleichenden Sub-Bauteilen zusammengesetzt, wodurch auch ein Matching bei einer unterschiedlichen Anzahl von Subbauteilen erreicht wird. Diese Lösung der Messung unter Zuhilfenahme eines matchenden Referenz-PN-Übergangs in einer zusätzlichen Elektrode unterbindet aber noch nicht die Beeinflussung der lokalen Gate-Substrat-Spannung des Leistungstransistors und damit des Drain-Stroms durch den Messstrom (Im) in der zusätzlichen Elektrode und den damit verbundenen Spannungsabfall in der zusätzlichen Elektrode längs des Stromflusses des Messstroms (Im).
  • Daher ist es sinnvoll, eine solche Temperaturmessvorrichtung auf Basis einer PN-Diode, die in polykristallinem Silizium gefertigt ist (Poly-Silizium-PN-Diode), in unmittelbarer Nähe, aber elektrisch isoliert vom Transistor und von dessen Gate-Elektrode (G) zu platzieren.
  • Im Gegensatz zu den zuvor genannten Schriften wird somit eine vom ursprünglichen MOS-Gate dielektrisch isolierte Poly-Silizium-PN-Diode, die in der besagten zusätzlichen Elektrode gefertigt ist, benutzt, um über deren Durchlassspannung und/oder Temperaturspannung die Temperaturänderung mit hoher örtlicher und zeitlicher Auflösung zu bestimmen. Diese wird erfindungsgemäß entkoppelt vom ursprünglichen Gate-Netzwerk von Leistungstransistoren betrieben, um eine Beeinflussung der lokalen Gate-Substrat-Spannung des MOS-Leitungstransistors auszuschließen. In Kombination mit einer Kalibrierung, beispielsweise in Kombination mit einer „kalten” oder auf Referenztemperatur befindlichen Referenz-PN-Diode, sind, wie bereits erwähnt, eine differenzielle oder sogar absolute Temperaturangabe und damit eine präzise Regelung möglich.
  • 3 zeigte bereits das beispielhafte, vereinfacht schematische Layout eines konventionellen DMOS-Transistors. Hierbei bezeichnete (G) das Gate, (S) die Source, und (D) das Drain des Transistors. In dem besagten Beispiel aus dem Stand der Technik bestand der Transistor aus vier Drain-Kontakt-Fingern (D) zwischen denen sich drei geschlitzte Poly-Silizium-Platten, die Gate-Platten (G), befanden, die das Gate (G) des Transistors bildeten und typischerweise in einer weiteren nicht gezeigten Verdrahtung elektrisch verbunden waren. Die Gate-Poly-Platten (G) überlappten nur zum Teil das Gebiet (ACTI) in dem nur ein Gate-Oxid (GOX) den Halbleiter, typischerweise Silizium, bedeckte. Ein gewisser Teil befand sich über dem dickeren Feldoxid (FOX) und bildete eine Feldplatte. Der Source-Kontakt (S) befindet sich in dem Schlitz (SL) der Poly-Silizium-Platte, die das Gate (G) bildet.
  • Ein solcher Transistor ist beispielsweise in der DE4322548A1 beschrieben.
  • Fig. 5
  • Erfindungsgemäß wird nun in einer Ausprägung der Erfindung ein zentraler Streifen des DMOS-Transistors aufgetrennt. (5) In diesen wird vorzugsweise die besagte PN-Diode (Poly_D) oder eine andere Temperaturmessvorrichtung (TS) eingebracht. Es ist besonders vorteilhaft, wenn die Temperaturmessvorrichtungen (TS) gleichmäßig über die Fläche des zu regelnden MOS-Transistors verteilt sind. In dem beispielhaften Fall wird nur eine Poly-Silizium-PN-Diode (Poly_D) als Temperaturmessvorrichtung (TS) eingebracht, die mittels mehrerer Poly-Silizium-Anschlüsse (Cont_A, Cont_K) kontaktiert wird. Wie der 5 zu entnehmen ist, ist es besonders vorteilhaft, wenn der MOS-Transistor bezogen auf alle Teiltransistoren und Teiltransistoren eine annähernd quadratische Form hat. Die Form eines Oktogons oder eine kreisrunde Form sind ebenfalls vorteilhaft, wenn auch nicht in den beigefügten Figuren gezeichnet. Hierdurch wird jeweils eine besonders hohe Symmetrie erzielt. Die beispielhaften Symmetrielinien (Sym1) sind gestrichelt einzeichnet. Es hat sich im Rahmen der Erarbeitung der Erfindung gezeigt, dass auch eine elektrisch isolierte Temperaturmessvorrichtung (TS) die thermischen Eigenschaften eines solchen MOS-Transistors und damit auch seine elektrischen Eigenschaften stören kann. Die rein elektrische Isolation der Temperaturmessvorrichtung (TS, Poly_D) reicht daher typischerweise nicht aus. Eine asymmetrische Platzierung einer solchen Temperaturmessvorrichtung (TS, Poly_D) innerhalb des MOS-Transistors kann daher zu einer inhomogenen Stromdichteverteilung in einem solchen Leistungs-MOS-Transistor und damit zu einer Reduktion dessen maximaler Belastbarkeit führen. Nur eine solche symmetrische Platzierung führt zu einer minimalen Beeinflussung des Leistungs-MOS-Transistors durch die Temperaturmessvorrichtung (TS, Poly_D), also beispielsweise die besagte Poly-Silizium-PN-Diode (Poly_D). Ein wesentlicher Vorteil der erfindungsgemäßen Vorrichtung ist die Trennung der Vorrichtung gegenüber dem Gate-Potenzial der Gate-Elektrode (G) des MOS-Transistors sowie die geringere Störung im Transistoraufbau, die typischerweise durch Strukturen im aktiven Bereich der Leistungsbaulemente zu erwarten ist. Bei der DE 10 2008 023 216 A1 kommt es, wie erwähnt, durch den Stromfluss des Messstromes zu einem Spannungsabfall auf dem Gate (G) und damit zu unterschiedlichen Gate-Source-Spannungen im Transistorkanal (chn) des MOS-Transistors. Eine solche Modifikation der Stromdichteverteilung durch den Messstrom führt zu komplexen Wechselwirkungen, die sich nur schwer überblicken lassen. Eine elektrische Entkopplung bei gleichzeitig guter thermischer Kopplung ist daher gefordert, wie sie die erfindungsgemäße Vorrichtung bietet. Werden die Zuleitungen der Temperaturmessvorrichtung (TS) symmetrisch ausgeführt, so ist auch die Wärmeabfuhr über diese symmetrisch bezogen auf das Layout des MOS-Transistors und stört die Temperaturdichteverteilung in allen Teiltransistoren des MOS-Transistors in gleicher Weise.
  • Es hat sich gezeigt, dass die Öffnung eines Gate-Oxid-Fensters (Act_D, twd) unterhalb der Poly-Silizium-PN-Diode (Poly_D), die hier im Beispiel der 5 als Temperaturmessvorrichtung (TS) dient, zu einer sehr schnellen temperaturmäßigen Ankoppelung der Poly-Silizium-PN-Diode (Poly_D) an das Substrat (Sub) bzw. eine andere im Substrat (Sub) gefertigte Komponente des MOS-Transistors, beispielsweise die N-Wanne (NWELL), führt, sodass thermische Zeitkonstanten kleiner 100 ns beobachtet werden konnten. Diese thermisch leitende und elektrisch isolierende Ankopplung der Temperaturmessvorrichtung (TS) und hier insbesondere beispielhaft der Poly-Silizium-PN-Diode (Poly_D) über ein dünnes Gate-Oxid (GOX), das typischerweise eine Dicke (d) von weniger als 200 nm, besser weniger als 100 nm, besser weniger als 50 nm, besser weniger als 20 nm, besser weniger als 10 nm hat, ist somit ein wesentlicher Teil der kennzeichnenden Merkmale einer möglichen Ausprägung der Erfindung. Sofern die erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) jedoch direkt über dem Kanal (chn) des erfindungsgemäßen MOS-Transistors (TR) platziert wird, ist darauf zu achten, dass der kapazitive Spannungsteiler aus Dioden-Gate-Kapazität zwischen der Poly-Silizium-PN-Diode (Poly_D), und der Gate-Elektrode (G) des MOS-Transistors (TR) und der Gate-Kanal-Kapazität zwischen der Gate-Elektrode (G) des MOS-transistors (TR) und dem Kanal (chn) des MOS-Transistors (TR) so ausgelegt wird, dass dynamische Ansteuerungen der Poly-Silizium-PN-Diode (Poly_D) in der jeweiligen Anwendung nicht zu einer Fluktuation des Drains- oder Source-Stroms des MOS-Transistors (TR) über ein in der jeweiligen Anwendung tolerierbares Maß führen. Der Fachmann wird ggf. entsprechende Simulationen und Berechnungen vorab durchführen und/oder eine Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) mit Signalen oberhalb einer realisierungsspezifischen Grenzfrequenz möglichst ganz vermeiden. Mittels der erfindungsgemäßen Methode kann typischerweise eine hohe lokale Auflösung bei der Messung verschiedener Teile des MOS-Transistors mit mehreren Temperaturmessvorrichtungen (TS) in der sinnvollen Größenordnung von ca. 20 μm2 erreicht werden.
  • Durch die Verwendung von Multiplexern kann die Temperatur beispielsweise an mehreren kritischen Orten mittels mehrerer solcher Poly-Silizium-PN-Dioden (Poly_D) bzw. Temperaturmessvorrichtungen (TS) aufgenommen werden und ausgewertet werden. Wie bereits erwähnt, kann dann dabei jeder der Teiltransistoren entsprechend 1 einzeln nachgeregelt werden.
  • Fig. 6
  • 6 zeigt ein detaillierteres Bild der erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D). Diese wird in diesem Ausführungsbeispiel zwischen die beiden Hälften eines aufgetrennten Teiltransistors so platziert, dass die Symmetrie der beiden Hälften oder Teile vorzugsweise nach Möglichkeit nicht gestört wird. Die 6 zeigt links das Gate (G1) und die Source (S1) des linken Teiltransistors. Die 6 zeigt rechts das Gate (G2) und die Source (S2) des rechten Teiltransistors. Die beiden Aktiv-Gebiete (Act1, Act2) sind ebenfalls eingezeichnet. Die linke Teiltransistorhälfte wird durch eine erste Channel-Stopper-Implantation (PIMP1) mit einem p-dotierten Gebiet nach rechts zur Poly-Silizium-PN-Diode (Poly_D) hin elektrisch definiert abgeschlossen. Die rechte Teiltransistorhälfte wird durch eine zweite Channel-Stopper-Implantation (PIMP2) mit einem p-dotierten Gebiet nach links zur Poly-Silizium-PN-Diode (Poly_D) hin ebenfalls elektrisch definiert abgeschlossen. In der Mitte zwischen den beabstandeten linken und rechten Teiltransistorhälften befindet sich die Poly-Silizium-PN-Diode (Poly_D), die von beiden Teiltransistorhälften ebenfalls jeweils beabstandet ist. In diesem Beispiel wird die Poly-Silizium-PN-Diode (Poly_D) in der polykristallinen Silizium-Schicht durch Ätzung als Poly-Substrat (PSD) aus besagtem polykristallinem Silizium erzeugt, in der in dem gleichen Arbeitsgang auch die Gate-Elektroden (G) aus dem gleichen polykristallinen Siliziummaterial gefertigt werden. Von Ihrer mechanischen Struktur her handelt es sich also bei der Poly-Silizium-PN-Diode (Poly_D) um eine Gate-Elektrode. Allerdings weist der so gebildete „Transistor” der Poly-Silizium-PN-Diode (Poly_D) keine Drain- und Source-Kontakte auf (siehe 7). Erfindungsgemäß ist jedoch ein Aktiv-Gebiet (ACTI_D) im Zentrum der Poly-Silizium-PN-Diode (Poly_D) vorgesehen, um ein temperaturleitfähiges Fenster (twd) im Feldoxid (FOX) zu erzeugen. Dieses Gate-Oxid-Fenster (twd) im umgebenden dickeren Feld-Oxid (FOX), dient, wie gesagt, der wärmekapazitätsarmen Ankopplung des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D) an das Substrat (Sub) des umgebenden Transistors. In diesem polykristallinen Silizium des Poly-Substrats (PSD) der Poly-Silizium-PN-Diode (Poly_D) werden nun ein elektronisches Bauelement und/oder ein anderer Halbleitersensor insbesondere durch Implantation und/oder Silizidierung gefertigt. In der beispielhaften Ausführung der 6 ist dies die besagte Poly-Silizium-PN-Diode (Poly_D). In dem Beispiel befinden sich auf der Anodenseite zwei Kontakte (Cont_A). Diese sind von einem P-Implantationsgebiet (PIMP) umgeben, mit dem der p-leitende Teil der erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) gefertigt wird. Im Herstellungsprozessverlauf wird eine Silizidierung (SBLO) durch Bildung von elektrisch leitfähigem Titansilizid im Bereich der Kontakte (Cont_A) derart vorgenommen, dass nur ein schmaler Streifen des P-Implantationsgebiets (PIMP) in Richtung der Kathoden-Kontakte (Cont_K) nicht silizidiert wird. Die N-Dotierung wird mit einer N-Implantation (NM) im Bereich der Kathodenkontakte (Cont_K) durchgeführt. Auf der Kathodenseite wird die Poly-Silizium-PN-Diode (Poly_D) über diese zwei Kathodenkontakte (Cont_K) angeschlossen. Auch im Bereich der Kathodenkontakte (Cont_K) wird eine Silizidierung (SBLO) zur Verbesserung der Leitfähigkeit vorgenommen, wobei auch dieses Mal ein schmaler n-dotierter Streifen in Richtung auf die Anodenkontakte nicht elektrisch leitend mit Titansilizid silizidiert wird. Zwischen dem n- und p-dotierten Bereich befindet sich vorzugsweise ein intrinsisches oder typischerweise schwach n–-dotiertes Polysiliziumgebiet. Es hat sich gezeigt, dass dieses „i-Gebiet” den Leckstrom der Silizium-PN-Diode (Poly_D) senkt. Die Verwendung eines solchen i-Gebietes ist daher eine vorzugsweise Ausprägung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D).
  • Vorzugsweise werden die Anschlüsse der Poly-Silizium-PN-Diode (Poly_D) in der 5 längs der senkrechten Symmetrielinie (Sym1) aus dem MOS-Transistor beispielsweise in Metall herausgeführt. Die so in der Mitte des zu regelnden Leistungstransistors platzierte Poly-Silizium-PN-Diode (Poly_D) kann somit als Temperaturmessvorrichtung (TS) arbeiten, ohne, wie die Vorrichtungen aus dem Stand der Technik, die Verteilung der elektrostatischen Felder, die den Drain-Strom durch die Transistorkanäle steuern und/oder die Symmetrie der Temperaturverteilung zu stören.
  • Fig. 7
  • 7 zeigt einen vereinfachten Querschnitt durch die erfindungsgemäße Silizium-PN-Diode (Poly_D). Genaugenommen handelt es sich in dem hier dargestellten Beispiel infolge des verwendeten „i-Gebiets” und eine Silizium-PIN-Diode (Poly_D). In der Folge wird jedoch nur von einer Silizium-PN-Diode (Poly_D) gesprochen, wobei solche Silizium-PIN-Dioden (Poly_D) typischerweise in die Beschreibung mit eingeschlossen sind. Oberhalb des Querschnitts ist noch einmal die Struktur aus 6 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Links und rechts des durch das Gate-Oxid (GOX) gebildeten thermischen Fensters (twd), mit dem die Silizium-PN-Diode (Poly_D) an das Substrat oder eine andere Transistorkomponenten, wie hier die N-Wanne (NWELL), thermisch leitend angebunden wird, befindet sich das dickere und damit thermisch stärker isolierende Feld-Oxid (FOX), wie es typischerweise beispielsweise in einem LOCOS-Prozess vorkommt. Die Struktur kann aber in ähnlicher Form auch in anderen CMOS-Prozessen, beispielsweise einem Shallow-Trench-Prozess realisiert werden. Auf das Gate-Oxid (GOX) und das Feldoxid (FOX) ist er polykristalline Siliziumstreifen der Silizium-PN-Diode (Poly_D) aufgebracht. Dieser ist hier beispielhaft durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titansilizid elektrisch strukturiert. In dem Beispiel weist er die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, der über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist er die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, der über eine vierte Leitung (A4) elektrisch angeschlossen ist. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly, p_poly) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PN-Diode (Poly_D) ein intrinsischer oder typischerweise schwach dotierter, beispielsweise schwach n-dotierter Bereich (i_poly), der wie bereits erläutert, die Funktion hat, den Leckstrom der Poly-Silizium-PN-Diode (Poly_D) zu minimieren.
  • Fig. 8
  • Durch eine einfache Serienschaltung der Poly-Silizium-PN-Diode (Poly_D) insbesondere auch innerhalb eines gemeinsamen polykristallinen Siliziumstreifens kann nun die Amplitude des ursprünglichen Messsignals, dessen Spannung typischerweise zwischen 300 mV und 700 mV beträgt und der temperaturabhängige Signalanteil von typischerweise nur 2m V/K° vervielfacht werden. 8 zeigt das beispielhafte Layout eines solchen Elements mit zwei Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db). in der Aufsicht. Die beiden p+-Implantationen sind nun zu einer p+-Implantation (PIMP) verbunden, die gleichzeitig die p+-dotierte Anode der zweiten Poly-Silizium-PN-Diode (Poly_Db) erzeugt. In der Fertigung ergeben sich hierdurch jedoch drei isolierte p-Bereiche. Die abschattende Wirkung des Poly-Substrats (PSD) und des Fels-Oxids (FOX) führt dazu, dass die beiden p+-Implantationen (PIMP1 und PIMP2) weiterhin elektrisch getrennt sind. Das über dem Feldoxid liegende Poly-Substrat (PSD) wird hierdurch ebenfalls p+-dotiert und bildet das p+-Implantationsgebiet (PIMPb) für die zweite Poly-Silizium-PN-Diode (Poly_Db). Dieses p+-Implantationsgebiet (PIMPb) ist jedoch nicht separat eingezeichnet. Dieses p+-Implantationsgebiet (PIMPb), ist aber durch das Feldoxid (FOX) bzw. das Gate-Oxid (GOX) von dem Substrat (Sub) und damit von dem Leistungstransistor und dessen Teiltransistoren elektrisch getrennt. Die Masken der N-Dotierungen (NMa, NMb) und die Silizidierungsmaske (SBLOa, SBLOb) sind nun jeweils für die beiden Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) getrennt vorhanden. Zusätzlich findet eine sehr wichtige Silizidierung des polykristallinen Siliziummaterials oberhalb des dritten sich ergebenden PN-Übergangs statt, wodurch dieser elektrisch überbrückt und kurzgeschlossen wird. Ohne diese Maßnahme würde immer mindestens ein PN-Übergang sperren. Natürlich weist die erste Poly-Silizium-PN-Diode (Poly_Da) ein eigenes p+-Implantationsgebiet (PIMPa) auf. Durch diese Serienschaltung der ersten Poly-Silizium-PN-Diode (Poly_Da) und zweiten Poly-Silizium-PN-Diode (Poly_Db) wird der Temperatureffekt auf die Temperaturspannung bzw. die Durchlassspannung bzw. den Durchlassstrom der erfindungsgemäßen Poly-Silizium-PN-Diodenstruktur (Poly_Da, Poly_Db) verdoppelt. Selbstverständlich können auch mehr als die zwei beispielhaften Dioden oder auch nur eine Diode vorgesehen werden. Beispielsweise ist im Extremfall eine Aufteilung aller Teiltransistoren längs der Symmetrieachse der 5 wie bei dem mittleren Teiltransistor der 5 und eine Serienschaltung sehr vieler solcher Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) in der vorgestellten Art und Weise möglich.
  • Auch ist es möglich, die Teiltransistoren an mehr als zwei Stellen zu trennen und mehrere solcher Ketten und/oder Messorte an verschiedenen Stellen in einem solchen, aus mehreren Teiltransistoren bestehenden Transistor vorzusehen.
  • Fig. 9
  • 9 zeigt einen vereinfachten Querschnitt durch die erfindungsgemäße Serienschaltung zweier Silizium-PN-Dioden (Poly_Da, Poly_Db). Oberhalb ist noch einmal die Struktur aus 8 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Links und rechts des durch das Gate-Oxid (GOX) gebildeten thermischen Fensters (twd), mit dem die Silizium-PN-Dioden (Poly_Da, Poly_Db) an das Substrat (Sub) oder eine andere Transistorkomponenten, wie hier die N-Wanne (NWELL), angebunden wird, befindet sich wieder das dickere und damit thermisch stärker isolierende Feld-Oxid (FOX). Auf das Gate-Oxid (GOX) und das Feldoxid (FOX) ist das polykristalline Siliziumsubstrat (PSD) der Silizium-PN-Diode (Poly_D) aufgebracht. Dieses ist hier wieder beispielhaft, nun aber in anderer Weise durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titan-Silizid elektrisch strukturiert. In dem Beispiel weist es wieder die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, die über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist es die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, die wieder über eine vierte Leitung (A4) elektrisch angeschlossen ist. Im Gegensatz zu dem vorhergehenden Beispiel der 7 weist es nun aber einen dritten silizidierten Bereich (sil_m) auf, der den dritten parasitären PN-Übergang kurzschließt. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly_b) der zweiten Poly-Silizium-PN-Diode (Poly_Db) innerhalb des polykristallinen Siliziummaterials (PSD) der zweiten Poly-Silizium-PN-Diode (Poly_Db). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly_a) der ersten Poly-Silizium-PN-Diode (Poly_Da) innerhalb des polykristallinen Siliziummaterials (PSD) der ersten Poly-Silizium-PN-Diode (Poly_Da). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly_b, p_poly_a) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PN-Diode (Poly_D) der p-dotierte Poly-Siliziumbereich (p_poly_b) der zweiten Poly-Silizium-PN-Diode (Poly_Db) und der n-dotierte Poly-Siliziumbereich (n_poly_a) der ersten Poly-Silizium-PN-Diode (Poly_Da). Diese stoßen direkt aneinander und würden normalerweise sperren, wenn die anderen beiden PN-Übergänge in Flussrichtung gepolt sind. Um dies zu verhindern, ist das polykristalline Silizium in diesem Bereich so elektrisch leitend silizidiert, dass diese beiden Poly-Silizium-Bereiche (p_poly_b, n_poly_a) miteinander elektrisch leitend verbunden sind und vorzugsweise gleichzeitig noch n- und p-Bereiche nicht silizidiert sind.
  • Wie zuvor befinden sich zwischen diesen p- und n-Bereichen nun zwei intrinsische oder zumindest schwach dotierte, vorzugsweise schwach n-dotierte, Bereiche (i_poly_b, i_poly_a), die wieder die Funktion haben, die Leckströme der beiden Dioden zu minimieren.
  • Fig. 10
  • Bis zu diesem Zeitpunkt wurde die erfindungsgemäße Temperaturmessvorrichtung ausschließlich neben dem zu regelnden Transistor platziert.
  • Sofern die integrierte Schaltung jedoch in einem Prozess gefertigt wird, der mehrere übereinander liegende polykristalline Siliziumschichten vorsieht, ist es jedoch sinnvoll, eine zweite darüber liegende polykristalline Schicht für die Fertigung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) oberhalb des zu regelnden Transistors zu nutzen. 10 zeigt einen solchen Transistor im Querschnitt. Ein weiteres Element des erfindungsgemäßen MOS-Transistors der 10 ist eine zweites polykristalline Silizium Elektrode (Poly_D), wie es beispielsweise in Flash-CMOS-Prozessen typischerweise zur Verfügung steht. 10 zeigt einen MOS-Transistor aus dem Stand der Technik entsprechend 1 ergänzt um die erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) im Querschnitt. Er weist den Source-Kontakt (S), das Gate (G) und den Drain-Kontakt (D) auf. Ein dickeres Feld-Oxid (FOX) und ein dünnes Gate-Oxid (GOX) isolieren die Gate-Elektrode (G) gegenüber dem Kanal (chn). Die Source (S) ist über eine Source-Anschlussleitung (A1) und das Drain (D) über eine Drain-Anschlussleitung (A2) angeschlossen. Zusätzlich zu dem schon vorhandenen Gate (G) befindet sich durch einen ONO-Stapel (ONO) von diesem elektrisch isoliert, eine zweite Elektrode (PSD) oberhalb der Gate-Elektrode (G). Unter ONO-Stapel wird hierbei eine vertikal in Richtung auf die Transistoroberfläche zu aufeinander folgende Abfolge verschiedener dielektrischer Isolierender Schichten verstanden, die darauf ausgelegt sind, eine gute elektrische Isolation zu erzielen. Im Sinne dieser Offenbarung kann aber der besagte ONO-Stapel auch nur aus einer einzigen Schicht bestehen. Typischerweise jedoch wird eine Abfolge von SiO2 und Si3N4-Schichten gewählt, die eine Durchschlagfestigkeit größer als die Maximalbetriebsspannung (maximale Drain-Source-Spannung) des zu regelnden Transistors ergibt, wodurch eine zuverlässige Isolation der Temperaturmessvorrichtung, der Poly-Silizium-PN-Diode (Poly_D), gegenüber dem Gate (G) des MOS-Transistors erzielt wird. Die Dicke (d) dieser Schicht beträgt typischerweise weniger als 800 nm, besser weniger als 400 nm, besser weniger als 200 nm, besser weniger als 100 nm, besser weniger als 50 nm, besser weniger als 20 nm, besser weniger als 10 nm. Dem Fachmann ist offensichtlich, dass hier ein spezielles thermisches Fenster (twd) und die zugehörige Fototechnik zu dessen Realisierung nicht extra erforderlich ist. Durch den geringen räumlichen Abstand ist die Poly-Silizium-PN-Diode (Poly_D, Poly_D) sehr gut an das Gate (G) thermisch angekoppelt und damit auch an den Kanal (chn) und das Substrat des MOS-Transistors angekoppelt. Wird nun ein Messstrom in diese Poly-Silizium-PN-Diode (Poly_D) eingespeist, so kommt es zwar zu einem Spannungsabfall und damit zu der Ausprägung eines elektrischen Feldes entlang der Poly-Silizium-PN-Diode (Poly_D), dieses elektrische Feld kann jedoch nicht auf den Kanal des MOS-Transistors einwirken, weil das elektrostatische Feld der Poly-Silizium-PN-Diode (Poly_D) durch die elektrisch leitende Gate-Elektrode (G) des MOS-Transistors gegenüber dem Kanal (chn) des MOS-Transistors abgeschirmt wird. Es ist also ein wesentlicher Schritt, zwischen der Poly-Silizium-PN-Diode (Poly_D) und dem Kanal des MOS-Transistors eine Schirmung zu platzieren, sodass die elektrostatische Wirkung des Messstromes nicht mehr auf den Stromfluss im Kanal des MOS-Transistors einwirken kann. Die Gate-Elektrode (G) des MOS-Transistors (TR) schirmt somit das elektrische Feld der Poly-Silizium-PN-Diode (Poly_D) vorzugsweise so ab, dass bei dem bestimmungsgemäßen Gebrauch der Poly-Silizium-PN-Diode (Poly_D) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% ändert. Dem Fachmann ist natürlich offensichtlich, dass es bei dieser Anordnung nicht zwingend einer Poly-Silizium-PN-Diode (Poly_D) zur Temperaturmessung bedarf. Vielmehr kann natürlich auch hier bereits die Änderung des elektrischen Widerstands einer derartig angeordneten zweiten zusätzlichen, elektrisch inaktiven Elektrode ausgewertet werden, weshalb die Anordnung der Temperaturmessvorrichtung (TS) in dieser Art bereits ein gesondertes Merkmal dieser Erfindung ist. Der Vorteil dieser Messmethode mittels eines elektrisch isolierten und thermisch leitend verbundenen elektrischen Widerstands gegenüber der Methode der Messung mit einer Poly-Silizium-PN-Diode (Poly_D) ist vor allem die Linearität der Widerstände. Im Rahmen der Erfindung wurde festgestellt, dass eine Fertigung als metallischer Widerstand aus dem besagten Titansilizid mit ca. 20 hm/Quadrat hier sehr vorteilhaft ist. Eine Ausführung als Poly-Widerstand ist jedoch vorzuziehen, da dann der aufzuwendende Strom wesentlich geringer ist. Die Wahl des Widerstands wird also von der konkreten Anwendung und der Verfügbarkeit elektrischer Energie abhängen. Es ist rückblickend auf das Gesagte ein weiterer wesentlicher erfinderischer Schritt in das Gate eines Transistors ein oder mehrere bipolare Bauelemente, hier die besagte Poly-Silizium-PN-Diode (Poly_D) in einen MOS-Leistungstransistor in Form einer 3D-Integration zu integrieren und diese für die Steuerung des MOS-Transistors selbst zu nutzen. Auch kann die Methode der Widerstandsmessung mittels der zusätzlichen Elektrode aus polykristallinem Silizium analog zum Querschnitt der 10 mit der Messung mittels einer Poly-Silizium-PN-Diode (Poly_D) kombiniert werden, wobei diese entsprechend der Anordnung der 10 und/oder 5 und 6 platziert werden kann. Somit ist eine Kombination dieser Messungen möglich.
  • Fig. 11
  • 11 zeigt den Querschnitt durch einen erfindungsgemäßen MOS-Transistor mit der erfindungsgemäßen Temperaturmessvorrichtung (TS), wobei der Querschnitt durch den erfindungsgemäßen MOS-Transistor nun senkrecht im Vergleich zu dem MOS-Transistor der 10 liegt. Der Stromfluss innerhalb des MOS-Transistors erfolgt also senkrecht zur Blattebene, während der Stromfluss in dem MOS-Transistor in 10 quer zur Blattebene erfolgte. Die 11 zeigt das Gate-Oxid (GOX) des MOS-Transistors und durch dieses elektrisch gegen das Substrat (Sub) bzw. die N-Wanne (NWELL) isoliert, darüber dessen Gate-Elektrode (G), die gleichzeitig durch das Gate-Oxid (G) thermisch an den Kanal (chn) des MOS-Transistors angebunden ist. Die Gate-Elektrode (G) ist durch den besagten ONO-Stapel (ONO) nach oben hin elektrisch isoliert. Darauf befindet sich das polykristalline Siliziumsubstrat (PSD) der Temperaturmessvorrichtung (TS). In diesem polykristallinen Siliziumsubstrat (PSD) ist die PN-Dioden-Kette der 9 mit ihren Elementen gefertigt. Die entsprechende Beschreibung der 9 trifft hier entsprechend zu. Durch den geringen Abstand (d) dieser ONO-Schicht (ONO) von typischerweise weniger als 800 nm, besser weniger als 400 nm, besser weniger als 200 nm, besser weniger als 100 nm, besser weniger als 50 nm, besser weniger als 20 nm, besser weniger als 10 nm von der Gate-Elektrode (G) wird eine sehr gute thermische Anbindung der Temperaturmessvorrichtung (TS, PSD), also der Kette aus erster Poly-Silizium-PN-Diode (Poly_Da) und zweiter Poly-Silizium-PN-Diode (Poly_Db), an die Temperatur der Gate-Elektrode (G) und damit an die Temperatur im Kanal (chn) des MOS-Transistors gewährleistet. Natürlich kann auch nur eine PN-Diode oder mehr als zwei PN-Dioden auf diese Weise in der Nähe des MOS-Transistors und damit an diesen thermisch angebunden gefertigt werden.
  • Fig. 12
  • 12 zeigt eine weitere beispielhafte Alternative für die Ausbildung des erfindungsgemäßen Temperatursensors (TS). In dem in der 12 dargestellten Fall handelt es sich um einen PNP-Transistor, der wie zuvor die Poly-Silizium-PN-Diode (Poly_D) als Poly-Silizium-PNP-Transistor (Poly_T) in dem polykristallinen Siliziumsubstrat (PSD) gefertigt wird. Der Poly-Silizium-PNP-Transistor (Poly_T) verfügt über die beiden schon bei der Poly-Silizium-PN-Diode (Poly_D) benutzten Doppelkontakte (Cont_E, Cont_c). Ein erster Doppelkontakt (Cont_E) dient als Emitter-Kontakt. Der zweite Doppelkontakt (Cont_C) dient als Collektor-Kontakt. Beide Kontakte kontaktieren je ein p-dotiertes Gebiet (PIMPa, PIMPb) Die Basis ist als seitliche Abzweigung des polykristallinen Silizium-Substrates (PSD) ausgeführt. Diese seitliche Abzweigung dient als Zuleitung der Basis vom zusätzlichen Basis-Kontakt (Cont_B) her. In dem Beispiel ist die gesamte Abzweigung n-dotiert ausgeführt. Es ist aber auch denkbar Teile dieser Zuführung zu silizidierten und damit elektrisch leitfähiger zu gestalten. Die n-dotierte Basis (NM) ist zwecks einer guten Stromverstärkung möglichst schmal im Bereich der Querung des Strompfades vom Emitter zum Kollektor ausgeführt. Wie zuvor die Poly-Silizium-PN-Diode (Poly_D), so verfügt auch dieser Poly-Silizium-PNP-Transistor (Poly_T) über ein thermisches Fenster zur thermischen Anbindung an das Substrat. Als temperaturabhänge Parameter des Poly-Silizium-PNP-Transistors (Poly_T) lassen sich beispielsweise die Stromverstärkung, der Durchlasswiderstand etc. dieses Poly-Silizium-PNP-Transistor (Poly_T) verwenden. Natürlich sind auch Poly-Silizium-NPN-Transistoren und komplexere bipolare Bauelemente auf dieser Basis möglich. Es ist offensichtlich, dass insbesondere durch silizidierte polykristalline Verbindungen komplexere Schaltungen aus solchen Bauelementen auf polykristalliner Basis möglich sind, wobei einzelne Widerstände aus polykristallinem Silizium Teil solcher Schaltungen sein können. Diese Schaltungen, können dann oberhalb der Gates von Leistungstransistoren angeordnet werden. Es ist beispielsweise denkbar, solche Schaltungen als Sensoren, beispielsweise für Licht etc. zu verwenden.
  • Fig. 13
  • 13 zeigt den beispielhaften Poly-Silizium-PNP-Transistor (Poly_T) aus 12 im Querschnitt. Die beiden p-dotierten Bereiche (p_poly_b, p_poly_a) sind jeweils wieder über eine Silizidierung (sil_a, sil_b) mit der jeweiligen Leitung (A3, A4) verbunden. In diesem Beispiel sind diese p-dotierten Bereiche (p_poly_b, p_poly_a) nicht bis ganz an den n-dotierten Bereich (n_poly_a) der Basis herangeführt. In diesem Beispiel befinden sich jeweils ein niedrig oder undotiertes Gebiet (i_poly_, i_poly_b) links und rechts des Basisgebietes (n_poly_a). Je nach Anwendung können diese undotierten Gebiete größer oder kleiner gewählt werden oder ganz entfallen.
  • Fig. 14
  • Für die Auswertung der Messwerte einer solchen Struktur können einfache Schaltungen angegeben werden.
  • 14 zeigt ein einfaches Beispiel. Beispielhaft wird angenommen, dass der zu vermessende Transistor ein P-Kanaltransistor ist. Diese und die folgenden Schaltungen können durch einen Fachmann jedoch leicht in die korrespondierenden Schaltungen für einen N-Kanal-MOS-Transistor geändert werden.
  • Der erfindungsgemäße Transistor (TR) weise eine erfindungsgemäße Temperaturmessvorrichtung (TS), also den erfindungsgemäßen Widerstand und/oder eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D), auf. Natürlich kann eine Temperaturmessvorrichtung auch ein erfindungsgemäßer Bipolartransistor sein.
  • Sofern es sich um eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) handelt, kann diese so wie in 5 innerhalb des MOS-Transistors zwischen den Teiltransistoren und/oder Transistorteilen platziert sein oder wie in 10 oberhalb von Teilen des MOS-Transistors typischerweise innerhalb des Oxidstapels. In jedem Fall ist die gute thermische Kopplung, wie insbesondere durch den ONO-Stapel (ONO) oder das thermische Fenster (twd), erforderlich. In dem Beispiel der 14 wird die Temperaturmessvorrichtung, hier die Poly-Silizium-PN-Diode (Poly_D), mit einem Messstrom (Im) beaufschlagt und die sich ergebende Messspannung zwei beispielhaften Komparatoren (Cmp1, Cmp2) zugeführt, die jeweils diese Spannung mit einer ersten Referenzspannung (Vref1) bzw. einer zweiten Referenzspannung (Vref2) vergleichen und so beispielsweise zwei Temperatursignalisierungen (T1, T2) für unterschiedliche Temperaturen erzeugen, die dann beispielsweise innerhalb und außerhalb der zugehörigen integrierten Schaltung weiter verwendet werden können.
  • Fig. 15
  • 15 zeigt ein mögliches, einfaches Regelungssystem für einen beispielhaften MOS-Transistor, der aus mehreren, hier beispielhaft drei, Teiltransistoren (TR1, TR2, TR3) besteht. Typischerweise werden solche Teiltransistoren TR1, TR2, TR3) matchend ausgeführt. Jedem der beispielhaften drei Teiltransistoren (TR1, TR2, TR3), die beispielsweise hier auch drei Teiltransistoren sein können, ist in diesem Beispiel ein Komparator (Cmp3_1, Cmp3_1, Cmp3_3) zugeordnet, von denen jedoch in der 15 nur der erste Komparator (Cmp3_1) zur besseren Übersichtlichkeit eingezeichnet ist. Zunächst wird daher nur die Struktur des den ersten Komparator (Cmp3_1) der 15 betreffenden Teils der Regelung besprochen. Für die anderen beiden Komparatoren (Cmp3_2 , Cmp3_3) und deren Beschaltung gilt dann das Gesagte analog.
  • Die erste Temperaturmessvorrichtung (D1) des ersten Teiltransistors (TR1), beispielsweise eine Poly-Silizium-PN-Diode (Poly_D), wird durch eine dieser Temperaturmessvorrichtung (D1) zugeordnete erste Stromquelle mit einem ersten Messstrom (Im_1 ) bestromt. Die dabei auftretende Spannung wird durch den ersten
  • Komparator (Cmp3_1) der 15 mit der Referenzspannung (Vref), die typischerweise für alle Teiltransistoren (TR1, TR2, TR3), gleich ist, verglichen. Das zugehörige erste Temperatursignal (Ta1) des ersten Teiltransistors (TR1) wird der Regelung (CTR) zugeführt, die die Gates der beispielhaften drei Teiltransistoren (TR1, TR2, TR3) in Abhängigkeit von diesem Signal nachregelt. Dies kann beispielsweise durch Änderungen in der Steuerspannungsamplitude oder durch zeitweise Auslassung der Ansteuerung im betroffenen Bereich des Transistors erfolgen.
  • In erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) durch die Regelung (CTR) erhöht, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit einer eingeprägten Drain-Source-Spannung befindet. Ebenso in erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) erniedrigt, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit eingeprägtem Drain- oder Source-Strom befindet. Dazwischen gibt es Mischformen, die einer komplizierteren Regelung bedürfen, die hier nicht weiter behandelt wird.
  • Auf diese Weise wird nicht nur der erste Teiltransistor (TR1) geregelt, sondern auch die anderen Teiltransistoren (TR2, TR3), die jeder für sich in diesem Beispiel einen Komparator (Cmp3_2, Cmp3_3), eine Stromquelle für den zugehörigen Messstrom (Im_1, Im_2) etc. aufweisen, sodass typischerweise zu jedem zu dieser Teiltransistoren (TR1, TR2, TR3) jeweils ein Temperatursignal (Ta1, Ta2, Ta3) des entsprechenden Teiltransistors (TR1, TR2, TR3) dem Regler durch den jeweiligen Komparator (Cmp1, Cmp2, Cmp3) zur Verfügung gestellt wird. Diese Regelkreise für den zweiten und dritten Teiltransistor (TR2, TR3) sind in dem Beispiel der 15, wie bereits erwähnt, zur besseren Übersichtlichkeit nicht eingezeichnet. Diese beiden Teiltransistoren (TR2, TR3) werden in dem Beispiel der 15 natürlich auch von dem Regler (CTR) gesteuert. Der Regler erhält in dem Beispiel Ein Soll-Signal, was dem Gate-Signal eines Transistors aus dem Stand der Technik in seiner Wirkung und Funktion entspricht als externes Signal (soll).
  • Des Weiteren kann die in 15 gezeigte Struktur dazu genutzt werden, um in Verbindung mit einem mit einer Hysterese behafteten Komparator (Cmp1, Cmp2, Cmp3) den MOS-Transistor (TR) vor lokaler Überhitzung zu schützen. In diesem einfachen Anwendungsfall würde der entsprechende Teiltransistor (TR1, TR2, TR3) oberhalb einer Temperaturschwelle proportional zu einer Referenzsspannung (Vref) zuzüglich Hysterese abgeschaltet und bei Abkühlung unter eine zweite Temperaturschwelle proportional zu der Referenzspannung (Vref) abzüglich besagter Hysterese wieder aktiviert.
  • Fig. 16
  • 16 zeigt eine sehr einfache Möglichkeit der Realisierung einer Regelstufe. Das Sollsignal wird hier als Regelspannung (Vctr) einer spannungsgesteuerten Stromquelle, also beispielsweise innerhalb eines Stromspiegels, zugeführt. Die Stromquelle bestromt hier die Temperaturmessvorrichtung (D1), in diesem Beispiel wieder eine Poly-Silizium-Diode wie oben beschrieben, mit einem Messstrom (Im). Die Temperaturmessvorrichtung ist dabei nun direkt mit der Source (S) des beispielhaften p-Kanal-MOS-Transistors (TR1) verbunden. Ein optionaler verstärkender Widerstand (RS) ist in Serie zu der Temperaturmessvorrichtung (D1) geschaltet. Das Gate-Potenzial des MOS-Transistors (TR1) wird zwischen Stromquelle und Widerstand (RS) bzw. Temperaturmessvorrichtung (D1) abgenommen. Damit wird die Gate-Source-Spannung und damit der Leitfähigkeitszustand des MOS-Transistors (TR1) typischerweise im Wesentlichen durch den Strom (Im) der Stromquelle und damit durch die Regelspannung (Vctr) auf der einen Seite und den Leitfähigkeitszustand der Temperaturmessvorrichtung (D1) auf der anderen Seite bestimmt. Wir nehmen nun an, dass es sich bei der Temperaturmessvorrichtung um die besagte Poly-Silizium-PN-Diode (Poly_D) handelt. Wird der MOS-Transistor (TR1) zu heiß, so steigt die Leitfähigkeit der Poly-Silizium-PN-Diode (Poly_D) und die Gate-Source-Spannung wird kleiner. Damit steigt der Widerstand des MOS-Transistors (TR1) an. Sofern der MOS-Transistor (TR1) in einer Umgebung eingesetzt wird, in der die Spannung über den MOS-Transistor (TR1) eingeprägt ist, sinkt der Drain-Source-Strom und damit die im MOS-Transistor (TR1) umgesetzte elektrische Leistung.
  • Im umgekehrten Fall eines eingeprägten Drain-Source-Stromes des Transistors (TR1), würde der Widerstand des MOS-Transistor (TR1) steigen.. Durch die Proportionalität von Leistung zu Widerstand und zum Quadrat des fließenden Stromes ist die Schaltung im Verbund mit weiteren gleichartigen, parallel angeordneten Strukturen geeignet, eine Leistungsverteilung vorzunehmen.
  • Vorteilhafterweise kann die Art der Steuerung aus 16 dazu genutzt werden, um in integrierten Spannungsreglern den Strom, und damit die Leistung, innerhalb des treibenden MOS-Transistors (TR) zu verteilen. Die Regelspannung (Vctr) ist in diesem Fall der Ausgang eines Reglers, der über diese Regelspannung (Vctr) mehrere parallele Strukturen wie in 16 gleichartig ansteuert (Siehe auch 17). Die einzelnen MOS-Transistoren oder Teiltransistor (TR1, TR2, TR3) regeln sich in diesem Fall inherent selbst, ohne dass der übergeordnete Regler dies zur Vorgabe der Regelspannung (Vctr) dies berücksichtigen muss. Die Grenzen der sogenannten Safe Operating Area (SAO) können damit symmetrisiert eingehalten werden.
  • Fig. 17
  • Für alle diese Methoden der Temperaturmessung kommt stets eine Kalibrierung und eine Eichung an einer gleichenden „kalten” matchenden Struktur oder zumindest einer kalten matchenden Temperaturmessvorrichtung in Frage. Dies ist in 17 schematisch dargestellt.
  • Die Struktur der 17 ähnelt der der 15 mit dem Unterschied, dass nun die Referenzspannung (Vref) an der besagten „kühlen”, matchenden Struktur mit Index „k” erzeugt wird. Das Messsignal der kühlen Struktur ist also die Referenzspannung (Vref). Es ist natürlich sinnvoll, größere MOS-Transistoren (TR) aus kleineren Teiltransistoren (TR1, TR2, TR3) zusammenzusetzen und die Referenzspannung (Vref) mit Hilfe eines einzelnen „kalten” Teiltransistors (TRk), der mit den anderen Teiltransistoren (TR1, TR2, TR3) matched, zu gewinnen. Alternativ kann die durch den Komparator (Cmp4) in 17 gewonnene Information (Tsig) dazu verwendet werden, zu entscheiden, welcher der Teiltransistoren (TR1, TR2, TR3) die geringere Temperatur aufweist. Auf dieser Basis kann dann im Weiteren durch eine geeignete Steuerung über eine Leistungsaufteilung zwischen den Teiltransistoren (TR1, TR2, TR3) entschieden werden.
  • Vorteile der Erfindung gegenüber dem Stand der Technik
  • Die erfindungsgemäße Vorrichtung kann ohne eine zusätzliche Maske in einem typischen Standard-CMOS-Prozess gefertigt werden und verursacht somit keine Zusatzkosten. Sie ermöglicht eine ortsaufgelöste schnelle Messung des Temperaturverlaufs von MOS Leistungstransistoren und damit eine engere Führung derselben an ihrer jeweiligen Leistungsgrenze, was die Verkleinerung der IC-Fläche für diese Transistoren und/oder eine Steigerung der zulässigen Maximalleistung erlaubt.
  • Zusammenfassung der offenbarten Merkmale
  • Im Folgenden werden die Merkmale der Erfindung noch einmal zusammengefasst. Der hier beanspruchte Umfang ergibt sich aus dem auf diesen Abschnitt folgenden Abschnitt „Ansprüche”.
  • Merkmal 1
  • Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,
    • – wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und
    • – wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3), insbesondere Transistorfingern, besteht und gekennzeichnet dadurch,
    • – dass das Messsignal (Vist) mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) des MOS-Transistors (TR) mit dem Messsignal (Vref) einer korrespondierenden Temperaturmessvorrichtung (Dk) eines matchenden Transistors (TRk) oder matchenden Transistorteils oder matchenden Teiltransistoren durch Differenzbildung der beiden besagten Messsignale in einer Differenzbildungsvorrichtung, insbesondere in einem Komparator (Cmp4), verglichen wird, wobei ein Differenzsignal (Tsig) erzeugt wird, und
    • – dass das Differenzsignal (Tsig) zur Regelung des Drain- oder Source-Stromes durch diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) und/oder des Spannungsabfalls über diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) benutzt wird.
  • Merkmal 2
  • Verfahren entsprechend Merkmal 1 dadurch gekennzeichnet,
    • – dass das Differenzsignal (Tsig) eine Hysterese aufweist.
  • Merkmal 3
  • Verfahren entsprechend Merkmal 1 oder 2 dadurch gekennzeichnet,
    • – dass die Regelungskennlinie der elektrischen Verlustleistung (VDS·ID) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) in Abhängigkeit von der Temperatur seiner Gate-Elektrode (G) und/oder seines Kanals (chn) bezüglich einer steigenden Temperaturrampe gefolgt von einer fallenden Temperaturrampe eine Hysterese aufweist.
  • Merkmal 4
  • Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 3 dadurch gekennzeichnet,
    • – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) verteilt sind und
    • – dass der MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und
    • – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
  • Merkmal 5
  • Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet,
    • – dass die Temperaturmessvorrichtung (TS) eine PN-Diode (Poly_D) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
  • Merkmal 6
  • Verfahren entsprechend Merkmal 5 dadurch gekennzeichnet,
    • – dass die PN-Diode (Poly_D) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (ONO, GOX, twd) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
  • Merkmal 7
  • Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet,
    • – dass die Temperaturmessvorrichtung (TS) mindestens einen Poly-Silizium-NPN-Bipolartransistor oder mindestens einen Poly-Silizium-PNO-Bipolartransistor (Poly_T) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
  • Merkmal 8
  • Verfahren entsprechend Merkmal 7 dadurch gekennzeichnet,
    • – dass der Bipolartransistor (Poly_T) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (GOX, ONO, twd) von diesen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
  • Merkmal 9
  • Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 5 dadurch gekennzeichnet,
    • – dass die Temperaturmessvorrichtung (TS) einen halbleitenden Widerstand als temperaturempfindliches Element enthält, der bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) durch eine elektrische Isolation (twd, GOX, ONO) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) angebunden ist.
  • Merkmal 10
  • Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 9 dadurch gekennzeichnet,
    • – dass der Abstand zwischen mindestens einem Teil (PSD) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) und mindestens einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt und
    • – dass insbesondere der zugehörige Abstandsbereich mit einem elektrisch isolierenden und thermisch leitenden Dielektrikum, insbesondere SiO2 und/oder Si3N4 gefüllt ist und insbesondere alternierenden Schichten dieser beiden gefüllt ist.
  • Merkmal 11
  • Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,
    • – wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und
    • – wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3) besteht. dadurch gekennzeichnet,
    • – dass eine Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und
    • – dass ein elektrischer Parameter (insbesondere Stromdurchfluss, Spannungsabfall, Kapazität, elektrischer komplexer und/oder realer Widerstand und Leitwert) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und
    • – dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in einer thermischen Verbindung zu diesem MOS-Transistor (TR) oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt.
  • Merkmal 12
  • Verfahren entsprechend Merkmal 11 dadurch gekennzeichnet,
    • – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) verteilt sind und
    • – dass der MOS-Transistor (TR) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und
    • – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
  • Merkmal 13
  • Verfahren entsprechend einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,
    • – dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3)
    • – eine zusätzliche Poly-Silizium-Elektrode (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und
    • – dass die zusätzliche Poly-Silizium-Elektrode (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
  • Merkmal 14
  • Verfahren entsprechend Merkmal 13 dadurch gekennzeichnet,
    • – dass der differentielle oder absolute elektrische Widerstand und oder die differentielle oder absolute Leitfähigkeit der zusätzlichen Poly-Silizium-Elektrode (PSD) oder eine von einem von diesen Größen abhängige Größe durch einen Messstrom (Im) oder eine Messspannung zumindest zeitweise während des Betriebs des MOS-Transistors (TR) erfasst wird.
  • Merkmal 15
  • Verfahren entsprechend Merkmal 13 oder 14 dadurch gekennzeichnet,
    • – dass die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der zusätzlichen Poly-Silizium-Elektrode (PSD) abschirmt und
    • – dass die Ansteuerung der zusätzlichen Poly-Silizium-Elektrode (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der zusätzlichen Poly-Silizium-Elektrode (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
  • Merkmal 16
  • Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,
    • – dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigte Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) ist.
  • Merkmal 17
  • Verfahren entsprechend Merkmal 16 dadurch gekennzeichnet,
    • – dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
  • Merkmal 18
  • Verfahren entsprechend Merkmal 16 oder 17 dadurch gekennzeichnet,
    • – dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.
  • Merkmal 19
  • Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet,
    • – dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) durch einen Messstrom (Im) oder eine Messspannung als elektrischer Parameter erfasst wird.
  • Merkmal 20
  • Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet,
    • – dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der Poly-Silizium-PN-Diode (Poly_D) bzw. Poly-Silizium-PIN-Diode (Poly_D) abschirmt und
    • – dass die Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der Poly-Silizium-PN-Diode (Poly_D) (bzw. Poly-Silizium-PIN-Diode (Poly_D)) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
  • Merkmal 21
  • Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,
    • – dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigter Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) ist.
  • Merkmal 22
  • Verfahren entsprechend Merkmal 21 dadurch gekennzeichnet,
    • – dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
  • Merkmal 23
  • Verfahren entsprechend Merkmal 21 oder 22 dadurch gekennzeichnet,
    • – dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.
  • Merkmal 24
  • Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 23 dadurch gekennzeichnet,
    • – dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe des Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) durch einen Messstrom (Im) oder eine Messspannung in einem oder mehreren Arbeitspunkten des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) als elektrischer Parameter erfasst wird.
  • Merkmal 25
  • Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 24 dadurch gekennzeichnet,
    • – dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld de Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) abschirmt, und
    • – dass die Ansteuerung des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) auf der einen Seite und der Gate-Elektrode (G) des MOS-Transistors (TR) auf der anderen Seite eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
  • Merkmal 26
  • MOS-Transistor (TR) insbesondere für eine integrierte Schaltung mit
    • – einem oder mehreren, insbesondere parallel oder quadratisch zueinander angeordneten Teiltransistoren (TR1, TR2, TR3) und
    • – mindestens einer Symmetrieachse (Sym1) gekennzeichnet dadurch,
    • – dass zumindest einer der besagten Teiltransistoren (TR1) durch die Temperaturmessvorrichtung (TS) unterbrochen oder gekürzt gegenüber mindestens einem anderen Teiltransistor (TR2, TR3) ist und
    • – dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten des MOS-Transistors (S, D, G, BC, Sub, NWELL, chn, body), die im Substratmaterial(Sub)-insbesondere im Wafer-Material -, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und
    • – mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
  • Merkmal 26b
  • MOS-Transistor (TR) insbesondere für eine integrierte Schaltung nach Merkmal 26
    Dadurch gekennzeichnet,
    • – dass symmetrisch zu der Symmetrieachse (Sym1) und/oder auf dieser sich zumindest eine Temperaturmessvorrichtung (TS) befindet.
  • Merkmal 27
  • Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in einem MOS-Transistor (TR) der integrierten Schaltung oder im thermischen Wirkzusammenhang mit diesen zur Erfassung der Temperatur eines oder mehrerer MOS-Transistoren (TR) im Betrieb, insbesondere nach einem der Merkmale 26 oder 26b,
    gekennzeichnet dadurch,
    • – dass die Temperaturmessvorrichtung (TS) eine Poly-Silizium-PN-Diode (Poly_D) oder eine Poly-Silizium-PIN-Diode (Poly_D) oder ein Poly-Silizium-PNP-Transistor (Poly_T) oder ein Poly-Silizium-NPN-Transistor ist und
    • – dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten (5, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material -, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und
    • – mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
  • Merkmal 28
  • Temperaturmessvorrichtung (TS) entsprechend Merkmal 27
    dadurch gekennzeichnet,
    • – dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) bei der Fertigung der Temperaturmessvorrichtung (TS) zusammen mit dem polykristallinen Silizium einer Gate-Elektrode (G) des MOS-Transistors (TR) zu zumindest einem Zeitpunkt eine gemeinsame polykristalline Siliziumschicht bildete.
  • Merkmal 29
  • Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28
    dadurch gekennzeichnet,
    • – dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm, oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 30
  • Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28
    dadurch gekennzeichnet,
    • – dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere zu dem Substrat (Sub), weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 31
  • Temperaturmessvorrichtung (TS) entsprechend Merkmal 30
    dadurch gekennzeichnet,
    • – dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) von dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere von dem Substrat (Sub),
    • – durch ein Gate-Oxid (GOX) elektrisch isoliert ist und/oder
    • – insbesondere durch ein Dielektrikum elektrisch isoliert ist, dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 32
  • MOS-Transistor (TR), insbesondere für eine integrierte Schaltung gekennzeichnet dadurch,
    • – dass mindestens ein bipolares elektronisches Bauelement (Poly_D, Poly_T) in einem der Bauteile (TR1, TR2, TR3, G, BC, PSD, Sub, NWELL, A1, A2) des MOS-Transistors (TR), a. in unmittelbarer Nähe eines Bauteiles (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) oder b. insbesondere in der Nähe einer Gate-Elektrode (G) des MOS-Transistors (TR) oder c. insbesondere innerhalb des Materials einer der Gate-Elektroden (G) des MOS-Transistors (TR) – aus polykristallinem Silizium (PSD) thermisch mit diesem MOS-Transistor (TR) verbunden gefertigt ist, – wobei Nähe in den Fällen a) und b) einen Abstand (d) von weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm zwischen dem bipolaren elektronischen Bauelement (Poly_D, Poly_T) und einem Bauteil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) bedeutet.
  • Merkmal 33
  • MOS-Transistor (TR) entsprechend Merkmal 32 gekennzeichnet dadurch,
    • – dass der MOS-Transistor (TR) in einem CMOS-Prozess mit zwei polykristallinen Siliziumlagen gefertigt ist und
    • – dass eine Gate-Elektrode (G) des MOS-Transistors (TR) in einer ersten polykristallinen Siliziumlage gefertigt ist und
    • – dass das bipolare elektronische Bauelement (Poly_D, Poly_T) in einer zweiten polykristallinen Siliziumlage gefertigt ist.
  • Merkmal 34
  • 34. MOS-Transistor (TR) entsprechend Merkmal 33 dadurch gekennzeichnet,
    • – dass das bipolare elektronisches Bauelement (Poly_D) in einem ersten positiven Abstand (a) von der source-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und in einem positiven zweiten Abstand (c) von der drain-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und
    • – dass die Gate-Elektrode (G) des MOS-Transistors (TR) das elektrische Feld des bipolaren elektronischen Bauelements (Poly_D, Poly_T) so abschirmt, dass bei dem bestimmungsgemäßen Gebrauch des bipolaren elektronischen Bauelements (Poly_D, Poly_T) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% ändert.
  • Merkmal 35
  • 35. Bipolares elektronisches Bauelement (Poly_D, Poly_T) dadurch gekennzeichnet,
    • – dass das bipolare elektronisches Bauelement (Poly_D) in einem CMOS-Prozess in polykristallinem Silizium gefertigt ist und
    • – dass es zumindest einen n-dotierten Bereich (n_poly_a, n_poly_b) aufweist und
    • – dass es zumindest einen p-dotierten Bereich (p_poly_a, p_poly_b) aufweist und
    • – dass ein Stromfluss bei Anlegen einer Spannung von dem p-dotierten Bereich (p_ploy_a, p_poly_b) in den n-dotierten Bereich (n_poly_a, n_poly_b) möglich ist und
    • – dass das Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
  • Merkmal 36
  • Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend Merkmal 35 dadurch gekennzeichnet,
    • – dass es zumindest einen schwach oder undotierten Bereich (i_poly_a, i_poly_b) aufweist, wobei schwach dotiert bedeutet, dass die Dotierung in diesem Bereich schwächer als in dem n-dotierten Bereich (n_poly_a, n_poly_b) oder dem p-dotierten Bereich (p_poly_a, p_poly_b) ist.
  • Merkmal 37
  • Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 36, dadurch gekennzeichnet,
    • – dass ein schwach oder undotierter Bereich (i_poly_a, i_poly_b) zwischen mindestens einem n-dotierten Bereich (n_poly_a, n_poly_b) und mindestens einem p-dotierten Bereich (p_poly_a, p_poly_b) angeordnet ist, wobei die Dotierung des n-dotierten Bereichs (n_poly_a, n_poly_b) oder des p-dotierten Bereichs (p_poly_a, p_poly_b) höher ist als die des schwach oder undotierter Bereichs (i_poly_a, i_poly_b).
  • Merkmal 38
  • Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 37
    dadurch gekennzeichnet,
    • – dass es sich um eine Poly-Silizium-PN-Diode (Poly_D) handelt.
  • Merkmal 39
  • Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 38
    dadurch gekennzeichnet,
    • – dass es sich um eine Poly-Silizium-PIN-Diode (Poly_D) handelt.
  • Merkmal 40
  • Bipolares elektronisches Bauelement (Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 39
    dadurch gekennzeichnet,
    • – dass es sich um einen Poly-Silizium-NPN-Transistor (einen NPN-Transistor) oder
    • – dass es sich um einen Poly-Silizium-PNP-Transistor (einen PNP-Transistor) (Poly_T) handelt.
  • Merkmal 41
  • Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 38
    dadurch gekennzeichnet,
    • – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium angeschlossen ist.
  • Merkmal 42
  • Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 41
    dadurch gekennzeichnet,
    • – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren elektronischen Bauelement auf der Basis polykristallinen Siliziums verbunden ist.
  • Merkmal 43
  • Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 42
    dadurch gekennzeichnet,
    • – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren bipolaren elektronischen Bauelement (Poly_Db) entsprechend einem oder mehreren der Merkmale 35 bis 42 elektrisch verbunden ist.
  • Merkmal 44
  • Bipolares elektronisches Bauelement (Poly_D, Poly_T, D1, D2, D3) entsprechend einem oder mehreren der Merkmale 35 bis 43
    dadurch gekennzeichnet,
    • – dass es über ein thermisches Fenster (twd) thermisch mit dem Substrat (Sub) eines MOS-Transistors (TR) oder einem in einem solchen Substrat (Sub) gefertigten Teil eines solchen MOS-Transistors (TR) (S, D, G, BC, NWELL, chn, body) verbunden ist und
    • – dass das thermische Fenster (twd) – durch ein Gate-Oxid (GOX) elektrisch isolierend gebildet wird und/oder – durch ein Dielektrikum gebildet wird, dass das elektrisch isolierend ist und dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 45
  • Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 44
    dadurch gekennzeichnet,
    • – dass das bipolare elektronische Bauelement (Poly_Da) oberhalb der Gate-Elektrode (G) eines MOS-Transistors (TR) gefertigt ist, wenn das Substrat (Sub) unten angeordnet wird oder ist.
  • Merkmal 46
  • Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess,
    dadurch gekennzeichnet,
    • – Dass der Schaltkreis aus zumindest zwei elektronischen Bauelementen besteht, von denen mindestens eines ein Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 45 ist und
    • – dass diese beiden elektronischen Bauelemente durch mindestens eine elektrische Leitung aus – insbesondere mittels Titansilizid – elektrisch leitend slizidiertem Silizium elektrisch verbunden sind.
  • Merkmal 47
  • Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend Merkmal 46 dadurch gekennzeichnet,
    • – dass der Schaltkreis aus einer gemeinsamen polykristallinen Siliziumschicht gefertigt ist.
  • Merkmal 48
  • Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 47
    dadurch gekennzeichnet,
    • – dass das zweite elektronische Bauteil ein elektrischer Widerstand ist, der in dem CMOS-Prozess in polykristallinem Silizium gefertigt ist und
    • – dass es einen n-dotierten oder p-dotierten Bereich (n_poly_a, n_poly_b) aufweist
    • – dass dieses zweite elektronische Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
  • Merkmal 49
  • Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 48
    dadurch gekennzeichnet,
    • – dass das zweite elektronische Bauteil ein bipolares Bauelement entsprechend einem oder mehreren der Merkmale 35 bis 45 ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102008023216 A1 [0012, 0021]
    • DE 4322548 A1 [0020]
  • Zitierte Nicht-Patentliteratur
    • Schrift ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference an Microelectronic Test Structures, March 22–25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) [0009]
    • Schrift ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference an Microelectronic Test Structures, March 22–25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) [0011]

Claims (5)

  1. Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in einem Transistor (TR) der integrierten Schaltung oder im thermischen Wirkzusammenhang mit diesen zur Erfassung der Temperatur eines oder mehrerer Transistoren (TR) im Betrieb gekennzeichnet dadurch, • dass die Temperaturmessvorrichtung (TS) eine Poly-Silizium-PN-Diode (Poly_D) oder eine Poly-Silizium-PIN-Diode (Poly_D) oder ein Poly-Silizium-PNP-Transistor (Poly_T) oder ein Poly-Silizium-NPN-Transistor ist und • dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des Transistors (TR), die im Substratmaterial(Sub)-insbesondere im Wafer-Material -, aus dem der Transistor (TR) gefertigt ist, selbst oder davon isoliert ausgebildet sind, abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und • mit diesem Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses Transistors (TR) thermisch leitend verbunden ist.
  2. Temperaturmessvorrichtung (TS) nach Anspruch 1 dadurch gekennzeichnet, • dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) bei der Fertigung der Temperaturmessvorrichtung (TS) zusammen mit dem polykristallinen Silizium einer Gate-Elektrode (G) des Transistors (TR) zu zumindest einem Zeitpunkt eine gemeinsame polykristalline Siliziumschicht bildete.
  3. Temperaturmessvorrichtung (TS) nach Anspruch 1 oder 2 dadurch gekennzeichnet, • dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des Transistors (TR) weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm, oder weniger als 20 nm oder weniger als 10 nm beträgt.
  4. Temperaturmessvorrichtung (TS) nach Anspruch 1 oder 2 dadurch gekennzeichnet, • dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des Transistors (TR) gefertigt sind, insbesondere zu dem Substrat (Sub), weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  5. Temperaturmessvorrichtung (TS) nach Anspruch 4 dadurch gekennzeichnet, • dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) von dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des Transistors (TR) gefertigt sind, insbesondere von dem Substrat (Sub), • durch ein Gate-Oxid (GOX) elektrisch isoliert ist und/oder • insbesondere durch ein Dielektrikum elektrisch isoliert ist, dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
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Citations (3)

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DE4322548A1 (de) 1993-07-07 1995-01-12 Basf Ag Verfahren zur Entsorgung von festen Rückständen der Toluylen-diisocyanat-Herstellung
DE102007015295A1 (de) * 2007-03-29 2008-10-02 Infineon Technologies Ag Temperatursensorstruktur für ein Halbleiterbauelement
DE102008023216A1 (de) 2008-05-19 2009-12-03 Friedrich-Alexander-Universität Erlangen-Nürnberg Verfahren zur Betriebstemperaturmessung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens

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Non-Patent Citations (1)

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