DE102013220880A1 - Elektrisch isolierende thermische Schnittstellenstruktur auf Diskontinuität einer Verkapselungsstruktur - Google Patents

Elektrisch isolierende thermische Schnittstellenstruktur auf Diskontinuität einer Verkapselungsstruktur Download PDF

Info

Publication number
DE102013220880A1
DE102013220880A1 DE201310220880 DE102013220880A DE102013220880A1 DE 102013220880 A1 DE102013220880 A1 DE 102013220880A1 DE 201310220880 DE201310220880 DE 201310220880 DE 102013220880 A DE102013220880 A DE 102013220880A DE 102013220880 A1 DE102013220880 A1 DE 102013220880A1
Authority
DE
Germany
Prior art keywords
discontinuity
thermal interface
encapsulation
interface structure
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201310220880
Other languages
English (en)
Other versions
DE102013220880B4 (de
Inventor
Edward Fürgut
Manfred Mengel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102013220880.4A priority Critical patent/DE102013220880B4/de
Priority to US14/501,070 priority patent/US9437513B2/en
Priority to CN201410542356.8A priority patent/CN104576551B/zh
Publication of DE102013220880A1 publication Critical patent/DE102013220880A1/de
Application granted granted Critical
Publication of DE102013220880B4 publication Critical patent/DE102013220880B4/de
Priority to US15/256,640 priority patent/US11049790B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/177—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/17738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/17747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Verfahren zum Herstellen eines elektronischen Halbleitergehäuses (400), wobei bei dem Verfahren ein elektronischer Chip (100) mit einem Träger (102) gekoppelt wird, der elektronische Chip (100) mittels einer Verkapselungsstruktur (200), die eine Diskontinuität (300) hat, zumindest teilweise verkapselt und der Träger (102) teilweise verkapselt wird, und zumindest ein Teil der Diskontinuität (300) und ein daran angeschlossenes Volumen, das an einen freiliegenden Oberflächenabschnitt des Trägers (102) angrenzt, mit einer elektrisch isolierenden thermischen Schnittstellenstruktur (402) bedeckt wird, die zumindest einen Teil des Trägers (102) gegenüber einer Umgebung elektrisch entkoppelt.

Description

  • Hintergrund
  • Gebiet
  • Die Erfindung betrifft ein elektronisches Halbleitergehäuse, eine elektronische Anordnung und ein Verfahren zum Herstellen eines elektronischen Halbleitergehäuses.
  • Beschreibung des Stands der Technik
  • Beim Häusen eines elektronischen Chips mittels einer Verkapselungsstruktur wird der auf dem elektrischen Träger montierte elektronische Chip mit einer Verkapselungsmasse vergossen und dabei ein Oberflächenbereich des elektrischen Trägers freigehalten. Auf einem Teil der Verkapselungsstruktur und dem Oberflächenbereich des elektrischen Trägers kann dann eine thermische Schnittstellenstruktur (TIM, thermal interface material) angebracht werden, die den elektrischen Träger gegenüber der Umgebung elektrisch entkoppelt und mit der Umgebung thermisch koppelt. Benutzerseitig kann an einem solchen elektronischen Halbleitergehäuse dann ein Wärmeabführelement, zum Beispiel in Form eines Kühlkörpers, angebracht werden, um während des Betriebs des elektronischen Halbleitergehäuses mit dem elektronischen Chip (zum Beispiel ein Leistungshalbleiter-Chip) anfallende Abwärme aus dem elektronischen Halbleitergehäuse an die Peripherie abführen zu können.
  • Bei einem unerwünschten Delaminieren des thermischen Schnittstellenmaterials von der Verkapselungsstruktur können sich störende Kriechströme zwischen einer Umgebung des elektronischen Halbleitergehäuses und dem mit einem elektronischen Chip gekoppelten elektrischen Träger ausbilden, welche die Durchschlagfestigkeit des elektronischen Halbleitergehäuses beeinträchtigen.
  • Zusammenfassung
  • Es könnte ein Bedürfnis bestehen, elektronische Chips mit hoher elektrischer Durchschlagfestigkeit zu häusen.
  • Gemäß einem exemplarischen Ausführungsbeispiel ist ein Verfahren zum Herstellen eines elektronischen Halbleitergehäuses geschaffen, wobei bei dem Verfahren ein elektronischer Chip mit einem Träger gekoppelt wird, der elektronische Chip mittels einer Verkapselungsstruktur, die eine Diskontinuität hat, zumindest teilweise verkapselt und der Träger teilweise verkapselt wird, zumindest ein Teil der Diskontinuität und ein daran angeschlossenes Volumen, das an einen freiliegenden Oberflächenabschnitt des Trägers angrenzt, mit einer elektrisch isolierenden thermischen Schnittstellenstruktur bedeckt wird, die zumindest einen Teil des Trägers gegenüber einer Umgebung elektrisch entkoppelt.
  • Gemäß einem anderen exemplarischen Ausführungsbeispiel wird ein elektronisches Halbleitergehäuse geschaffen, das einen elektronischen Chip, einen Träger, der mit dem elektronischen Chip gekoppelt ist, eine Verkapselungsstruktur, die den elektronischen Chip zumindest teilweise verkapselt und den Träger teilweise verkapselt, wobei die Verkapselungsstruktur eine Diskontinuität hat, und eine elektrisch isolierende thermische Schnittstellenstruktur aufweist, die zumindest einen Teil der Diskontinuität und ein daran angeschlossenes Volumen bedeckt, das an den Träger angrenzt, wobei die thermische Schnittstellenstruktur zumindest einen Teil des Trägers gegenüber einer Umgebung elektrisch entkoppelt.
  • Gemäß noch einem anderen exemplarischen Ausführungsbeispiel ist eine elektronische Anordnung bereitgestellt, die einen elektronischen Chip, einen Träger, der mit dem elektronischen Chip gekoppelt ist, eine Verkapselungsstruktur, die den elektronischen Chip zumindest teilweise verkapselt und den Träger teilweise verkapselt, wobei die Verkapselungsstruktur eine Diskontinuität hat, eine elektrisch isolierende thermische Schnittstellenstruktur, die zumindest einen Teil der Diskontinuität und ein daran angeschlossenes Volumen bedeckt, das an den Träger angrenzt, um zumindest einen Teil des Trägers gegenüber einer Umgebung elektrisch zu entkoppeln, und ein Wärmeabführelement aufweist, das zum Bereitstellen einer thermischen Kopplung mit dem Träger von extern an die thermische Schnittstellenstruktur angeschlossen ist.
  • Ein exemplarisches Ausführungsbeispiel hat den Vorteil, dass durch das Bedecken (insbesondere Füllen) einer Diskontinuität an der Verkapselungsstruktur mit Material der thermischen Schnittstellenstruktur die Weglänge („creeping distance“) signifikant vergrößert wird, die ein elektrischer Kriechstrom zurückzulegen hat, um von einem Äußeren des elektronischen Halbleitergehäuses zu dem von der thermischen Schnittstellenstruktur eigentlich bedeckten Träger mit dem daran montierten elektronischen Chip zu gelangen. Anders ausgedrückt wird die Länge des Strompfads erhöht, die ein Kriechstrom zu überwinden hat, um zwischen einer Umgebung des elektronischen Halbleitergehäuses und dem Inneren des elektronischen Halbleitergehäuses zu propagieren. Dies führt zu einer Erhöhung der Durchschlagfestigkeit und zu einer Verbesserung der elektronischen Performance des elektronischen Halbleitergehäuses. Simultan bewirkt das Ausbilden der Diskontinuität und das Bedecken derselben mit dem thermischen Schnittstellenmaterial aufgrund der vergrößerten Kontaktfläche eine verbesserte Haftung der thermischen Schnittstellenstruktur an der Verkapselungsstruktur, womit die Anfälligkeit des elektronischen Halbleitergehäuses gegen Kriechströme weiter reduziert wird. Die beschriebenen Maßnahmen machen das elektronische Halbleitergehäuse und insbesondere dessen Häusung tauglich für den Einsatz auch mit besonders hohen elektrischen Spannungen, was insbesondere im Bereich von Halbleiterbauteilen mit Power-Chips äußerst vorteilhaft ist. Gemäß dem beschriebenen Ausführungsbeispiel kann ein robustes Halbleitergehäuse bereitgestellt werden, das auch unter Stress bzw. bei starker mechanischer bzw. elektrischer Beanspruchung eine zuverlässige elektrische Isolation bietet. Die zuverlässige und ablösegeschützte Befestigung der thermischen Schnittstellenstruktur an der Verkapselungsstruktur erhöht somit die Betriebssicherheit des elektronischen Halbleitergehäuses.
  • Beschreibung von weiteren Ausführungsbeispielen
  • Im Weiteren werden zusätzliche exemplarische Ausführungsbeispiele des elektronischen Halbleitergehäuses, der elektronischen Anordnung und des Verfahrens zum Herstellen eines elektronischen Halbleitergehäuses beschrieben.
  • Eine Grundidee von exemplarischen Ausführungsbeispielen kann darin gesehen werden, dass ein Anbringen einer Randvertiefung im Außenbereich zwischen Package-Heatsink/Chipträger und Bauteilumhüllmasse (Verkapselungsstruktur) erfolgt, welche Randvertiefung zur Auffüllung mit einer thermisch leitfähigen und elektrisch isolierenden Masse in Form der thermischen Schnittstellenstruktur genutzt wird, um die elektrische Isolation eines Zwei-Materialkomponenten-Systems zu verbessern. Durch Anbringen einer Vertiefung oder sonstigen Diskontinuität im und/oder am Umhüllmaterial bzw. in und/oder an der Verkapselungsstruktur des elektronischen Chips rund um das Bauteil Heatsink bzw. den elektrischen Träger oder Chipträger (zum Beispiel ein Kupfer-Leadframe) kann die Haftfestigkeit verbessert und die von einem Kriechstrom zu durchlaufende Wegstrecke (anschaulich um die ausgefüllte oder bedeckte Diskontinuität herum) verlängert werden. Dadurch kann vorteilhaft eine zuverlässige Haftung des Materials der thermischen Schnittstellenstruktur an der Verkapselungsstruktur durch eine Vergrößerung der Kontaktfläche und eine mechanische Verkrallung zwischen der Verkapselungsstruktur und der bedeckten bzw. gefüllten Diskontinuität erreicht werden. Zudem kann eine bessere elektrische Isolationsfestigkeit an den kritischen Randbereichen des Bauteils erzielt werden. Darüber hinaus ist durch diese Maßnahme eine erhöhte Zuverlässigkeit des Bauteils erreichbar.
  • Gemäß einem exemplarischen Ausführungsbeispiel wird unter dem Begriff „Diskontinuität“ insbesondere jede gezielt ausgebildete und lokal begrenzte strukturelle Modifizierung (insbesondere jede geometrische Unstetigkeit) gegenüber einer stetigen (insbesondere ebenen) Flächenumgebung an der Außenfläche einer Verkapselungsstruktur verstanden, an der sich eine thermische Schnittstellenstruktur mechanisch verankern kann, um dort eine zuverlässige elektrische Isolierung zu bewirken. Insbesondere kann mit dem Ausbilden einer solchen Diskontinuität eine lokale Oberflächenvergrößerung bewirkt werden, insbesondere unter Verlängerung eines Kriechstrompfads und/oder unter Vergrößerung einer Befestigungsfläche zwischen der thermischen Schnittstellenstruktur und der Verkapselungsstruktur. Beispiele für solche Diskontinuitäten sind Aussparungen, Überstände, Kavitäten, Einkerbungen, Ritzungen, Aufrauhungen, Stufen, etc.
  • Gemäß einem exemplarischen Ausführungsbeispiel wird unter dem Begriff „Koppeln“ insbesondere das Ausbilden einer mechanischen Verbindung verstanden.
  • Gemäß einem exemplarischen Ausführungsbeispiel wird unter dem Begriff „elektrisches Koppeln“ insbesondere das Ausbilden einer elektrisch leitfähigen Verbindung verstanden, insbesondere mittels Bondens. Hierfür geeignete Kopplungsverfahren sind Wirebonden, Sintern mit elektrisch leitfähigen Material (zum Beispiel Silberpaste) und/oder Löten.
  • Gemäß einem exemplarischen Ausführungsbeispiel wird unter dem Begriff „Verkapseln“ insbesondere ein Umhüllen oder Enkapsulieren mit Material einer Verkapselungsstruktur verstanden. Entsprechend kann eine solche Verkapselungsstruktur auch als Umhüll- oder Enkapsulierungsstruktur bezeichnet werden.
  • Gemäß einem exemplarischen Ausführungsbeispiel wird eine Kombination aus einem Material einer Verkapselungsstruktur und einem vorzugsweise anderen Material einer thermischen Schnittstellenstruktur eingesetzt. Das Material der Verkapselungsstruktur kann zum Beispiel mechanisch härter als das dann mechanisch weichere Material der thermischen Schnittstellenstruktur sein und kann somit eine mechanische Stabilisierungsfunktion des umhüllten elektronischen Chips sowie der umhüllten elektronischen Zuleitungen erfüllen. Dagegen kann das Material der thermischen Schnittstellenstruktur als funktionelle Masse mit seinen weicheren Eigenschaften sich anschaulich an ein Wärmeabführelement anschmiegen und damit, insbesondere in Kombination mit seiner eigenen vorzugsweise guten thermischen Leitfähigkeit, eine gute thermische Ankopplung bewirken. Das Material der Verkapselungsstruktur kann zum Beispiel wesentlich kostengünstiger herstellbar (zum Beispiel Kunststoffmaterial) als das häufiger aufwändiger herzustellende Material der thermischen Schnittstellenstruktur sein (das zum Beispiel Aluminiumnitrid oder Bornitrid aufweisen kann, die aufwändig und teuer in der Herstellung sind). Somit können die Eigenschaften des Materials der Verkapselungsstruktur und des Materials der thermischen Schnittstellenstruktur zumindest teilweise komplementär sein. Gemäß einem exemplarischen Ausführungsbeispiel wird eine gezielte Kombination dieser beiden Materialien eingesetzt, um voneinander unabhängig ein hohes Maß an Designfreiheit zum Erfüllen der beschriebenen jeweiligen Funktionen des Materials der Verkapselungsstruktur und des Materials der thermischen Schnittstellenstruktur zu haben. Ein solcher Ansatz unterscheidet sich von herkömmlichen Fullpack-Modulen, wo nur ein Umhüllmaterial bereitgestellt wird und somit Kompromisse zwischen den unterschiedlichen Anforderungen eingegangen werden müssen.
  • Gemäß einem exemplarischen Ausführungsbeispiel ist der Träger als elektrischer Träger ausgebildet. Ein solcher elektrischer Träger kann insbesondere zumindest teilweise aus einem elektrisch leitfähigen Material gebildet sein. Alternativ kann der Träger aber auch elektrisch isolierend ausgebildet sein.
  • Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur zum Bereitstellen einer thermischen Kopplung zwischen dem elektrischen Träger und einem Wärmeabführelement ausgebildet ist, das an die thermische Schnittstellenstruktur anschließbar ist. Ein solches Wärmeabführelement kann als Kühlkörper ausgebildet sein, der effizient Wärme von dem elektronischen Chip an die Umgebung abführt.
  • Gemäß einem Ausführungsbeispiel kann das Verfahren ein Ausbilden der Diskontinuität bzw. Vertiefung während des Verkapselns aufweisen. Anders ausgedrückt können das Ausbilden der Verkapselungsstruktur zum zumindest teilweisen Verkapseln von elektronischem Chip bzw. elektrischem Träger und das Einformen der Diskontinuität in die Verkapselungsstruktur simultan erfolgen. Dadurch ist eine besonders schnelle Prozessführung ermöglicht.
  • Gemäß einem Ausführungsbeispiel kann die Diskontinuität mittels eines zu der Diskontinuität invers geformten Überstands an einem Verkapselungswerkzeug (bzw. in einer Kavität eines solchen Verkapselungswerkzeugs) ausgebildet werden, wodurch ein Fließen von Verkapselungsmaterial in die Diskontinuität verunmöglicht wird. Nach dem Aushärten des im fließfähigen Zustand in das Verkapselungswerkzeug eingebrachten Verkapselungsmaterials kann das elektronische Halbleitergehäuse bzw. eine Vorform desselben aus dem Verkapselungswerkzeug entnommen werden und bereits zu diesem Zeitpunkt – dank des Überstands in dem Verkapselungswerkzeug – bereits die gewünschte Diskontinuität aufweisen. Bei einer solchen gemoldeten Variante kann zum Beispiel eine Dimension von 200 × 200µm (Breite × Tiefe) der Gräben mit 20° Mold-Schrägen realisiert werden.
  • Gemäß einem alternativen Ausführungsbeispiel kann das Verfahren ein Ausbilden der Diskontinuität erst nach dem Verkapseln aufweisen. Dies hat den Vorteil, dass durch die selektive Auswählbarkeit eines materialabhebenden Verfahrens zum Formen der Diskontinuität Letztere mit hoher Präzision und auch in sehr kleiner Dimensionen hergestellt werden kann, falls dies gewünscht wird oder erforderlich ist.
  • Gemäß einem Ausführungsbeispiel kann die Diskontinuität mittels Entfernens von Material der Verkapselungsstruktur nach dem Aushärten von Material der Verkapselungsstruktur ausgebildet werden. Dies hat den weiteren Vorteil, dass durch das Entfernen von Oberflächenmaterial der Verkapselungsstruktur erst nach deren Herstellung in einem Verkapselungswerkzeug eine Oberflächenschicht der Verkapselungsstruktur mit häufig ungünstigen Hafteigenschaften durch das Ausbilden der Diskontinuität zwangsläufig entfernt wird und somit eine bessere Haftung der thermischen Schnittstellenstruktur an Material im Inneren der Verkapselungsstruktur mit häufig besseren Hafteigenschaften ermöglicht wird.
  • Gemäß einem Ausführungsbeispiel kann die Diskontinuität mittels zumindest einem aus der Gruppe ausgebildet werden, die besteht aus einem Laserbehandeln, einem Schleifen, einem Kratzen, einem Plasmabehandeln und einem Ätzen. Die Laserbehandlung kann insbesondere durch ein Laser grooving erfolgen und zum Beispiel zu einer Dimension von 200µm × 100µm (Breite × Tiefe) führen. Als Laserbehandlung ist auch ein Laser roughening möglich, mit dem zum Beispiel eine Dimension von 200µm × 30µm oder 200µm × 10µm (Breite × Tiefe) der Diskontinuität eingestellt werden kann. Somit kann das Materialabtragen zum Ausbilden der Diskontinuität durch ein chemisches Verfahren (zum Beispiel Nassätzen oder Plasmaätzen) und/oder durch ein physikalisches Verfahren (zum Beispiel Materialabtrag durch mechanische Behandlung oder durch Behandlung mit einer energiereichen Strahlung) erfolgen.
  • Gemäß einem Ausführungsbeispiel kann eine Oberfläche der Verkapselungsstruktur außerhalb der Diskontinuität eine wachsartige Oberflächenschicht haben, wobei das Verfahren ein Entfernen von Material der Verkapselungsstruktur bis zu einer solchen Tiefe aufweist, dass die wachsartige Oberflächenschicht lokal an der Stelle der Diskontinuität entfernt wird, so dass die Diskontinuität zumindest abschnittsweise durch eine raue oder körnige Wand der Mold-Struktur begrenzt wird, die insbesondere durch Füllpartikel der Mold-Struktur ausgebildet ist. Dies hat den weiteren Vorteil, dass durch das Entfernen von Oberflächenmaterial der Mold-Struktur erst nach deren Herstellung mittels Umhüllens eine bei diesem Prozess entstehende wachsartige Oberflächenschicht durch das Ausbilden der Diskontinuität zwangsläufig entfernt wird und somit eine bessere Haftung einer raueren, festeren Schicht im Inneren der Verkapselungsstruktur mit der thermischen Schnittstellen-Struktur ermöglicht wird. Es hat sich gezeigt, dass bereits durch Entfernen von zum Beispiel 10 µm an der Oberfläche der Verkapselungsstruktur eine deutlich verbesserte Haftung der thermischen Schnittstellenstruktur an der Verkapselungsstruktur erreicht werden kann.
  • Gemäß einem Ausführungsbeispiel kann die Diskontinuität mittels Abtragens von Material der Verkapselungsstruktur ausgebildet werden, währenddessen der elektrische Träger als ein Abtragstopp fungiert. Zum Beispiel mittels selektiven Ätzens unter Verwendung einer Ätzmaske kann das Material der Verkapselungsstruktur mittels Ätzens entfernt werden, wohingegen dieser Ätzvorgang das Material des elektrischen Trägers unbeeinflusst lässt. Ähnliches kann mit einer Laserbehandlung erreicht werden. Dadurch ist ohne Zusatzaufwand ein sehr genauer Abtragstopp und dadurch die Tiefe der auszubildenden Diskontinuität definierbar.
  • Gemäß einem Ausführungsbeispiel kann die Diskontinuität als eine ringförmige Diskontinuität ausgebildet werden. Insbesondere kann die ringförmige Diskontinuität den freiliegenden Oberflächenabschnitt des elektrischen Trägers umfänglich umgebend ausgebildet werden. Entsprechend kann die Diskontinuität eine ringförmige Diskontinuität sein, die einen Oberflächenabschnitt des elektrischen Trägers umfänglich umgibt und sich in die Verkapselungsstruktur hinein erstreckt. Mit einer ringförmigen, d.h. in sich geschlossenen, Diskontinuität kann allumfänglich ein Eindringen von unerwünschten Kriechströmen in das Innere des elektronischen Halbleitergehäuses zuverlässig unterbunden werden.
  • Alternativ kann sich die Diskontinuität auch nur um einen Teilbereich des elektrischen Trägers herum erstrecken, d.h. nicht ringförmig geschlossen, sondern als offene Struktur ausgebildet sein. Eine solche Konfiguration, die besonders schnell und einfach herstellbar ist, ist dann ausreichend, wenn aufgrund der Geometrie bei dem elektronischen Halbleitergehäuse, insbesondere infolge einer entsprechenden Relativanordnung zwischen elektrischem Träger und elektronischem Chip, nur bestimmte Bereiche für das Eindringen von Kriechströmen anfällig sind und entsprechend geschützt werden sollen.
  • Es ist auch möglich, dass die Diskontinuität (bzw. die dazu komplementär ausgebildete thermische Schnittstellenstruktur) aus mehreren zusammenhängenden oder nicht zusammenhängenden Teilstrukturen ausgebildet ist. Zum Beispiel können mehrere konzentrische Ringe vorgesehen werden, welche sowohl die elektrische Durchschlagsfestigkeit als auch die Haftungseigenschaften weiter verbessern.
  • Gemäß einem Ausführungsbeispiel kann der Teil der thermischen Schnittstellenstruktur, der das angeschlossene Volumen ausfüllt, eine durchgehende Planarstruktur (zum Beispiel eine ebene Schicht) mit einer ersten planaren Oberfläche in direktem Kontakt zu dem elektrischen Träger und mit einer gegenüberliegenden zweiten planaren Oberfläche aufweisen, die freiliegt, um in direkten Kontakt mit dem Wärmeabführelement gebracht werden zu können. Somit kann die thermische Schnittstellenstruktur als flächiges Sheet-Bauteil (einlagig oder mehrlagig) mit einstückig angeformtem Überstand ausgebildet sein.
  • Gemäß einem Ausführungsbeispiel kann ein Bedeck- bzw. Füllverfahren aus einer Gruppe ausgewählt werden, die besteht aus einem Drucken der thermischen Schnittstellenstruktur in die Diskontinuität und auf das angeschlossene Volumen, einem Dispergieren von Material in die Diskontinuität und auf das angeschlossene Volumen zum Ausbilden der thermischen Schnittstellenstruktur, einem Laminimieren der thermischen Schnittstellenstruktur in die Diskontinuität und auf das angeschlossene Volumen, einem Formpressen der thermischen Schnittstellenstruktur in die Diskontinuität und auf das angeschlossene Volumen, und einem Eintauchen von zumindest einem Teil einer externen Oberfläche des verkapselten elektronischen Chips und des verkapselten elektrischen Trägers in einen zumindest teilweise flüssigen Precursor zum Ausbilden der thermischen Schnittstellenstruktur. Somit steht für das Ausbilden der thermischen Schnittstellenstruktur und deren zuverlässig anhaftende Anbringung an der Verkapselungsstruktur und dem elektrischen Träger eine breite Palette von hierfür geeigneten Verfahren bereit.
  • Gemäß einem Ausführungsbeispiel kann das Verfahren ein Anschließen (insbesondere ein mechanisches Verbinden) des Wärmeabführelements an die thermische Schnittstellenstruktur aufweisen. Ein solches Anschließen des Wärmeabführelements an die thermische Schnittstellenstruktur kann benutzerseitig erfolgen, so dass ein Benutzer ein geeignetes Wärmeabführelement frei auswählen kann, um dieses flexibel mit einem bestimmten elektronischen Halbleitergehäuse einsetzen zu können. Alternativ kann aber auch schon fabrikseitig das Anschließen des Wärmeabführelements an die thermische Schnittstellenstruktur erfolgen.
  • Gemäß einem Ausführungsbeispiel kann der elektrische Träger einen Leadframe aufweisen. Dieser Leadframe kann zum Beispiel aus Kupfermaterial ausgebildet werden. Der Leadframe kann teilweise in der Verkapselungsstruktur eingebettet sein und kann sich zu einem anderen Teil aus der Verkapselungsstruktur heraus erstrecken, um an ein elektrisches Partnergerät angeschlossen zu werden. Statt eines Leadframes kann als elektrischer Träger jeder beliebige andere Träger als Montagebasis für den elektronischen Chip verwendet werden, zum Beispiel auch ein Keramiksubstrat oder eine gestanzte Metallplatte.
  • Gemäß einem Ausführungsbeispiel kann der elektronische Chip ein Halbleiterchip sein, in dem mindestens ein integriertes Schaltkreiselement enthalten ist. Beispiele für solche integrierten Schaltkreiselemente sind Transistoren (zum Beispiel Feldeffekttransistoren, Bipolartransistoren), Dioden, Sensoren, Aktuatoren oder MEMS-Bauelemente. Der elektronische Chip kann als Power-Chip, d.h. für Anwendungen in der Leistungselektronik, ausgebildet sein.
  • Es ist auch möglich, mehrere elektronische Chips in dem elektronischen Halbleitergehäuse vorzusehen. Der elektronische Chip kann auf dem elektrischen Träger vorzugsweise elektrisch leitfähig (und vorzugsweise zusätzlich thermisch leitfähig) montiert sein (zum Beispiel mittels Lötens, Sinterns und/oder Klebens).
  • Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur innerhalb der Diskontinuität in direktem Kontakt mit dem elektrischen Träger sein. Dadurch ist eine besonders gute thermische Kopplung zwischen dem elektronischen Chip, dem elektrischen Träger und der thermischen Schnittstellenstruktur ermöglicht, was für die Wärmeabfuhr beim Betrieb des elektronischen Chips vorteilhaft ist. Simultan ist dadurch eine gute elektrische Entkopplung zwischen dem elektronischen Chip und dem elektrischen Träger einerseits und einer Peripherie des elektronischen Halbleitergehäuses andererseits durch die thermische Schnittstellenstruktur ermöglicht, was eine einwandfreie elektronische Funktionsfähigkeit des elektronischen Halbleitergehäuses sicherstellt. Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur also vorzugsweise ein thermisch leitfähiges und elektrisch isolierendes Material aufweisen.
  • Gemäß einem alternativen Ausführungsbeispiel kann die thermische Schnittstellenstruktur innerhalb der Diskontinuität von dem elektrischen Träger mittels Material der Verkapselungsstruktur beanstandet sein. Dann ist die von einem Kriechstrom zu durchlaufende Strompfadlänge bis zu einem leitfähigen Abschnitt innerhalb des elektronischen Halbleitergehäuses besonders lang und der Schutz gegen unerwünschtes Durchschlagen besonders stark ausgeprägt.
  • Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur eine Dicke in einem Bereich zwischen ungefähr 20 µm und ungefähr 500 µm, insbesondere in einem Bereich zwischen ungefähr 100 µm und ungefähr 200 µm, haben. Mit diesem Dicken ist es möglich, einerseits eine zuverlässige elektrische Isolation und andererseits auch eine hohe thermische Kopplung zu vermitteln.
  • Gemäß einem Ausführungsbeispiel kann die Diskontinuität Seitenwände haben, von denen zumindest eine gegenüber einer vertikalen Erstreckung in die Verkapselungsstruktur hinein um einen Winkel in einem Bereich zwischen ungefähr 5° und ungefähr 35°, insbesondere in einem Bereich zwischen ungefähr 10° und ungefähr 30°, geneigt sein kann. Mit einer solchen geneigten Konfiguration können die Hafteigenschaften der thermischen Schnittstellenstruktur an dem Verkapselungsmaterial im Wege einer Materialverkrallung besonders wirksam ausgestaltet werden.
  • Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur eine Festkörpermatrix (zum Beispiel aus Harz) mit darin eingebetteten Füllpartikeln aufweisen. Zum Beispiel kann die thermische Schnittstellenstruktur aus einer Mischung eines Harzes und Füllstoffen gebildet werden. Das Harz kann zum Beispiel silikonbasiert, epoxybasiert und/oder thermoplastbasiert sein. Die Füllstoffe können zum Beispiel Siliziumoxid, Aluminiumoxid, Aluminiumnitrid, Bornitrid, Siliziumkarbid, Siliziumnitrid und/oder Diamant aufweisen.
  • Gemäß einem anderen Ausführungsbeispiel kann die thermische Schnittstellenstruktur ein viskoses formloses Material aufweisen. Die thermische Schnittstellenstruktur kann bei dem elektronischen Halbleitergehäuse alternativ also auch als Paste, zum Beispiel als formloses Silikon oder Wachs, ausgebildet sein.
  • Die thermische Schnittstellenstruktur kann bei dem elektronischen Halbleitergehäuse aber auch als feste Schicht, zum Beispiel als ausgehärtetes Polymer, vorgesehen sein. Zum Beispiel kann die thermische Schnittstellenstruktur aus einem Sheet ausgestanzt sein.
  • Gemäß einem Ausführungsbeispiel kann das Wärmeabführelement eine Verbindungsplatte und Wärmeabführfinnen aufweisen, die sich von der Anschlussplatte aus erstrecken. Das Wärmeabführelement ist vorzugsweise aus einem thermisch besonders gut leitfähigen Material ausgebildet, zum Beispiel Aluminium oder Kupfer. Die Verbindungsplatte kann als Koppelfläche zu der thermischen Schnittstellenstruktur dienen, wohingegen die Wärmeabführfinnen eine große effektive Oberfläche bewirken können, die zu einem wirksamen thermischen Ausgleich mit der Umgebung (zum Beispiel einem umgebenden oder sogar strömenden Fluid, etwa Luft) führt. Dadurch kann beim Betrieb des elektronischen Chips dissipierte Wärme von dem elektronischen Halbleitergehäuse wirksam abgeführt werden.
  • Gemäß einem Ausführungsbeispiel kann die Verkapselungsstruktur eine Mehrzahl von Diskontinuitäten haben, die von der elektrisch isolierenden thermischen Schnittstellenstruktur zumindest teilweise ausgefüllt sind. Durch das Vorsehen mehrerer Diskontinuitäten können die Eigenschaften hinsichtlich des Kriechstromverhaltens und der Haftung weiter verbessert werden.
  • Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur mehrlagig ausgebildet sein. Dadurch können die thermischen Leitungseigenschaften und die elektrischen Isolationseigenschaften speziell an die Bedürfnisse des Einzelfalls angepasst werden.
  • Gemäß einem Ausführungsbeispiel kann die thermische Schnittstellenstruktur eine höhere thermische Leitfähigkeit haben als die Verkapselungsstruktur, insbesondere eine thermische Leitfähigkeit von mehr als ungefähr 1 W/mK haben. Zum Beispiel kann bei Verwendung von Mold-Material für die Verkapselungsstruktur eine thermische Leitfähigkeit der Verkapselungsstruktur von ungefähr 1 W/mK bereitgestellt sein.
  • Gemäß einem Ausführungsbeispiel ist es möglich, das elektronische Halbleitergehäuse als Modul auszugestalten, in dem eine Mehrzahl von elektronischen Chips miteinander kombiniert sind. Dies führt zu einer effizienten und sicheren elektrischen Betriebsweise, einem effizienten Wärmeabtransport und einer gleichzeitig geringen Baugröße. Mit dem Verkapselungskonzept gemäß einem exemplarischen Ausführungsbeispiel ist es somit möglich, komplexe elektronische Funktionen auf Systemebene zu integrieren. Zum Beispiel können die elektronischen Chips als Leistungshalbleiterchips ausgebildet sein. Beispiele für integrierte Schaltkreiselemente, die in solchen elektronischen Chips integriert sein können, sind Transistoren (insbesondere Feldeffekttransistoren oder Bipolartransistoren, weiter insbesondere Bipolartransistoren mit isolierter Gate Elektrode (IGBT)), Dioden (insbesondere Freilaufdioden), etc. Solche und andere integrierte Schaltkreiselemente können zum Beispiel zu Halbbrücken, Vollbrücken, Sixpack-Powermodulen, etc. kombiniert und verschaltet werden. Mögliche Anwendungen solcher Halbleitergehäuse bzw. Module sind die Leistungselektronik, Hybridfahrzeuge und andere Automotive-Anwendungen, Steuerelektronik für Weißware, etc. Da gemäß exemplarischen Ausführungsbeispielen eine besonders effiziente Energieumwandlung auf engem Raum gefördert wird, sind Anwendungen auch in energiereichen Technologien (zum Beispiel Elektromobilität, Weißware) möglich.
  • Die elektronischen Chips können insbesondere Halbleiterchips sein, d.h. integrierte Schaltkreiselemente aufweisen, die auf und/oder in einem Halbleitersubstrat ausgebildet sind. Als mögliche Halbleitersubstrate eignen sich zum Beispiel Gruppe IV-Halbleiter wie Silizium oder Germanium oder Gruppe III-V Halbleiter wie Galliumarsenid. Es sind beliebige Substrate einsetzbar (zum Beispiel auch Siliziumkarbid), die auch nicht notwendigerweise aus Halbleitermaterialien gebildet sein müssen.
  • Kurze Beschreibung der Figuren
  • Ausführungsbeispiele sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • 1 bis 4 unterschiedliche Querschnitte von jeweiligen Strukturen, die während der Durchführung eines Verfahrens zum Herstellen eines elektronischen Halbleitergehäuses gemäß einem exemplarischen Ausführungsbeispiel erhalten werden, wobei das erhaltene elektronische Halbleitergehäuse in 4 gezeigt ist.
  • 5 eine elektronische Anordnung gemäß einem exemplarischen Ausführungsbeispiel, die durch Anbringen eines Wärmeabführelements an einem gemäß 4 hergestellten elektronischen Halbleitergehäuse ausgebildet wird.
  • 6 bis 9 unterschiedliche Querschnitte von jeweiligen Strukturen, die während der Durchführung eines Verfahrens zum Herstellen eines elektronischen Halbleitergehäuses gemäß einem anderen exemplarischen Ausführungsbeispiel erhalten werden, wobei das erhaltene elektronische Halbleitergehäuse in 9 gezeigt ist.
  • 10 ein zu 9 alternativ ausgebildetes elektronisches Halbleitergehäuse gemäß einem exemplarischen Ausführungsbeispiel.
  • 11 eine elektronische Anordnung gemäß einem anderen exemplarischen Ausführungsbeispiel mit doppelseitiger Kühlung, die durch beidseitiges Anbringen eines jeweiligen Wärmeabführelements an zwei an gegenüberliegenden Hauptflächen eines Halbleitergehäuses ausgebildeten thermischen Schnittstellenstrukturen ausgebildet ist.
  • Ausführliche Beschreibung von Ausführungsbeispielen
  • Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
  • Bevor bezugnehmend auf die Figuren exemplarische Ausführungsbeispiele beschrieben werden, sollen noch einige allgemeine Überlegungen zu exemplarischen Ausführungsbeispielen erläutert werden:
    Die Haftung der thermischen Schnittstellenstruktur an dem mittels der Mold-Struktur gehäusten Bauteil ist materialbedingt häufig problematisch, da sich herstellungsbedingt (insbesondere aufgrund des Einsatzes eines Spritzgussverfahrens) eine wachsartige Oberfläche auf der Verkapselungsstruktur ausbilden kann. Durch die geschwächte Grenzfläche ist die Zuverlässigkeit der Isolation über die Produktlebensdauer des elektronischen Halbleitergehäuses hinweg limitiert. Die Gefahr von Delaminationen kann die Durchschlagsfestigkeit des Bauteils beeinträchtigen, da Ströme von außerhalb des elektronischen Halbleitergehäuses durch die dann teils delaminierte thermische Schnittstellenstruktur bis zu dem elektrischen Träger bzw. dem elektronischen Chip gelangen können und dort zu einer Schädigung oder Zerstörung des Bauteils führen können.
  • Bei herkömmlichen thermischen Schnittstellenstrukturen wird die Durchschlagsfestigkeit dadurch abgesichert, dass eine vergrößerte Kontaktfläche eingesetzt wird. Diese Lösung ist wegen der fehlenden Handhabbarkeit auf Gehäuseebene nicht praktikabel. Eine weitere Option ist es, die Isolation durch ein einziges Material der Umhüllmasse zu gewährleisten. Nachteilig hierbei ist die begrenzte thermische Leistungsfähigkeit bzw. Wärmeleitfähigkeit der moldbaren Umhüllmasse.
  • Um diese Nachteile zu überwinden, wird gemäß einem exemplarischen Ausführungsbeispiel eine Diskontinuität (insbesondere in Form einer Aussparung, zum Beispiel in Form einer lokal begrenzten Oberflächenvertiefung bzw. Nut) in der Verkapselungsstruktur gebildet und durch eine einstückige thermische Schnittstellenstruktur die Diskontinuität und eine freiliegende Trägeroberfläche schützend gegen elektrischen Stromfluss überdeckt. Dies verlängert und verkompliziert den Kriechstrompfad und erhöht dadurch die elektrische Durchschlagsfestigkeit (zum Beispiel bis zu einer Spannung von 5 kV und mehr), wobei gleichzeitig auch ein wirksamer Schutz gegen unerwünschte Delaminierung dadurch erreicht wird, dass sich die effektive Kontaktfläche zwischen Verkapselungsstruktur und thermischer Schnittstellenstruktur und dadurch die gegenseitig wirkende Haftkraft durch die gefüllte Vertiefung erhöht.
  • 1 bis 4 zeigen unterschiedliche Querschnitte von jeweiligen Strukturen, die während der Durchführung eines Verfahrens zum Herstellen eines elektronischen Halbleitergehäuses 400 gemäß einem exemplarischen Ausführungsbeispiel erhalten werden, wobei das erhaltene elektronische Halbleitergehäuse 400 gemäß einem exemplarischen Ausführungsbeispiel in 4 gezeigt ist. Im Weiteren wird somit ein Verfahren zum Herstellen des elektronischen Halbleitergehäuses 400 beschrieben.
  • Um die in 1 gezeigte Struktur zu erhalten, wird ein elektronischer Chip 100, der hier in Form eines Halbleiter-Power-Chips mit einem gemäß 1 bis 5 vertikalen Stromfluss ausgebildet ist, zunächst mittels einer zum Beispiel elektrisch leitfähigen Kontaktstruktur 110, zum Beispiel eine Lot-, Sinter- und/oder Kleberschicht, auf einem elektrischen Träger 102 in Form eines Leadframes aus Kupfer montiert. In 1 ist ferner gezeigt, dass mittels Drahtbondens der elektronische Chip 100 mit dem elektrischen Träger 102 zusätzlich mittels eines Bonddrahts 112 elektrisch gekoppelt ist.
  • Die so erhaltene Anordnung wird dann in eine Kavität 108 eines Verkapselungswerkzeugs 106 eingeführt, um diese anschließend einem Spritzgussverfahren zu unterziehen. Das Verkapselungswerkzeug 106 hat im Inneren der Kavität 108 einen ringförmig umlaufenden Überstand 104.
  • Um die in 2 gezeigte Struktur zu erhalten, wird mittels Injizierens einer fließfähigen Vergussmasse (zum Beispiel auf Kunststoffbasis) in die Kavität 108 des Verkapselungswerkzeugs 106 der elektronische Chip 100 vollständig und der elektrische Träger 102 teilweise mit einer Verkapselungsstruktur 200 vergossen, die aufgrund des Vorhandenseins des Überstands 104 mit einer in 3 gezeigten Diskontinuität 300 hergestellt wird. In dem beschriebenen Ausführungsbeispiel wird die Diskontinuität 300 in Form eines Grabens also durch eine entsprechende Geometrie des Verkapselungswerkzeugs 106 hergestellt. Die in 3 nur im Querschnitt gezeigte ringförmige Diskontinuität 300 in der erzeugten Verkapselungsstruktur 200 wird, wie wiederum in 2 zu erkennen ist, mittels des zu der Diskontinuität 300 invers geformten Überstands 104 an dem Verkapselungswerkzeug 106 ausgebildet, wodurch ein Fließen von Verkapselungsmaterial in die Diskontinuität 300 während des Verkapselns verunmöglicht wird. Die zunächst noch fließfähige Vergussmasse wird dann ausgehärtet, um die vollständige Verkapselung des elektronischen Chips 100 und die teilweise Verkapselung des elektrischen Trägers 102 zu vollenden. Somit erfolgt bei dem beschriebenen Ausführungsbeispiel ein Ausbilden der Diskontinuität 300 während des Prozesses des Verkapselns, so dass hierfür kein separater Prozess erforderlich ist.
  • Um die in 3 gezeigte Struktur zu erhalten, wird nach dem Aushärten der Verkapselungsstruktur 200 das Verkapselungswerkzeug 106 entfernt. Die, wenngleich dies in den Querschnittsansichten von 2 und 3 nicht zu erkennen ist, in diesem Fall ringförmige Diskontinuität 300 wird einen freiliegenden Oberflächenabschnitt 302 des elektrischen Trägers 102 umfänglich umgebend ausgebildet. 3 ist zu entnehmen, dass der Oberflächenbereich 302 des elektrischen Trägers 102 nach dem Entnehmen aus dem Verkapselungswerkzeug 106 gegenüber der Umgebung frei liegt.
  • Einem Detail 350 in 3 ist zu entnehmen, dass die Diskontinuität 300 schräge Seitenwände hat, die gegenüber einer vertikalen Erstreckung in die Verkapselungsstruktur 200 hinein um einen Winkel α von zum Beispiel 20° geneigt sind. Dadurch können die Haftungseigenschaften einer im Weiteren auszubildenden thermischen Schnittstellenstruktur 402 an der Verkapselungsstruktur 200 gefördert werden.
  • Um das in 4 gezeigte elektronische Halbleitergehäuse 400 zu erhalten, werden die Diskontinuität 300 und ein daran angeschlossenes Volumen, das an den freiliegenden Oberflächenabschnitt 302 des elektrischen Trägers 102 angrenzt, mit einer elektrisch isolierenden und thermisch gut leitfähigen thermischen Schnittstellenstruktur 402 (thermal interface material, TIM) ausgefüllt, die zum Bereitstellen einer thermischen Kopplung zwischen dem elektrischen Träger 102 und einem in 5 gezeigten Wärmeabführelement 500 ausgebildet ist. Letzteres ist an die thermische Schnittstellenstruktur 402 benutzerseitig anschließbar. Abgesehen von der thermischen Kopplung zwischen dem Halbleitergehäuseinneren und dem Halbleitergehäuseäußeren bewerkstelligt die thermische Schnittstellenstruktur 402 simultan, dass der elektrische Träger 102 und der darauf montierte elektronische Chip 100 gegenüber dem Halbleitergehäuseäußeren elektrisch entkoppelt und mechanisch geschützt sind. Durch verschiedene Prozesse (Drucken, Dispergieren, Laminieren, Eintauchen, etc.) kann die in dem gezeigten Ausführungsbeispiel ca. 100 µm bis 200 µm dicke thermische Schnittstellenstruktur 402 oder TIM-Schicht so angebracht werden, dass sie den Graben in Form der ringförmigen Diskontinuität 300 füllt. Die thermische Schnittstellenstruktur 402 hat also eine in 4 veranschaulichte Gesamtdicke D von hier ca. 100 µm bis 200 µm. Die thermische Schnittstellenstruktur 402 kann eine Festkörperschicht aus Harz mit eingebetteten Füllpartikeln aufweisen oder kann alternativ aus einem formlosen Material (zum Beispiel einer Paste) gebildet sein.
  • 4 zeigt auch schematisch einen Kriechstrompfad 410, d.h. einen Strompfad, den ein unerwünschter Kriechstrom zurücklegen muss, um zum Beispiel im Falle einer Undichtigkeit zwischen dem Material der Verkapselungsstruktur 200 und der thermischen Schnittstellenstruktur 402 in das Innere des elektronischen Halbleitergehäuses 400 unerwünscht einzudringen. In diesem Falle kann der Kriechstrom 410 (oder auch eindringende Feuchtigkeit) zu einem elektrischen Durchschlag führen und somit die elektronischen Komponenten im Inneren des elektronischen Halbleitergehäuses 400, insbesondere den elektronischen Chip 100, schädigen. Der Form und der Länge des Kriechstrompfads 410 ist zu entnehmen, dass durch das Ausbilden der Diskontinuität 300 in der Verkapselungsstruktur 200 und das Ausfüllen derselben mit Material der thermischen Schnittstellenstruktur 402 die effektive Länge des Kriechstrompfads 410 vor dem Auslösen unerwünschter Effekte im Inneren des elektronischen Halbleitergehäuses 400 gemäß dem beschriebenen Ausführungsbeispiel erhöht wird, so dass selbst im unwahrscheinlichen Fall des Delaminierens der thermischen Schnittstellenstruktur 402 von der Verkapselungsstruktur 200 bzw. dem Oberflächenabschnitt 302 des elektrischen Trägers 102 die elektrische Durchschlagfestigkeit erhöht ist. Gleichzeitig ist durch das Füllen der Diskontinuität 300 mit Material der thermischen Schnittstellenstruktur 402 aber auch die herkömmlich kritische Haftung der thermischen Schnittstellenstruktur 402 an der Verkapselungsstruktur 200 verbessert, indem einerseits die Kontaktfläche zwischen diesen beiden Komponenten erhöht und andererseits eine zusätzlich die Haftung verstärkende mechanische Verkrallung bewirkt wird.
  • Um die in 5 gezeigte elektronische Anordnung 502 zu erhalten, wird ein Wärmeabführelement 500 (heat sink) thermisch und mechanisch direkt an die thermische Schnittstellenstruktur 402 angeschlossen. 5 zeigt also die elektronische Anordnung 502 gemäß einem exemplarischen Ausführungsbeispiel, die durch Anbringen des Wärmeabführelements 500 an einem gemäß 4 hergestellten elektronischen Halbleitergehäuse 400 ausgebildet wird. Das Verbinden mit dem Wärmeabführelement 500 als Kühlkörper kann kundenseitig erfolgen. Gemäß 5 ist das Wärmeabführelement 500 als einstoffige und zum Beispiel aus Kupfer ausgebildete Verbindungsplatte 504 ausgestaltet, von der aus sich eine Vielzahl von beabstandeten Wärmeabführfinnen 506 erstrecken. Die Verbindungsplatte 504 dient als Koppelfläche zu der thermischen Schnittstellenstruktur 402. Die Wärmeabführfinnen 506 haben eine große effektive Oberfläche, die zu einem wirksamen thermischen Ausgleich mit der Umgebung führt.
  • 6 bis 9 zeigen unterschiedliche Querschnitte von jeweiligen Strukturen, die während der Durchführung eines anderen Verfahrens zum Herstellen eines elektronischen Halbleitergehäuses 400 gemäß einem exemplarischen Ausführungsbeispiel erhalten werden, wobei das erhaltene elektronische Halbleitergehäuse 400 in 9 gezeigt ist. Das bezugnehmend auf 6 bis 9 beschriebene alternative Herstellungsverfahren unterscheidet sich von dem zuvor beschriebenen dadurch, dass ein Ausbilden der Diskontinuität 300 erst nach Abschluss des Verkapselns des elektronischen Chips 100 und des elektrischen Trägers 102 mit der Vergussmasse der Verkapselungsstruktur 200 beginnt.
  • Um die in 6 gezeigte Struktur zu erhalten, erfolgt eine Verfahrensführung wie bezugnehmend auf 1 bis 3 beschrieben mit dem Unterschied, dass das Verkapselungswerkzeug 106 in diesem Fall von den Überständen 104 frei ist.
  • Stattdessen wird, wie in 6 und 7 zu erkennen ist, die Diskontinuität 300 nun mittels Entfernens von zuvor gegossenem Material der Verkapselungsstruktur 200 nach dem Aushärten des Materials der Verkapselungsstruktur 200 ausgebildet. Hierfür wird, wie in 6 schematisch mit Pfeilen 600 angedeutet ist, unter Einsatz eines Lasers (oder alternativ chemisch, zum Beispiel mittels Ätzens, oder mechanisch, zum Beispiel mittels Schleifens) Material der Verkapselungsstruktur 200 mittels „Laser grooving“ bzw. „Laser roughening“ entfernt. Gemäß dem gezeigten Ausführungsbeispiel erfolgt die Graben-Herstellung also durch einen Laser. Die ringförmige Diskontinuität 300 wird somit mittels Abtragens von Material der Verkapselungsstruktur 200 ausgebildet, wobei während des Abtragens des Materials der elektrische Träger 102 als ein Abtragstopp fungiert (siehe 7). Der elektrische Träger 102, der zum Beispiel aus Kupfer gebildet ist, widersteht dabei dem Laserangriff ohne nennenswerten Materialabtrag, so dass die Tiefe der gebildeten Diskontinuität 300 in der gezeigten Ausführungsform besonders präzise definiert werden kann. Fungiert der elektrische Träger 102 als ein Abtragstopp, so grenzt – anders als gemäß 3 – die Diskontinuität 300 anschließend direkt an den elektrischen Träger 102 an. Auch die thermische Schnittstellenstruktur 402 liegt nach deren Ausbilden dann direkt am elektrischen Träger 102 an.
  • Als zusätzlicher Vorteil dieser Ausführungsform kann die durch den Materialabtrag bewerkstelligte Aufrauhung des Materials der Verkapselungsstruktur 200 zum Erzielen einer verbesserten Haftung angesehen werden, wie im Weiteren bezugnehmend auf ein in 7 gezeigte Details 750 beschrieben wird. Eine Oberfläche der Verkapselungsstruktur 200 außerhalb der Diskontinuität 300 hat – bedingt durch das Herstellungsverfahren des Spritzgießens – eine wachsartige Oberflächenschicht 700, an der die thermische Schnittstellenstruktur 402 nur mäßig anhaftet. Um die Hafteigenschaften der Verkapselungsstruktur 200 lokal zu verbessern, weist das Verfahren ein Entfernen von Material der Verkapselungsstruktur 200 bis zu einer solchen Tiefe d (von zum Beispiel mindestens 10 µm) auf, dass die wachsartige Oberflächenschicht 700 lokal an der Stelle der Diskontinuität 300 entfernt wird. Die Diskontinuität 300 wird dann auch durch eine körnige oder raue Wand 702 der Verkapselungsstruktur 200 begrenzt, die durch Füllpartikel 704 (als Precursor-Komponente zum Ausbilden der Verkapselungsstruktur 200) ausgebildet ist.
  • Nach dem Bilden der Diskontinuität 300 mittels Materialabtragens unter Freilegung der körnigen Materials im Bereich der Füllpartikel 704 mit guten Hafteigenschaften kann dann die thermische Schnittstellenstruktur 402 aufgebracht werden, wie oben bezugnehmend auf 4 beschrieben, um das elektronische Halbleitergehäuse 400 gemäß dem beschriebenen Ausführungsbeispiel zu erhalten.
  • 8 zeigt schematisch eine Draufsicht des elektronischen Halbleitergehäuses 400. In 8 ist das ringförmig geschlossene Umlaufen von in diesem Fall zwei Diskontinuitäten 300 zu erkennen, die dann mit der thermischen Schnittstellenstruktur 402 auszufüllen ist.
  • Eine erste ringförmige Diskontinuität 300 läuft angrenzend an einen äußeren Umfang der Verkapselungsstruktur 200 um. Zusätzlich ist in 8 eine zweite ringförmige Diskontinuität 300 gezeigt, die angrenzend an einen äußeren Umfang des elektronischen Chips 100 umläuft.
  • Bei der in 8 gezeigten Ausführungsform ist nicht unbedingt ein ringförmiges Schließen insbesondere der äußeren Diskontinuität 300 und folglich des Überstands der thermischen Schnittstellenstruktur 402 vonnöten. In einem gemäß 8 oberen Bereich ist ein Abstand zwischen dem elektronischen Chip 100 und der Diskontinuität 300 besonders klein, so dass an dieser Stelle ein Durchschlagen eines Stroms besonders kritisch ist. Dagegen ist in einem gemäß 8 unteren Bereich ein Abstand zwischen dem elektronischen Chip 100 und der Diskontinuität 300 größer, so dass dort ein Durchschlagen eines Stroms weniger kritisch ist. Daher ist es möglich, in diesem unteren Bereich die Diskontinuität 300 und deren Füllung optional wegzulassen und beides auf die kritischen Bereiche zu beschränken.
  • 9 zeigt eine Querschnittsansicht des fertig hergestellten elektronischen Halbleitergehäuses 400 mit aufgebrachter thermischer Schnittstellenstruktur 402. Zur noch besseren mechanischen Verbindung der einzelnen Komponenten des elektronischen Halbleitergehäuses 400 miteinander mit einem in 9 gezeigten Wärmeabführelement 500 kann ein Befestigungselement 900, im gezeigten Ausführungsbeispiel eine Schraube, eingesetzt werden.
  • 10 zeigt ein zu 9 alternativ ausgebildetes elektronisches Halbleitergehäuse 400 gemäß einem exemplarischen Ausführungsbeispiel, bei dem das Befestigungselement 900 als federartige Klemme ausgebildet ist, die mittels einer Befestigungsschraube an dem Wärmeabführelement 500 befestigt ist.
  • Anstelle des Verbindens zwischen dem Halbleitergehäuse 400 und dem Wärmeabführelement 500 mittels eines Befestigungselements 900 (siehe 9 und 10) ist es auch möglich, das Wärmeabführelement 500 als Kühlkörper auf der thermischen Schnittstellenstruktur 402 mittels eines Mold-Verfahrens auszubilden.
  • 11 zeigt eine elektronische Anordnung 502 gemäß einem anderen exemplarischen Ausführungsbeispiel mit doppelseitiger Kühlung, die durch beidseitiges Anbringen eines jeweiligen Wärmeabführelements 500 an zwei an gegenüberliegenden Hauptflächen eines Halbleitergehäuses 400 ausgebildeten thermischen Schnittstellenstrukturen 402 ausgebildet ist. Die thermischen Schnittstellenstrukturen 402 sind hier also in Form von zwei unzusammenhängenden Abschnitten ausgebildet.
  • Bei dem in 11 gezeigten Ausführungsbeispiel wird der elektronische Chip 100 an seinen zwei gegenüberliegenden Hauptoberflächen flächig mit einem jeweiligen elektrischen Träger 102 mittels Bondens elektrisch und mechanisch verbunden. Gemäß 11 sind die beiden elektrischen Träger 102, die den elektronischen Chip 100 sandwichen, als zwei Leadframes ausgebildet. Wie in 11 gezeigt, wird der elektronische Chip 100 und werden die elektrischen Träger 102 in diesem Fall mittels Moldens unter Ausbildung einer Verkapselungsstruktur 200 verkapselt. Dabei wird ein erster Abschnitt eines der elektrischen Träger 102 mit der Verkapselungsstruktur 200 bedeckt, wohingegen ein zweiter Abschnitt dieses elektrischen Trägers 102 gegenüber der Verkapselungsstruktur 200 zum Anschluss an eine elektronische Peripherie (nicht gezeigt) hinaus steht. Der andere elektrische Träger 102 ist mit dem zuvor beschriebenen elektrischen Träger 102 im Inneren der Verkapselungsstruktur 200 gekoppelt.
  • Wie in 11 gezeigt ist, sind in diesem Fall Diskontinuitäten 104 als Stufen ausgebildet. Auch diese Stufen bewirken eine Vergrößerung der effektiven Befestigungsfläche zwischen der Verkapselungsstruktur 200 und in diesen Fall zwei getrennten thermischen Schnittstellenstrukturen 402, was einerseits die mechanischen Befestigungseigenschaften und andererseits die Zuverlässigkeit der elektrischen Isolation verbessert.
  • Da thermische Schnittstellenstrukturen 402 an beiden gegenüberliegenden Hauptflächen (aufweisend die Stufen) der Verkapselungsstruktur 200 und an freiliegenden Oberflächenabschnitten eines jeweiligen elektrischen Trägers 102 vorgesehen sind, kann auch an jeder der Schnittstellenstrukturen 402 ein jeweiliges Wärmeabführelement 500 angebracht werden. Dadurch ist eine doppelseitige Kühlung erreicht. Das Wärmeabführelement 500 kann zum Beispiel aus Aluminium, Kupfer oder einer gut wärmeleitfähigen Keramik ausgebildet werden.
  • Zum Beispiel kann ein Kühlfluid (wie zum Beispiel Wasser oder Luft) an den Wärmeabführelementen 500 entlang strömen bzw. entlang geleitet werden, womit ein thermischer Austausch gefördert wird und somit eine sehr effiziente Wärmeabfuhr erfolgen kann. Natürlich sind auch andere Konfigurationen der Wärmeabführelemente 500 möglich.
  • Ergänzend ist darauf hinzuweisen, dass „aufweisend“ keine anderen Elemente oder Schritte ausschließt und „eine“ oder „ein“ keine Vielzahl ausschließt. Ferner sei darauf hingewiesen, dass Merkmale oder Schritte, die mit Verweis auf eines der obigen Ausführungsbeispiele beschrieben worden sind, auch in Kombination mit anderen Merkmalen oder Schritten anderer oben beschriebener Ausführungsbeispiele verwendet werden können. Bezugszeichen in den Ansprüchen sind nicht als Einschränkung anzusehen.

Claims (26)

  1. Verfahren zum Herstellen eines elektronischen Halbleitergehäuses (400), wobei das Verfahren aufweist: • Koppeln eines elektronischen Chips (100) mit einem Träger (102); • zumindest teilweises Verkapseln des elektronischen Chips (100) und teilweises Verkapseln des Trägers (102) mittels einer Verkapselungsstruktur (200), die eine Diskontinuität (300) hat; • Bedecken von zumindest einem Teil der Diskontinuität (300) und eines daran angeschlossenen Volumens, das an einen freiliegenden Oberflächenabschnitt (302) des Trägers (102) angrenzt, mit einer elektrisch isolierenden thermischen Schnittstellenstruktur (402), die zumindest einen Teil des Trägers (102) gegenüber einer Umgebung elektrisch entkoppelt.
  2. Verfahren gemäß Anspruch 1, wobei die thermische Schnittstellenstruktur (402) zum Bereitstellen einer thermischen Kopplung zwischen dem Träger (102) und einem Wärmeabführelement (500) ausgebildet ist, das an die thermische Schnittstellenstruktur (402) anschließbar ist.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das Verfahren ein Ausbilden der Diskontinuität (300) während des Verkapselns aufweist.
  4. Verfahren gemäß Anspruch 3, wobei die Diskontinuität (300) mittels eines zu der Diskontinuität (300) invers geformten Überstands (104) an einem Verkapselungswerkzeug (106) ausgebildet wird, wodurch ein Fließen von Verkapselungsmaterial in die Diskontinuität (300) verunmöglicht wird.
  5. Verfahren gemäß Anspruch 1, wobei das Verfahren ein Ausbilden der Diskontinuität (300) nach dem Verkapseln aufweist.
  6. Verfahren gemäß Anspruch 5, wobei die Diskontinuität (300) mittels Entfernens von Material der Verkapselungsstruktur (200) nach einem Aushärten von Material der Verkapselungsstruktur (200) ausgebildet wird.
  7. Verfahren gemäß Anspruch 5 oder 6, wobei die Diskontinuität (300) mittels zumindest einem aus der Gruppe ausgebildet wird, die besteht aus einem Laserbehandeln, einem Schleifen, einem Kratzen, einem Plasmabehandeln und einem Ätzen.
  8. Verfahren gemäß einem der Ansprüche 5 bis 7, wobei die Verkapselungsstruktur (200) außerhalb der Diskontinuität (300) eine wachsartige Oberflächenschicht (700) hat, wobei das Verfahren ein Entfernen von Material der Verkapselungsstruktur (200) zum Ausbilden der Diskontinuität (300) bis zu einer solchen Tiefe aufweist, dass die wachsartige Oberflächenschicht (700) an der Stelle der Diskontinuität (300) lokal entfernt wird, so dass die Diskontinuität (300) zumindest abschnittsweise durch eine raue Wand (702) der Verkapselungsstruktur (200) begrenzt wird, die durch Füllpartikel (704) unterhalb der wachsartigen Oberflächenschicht (700) ausgebildet ist.
  9. Verfahren gemäß einem der Ansprüche 5 bis 8, wobei die Diskontinuität (300) mittels Abtragens von Material der Verkapselungsstruktur (200) ausgebildet wird, wobei der Träger (102) während des Abtragens als ein Abtragstopp eingesetzt wird.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei die Diskontinuität (300) als eine ringförmig geschlossene Diskontinuität ausgebildet wird.
  11. Verfahren gemäß Anspruch 10, wobei die ringförmig geschlossene Diskontinuität (300) den freiliegenden Oberflächenabschnitt (302) des Trägers (102) vollumfänglich umgebend ausgebildet wird.
  12. Verfahren gemäß einem der Ansprüche 1 bis 11, wobei der Träger (102) ein elektrischer Träger ist, der mit dem elektronischen Chip (100) elektrisch gekoppelt ist.
  13. Verfahren gemäß einem der Ansprüche 1 bis 12, wobei die Diskontinuität (300) aus einer Gruppe ausgewählt ist, die besteht aus einer Aussparung, einem Überstand, einer Kavität, einer Einkerbung, einer Ritzung, einer Aufrauhung, und einer Stufe.
  14. Verfahren gemäß einem der Ansprüche 1 bis 13, wobei das Bedecken aus einer Gruppe ausgewählt wird, die besteht aus einem Drucken der thermischen Schnittstellenstruktur (402) auf die Diskontinuität (300) und auf das angeschlossene Volumen, einem Dispergieren von Material auf die Diskontinuität (300) und auf das angeschlossene Volumen zum Ausbilden der thermischen Schnittstellenstruktur (402), einem Laminieren der thermischen Schnittstellenstruktur (402) auf die Diskontinuität (300) und auf das angeschlossene Volumen, einem Formpressen der thermischen Schnittstellenstruktur (402) auf die Diskontinuität (300) und auf das angeschlossene Volumen, und einem Eintauchen von zumindest einem Teil einer externen Oberfläche des verkapselten elektronischen Chips (100) und des verkapselten Trägers (102) in einen zumindest teilweise flüssigen Precursor zum Ausbilden der thermischen Schnittstellenstruktur (402).
  15. Verfahren gemäß einem der Ansprüche 1 bis 14, wobei das Verfahren ein Anschließen eines Wärmeabführelements (500) an die thermische Schnittstellenstruktur (402) aufweist.
  16. Elektronisches Halbleitergehäuse (400), aufweisend: • einen elektronischen Chip (100); • einen Träger (102), der mit dem elektronischen Chip (100) gekoppelt ist; • eine Verkapselungsstruktur (200), die den elektronischen Chip (100) zumindest teilweise verkapselt und den Träger (102) teilweise verkapselt, wobei die Verkapselungsstruktur (200) eine Diskontinuität (300) hat; und • eine elektrisch isolierende thermische Schnittstellenstruktur (402), die zumindest einen Teil der Diskontinuität (300) und ein daran angeschlossenes Volumen bedeckt, das an den Träger (102) angrenzt, wobei die thermische Schnittstellenstruktur (402) zumindest einen Teil des Trägers (102) gegenüber einer Umgebung elektrisch entkoppelt.
  17. Elektronisches Halbleitergehäuse (400) gemäß Anspruch 16, wobei die Diskontinuität (300) eine ringförmige Diskontinuität ist, die einen Oberflächenabschnitt des Trägers (102) umfänglich umgibt und sich in die Verkapselungsstruktur (200) hinein erstreckt oder über die Verkapselungsstruktur (200) hervorsteht.
  18. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 oder 17, wobei die thermische Schnittstellenstruktur (402) innerhalb der Diskontinuität (300) in direktem Kontakt mit dem Träger (102) ist.
  19. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 18, wobei die thermische Schnittstellenstruktur (402) eine Dicke (D) in einem Bereich zwischen 20 µm und 500 µm, insbesondere in einem Bereich zwischen 100 µm und 200 µm, hat.
  20. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 19, wobei die Diskontinuität (300) Seitenwände hat, die gegenüber einer vertikalen Erstreckung in die Verkapselungsstruktur (200) hinein um einen Winkel (α) in einem Bereich zwischen 5° und 35°, insbesondere in einem Bereich zwischen 10° und 30°, geneigt sind.
  21. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 20, wobei die thermische Schnittstellenstruktur (402) eine Festkörperschicht aus einer Matrix, insbesondere aus Harz, mit darin eingebetteten Füllpartikeln aufweist.
  22. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 20, wobei die thermische Schnittstellenstruktur (402) ein viskoses formloses Material aufweist.
  23. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 22, wobei die Verkapselungsstruktur (200) eine Mehrzahl von Diskontinuitäten (300) hat, die von der elektrisch isolierenden thermischen Schnittstellenstruktur (402) zumindest teilweise bedeckt sind.
  24. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 23, wobei die thermische Schnittstellenstruktur (402) mehrlagig ausgebildet ist und/oder als mehrere unzusammenhängende Abschnitte ausgebildet ist.
  25. Elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 24, wobei die thermische Schnittstellenstruktur (402) eine höhere thermische Leitfähigkeit hat als die Verkapselungsstruktur (200), insbesondere eine thermische Leitfähigkeit von mehr als 1 W/mK hat.
  26. Elektronische Anordnung (502), aufweisend: • ein elektronisches Halbleitergehäuse (400) gemäß einem der Ansprüche 16 bis 25; und • ein Wärmeabführelement (500), das zum Bereitstellen einer thermischen Kopplung mit dem Träger (102) von extern an die thermische Schnittstellenstruktur (402) angeschlossen ist.
DE102013220880.4A 2013-10-15 2013-10-15 Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend Active DE102013220880B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102013220880.4A DE102013220880B4 (de) 2013-10-15 2013-10-15 Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
US14/501,070 US9437513B2 (en) 2013-10-15 2014-09-30 Electrically insulating thermal interface on the discontinuity of an encapsulation structure
CN201410542356.8A CN104576551B (zh) 2013-10-15 2014-10-14 在封装结构的间断上的电绝缘的热接口结构
US15/256,640 US11049790B2 (en) 2013-10-15 2016-09-05 Electrically insulating thermal interface on the discontinuity of an encapsulation structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102013220880.4A DE102013220880B4 (de) 2013-10-15 2013-10-15 Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend

Publications (2)

Publication Number Publication Date
DE102013220880A1 true DE102013220880A1 (de) 2015-04-16
DE102013220880B4 DE102013220880B4 (de) 2016-08-18

Family

ID=52738024

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013220880.4A Active DE102013220880B4 (de) 2013-10-15 2013-10-15 Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend

Country Status (3)

Country Link
US (2) US9437513B2 (de)
CN (1) CN104576551B (de)
DE (1) DE102013220880B4 (de)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015116807A1 (de) 2015-10-02 2017-04-06 Infineon Technologies Austria Ag Funktionalisierte Schnittstellenstruktur
DE102015118245A1 (de) * 2015-10-26 2017-04-27 Infineon Technologies Austria Ag Thermisches Schnittstellenmaterial mit definierten thermischen, mechanischen und elektrischen Eigenschaften
US10211133B2 (en) 2016-11-14 2019-02-19 Infineon Technologies Ag Package with interconnections having different melting temperatures
US11189542B2 (en) 2019-02-18 2021-11-30 Infineon Technologies Austria Ag Method for fabricating an electronic module via compression molding
DE102016015883B3 (de) 2016-03-21 2022-07-14 Infineon Technologies Ag Räumlich selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu fördern
US11791169B2 (en) 2019-08-16 2023-10-17 Infineon Technologies Ag Dual step laser processing of an encapsulant of a semiconductor chip package

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013220880B4 (de) * 2013-10-15 2016-08-18 Infineon Technologies Ag Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
DE102015115122B4 (de) * 2015-09-09 2022-05-19 Infineon Technologies Ag Leistungshalbleitermodul mit zweiteiligem Gehäuse
DE102016118629A1 (de) 2016-06-09 2017-12-14 Hirschmann Car Communication Gmbh Kommunikationssystem eines Fahrzeuges mit verbessertem Wärmemanagement
DE102016118784A1 (de) * 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
DE102017108114A1 (de) * 2017-04-13 2018-10-18 Infineon Technologies Ag Chipmodul mit räumlich eingeschränktem thermisch leitfähigen Montagekörper
EP3686925B1 (de) * 2017-09-21 2021-08-04 Mitsubishi Electric Corporation Halbleiterbauelement und damit ausgestattete leistungsumwandlungsvorrichtung
WO2019092841A1 (ja) * 2017-11-10 2019-05-16 新電元工業株式会社 電子モジュール
EP3499560B1 (de) * 2017-12-15 2021-08-18 Infineon Technologies AG Halbleitermodul und verfahren zu dessen herstellung
DE102018204764A1 (de) 2018-03-28 2019-10-02 Infineon Technologies Ag Halbleiter- packagesystem
DE102018114426A1 (de) * 2018-06-15 2019-12-19 Infineon Technologies Ag Stromsensorpackage mit kontinuierlicher Isolation
WO2020032871A1 (en) 2018-08-08 2020-02-13 Agency For Science, Technology And Research Semiconductor package and method of forming the same
KR102163662B1 (ko) * 2018-12-05 2020-10-08 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
EP3699956A1 (de) * 2019-02-25 2020-08-26 Infineon Technologies AG Gehäuse für mehrfachchip-leistungshalbleiterbauelement
US11482465B2 (en) * 2019-10-18 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface materials, 3D semiconductor packages and methods of manufacture
JP7154202B2 (ja) * 2019-10-21 2022-10-17 三菱電機株式会社 非絶縁型パワーモジュール
US11791238B2 (en) 2021-06-23 2023-10-17 Infineon Technologies Austria Ag Semiconductor package with releasable isolation layer protection
DE102022103310A1 (de) 2022-02-11 2023-08-17 Danfoss Silicon Power Gmbh Leistungsformmodul und Leistungsmodul-Baugruppe
DE102022106078A1 (de) 2022-03-16 2023-09-21 Infineon Technologies Ag Halbleitergehäuse mit einem Gehäusekörper mit darin ausgebildeten Rillen
EP4273923A1 (de) 2022-05-03 2023-11-08 STMicroelectronics S.r.l. Verfahren zur herstellung von halbleiterbauelementen und zugehöriges halbleiterbauelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0774782A2 (de) * 1995-11-15 1997-05-21 Mitsubishi Denki Kabushiki Kaisha Halbleiterleistungsmodul
US20050245060A1 (en) * 2004-05-03 2005-11-03 Intel Corporation Package design using thermal linkage from die to printed circuit board
US8048714B2 (en) * 2006-08-11 2011-11-01 Vishay General Semiconductor Llc Semiconductor device and method for manufacturing a semiconductor device having improved heat dissipation capabilities
US20130213697A1 (en) * 2010-11-03 2013-08-22 3M Innovative Properties Company Flexible led device with wire bond free die
US20140027891A1 (en) * 2011-04-04 2014-01-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57188858A (en) * 1981-05-18 1982-11-19 Matsushita Electronics Corp Plastic molded type semiconductor device
IT1201836B (it) * 1986-07-17 1989-02-02 Sgs Microelettronica Spa Dispositivo a semiconduttore montato in un contenitore segmentato altamente flessibile e fornite di dissipatore termico
JPH0750753B2 (ja) * 1987-08-21 1995-05-31 株式会社東芝 トランジスタ装置
US4950472A (en) 1988-02-24 1990-08-21 The United States Of America As Represented By The Secretary Of Agriculture Biocontrol of grey-mold in pome fruits using Acremonium breve
JPH04299848A (ja) * 1991-03-28 1992-10-23 Fujitsu Ltd 半導体装置とその製造方法
JPH0555419A (ja) * 1991-08-23 1993-03-05 Uchu Tsushin Kiso Gijutsu Kenkyusho:Kk 半導体デバイスの放熱取付け構造
US5387554A (en) * 1992-09-10 1995-02-07 Vlsi Technology, Inc. Apparatus and method for thermally coupling a heat sink to a lead frame
JPH06163743A (ja) * 1992-11-18 1994-06-10 Mitsubishi Electric Corp 半導体装置
JPH09153576A (ja) * 1995-11-30 1997-06-10 Nec Corp ヒートシンクを備える半導体装置
JP3406753B2 (ja) * 1995-11-30 2003-05-12 三菱電機株式会社 半導体装置および半導体モジュール
CN1179626A (zh) * 1996-09-05 1998-04-22 国际整流器公司 一种改进的表面封装的大功率半导体封壳及其制造方法
US5886397A (en) * 1996-09-05 1999-03-23 International Rectifier Corporation Crushable bead on lead finger side surface to improve moldability
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6159764A (en) * 1997-07-02 2000-12-12 Micron Technology, Inc. Varied-thickness heat sink for integrated circuit (IC) packages and method of fabricating IC packages
US5969947A (en) * 1997-12-17 1999-10-19 International Business Machines Corporation Integral design features for heatsink attach for electronic packages
US5907165A (en) * 1998-05-01 1999-05-25 Lucent Technologies Inc. INP heterostructure devices
US6206997B1 (en) * 1999-02-11 2001-03-27 International Business Machines Corporation Method for bonding heat sinks to overmolds and device formed thereby
US6294018B1 (en) * 1999-09-15 2001-09-25 Lucent Technologies Alignment techniques for epitaxial growth processes
US6900527B1 (en) * 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module
US6611047B2 (en) * 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
US6879040B2 (en) * 2002-09-18 2005-04-12 Agilent Technologies, Inc. Surface mountable electronic device
US6921974B2 (en) * 2003-03-28 2005-07-26 United Test & Assembly Center Ltd. Packaged device with thermal enhancement and method of packaging
TWI265617B (en) * 2005-01-11 2006-11-01 Siliconware Precision Industries Co Ltd Lead-frame-based semiconductor package with lead frame and lead frame thereof
WO2006095949A1 (en) * 2005-03-11 2006-09-14 Seoul Semiconductor Co., Ltd. Led package having an array of light emitting cells coupled in series
US7429790B2 (en) * 2005-10-24 2008-09-30 Freescale Semiconductor, Inc. Semiconductor structure and method of manufacture
PL1961282T3 (pl) * 2005-12-13 2010-07-30 B2 Electronic Gmbh Układ z co najmniej jednym elektronicznym komponentem
KR101221805B1 (ko) * 2006-03-03 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자용 패키지 및 패키지 어셈블리
TW200802629A (en) * 2006-06-12 2008-01-01 Siliconware Precision Industries Co Ltd Heat sink package structure and method for fabricating the same
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
US8680656B1 (en) * 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
JP5271886B2 (ja) * 2009-12-08 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102859687B (zh) * 2010-05-12 2015-09-23 瑞萨电子株式会社 半导体器件及其制造方法
US8404520B1 (en) * 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
KR101591643B1 (ko) * 2012-02-22 2016-02-05 미쓰비시덴키 가부시키가이샤 반도체장치 및 반도체장치의 제조방법
US9013028B2 (en) * 2013-01-04 2015-04-21 Texas Instruments Incorporated Integrated circuit package and method of making
US8940630B2 (en) * 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US9136254B2 (en) * 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP6303738B2 (ja) * 2013-04-12 2018-04-04 日亜化学工業株式会社 発光装置
TWI518952B (zh) * 2013-07-17 2016-01-21 隆達電子股份有限公司 發光二極體封裝結構及發光元件
DE102013220880B4 (de) * 2013-10-15 2016-08-18 Infineon Technologies Ag Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
TWI593067B (zh) * 2014-02-26 2017-07-21 林朋科技股份有限公司 半導體封裝結構

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0774782A2 (de) * 1995-11-15 1997-05-21 Mitsubishi Denki Kabushiki Kaisha Halbleiterleistungsmodul
US20050245060A1 (en) * 2004-05-03 2005-11-03 Intel Corporation Package design using thermal linkage from die to printed circuit board
US8048714B2 (en) * 2006-08-11 2011-11-01 Vishay General Semiconductor Llc Semiconductor device and method for manufacturing a semiconductor device having improved heat dissipation capabilities
US20130213697A1 (en) * 2010-11-03 2013-08-22 3M Innovative Properties Company Flexible led device with wire bond free die
US20140027891A1 (en) * 2011-04-04 2014-01-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015116807A1 (de) 2015-10-02 2017-04-06 Infineon Technologies Austria Ag Funktionalisierte Schnittstellenstruktur
US9922910B2 (en) 2015-10-02 2018-03-20 Infineon Technologies Austria Ag Functionalized interface structure
DE102015118245A1 (de) * 2015-10-26 2017-04-27 Infineon Technologies Austria Ag Thermisches Schnittstellenmaterial mit definierten thermischen, mechanischen und elektrischen Eigenschaften
DE102016015883B3 (de) 2016-03-21 2022-07-14 Infineon Technologies Ag Räumlich selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu fördern
US10211133B2 (en) 2016-11-14 2019-02-19 Infineon Technologies Ag Package with interconnections having different melting temperatures
US11189542B2 (en) 2019-02-18 2021-11-30 Infineon Technologies Austria Ag Method for fabricating an electronic module via compression molding
US11791169B2 (en) 2019-08-16 2023-10-17 Infineon Technologies Ag Dual step laser processing of an encapsulant of a semiconductor chip package

Also Published As

Publication number Publication date
US11049790B2 (en) 2021-06-29
US20160372399A1 (en) 2016-12-22
CN104576551A (zh) 2015-04-29
US20150102479A1 (en) 2015-04-16
DE102013220880B4 (de) 2016-08-18
US9437513B2 (en) 2016-09-06
CN104576551B (zh) 2019-09-13

Similar Documents

Publication Publication Date Title
DE102013220880B4 (de) Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
DE102016105243A1 (de) Räumlich Selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu Fördern
EP2422367B1 (de) Gekapselte schaltungsvorrichtung für substrate mit absorptionsschicht sowie verfahren zu herstellung derselben
DE112017001840T5 (de) Leistungsmodul, leistungs-halbleitereinheit und verfahren zur herstellung eines leistungsmoduls
DE102014115653B4 (de) Verfahren zum herstellen elektronischer komponenten mit elektrisch leitfähigem rahmen auf einem substrat zum aufnehmen von elektronischen chips
DE102015109073B4 (de) Elektronische Vorrichtungen mit erhöhten Kriechstrecken
DE102016117843A1 (de) Mit Kühlfluid gekühlte und eine Abschirmschicht umfassende Packung
DE102014118080B4 (de) Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
DE102014213564A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102013112592B4 (de) Chipanordnungen und Verfahren zum Herstellen einer Chipanordnung
DE102014108368A1 (de) Oberflächenmontierbares Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102015116807A1 (de) Funktionalisierte Schnittstellenstruktur
DE102016119485A1 (de) Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt
DE102013113103A1 (de) Halbleiterbausteine und Verfahren für deren Ausbildung
DE112014005694T5 (de) Halbleitermodul
DE102015101561B4 (de) Halbleiterpaket und verfahren zur herstellung eines halbleiterpakets
DE102013105995A1 (de) Elektronisches-Bauelemente-Package und Verfahren zur Herstellung eines Elektronisches-Bauelemente-Package
DE102017107715B4 (de) Magnetisches Sensor-Package und Verfahren zur Herstellung eines magnetischen Sensor-Packages
DE102017129924A1 (de) Verkapseltes, anschlussleiterloses Package mit zumindest teilweise freiliegender Innenseitenwand eines Chipträgers
DE102014102910A1 (de) Chipträgerstruktur, Chipgehäuse und Verfahren zu deren Herstellung
DE102015115132B4 (de) Halbleitermodul mit integrierter Stift- oder Rippenkühlstruktur und Verfahren zu seiner Herstellung
DE102013112029B4 (de) Halbleiterbauelement mit Kapselung
DE102015209977A1 (de) Halbleitervorrichtung
DE102015102041A1 (de) Leistungsmodul
DE102022000167A1 (de) Geformtes halbleitermodul mit einem formungsschritt zum vergrössern der kriechstrecke

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative