-
GEBIET DER VORLIEGENDEN ERFINDUNG
-
Im Allgemeinen betrifft die vorliegende Erfindung hochentwickelte integrierte Schaltungen mit Transistorelementen, die eine Doppelgate- oder Tripelgate-Architektur (FinFET) aufweisen.
-
BESCHREIBUNG DES STANDS DER TECHNIK
-
Die Herstellung moderner integrierter Schaltungen, wie beispielsweise CPUs, Speicherbauelemente, ASICs (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert das Ausbilden einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chip-Fläche gemäß einem spezifizierten Schaltungsaufbau, wobei Feld-Effekt-Transistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten integrierter Schaltungen wesentlich bestimmen. Im Allgemeinen werden aktuell eine Vielzahl von Prozesstechnologien eingesetzt, wobei für viele komplexe Schaltungsarten mit Feld-Effekt-Transistoren die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein Feld-Effekt-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche, die zwischen stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder einem nicht dotierten Gebiet, etwa einem Kanalgebiet, das benachbart zu den stark dotierten Gebieten angeordnet ist, gebildet sind. In einem Feld-Effekt-Transistor ist die Leitfähigkeit des Kanalgebiets, das heißt der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt unter anderen von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine planare Transistorarchitektur – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird.
-
Gegenwärtig besteht der Hauptanteil der integrierten Schaltungen auf der Grundlage von Silizium auf Grund der im Wesentlichen unbegrenzten Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die während der letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für zukünftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die wesentliche Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die ein zuverlässiges elektrisches Isolieren unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse zum Aktivieren von Dotierstoffen und zum Ausheilen von Kristallschäden erforderlich sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
-
Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feld-Effekt-Transistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Bei der stetigen Verbesserung des Bauteilverhaltens von Feld-Effekt-Transistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zur Erzeugung des gewünschten Durchlassstroms bei einer vorgegebenen Versorgungsspannung zu invertieren, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator geschaffen wird, der durch die Gateelektrode, das Kanalgebiet und den dazwischen angeordneten Siliziumdioxid gebildet ist. Es zeigt sich, dass eine Verringerung der Kanallänge bei einer planaren Transistorkonfiguration eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu verhindern. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Die Schwellspannung ist jene Spannung, die zwischen der Gateelektrode und dem Transistorkörper, an dem sich ein leitender Kanal in dem Kanalgebiet zu bilden beginnt, angelegt wird. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und somit mit einer geringen Schwellwertspannung weisen eine exponentielle Zunahme des Leckstroms auf, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erzeugen. Die relativ hohen Leckströme, die durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gateisolationsschicht hervorgerufen werden, können Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm erreichen, die nicht mit den Anforderungen für leistungsstarke Schaltungen kompatibel sind.
-
Im Hinblick auf eine weitere Größenreduzierung von Bauelementen auf der Grundlage gut etablierter Materialien wurden neue Transistorkonfigurationen vorgeschlagen, in denen eine ”dreidimensionale” Architektur in dem Versuch vorgesehen ist, eine gewünschte Kanalbreite zu erhalten, während gleichzeitig eine effiziente Steuerbarkeit des Stromflusses durch das Kanalgebiet beibehalten wird. Zu diesem Zweck wurden sogenannte FinFETs vorgeschlagen, in denen ein dünne Schicht oder ein Steg (bzw. eine Finne) aus Silizium in einer Siliziumschicht des Substrats gebildet ist, wobei auf beiden Seitenwänden und, falls gewünscht, auf einer oberen Fläche ein Gatedielektrikumsmaterial und ein Gateelektrodenmaterial vorgesehen wird, wodurch ein Multi-Gate-Transistor (bzw. Mehrfachgatetransistor) geschaffen wird, dessen Kanalgebiet vollständig verarmt ist. Der Einfachheit halber werden die Bezeichnungen ”Multi-Gate-Transistor” und FinFET hierin als austauschbare Begriffe verwendet. Üblicherweise liegt in anspruchsvollen Anwendungen die Breite der Siliziumstege in der Größenordnung von 10–25 nm und deren Höhe in der Größenordnung von 30–40 nm. In einigen herkömmlichen Verfahren zum Bilden von FinFETs werden die Stege als längliche Bauteilelemente ausgebildet, gefolgt von der Abscheidung des Gateelektrodenmaterials, gegebenenfalls in Verbindung mit Abstandshaltern, und danach werden die Endbereiche der Stege durch epitaktisches Wachsen eines Siliziummaterials ”zusammengefügt”, woraus sich komplexe Fertigungsprozesse ergeben können und wodurch möglicherweise auch der externe Gesamtwiderstand der resultierenden Drain- und Sourcegebiete erhöht wird.
-
Aus diesem Grund wurden Prozessstrategien entwickelt, in denen die Halbleiterstege in ”selbstjustierter” Weise im Hinblick auf die Gateelektrodenstruktur ausgebildet sind, wobei die Halbleiterstege auf den Bereich, der nur durch die Gateelektrodenstruktur bedeckt ist, begrenzt sind, während die Drain- und Sourcegebiete als durchgehende Halbleitergebiete erhalten bleiben, wodurch zusätzliche epitaktische Wachstumstechniken vermeidbar sind. Entsprechende Fertigungsstrategien sind beispielsweise in den entsprechenden nicht veröffentlichten deutschen Patentanmeldungen von NDY, et al. ”A self-aligned multiple gate transistor formed an a bulk substrate” und ”A self-aligned fin transistor formed an a bulk substrate by late fin etch” offenbart. Die Offenbarung dieser deutschen Patentanmeldungen ist in ihrer Gesamtheit durch Bezugnahme hierin aufgenommen.
-
Im Allgemeinen ermöglichen diese Prozessstrategien das Bilden von FinFETs oder Multi-Gate-Transistoren auf der Grundlage von ”zweidimensionalen” Fertigungsprozessen, so dass dreidimensionale Transistoren und herkömmliche planare Transistoren gleichzeitig hergestellt werden können, ohne getrennte Prozesse mit Ausnahme der eigentlichen Herstellung der selbstjustierten Halbleiterstege dafür zu benötigen. Folglich können getrennte Halbleiterbauelemente, in denen die Vorteile dreidimensionaler und zweidimensionaler Transistoren effizient genutzt werden, auf der Grundlage dieser Prozesstechniken hergestellt werden, während sie zur gleichen Zeit nicht übermäßig zur Gesamtprozesskomplexität beitragen, da viele der herkömmlichen zweidimensionalen Prozesstechniken, wie beispielsweise das Bilden der Drain- und Sourcegebiete, der Gateelektrodenstrukturen und dergleichen, sowohl auf die Multi-Gate-Transistoren als auch auf die planaren Transistoren anwendbar sind. Obwohl das Hybridkonzept grundsätzlich des Potential aufweist, schnelle und leistungsstarke Halbleiterbauelemente zu akzeptablen Herstellungskosten bereitzustellen, zeigt sich, dass es zu maßgeblichen Schwankungen in den Transistoreigenschaften, insbesondere der Schwellwertspannung von Transistoren mit unterschiedlicher Gatelänge, kommt, wenn die Multi-Gate-Transistoren mit den planaren Transistoren in dem Halbleiterbauelement verglichen werden, wie dies im Folgenden ausführlicher mit Bezugnahme auf die 1a–1f beschrieben wird.
-
Die 1a zeigt schematisch eine perspektivische Ansicht eines Halbleiterbauelements 100, das Multi-Gate-Transistoren, wie beispielsweise Tri-Gate-Transistoren, und planare Transistoren gemäß den Gesamtbauteilanforderungen aufweist. Der Einfachheit halber wird in der 1a ein Multi-Gate-Transistor 150a dargestellt, während keine planaren Transistoren gezeigt sind. Das Bauelement 100 umfasst ein Substrat 101, wie etwa ein Siliziumsubstrat, ein Silizium/Germaniumsubstrat oder ein anderes geeignetes Trägermaterial, um darauf eine Halbleiterschicht 102, beispielsweise in der Form eines Siliziummaterials, auszubilden. Im Allgemeinen wird die Halbleiterschicht 102 in einem ersten Fertigungsstadium als durchgehendes Halbleitermaterial vorgesehen und anschließend in mehrere Halbleitergebiete oder aktive Gebiete unterteilt, wobei ein einzelnes Halbleitergebiet 102a in der 1a gezeigt ist, in und über dem der Transistor 150a ausgebildet ist. In anderen Halbleitergebieten sind gegebenenfalls weitere Multi-Gate-Transistoren oder planare Transistoren in dem Bauelement 100 im Hinblick auf den Gesamtschaltungsaufbau des Bauelements 100 vorgesehen. Das Halbleitergebiet 102a umfasst mehrere Halbleiterstege 104, die lateral zwischen einem Sourcegebiet 151s und einem Draingebiet 151d angeordnet sind. Des Weiteren ist ein dielektrisches Material 103 lateral neben den Halbleiterstegen 104 ausgebildet und erstreckt sich bis zu einer Höhe, die mit Bezug auf die Oberfläche des Halbleitergebiets 102a vertieft ausgebildet ist. Auf diese Weise definiert das dielektrische Material 103 im Wesentlichen die elektrische Effektivhöhe der Halbleiterstege 104, die als die vertikale Ausdehnung des freiliegenden Bereichs der Halbleiterstege 104 in der 1a zu betrachten ist. Darüberhinaus ist eine Gateelektrodenstruktur 160a über den Halbleiterstegen 104 vorgesehen und umfasst typischerweise ein Elektrodenmaterial 162, wie etwa ein Polysiliziumsmaterial, ein Elektrodenmetall und dergleichen, in Verbindung mit einer Seitenwandabstandshalterstruktur 161, die jede geeignete Form aufweisen kann. Ferner umfasst die Gateelektrodenstruktur 160a ein Gatedielektrikumsmaterial 163, das vorgesehen ist, um das Elektrodenmaterial 162 von den Halbleiterstegen 104, die das Kanalgebiet des Transistors 150a bilden, zu trennen. Folglich wird das Gateelektrodenmaterial 163 auf der oberen Fläche 104t und an den Seitenwandoberflächenbereichen 104s der Halbleiterstege 104 gebildet, wobei das Elektrodenmaterial 162 auf einem dielektrischen Material 163 ausgebildet ist. Folglich wirken die Seitenwandoberflächenbereiche 104s und die obere Fläche 104t als ”planare” Kanalgebiete, die durch die ”mehreren” Gateelektroden gesteuert werden, die durch das Gatedielektrikumsmaterial 163 und das benachbarte Elektrodematerial 162 auf den entsprechenden Flächenbereichen 104t und 104s definiert sind. Daher bilden die drei Oberflächenbereiche 104s, 104t in der Anordnung der 1a eine Tri-Gate-Konfiguration, wobei jedoch der gesamte Halbleitersteg 104 das Kanalgebiet des Transistors 150a bildet, das somit, wie bereits zuvor dargelegt, durch die Kombination dieser Multi-Gates steuerbar ist.
-
Die 1b zeigt schematisch eine perspektivische Ansicht des Bauelements 100, wobei der Einfachheit halber die Gateelektrodenstruktur 160a (vgl. 1a) nicht gezeigt ist. Darüberhinaus ist der Einfachheit halber in der 1b ein einzelner Halbleitersteg 104 gezeigt. Wie gezeigt, weisen die Drain- und Sourcegebiete 151d, 151s ein dediziertes laterales und vertikales Dotierstoffprofil auf, das auf der Grundlage herkömmlicher Fertigungstechniken für planare Transistoren erhalten wird, beispielsweise durch Durchführen von Implantationsprozessen, so dass sich die Drain- und Sourcegebiete 151s, 151d elektrisch mit dem Halbleitersteg 104 verbinden, der, wie zuvor dargelegt, als Kanalgebiet 152a des Transistors 150a fungiert.
-
Die 1c zeigt schematisch eine Draufsicht des Bauelements 100, wobei der Multi-Gate-Transistor 150a der Einfachheit halber mit dem einzelnen Halbleitersteg 104 gezeigt ist, der das Kanalgebiet 152a bildet, um die Drain- und Sourcegebiete 151s, 151d zu verbinden, während in einem zweiten Halbleitergebiet 102b ein planarer Transistor 150b vorgesehen ist, in dem eine Gateelektrodenstruktur 160b über einem planaren Kanalgebiet 152b ausgebildet ist, das durchgehend seitlich mit den jeweiligen Drain- und Sourcegebieten 151s, 151d verbunden ist. Die Transistoren 150a, 150b weisen im Wesentlichen die gleiche Gatelänge, i. e., der in der 1c gezeigte horizontale Abstand zwischen den Drain- und Sourcegebieten 151s, 151d, und im Wesentlichen auch die gleiche Architektur im Hinblick auf das vertikale und laterale Dotierstoffprofil in den Drain- und Sourcegebieten 151s, 151d auf, da die Transistoren 150a, 150b, wie zuvor dargelegt, typischerweise gebildet werden, indem Prozesstechniken verwendet werden, die auf die Transistoren 150a, 150b, mit Ausnahme der eigentlichen Ausbildung des Halbleiterstegs 104, gemeinsam anwendbar sind.
-
Beispielsweise umfasst eine typische Prozessstrategie zur Ausbildung des Halbleiterbauelements 100, wie in den 1a bis 1c gezeigt, die nachfolgenden Prozessschritte. Nach dem Bilden der Halbleitergebiete 102a, 102b (vgl. 1c) durch Vorsehen einer geeigneten Isolationsstruktur (nicht gezeigt), die anspruchsvolle Lithographie-, Ätz-, Abscheidungs-, Ausheiz- und Planarisationstechniken umfassen kann, wird die Grunddotierung der unterschiedlichen Halbleitergebiete unter Verwendung geeigneter Implantations- und Maskierungstechniken durchgeführt. Danach wird eine Maske ausgebildet, um eine Gateöffnung, die im Wesentlichen die laterale Größe und Position der Gateelektrodenstrukturen 160a, 160b bestimmt, zu bilden. Zu diesem Zweck werden gut etablierte Abscheide-, Lithographie- und Ätztechniken verwendet. Danach wird eine entsprechende Hartmaske vorgesehen, um die Position und die lateralen Abmessungen der Halbleiterstege 104 innerhalb der Gateöffnung des Transistors 160a zu definieren. Zu diesem Zweck werden anspruchsvolle Abscheide- und Strukturierungstechniken verwendet. Danach wird ein anisotropischer Ätzprozess zum Ätzen in das Halbleitergebiet 102a zur Bildung des Halbleiterstegs 104 bis zu einer bestimmten Tiefe durchgeführt. Danach wird ein dielektrisches Material, wie etwa Siliziumdioxid, in die Vertiefungen seitlich neben dem entstandenen Halbleitersteg 104 gefüllt, während überschüssiges Material durch Planarisations- und Ätztechniken entfernt wird, um dadurch auch eine gewünschte Höhe für das dielektrische Material 103 und auch die elektrische Effektivhöhe der Halbleiterstege 104 einzustellen. Es sollte beachtet werden, dass das Halbleitergebiet 102b der planaren Transistoren zuverlässig durch die Hartmaske bedeckt ist, um einen übermäßigen Materialabtrag in einer entsprechenden Gateöffnung des Transistors 150b zu vermeiden. Nach dem Entfernen der Hartmaske werden die Gateelektrodenstrukturen 160a, 160b durch Abscheiden geeigneter Materialien, wie beispielsweise eines Gatedielektrikumsmaterial 163 und des Elektrodenmaterials 162 (vgl. 1a), gebildet, und danach die entsprechende Maske entfernt. In diesem Fertigungsstadium können die Gateelektrodenstrukturen 160a, 160b als Implantationsmasken für die weitere Verarbeitung verwendet werden, i. e., für die Bildung der Drain- und Sourcegebiete 151s, 151d, um das erforderliche komplexe vertikale und laterale Dotierstoffprofil festzulegen. Beispielsweise können die Implantationsschritte zur Bildung der Drain- und Sourcegebiete 151s, 151d einen Implantationsprozess zum Einbringen einer Drain- und Sourcedotierstoffgattung mit verringerter Implantationsenergie und möglicherweise mit verringerter Dosierung umfassen, wobei typischerweise auch eine Gegendotierungsgattung eingebracht wird, möglicherweise auf der Grundlage geneigter Implantationstechniken, um die Gesamttransistoreigenschalten und insbesondere die Schwellwertspannung der Transistoren 150a, 150b einzustellen. Zu diesem Zweck werden gut etablierte Maskierungsschemen und Implantationstechniken in Verbindung mit entsprechenden Reinigungsrezepten, die nach dem Entfernen einer Lackmaske vorgesehen sind, verwendet. Folglich werden die unterschiedlichen Mechanismen, die die am Ende erhaltene Schwellwertspannung der Transistoren 150a, 150b beeinflussen können, typischerweise gemeinsam auf diese Transistoren angewendet, so dass eine Änderung der Schwellwertspannung in einer Transistorart zwangsläufig auch die andere Transistorart maßgeblich beeinflusst. Es zeigt sich jedoch, dass sich die Schwellwertspannungen der Multi-Gate-Transistoren 150a maßgeblich von den Schwellwertspannungen der planaren Transistoren 150b unterscheiden, wenn Transistoren mit unterschiedlichen Gatelängen betrachtet werden.
-
Die 1d zeigt schematisch eine typische Beziehung der Schwellwertspannung zwischen planaren und Multi-Gate-Transistoren mit unterschiedlicher Gatelänge während des Betriebes in einem gesättigten Zustand. Die Kurve A zeigt die entsprechenden Schwellwertspannungswerte für Multi-Gate-Transistoren mit Gatelängen im Bereich von 22 nm–54 nm, wobei die Kurve B die der planaren Transistoren 150b zeigt. Im Allgemeinen sind die Schwellwertspannungen der Multi-Gate-Transistoren maßgeblich niedriger verglichen mit dem planaren Transistor, wobei angenommen wird, dass dafür hauptsächlich Eckeffekte in dem Halbleitersteg 104 ausschlaggebend sind. Es wird vermutet, dass ein Mechanismus, der zu einer verringerten Schwellwertspannung führt, eine erhöhte Segregation und Ausdiffundierung einer Wannendotierstoffgattung in den Ecken der Halbleiterstege 104 ist. Ferner kann auch die Überschneidung der elektrischen Felder, die durch die Gateelektrodenstrukturen erzeugt werden, die von der oberen Fläche und den Seitenwandoberflächenbereichen des Halbleiterstegs 104 wirken, wie zuvor dargelegt, zu einer verringerten Gesamtschwellwertspannung beitragen. Folglich können beide geometrieabhängigen Effekte zu einem höheren elektrostatischen Potential, einer niedrigen Leitungsbandenergie und einer erhöhten Stromdichte in den Ecken der Halbleiterstege 104 führen.
-
Die 1e zeigt schematisch eine typische Dotierstoffkonzentration, beispielsweise in einem Abschnitt im Zentrum des Halbleiterstegs 104 und somit des Kanalgebiets 152a. Wie aus der 1e ersichtlich, weisen die Eckbereiche 104c des Stegs 104 eine vermindernde Wannendotierstoffkonzentration auf, die, wie zuvor dargelegt, in Verbindung mit einem lokal erhöhten elektrischen Feld zu einer höheren Stromdichte in den Eckbereichen 104c führen kann.
-
Die 1f zeigt schematisch eine entsprechende Simulation der Stromdichte in dem Kanalgebiet 152a, wobei in den Eckbereichen 104c eindeutig eine erhöhte Ladungsträgerdichte gezeigt ist, die verglichen mit der entsprechenden Schwellwertspannung der planaren Transistoren zu der verringerten Gesamtschwellwertspannung führt, wie dies auch aus der 1d, in der die Kurven A und B miteinander verglichen werden, ersichtlich ist.
-
Um die Diskrepanz der Schwellwertspannungen zwischen den Multi-Gate-Transistoren und den planaren Transistoren in einigen Strategien zu verringern, wird die Implantation einer Gegendotierungsgattung in die Kanalgebiete, die auch als eine Halo-Implantation bezeichnet wird, für die Multi-Gate-Transistoren und die planaren Transistoren getrennt durchgeführt. Bei dieser Strategie sind zwei zusätzliche Implantationsmasken, Implantationsprozesse und zugehörige Reinigungsschritte für n-Kanaltransistoren einerseits und für die p-Kanaltransistoren andererseits erforderlich. Das heißt, die Implantationsschritte zur Bildung von Halogebieten, möglicherweise in Verbindung mit entsprechenden Drain- und Sourceerweiterungsgebieten, muss für die n-Kanaltransistoren und p-Kanaltransistoren zweimal durchgeführt werden, um die resultierende Schwellwertspannung für Multi-Gate-Transistoren und planare Transistoren jeweils unterschiedlich zu steuern. Neben deutlich erhöhten Gesamtherstellungskosten zeigt sich, dass sich das elektrische Verhalten der Multi-Gate-Transistoren bei unterschiedlichen Gatelängen, beispielsweise im Bereich von 22–54 nm, verschlechtert. Insbesondere zeigt sich, dass nur Kurzkanaltransistoren hinlänglich auf eine erhöhte Gegendotierungsimplantationsdosis reagieren, um in geeigneter Weise die Schwellwertspannung zu erhöhen (vgl. Kurve A in der 1d), wobei sich die Multi-Gate-Transistoren mit höheren Gatelängen von beispielsweise 54 nm auf Grund einer geringeren Haloüberschneidung jedoch kaum ”verschlechtern”, und auch die Eckeffekte, wie zuvor mit Bezug auf die 1e und 1f dargelegt, im Wesentlichen unverändert bleiben. Ferner wurde beobachtet, dass die Abhängigkeit der Schwellwertspannung von der Gatelänge der unterschiedlichen Transistoren nach dem Erhöhen der Implantationsdosis der Gegendotierungsgattung oder Halogattung beim Ausbilden der Drain- und Sourcegebiete im Allgemeinen wesentlich stärker ist.
-
Folglich ergibt sich aus der getrennten Bildung der komplexen vertikalen und lateralen Dotierstoffprofile der Drain- und Sourcegebiete, der Bildung der Multi-Gate-Transistoren und der planaren Transistoren, beispielsweise durch das getrennte Verwenden von Haloimplantationsprozessen, i. e., Gegendotierungsimplantationsprozessen, ein sehr komplexer Fertigungsschritt, wobei es gleichzeitig noch immer eine maßgebliche Diskrepanz zwischen den Multi-Gate-Transistoren und den planaren Transistoren, insbesondere bei Transistoren mit höherer Gatelänge, gibt.
-
In Anbetracht der zuvor beschriebenen Situation, betrifft die vorliegenden Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen Multi-Gate-Transistoren und planare Transistoren auf der Grundlage von Prozesstechniken vorgesehen sind, bei denen die Dotierstoffprofile in den Drain- und Sourcegebieten in einem gemeinsamen Prozessschritt gebildet werden, wobei die Auswirkungen eines oder mehrerer der oben genannten Probleme vermieden oder zumindest reduziert werden.
-
ZUSAMMENFASSUNG DER VORLIEGENDEN ERFINDUNG
-
Im Allgemeinen betrifft die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen Multi-Gate-Transistoren und planare Transistoren auf der Grundlage von Drain- und Sourcegebieten mit dem im Wesentlichen gleichen Dotierstoffprofil, etwa in Bezug auf die Drain- und Sourcedotierstoffgattung und die Gegendotierungsgattung, gebildet werden, wobei gleichzeitig eine verbesserte Angleichung des Schwellwertspannungsverhaltens der Multi-Gate-Transistoren und der planaren Transistoren bei unterschiedlichen Gatelängen erreicht werden kann. Zu diesem Zweck wurde erkannt, dass eine lokale Änderung der Dotierstoffkonzentration in den Eckbereichen der Halbleiterstege effizient genutzt werden kann, um das Schwellwertspannungsverhalten der Multi-Gate-Transistoren im Wesentlichen ohne Beeinträchtigung der planaren Transistoren individuell einzustellen, wobei die Multi-Gate-Transistoren und planaren Transistoren im Wesentlichen die gleiche Drain- und Source-Dotierstoffkonzentration aufweisen können. Das lokale Einstellen der Dotierstoffkonzentration in den Eckbereichen der Halbleiterstege kann in einigen anschaulichen Ausführungsformen durch einen Ionenimplantationsprozess erreicht werden, wobei eine geeignete Dotierstoffgattung in selbstjustierter Weise in die Eckbereiche eingebracht wird, indem eine Hartmaske als eine Implantationsmaske verwendet wird, die auch als Ätzmaske beim Strukturieren der Halbleiterstege in jedem geeigneten Fertigungsstadium dient. Folglich kann ein lokales Einstellen der Dotierstoffkonzentration, insbesondere der Eckbereiche der Halbleiterstege, ohne Beeinträchtigung des planaren Transistors durch den entsprechenden Implantationsprozess erreicht werden, so dass die Schwellwertspannungseigenschaften des planaren Transistors und teilweise der Multi-Gate-Transistoren auf der Grundlage gut etablierter Implantationstechniken beim gemeinsamen Ausbilden der Drain- und Sourcegebiete für die Multi-Gate-Transistoren und die planaren Transistoren effizient einstellbar sind.
-
Ein hierin offenbartes anschauliches Verfahren umfasst Bilden einer Hartmaske über einem Halbleitergebiet, wobei die Hartmaske mindestens ein Maskenelement aufweist, das eine laterale Größe eines in dem Halbleitergebiet auszubildenden Halbleiterstegs bestimmt. Das Verfahren umfasst des Weiteren Durchführen eines Implantationsprozesses zum Einbringen einer Dotierstoffgattung auf und in der Nähe einer Oberfläche des Halbleitergebiets unter Verwendung der Hartmaske als eine Implantationsmaske. Das Verfahren umfasst ferner Durchführen eines Ätzprozesses zum Bilden des Halbleiterstegs in dem Halbleitergebiet, wobei die Hartmaske nach dem Durchführen des Implantationsprozesses als eine Ätzmaske verwendet wird. Zusätzlich umfasst das Verfahren Bilden einer Gateelektrodenstruktur über und seitlich neben dem Halbleitersteg.
-
Ein noch weiteres hierin offenbartes anschauliches Verfahren betrifft das Bilden eines Halbleiterbauelementes. Das Verfahren umfasst Bilden erster Drain- und Sourcegebiete eines Multi-Gate-Transistors in einem ersten Halbleitergebiet und zweiter Drain- und Sourcegebiete eines planaren Transistors in einem zweiten Halbleitergebiet, wobei der Multi-Gate-Transistor einen Halbleitersteg, der mit den ersten Drain- und Sourcegebieten verbunden ist, umfasst. Das Verfahren umfasst des Weiteren das getrennte Einstellen einer Schwellwertspannung des Multi-Gate-Transistors durch Vorsehen einer Gegendotierungsgattung in dem Halbleitersteg, so dass ein Konzentrationsmaximum in den oberen Ecken des Halbleiterstegs entsteht.
-
Ein hierin offenbartes anschauliches Halbleiterbauelement umfasst ein Halbleitergebiet mit einem Draingebiet und einem Sourcegebiet. Das Halbleiterbauelement umfasst des Weiteren ein Kanalgebiet, das durch mindestens einen Halbleitersteg gebildet ist, der in dem Halbleitergebiet ausgebildet ist derart, dass ein erster Endbereich von diesem mit dem Draingebiet und ein zweiter Endbereich von diesem mit dem Sourcegebiet verbunden ist. Der Halbleitersteg umfasst eine Gegendotierungsgattung mit einem lokalen Konzentrationsmaximum in den und entlang der oberen Ecken des Halbleiterstegs. Darüberhinaus umfasst das Halbleiterbauelement eine Gateelektrodenstruktur, die über und seitlich neben dem mindestens einen Halbleitersteg gebildet ist.
-
KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
Weitere Ausführungsformen der vorliegenden Erfindung sind in den beigefügten Ansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen hervor, in denen:
-
1a und 1b schematisch eine perspektivische Ansicht eines Multi-Gate-Transistors zeigen, der auf der Grundlage einer herkömmlichen Prozessstrategie gebildet wurde;
-
1c schematisch eine Draufsicht eines Multi-Gate-Transistors und eines planaren Transistors zeigt, die gemäß herkömmlicher Prozesstechniken gebildet wurden;
-
1d schematisch ein Diagramm zeigt, das das Schwellwertspannungsverhalten von Multi-Gate-Transistoren und planaren Transistoren mit unterschiedlichen Gatelängen gemäß herkömmlichen Prozessstrategien darstellt;
-
1e und 1f schematisch perspektivische Ansichten von jeweils einer Dotierstoffkonzentration und einer Stromdichte eines Halbleiterstegs eines herkömmlichen Multi-Gate-Transistors zeigt;
-
2a schematisch eine Draufsicht eines Halbleiterbauelements zeigt, das einen Multi-Gate-Transistor und einen planaren Transistor mit einer Hartmaske zum Definieren der lateralen Position und Größe der Halbleiterstege gemäß anschaulicher Ausführungsformen zeigt;
-
2b und 2c schematisch eine perspektivische Ansicht von einem Bereich des Halbleiterbauelements beim lokalen Einbringen einer Gegendotierungsgattung in Eckbereiche eines Halbleitersteges gemäß anschaulicher Ausführungsformen zeigen;
-
2d schematisch eine perspektivische Ansicht des Halbleiterstegs einer individuell eingestellten Dotierstoffkonzentration mit einem Konzentrationsmaximum in den Eckbereichen gemäß anschaulicher Ausführungsformen zeigt;
-
2e schematisch eine Draufsicht eines Halbleiterbauelements in einem weiteren fortgeschrittenen Fertigungsstadium gemäß anschaulicher Ausführungsformen zeigt;
-
2f und 2g schematisch Querschnittsansichten des Halbleiterbauelements der 2e zeigen;
-
2h bis 2j schematisch Draufsichten des Halbleiterbauelements in verschiedenen Prozessstadien zeigen, um jeweils lokal begrenzt eine Gegendotierungsgattung in Eckbereiche von Halbleiterstegen von p-Kanaltransistoren und n-Kanaltransistoren einzubringen; und
-
2k schematisch ein Diagramm zeigt, das die Verschiebung der Schwellwertspannung von Multi-Gate-Transistoren in Bezug auf eine sich verändernde Gegendotierungsimplantationsdosis in den Eckbereichen der Halbleiterstege gemäß anschaulicher Ausführungsformen darstellt.
-
DETAILLIERTE BESCHREIBUNG
-
Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die beigefügten Patentansprüche definiert ist.
-
Die vorliegende Erfindung betrifft Halbleiterbauelemente und Fertigungstechniken, in denen die Eckbereiche von Halbleiterstegen eine geeignete Dotierstoffkonzentration erhalten, um in geeigneter Weise die Schwellwertspannungseigenschaften von Multi-Gate-Transistoren bei einer bestimmten Konfiguration der Drain- und Sourcegebiete und aller Gegendotierungsgebiete oder Halogebiete der Multi-Gate-Transistoren einzustellen. Auf diese Weise kann die Drain- und Sourcekonfiguration für planare Transistoren und Multi-Gate-Transistoren gemeinsam hergestellt werden, wobei die erforderliche Einstellung der Schwellwertspannungseigenschaften erzielt wird, indem die Dotierstoffgattung lokal begrenzt in die Halbleiterstege mit einem Konzentrationsmaximum in dem Eckbereich eingebracht wird, ohne im Wesentlichen die Dotierstoffkonzentration in den Drain- und Sourcegebieten der Multi-Gate-Transistoren und der planaren Transistoren zu beeinträchtigen. Auf diese Weise können die Drain- und Sourcegebiete auf der Grundlage gemeinsamer Prozessschritte gebildet werden. Ferner kann in einigen anschaulichen Ausführungsformen das Einbringen der Dotierstoffgattung in die Halbleiterstege auf der Grundlage einer Hartmaske durchgeführt werden, die auch für die Strukturierung der Halbleiterstege verwendet wird, so dass eine zusätzliche Implantationsmaske nicht erforderlich ist, da die Hartmaske auch mindestens den Kanalbereich des planaren Transistors bedeckt.
-
Die zusätzliche Dotierstoffgattung der Halbleiterstege kann in jedem geeigneten Fertigungsstadium vor dem eigentlichen Strukturieren der Halbleiterstege eingebracht werden, wodurch ein hoher Grad an Kompatibilität mit einer Vielzahl von Prozessstrategien zum Bilden von Multi-Gate-Transistoren und planaren Transistoren in einem Hybridhalbleiterbauelement gewährleistet wird. Beispielsweise wird in einigen Ansätzen die Hartmaske zum Strukturieren der Halbleiterstege auf der Grundlage einer Maske, die Gateöffnungen aufweist, vorgesehen, wobei der Implantationsprozess somit vor der eigentlichen Strukturierung der Halbleiterstege innerhalb der entsprechenden Gateöffnung der Multi-Gate-Transistoren durchgeführt werden kann. Andererseits ist die entsprechende Gateöffnung der planaren Transistoren zuverlässig durch das Hartmaskenmaterial bedeckt. Während des Implantationsprozesses führt die nicht vermeidbare Streuung der Dotierstoffgattung in dem Halbleitermaterial am Boden der Hartmaske zum Einbau der Dotierstoffgattung in die Bereiche, in denen anschließend die eigentlichen Halbleiterstege auf der Grundlage der Hartmaske und eines anisotropen Ätzprozesses gebildet werden. Andererseits ist das Eindringen in die Tiefe des Halbleitermaterials effizient durch Einstellen der Implantationsdosis und der Energie des Implantationsprozesses steuerbar, um ein gewünschtes Konzentrationsmaximum in den Eckbereichen nach dem Ätzen der Halbleiterstege zu erzielen, ohne die Seitenwandoberflächenbereiche der Halbleiterstege übermäßig zu beeinträchtigen. Folglich kann durch Steuern von mindestens einem Prozessparameter des Implantationsprozesses eine gewünschte Verschiebung und somit ein gewünschter Grad an Übereinstimmung des Schwellwertspannungsverlaufs erzielt werden.
-
Mit Bezug auf die 2a–2k werden im Folgenden weitere anschauliche Ausführungsformen gegebenenfalls mit Bezug auf die 1a–1f detaillierter beschrieben.
-
2a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 200 mit einem ersten Halbleitergebiet 202a, in und über dem ein Multi-Gate-Transistoren gebildet werden soll, und einem zweiten Halbleitergebiet 202b, in und über dem ein planarer Transistor gebildet werden soll. Die Halbleitergebiete 202a, 202b können aus jedem geeigneten Halbleitermaterial gebildet und seitlich durch entsprechende Isolationsstrukturen abgegrenzt sein, wie beispielsweise auch zuvor mit Bezug auf das Halbleiterbauelement 100 dargelegt. Ferner kann in diesem Fertigungsstadium eine Gatemaske 210 aus jedem geeigneten Material oder Materialsystem über den Halbleitergebieten 202a, 202b gebildet sein und eine Gateöffnung 210g umfassen, um die laterale Größe und Position der Gateelektrodenstrukturen zu definieren, die über den Halbleitergebieten 202a, 202b gebildet werden sollen. Ferner kann in diesem Fertigungsstadium eine Hartmaske 220 vorgesehen sein, um die laterale Größe und Position der Halbleiterstege zu definieren, die in der Gateöffnung 210g, die über dem Halbleitergebiet 202 vorgesehen ist, gebildet sind. Zu diesem Zweck kann die Hartmaske 220 ein oder mehrere Maskenelemente 220a umfassen, die als Ätzmaske in einem späteren Fertigungsstadium dienen, um Vertiefungen in dem Halbleitergebiet 202a innerhalb der Gateöffnung 210g zum Bilden entsprechender Halbleiterstege auszubilden. Andererseits kann die Hartmaske 220 zumindest die über dem Halbleitergebiet 202b gebildete Gateöffnung 210g zuverlässig bedecken.
-
Die Halbleitergebiete 202a, 202b können auf der Grundlage jeder geeigneten Prozessstrategie gebildet werden, wie beispielsweise auch zuvor mit Bezug auf der Bauelement 100 dargelegt. In ähnlicher Weise kann die Gatemaske 210 beispielsweise durch Abscheiden von einem oder zwei geeigneten Materialien, wie etwa Siliziumdioxid, Siliziumnitrid und dergleichen, und durch Strukturieren des resultierenden Schichtstapels gebildet werden, um die Gateöffnungen 210g darin auszubilden. In anderen Fällen kann ein Maskenelement gebildet werden, um die Größe und Position der Gateöffnungen 210g zu definieren, gefolgt von der Abscheidung und Planarisation des Gatemaskenmaterials 210. Danach wird der zuvor gebildete Maskenbereich entfernt, um die Gateöffnungen 210g zu bilden. Als nächstes kann die Hartmaske 220 beispielsweise durch die Verwendung von Abscheidetechniken und anspruchsvollen Lithographie- und Ätzprozessen gebildet werden, um die Maskenelemente 220a zu bilden und die Öffnung 210g in dem zweiten Halbleitergebiet 202b zuverlässig zu bedecken.
-
2b zeigt schematisch einen Teil des Halbleiterbauelements 200 in einem weiter fortgeschrittenen Fertigungsstadium. Wie gezeigt, ist nur ein Teil des ersten Halbleitergebiets 202a dargestellt, wobei ein einzelnes Maskenelement 220a in der Gateöffnung 210g gebildet ist, die wiederum ein Teil der Gate-Maske 210 ist, die in der gezeigten Ausführungsform eine erste Maskenschicht 212 und eine zweite Maskenschicht 211 aufweist, die beispielsweise jeweils Siliziumdioxid und Siliziumnitrid umfassen. Es sollte jedoch beachtet werden, dass jedes beliebige andere, geeignete Materialsystem verwendet werden kann. Folglich bedeckt das Hartmaskenelement 220a einen Bereich des Halbleitergebiets 202a innerhalb der Gateöffnung 210g, die einem noch zu bildenden Halbleitersteg 204 entspricht. Darüberhinaus kann in diesem Fertigungsstadium die Hartmaske 220 (vgl. 2a) und somit das Element 220a während eines Implantationsprozesses 230, bei dem eine Dotierstoffgattung 231 in freiliegende Oberflächenbereiche des Halbleitergebiets 202a in der Gateöffnung 210g eingebracht werden, als eine Implantationsmaske verwendet werden. Während des Implantationsprozesses 230 werden geeignete Implantationsparameter, wie beispielsweise Implantationsdosis und -energie, verwendet, um ein gewünschtes Dotierstoffprofil für die Gattung 231 innerhalb des Halbleitermaterials des Gebiets 202a zu bilden. Beispielsweise kann eine geringe Implantationsenergie von in etwa 0,1–5 keV, oder beispielsweise im Bereich von 0,5–1 keV, in Verbindung mit einer geeigneten Implantationsdosis verwendet werden, um eine gewünschte Dotierstoffkonzentration zu erzielen. Während des Implantationsprozesses 230 kann auf Grund der Natur des Implantationsprozesses ein gewisser Grad an Dotierstoffstreuung auftreten, wodurch auch eine bestimmte Dotierstoffgattungsmenge in das Material 202a unterhalb des Maskenelements 220a eingebracht wird.
-
2c zeigt schematisch einen Teil des in 2b gezeigten Bauelements. Wie gezeigt, ist die Dotierstoffgattung 231 in einem freiliegenden Bereich des Halbleitermaterials 202a, der nicht von dem Maskenelement 220a bedeckt ist, eingebracht, wobei auf Grund der Dotierstoffstreuung auch eine gewisse Dotierstoffgattungsmenge in einem Bereich, der dem noch zu bildenden Halbleitersteg 204a entspricht, eingebracht ist. Daher ist die Dotierstoffgattung 231 auch in Eckbereichen 204c der noch zu bildenden Stege 204 vorhanden. Es sollte beachtet werden, dass in 2c nur die linke Hälfte der Gateöffnung 210g in Bezug auf eine Längsrichtung, die als L bezeichnet ist, gezeigt ist. Das heißt, die Gateöffnung 210g ist auf halber Kanallänge durchgeschnitten, so dass sich das Dotierstoffprofil der Gattung 231, wie in der 2c gezeigt, entlang der Gesamtlänge der Öffnung 210 (vgl. 2b) erstreckt. Es sollte ferner beachtet werden, dass in einigen anschaulichen Ausführungsformen ein Konzentrationsmaximum der Gattung 231 an oder in der Nähe der Oberfläche des Materials 202a innerhalb der Öffnung 210g (vgl. 2b) gebildet ist, wobei ”in der Nähe der Oberfläche” als ein Bereich zu verstehen ist, der von der Oberfläche 202s bis zu einer Tiefe von in etwa 5 nm oder weniger reicht. Folglich bedeutet das Bilden eines Konzentrationsmaximums der Gattung 231 bei einer Tiefe von in etwa 5 nm oder weniger relativ zu der Oberfläche 202s, dass dieses an oder in der Nähe der Oberfläche 202s vorgesehen ist.
-
2d zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Fertigungsstadium. Wie gezeigt, kann ein Ätzprozess 216 durchgeführt werden, um unter Verwendung der Hartmaske 220 (vgl. 2a) und somit des Maskenelements 220a als eine Ätzmaske in das Halbleitermaterial 202a zu ätzen. Somit wird während des Ätzprozesses 216 der Halbleitersteg 204 durch Bilden entsprechender Vertiefungen in dem Halbleitergebiet 202a bis zu einer gewünschten Tiefe gebildet. Zu diesem Zweck werden beliebige, gut etablierte, anisotrope Ätzrezepte verwendet. Folglich kann während des Ätzprozesses 216 der größte Teil der zuvor eingebrachten Dotierstoffgattung 231 (vgl. 2c) entfernt werden, während ein Teil der Gattung in Eckbereichen 204c des Halbleiterstegs 204 erhalten bleibt. Es sollte beachtet werden, dass die Eckbereiche 204c als Bereiche zu verstehen sind, die eine laterale Ausdehnung von in etwa 5 nm oder weniger entlang einer Tiefenrichtung, die als D bezeichnet ist, und entlang einer Breitenrichtung, die als W bezeichnet ist, aufweisen, wobei sich die Eckbereiche 204c entlang der Längsrichtung L über die Gesamtlänge des Halbleiterstegs erstrecken. Es sollte beachtet werden, dass auch in der 2d der halbe Transistorlängenbereich dargestellt ist. Folglich wird in den Eckbereichen 204c eine Höchstkonzentration der Dotierstoffgattung 231c mit einer abnehmenden Konzentration entlang der Tiefenrichtung D und entlang der Breitenrichtung W vorgesehen.
-
Folglich wird unter Verwendung der Maske 220 (vgl. 2a) als eine Implantationsmaske und als eine Ätzmaske zur Bildung der Halbleiterstege 204 die Dotierstoffgattung 231c in stark lokalisierter Weise entlang der Gesamtlänge der Halbleiterstege 204 innerhalb der Eckbereiche 204c vorgesehen, im Wesentlichen ohne andere Transistorbereiche zu beeinträchtigen und insbesondere im Wesentlichen ohne das Halbleitergebiet 202b (vgl. 2a) zu beeinträchtigen. Nach dem Entfernen der Hartmaske 220 (vgl. 2a) kann die weitere Verarbeitung auf der Grundlage jeder geeigneten Prozessstrategie fortgesetzt werden, beispielsweise durch Bilden von Gateelektrodenstrukturen und anschließendem Bilden von Drain- und Sourcegebieten und dergleichen.
-
2e zeigt schematisch eine Draufsicht des Halbleiterbauelements 200 in einem weiteren fortgeschrittenen Fertigungsstadium. Wie gezeigt, kann ein Multi-Gate-Transistor 250a in und über dem Halbleitergebiet 202a gebildet werden und eine Gateelektrodenstruktur 260a umfassen, die über und seitlich neben den Halbleiterstegen 204 gebildet ist. Darüberhinaus sind ein Draingebiet 251d und ein Sourcegebiet 251s in dem Halbleitergebiet 202a seitlich neben der Gateelektrodenstruktur 260a ausgebildet. In ähnlicher Weise kann ein planarer Transistor 250b in und über dem Halbleitergebiet 202b gebildet sein und eine Gateelektrodenstruktur 260b und Drain- und Sourcegebiete 251d, 251s umfassen. Auf Grund der planaren Architektur des Transistors 250b erstreckt sich ein planares Kanalgebiet 252b zwischen den Drain- und Sourcegebieten 251d, 251s entlang der Gesamtbreite des Transistors 250b. Andererseits wird das Kanalgebiet 252a des Multi-Gate-Transistors 250a durch einen oder mehrere Halbleiterstege 204, wie zuvor dargelegt, gebildet.
-
2f zeigt schematisch eine Querschnittsansicht des Bauelements 200 entlang der Schnittlinie IIf der 2e. Wie gezeigt, umfasst das Halbleitergebiet 202a, das in einer Halbleiterschicht 202 gebildet ist, die wiederum über einem Substrat 201 ausgebildet ist, die Drain- und Sourcegebiete 251s, 251d des Transistors 250a. Darüberhinaus kann die Gateelektrodenstruktur 260a ein Gatedielektrikumsmaterial 263 umfassen, wie etwa ein Siliziumoxinitridmaterial, ein dielektrisches Material mit großem κ und dergleichen, und somit ein Elektrodenmaterial 262 von den Drain- und Sourcegebieten 251d, 251s und von einem Wannen- oder Körpergebiet trennen, das heißt, von dem verbleibenden Teil des Halbleitergebiets 202a, der die Gegendotierungsgebiete 251h, das heißt gegendotiert im Hinblick auf die Drain- und Sourcegebiete 251d, 251s, umfasst, wobei derartige Gebiete häufig auch als Halogebiete bezeichnet werden. Darüberhinaus ist ein dielektrisches Material 203, das die elektrische Effektivhöhe der Halbleiterstege bestimmt, wie zuvor dargelegt, in dem Transistor 250a vorgesehen. Ferner ist abhängig von Prozess- und Geräteanforderungen eine Abstandshalterstruktur 261 typischerweise an den Seitenwänden der Gateelektrodenstruktur 260a ausgebildet.
-
In ähnlicher Weise ist der Transistor 250b in und über dem Halbleitergebiet 202b gebildet und umfasst die Gateelektrodenstruktur 260b mit der im Wesentlichen gleichen Konfiguration wie die Gateelektrodenstruktur 260a mit Ausnahme des Bereichs, der sich in das Halbleitermaterial erstreckt. Darüberhinaus können die Drain- und Sourcegebiete 251d, 251s und die Halogebiete 251h im Wesentlichen die gleiche Konfiguration wie der Transistor 250a aufweisen, da diese Komponenten auf der Grundlage eines gemeinsamen Fertigungsschritts gebildet werden können.
-
2g zeigt schematisch eine Querschnittsansicht des Transistors 250a entlang der Schnittlinie IIg der 2e. Somit kann, wie gezeigt, der Halbleitersteg 204 vorgesehen sein und sich gemäß den Geräteanforderungen in die Tiefenrichtung erstrecken, wie dies beispielsweise mit Bezug auf die 2d gezeigt ist, wobei eine elektrische Effektivhöhe durch das dielektrische Material 203 einstellbar ist, die jedoch nicht in dem Abschnitt der 2g gezeigt ist. Darüberhinaus umfasst der Halbleitersteg 204 den Eckbereich 204c mit der darin eingebrachten Gattung 231c, deren Konzentrationsmaximum in dem Eckbereich 204c liegt. Die Gattung 231c ist in einer anschaulichen Ausführungsform eine Gegendotierungsgattung in Bezug auf die Drain- und Sourcegebiete 251d, 251s, wodurch die Ladungsträgerdichte darin lokal verringert wird, um jegliche Eckeffekte, wie beispielsweise zuvor mit Bezug auf die 1e und 1f dargelegt, wirksam zu kompensieren.
-
Das in den 2e–2g gezeigte Halbleiterbauelement kann auf der Grundlage einer geeigneten Prozessstrategie gebildet werden, die das Abscheiden des Gatematerials in den entsprechenden Gateöffnungen 210g (vgl. 2a) nach dem Entfernen der Hartmaske 220 (vgl. 2a) umfassen kann. Danach werden die Gatematerialien unter Verwendung einer geeigneten Prozessstrategie abgeschieden und überschüssiges Material entfernt, gefolgt von der Entfernung der Gatmaske 210 (vgl. 2a). Danach kann die Seitenwandabstandshalterstruktur 261 in Verbindung mit den Drain- und Sourcegebieten 251s, 251d und den Halogebieten 251h unter Verwendung gut etablierter Implantationsmaskierungsverfahren gebildet werden. Danach können zusätzliche Prozesse durchgeführt werden, wie beispielsweise Ausheizprozesse, gegebenenfalls gefolgt von der Ausbildung von Kontaktgebieten, beispielsweise auf der Basis von Metallsiliziden, um die Transistoren 250a, 250b fertigzustellen. Folglich können die Bereiche 251s, 251d, 251h gleichzeitig für die Transistoren 250a, 250b gebildet werden, wodurch das erforderliche Schwellwertspannungsverhalten für die planaren Transistoren 250b erhalten wird, während eine effiziente Verschiebung oder Anpassung des Schwellwertspannungsverhaltens des Multi-Gate-Transistors 250a durch Einbringen der Dotierstoffgattung 231c, wie zuvor dargelegt, erzielt werden kann. Es sollte beachtet werden, dass das Einbringen der Dotierstoffgattung 231c für n-Kanaltransistoren und p-Kanaltransistoren auf unterschiedliche Weise durchgeführt wird, indem ein zusätzlicher Lithographieschritt, Maskenentfernungsprozess und Reinigungsprozess für jede Transistorart erforderlich ist. Dennoch kann, verglichen mit dem sehr komplexen Prozessschritt in herkömmlichen Strategien, in dem die Halogebiete für Multi-Gate-Transistoren und planare Transistoren getrennt gebildet werden, und dadurch auch eine Trennung der n-Kanaltransistoren und p-Kanaltransistoren für jede Transistorarchitektur erforderlich ist, eine maßgeblich verringerte Gesamtprozesskomplexität erhalten werden. Ferner werden die resultierenden Schwellwertspannungseigenschaften im Vergleich zu herkömmlichen Strategien verbessert, wie dies im Nachfolgenden detaillierter beschrieben ist.
-
Mit Bezug auf die 2h–2j wird im Folgenden ein Prozessschritt detaillierter beschrieben, in dem eine Dotierstoffgattung lokal in die Eckbereiche der Halbleiterstege für zwei unterschiedliche Multi-Gate-Transistorarten eingebracht wird, wobei das Einbringen in jedem geeigneten Fertigungsstadium durchgeführt werden kann.
-
2h zeigt schematisch das Halbleiterbauelement 100 einschließlich der Halbleitergebiete 202a, 202b in einem frühen Fertigungsstadium, wobei auch die Gebiete 202c und 202d vorgesehen sind. Das Gebiet 202a kann eine erste Multi-Gate-Transistorart aufweisen, wobei das Gebiet 202c eine zweite Multi-Gate-Transistorart aufweisen kann, das heißt, dass beispielsweise jeweils ein n-Kanaltransistor und ein p-Kanaltransistor vorgesehen ist. Andererseits sind planare Transistoren in und über den Gebieten 202b, 202d ausgebildet, die aus der gleichen oder einer anderen Art gebildet sein können. Zu diesem Zweck wird eine Hartmaske 220 gebildet, derart, dass diese die Maskenelemente 220a zur Definierung der lateralen Größe und Position der Halbleiterstege umfasst, um die Gebiete 202a, 202c zu bilden, wobei die Gebiete 202b, 202d vollständig durch die Maske 220 bedeckt sind. Die Hartmaske 220 kann vor der Bildung entsprechender Gateelektrodenstrukturen 260 gebildet werden, die ein Platzhaltermaterial 265 umfassen, das in einem späteren Fertigungsstadium entfernbar und durch geeignete Gatematerialien ersetzbar ist.
-
2i zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Fertigungsstadium, in dem eine Implantationsmaske 215a, wie beispielsweise eine Lackmaske, vorgesehen ist, um das Gebiet 202a einem Ionenimplantationsprozess 230a zu unterziehen, um eine Dotierstoffgattung 231a in die freigelegten Bereiche des Halbleitergebiets 202a und auch in die Eckbereiche der Halbleiterstege, die auf der Grundlage der Maskenelemente 220 gebildet werden, einzubringen. Andererseits kann die Maske 215a zumindest das Halbleitergebiet 202c bedecken. Hinsichtlich der Prozessparameter des Implantationsprozesses 230a finden die gleichen Kriterien, wie zuvor dargelegt, Anwendung. Danach kann die Maske 215a entfernt werden, gegebenenfalls in Verbindung mit einem geeigneten Reinigungsprozess.
-
2j zeigt schematisch das Bauelement 200 mit einer weiteren Implantationsmaske 215c, die vorgesehen ist, um das Gebiet 202c einem weiteren Implantationsprozess 230c zu unterziehen, um eine gewünschte Dotierstoffgattung in die freigelegten Bereiche des Halbleitergebiets 202c einzubringen. Auf diese Weise kann ein geeignetes Schwellwertspannungsverhalten für einen Transistor, der in und über dem Gebiet 202c ausgebildet werden soll, erzielt werden, wie dies zuvor erläutert wurde. Auch in diesem Fall können geeignete Implantationsparameter in Kombination mit einer geeigneten Implantationsgattung gewählt werden. Danach kann die Verarbeitung durch Entfernen der Maske 214c und Bilden der Gateelektrodenstrukturen 260 einschließlich des Platzhaltermaterials 265 (vgl. 2h) fortgesetzt werden. Bei der Bildung der Gateelektrodenstrukturen 260 können alle freiliegenden Bereiche der Hartmaske 220 entfernt werden und die Verarbeitung kann durch Bilden der Drain- und Sourcegebiete, der Halogebiete und dergleichen durch Anwenden einer gemeinsamen Prozessstrategie für entsprechende Transistorleitfähigkeitstypen fortgesetzt werden. Das heißt, das Halbleitergebiet 202a kann zusammen mit dem Gebiet 202e bearbeitet werden, sofern diese Gebiete einen Multi-Gate-Transistor und einen planaren Transistor derselben Grundart, wie beispielsweise einen p-Kanaltransistor oder einen n-Kanaltransistor, aufweisen. Ebenso können die Gebiete 202c und 202d in einem gemeinsamen Prozessschritt behandelt werden, wodurch im Wesentlichen identische Dotierstoffprofile für die Drain- und Sourcegebiete einer jeden Transistorart gebildet werden, wie bereits zuvor dargelegt. In einem späteren Fertigungsstadium kann das Platzhaltermaterial 265 (vgl. 2h) entfernt werden und die Maskenelemente 220a können als eine Ätzmaske zur Bildung von Halbleiterstegen in den Halbleitergebieten 202a, 202c verwendet werden. Nach dem Entfernen der Hartmaske 220 können geeignete Gatematerialien vorgesehen werden, wie beispielsweise dielektrische Materialien mit großem-κ, metallenthaltende Elektrodenmaterialien und dergleichen.
-
In anderen Strategien wird die Dotierstoffgattung 231a, 231c (vgl. 2i, 2j) beim Entfernen des Platzhaltermaterials 265 (vgl. 2h) und vor dem eigentlichen Ätzen in die Halbleitergebiete 202a, 202b eingebracht, wobei entsprechende Maskierungsverfahren, wie zuvor dargelegt, verwendet werden können.
-
Folglich kann auch in diesem Fall eine geeignete Dotierstoffgattung lokal in den Eckbereichen der Halbleiterstege vorgesehen sein, beispielsweise in einem sehr frühen Fertigungsstadium oder in einem sehr späten Fertigungsstadium, ohne im Wesentlichen die planaren Transistoren zu beeinträchtigen.
-
2k zeigt schematisch den Schwellwertspannungsverlauf von Multi-Gate-Transistoren, die unterschiedliche Konzentrationen in den Eckbereichen aufweisen. Wie gezeigt, stellen die Kurven A, B und C die Schwellwertspannung für unterschiedliche Gatelängen, i. e., für Transistoren mit einer Gatelänge von 22–54 nm, dar, wobei die Kurve A Transistoren ohne zusätzliche Dotierstoffgattung in den Eckbereichen zeigt. Anderseits zeigt die Kurve B Transistoren, die eine bestimmt Dotierstoffkonzentration aufweisen, wodurch im Wesentlichen der Schwellwertspannungsverlauf der Kurve A zu höheren Schwellwertspannungen hin verschoben wird. In ähnlicher Weise zeigt die Kurve C Transistoren, die noch höhere Dotierstoffkonzentration in den Eckbereichen aufweisen, wodurch sich der Transistorschwellwertspannungsverlauf noch weiter ”verschlechtert”, jedoch ohne im Wesentlichen die Gesamtflachheit der Schwellwertspannungsabhängigkeit zu beeinträchtigen. Folglich ist durch entsprechende Wahl der Implantationsdosis und -energie die Konzentration in den Eckbereichen so einstellbar, dass die gewünschte Verschiebung des Schwellwertspannungsverlaufs erhalten wird, wodurch eine gewünschte Anpassung des Schwellwertspannungsverlaufs der einzelnen planaren Transistoren möglich ist, die in der Regel eine höhere Schwellwertspannung aufweisen, wie zuvor mit Bezug auf die 1d dargelegt.
-
Demzufolge stellt die vorliegende Erfindung Fertigungstechniken und ein Halbleiterbauelement bereit, in dem die Schwellwertspannungseigenschaften von Multi-Gate-Transistoren in Bezug auf planare Transistoren getrennt einstellbar sind, während dennoch ein gemeinsamer Prozessschritt für die Ausbildung der Drain- und Sourcegebiete und der Halogebiete in den Multi-Gate-Transistoren und den planaren Transistoren möglich ist. Zu diesem Zweck wird eine geeignete Dotierstoffgattung lokal in die Eckbereiche der Halbleiterstege eingebracht, beispielsweise auf der Grundlage einer Hartmaske, die auch zur Strukturierung der Halbleiterstege verwendbar ist.
-
Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Lehre vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der vorliegenden Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
