CN102956449B - 通过角落植入调整鳍状晶体管的阈值电压 - Google Patents

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Abstract

当在共同制造顺序中形成精密的多栅极晶体管及平面型晶体管时，通过在半导体鳍片的角落区域中选择性加入掺杂物种，可故意使该等多栅极晶体管的阈值电压特性“降级”，由此多栅极晶体管与平面型晶体管的阈值电压特性可得到优异的调配。在较佳具体实施例中，可通过利用硬掩膜来实现掺杂物种的加入，它也可用来图案化自对准的半导体鳍片。

Description

通过角落植入调整鳍状晶体管的阈值电压
技术领域
本揭示内容大体有关于包含具有双栅极或三栅极架构(FinFET)的晶体管组件的高度精密集成电路。
背景技术
先进集成电路(例如，CPU、储存装置、ASIC(特殊应用集成电路)及其类似者)的制造要求根据指定的电路布局在给定的芯片区域上形成大量的电路组件，其中场效应晶体管为一种电路组件的重要类型，其实质决定集成电路的效能。一般而言，目前实施的工艺技术有多种，其中对于含有场效应晶体管的多种复杂电路，MOS技术是目前最有前途的方法之一，因为由操作速度及/或耗电量及/或成本效率看来，它具有优越的特性。在使用MOS技术制造复杂的集成电路期间，会在包含结晶半导体层的基板上形成数百万个晶体管，例如，N型信道晶体管与P型信道晶体管。不论是否考虑N型信道晶体管或P型信道晶体管，场效应晶体管都包含所谓的PN接面，该PN接面是由位在被称作漏极及源极区的重度掺杂区与轻度掺杂或无掺杂区(例如，经配置成与重度掺杂区相邻的信道区)的接口形成。在场效应晶体管中，形成于该信道区附近以及通过细薄绝缘层而与该信道区隔开的栅电极可用来控制信道区的导电率，亦即，导电信道的驱动电流能力。在因施加适当的控制电压至栅电极而形成导电信道后，除了别的以外，该信道区的导电率取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对平面型晶体管架构而言，取决于漏极区与源极区的距离，此一距离也被称作信道长度。
由于有实质无限的可用性、已熟悉硅及相关材料和工艺的特性、以及50年来累积的经验，目前极大多数的集成电路皆以硅为基础。因此，对于设计成可量产的未来电路世代，硅可能仍为可供选择用来设计成可量产未来电路世代的材料。硅在制造半导体装置有主导重要性的理由之一是硅/二氧化硅接口的优越特性，它使得不同的区域彼此在可靠的电气绝缘。硅/二氧化硅接口在高温很稳定，从而允许后续高温工艺的效能，例如像退火循环(annealcycle)所要求的，可激活掺杂物及纠正晶体损伤而不牺牲接口的电气特性。
基于以上所提出的理由，二氧化硅在场效应晶体管中最好用来作为隔开栅电极(常由多晶硅或含金属材料构成)与硅信道区的栅极绝缘层。在稳定地改善场效应晶体管的装置效能下，已持续减少信道区的长度以改善切换速度及驱动电流能力。由于晶体管效能受控于施加至栅电极的电压，该电压可使信道区的表面反转成有够高的电荷密度用以对于给定的供给电压可提供想要的驱动电流，必须维持有一定程度的电容耦合(capacitivecoupling)，由栅电极、信道区及配置于其间的二氧化硅所形成的电容器提供。结果，减少用于平面型晶体管组态的信道长度要求增加电容耦合以避免在晶体管操作期间有所谓的短信道行为。该短信道行为可能导致泄露电流增加以及导致阈值电压依赖信道长度。阈值电压为在该信道区开始形成导电信道时施加于栅电极、晶体管主体之间的电压。有相对低供给电压从而减少阈值电压的积极缩小型晶体管装置可能受苦于泄露电流的指数增加同时也需要增强栅电极与信道区的电容耦合。因此，必须对应地减少二氧化硅层的厚度以在栅极与信道区之间提供必要的电容。由电荷载子直接穿隧通过超薄二氧化硅栅极绝缘层造成的相对高泄露电流可能达相当氧化物厚度在1至2纳米之间的数值，这与效能驱动电器(performancedrivencircuit)的要求不一致。
鉴于进一步的装置缩放有可能基于已知的材料，已有人提出可提供“三维”架构的新晶体管组态，企图得到想要的信道宽度同时保留电流流经信道区的优异可控性。为此目的，已有人提出有薄银或硅制鳍片形成于基板的硅层的所谓FinFET，其中是提供栅极介电材料及栅电极材料于两个侧壁上，若需要也于正面上，由此实现其信道区完全空乏化(fullydepleted)的多栅极晶体管。为了方便，用于本文的术语多栅极晶体管与FinFET为可互换的术语。通常，在精密的应用中，硅鳍片的宽度约有10至25纳米的大小以及它的高度约有30至40纳米的大小。在用于形成FinFET的一些习知方法中，形成该等鳍片为长形装置特征，接着是沉积栅电极材料，有可能结合任何间隔体，之后，通过磊晶成长硅材料可“合并”鳍片的端部，这可能导致复杂的工艺，从而也可能增加所得漏极/源极区的整体外部电阻(overallexternalresistance)。
因此之故，已开发出对于栅电极结构是以“自对准”方式形成半导体鳍片的工艺策略，其中半导体鳍片是局限于只被栅电极结构覆盖的区域，同时以连续半导体区保留漏极/源极区，从而排除任何附加磊晶成长技术。相对制造策略，例如，揭示于NDY等人的未公开德国专利申请案，标题分别为“Aself-alignedmultiplegatetransistorformedonabulksubstrate”与“Aself-alignedfintransistorformedonabulksubstratebylatefinetch”。这些德国专利申请案的揭示内容全部并入本文作为参考资料。
一般而言，该等工艺策略致能基于“二维”工艺来形成FinFET或多栅极晶体管由此可同时提供三维晶体管和习知平面型晶体管而不需要个别的工艺，除了自对准半导体鳍片的实际形成以外。结果，基于该等工艺技术，可制成能有效利用三维及二维晶体管的优点的个别半导体装置，同时不会不必要地促进整体工艺复杂度，因为许多习知二维工艺技术(例如，漏极/源极区、栅电极结构及其类似者的形成)可共同应用于多栅极晶体管及平面型晶体管。虽然混合概念基本上有可能以可接受的制造成本提供快又有力的半导体装置，结果是在比较半导体装置的多栅极晶体管和平面型晶体管时，可观察到晶体管特性的显着变化，特别是有不同栅极长度的晶体管的阈值电压，这在说明图1A至图1F时会有更详细的解释。
图1A示意地图示半导体装置100的透视图，根据整体装置要求，它可包含多栅极晶体管(例如，三栅极晶体管)及平面型晶体管。为了方便，图1A图示多栅极晶体管150A而不图示任何平面型晶体管。装置100包括基板101，例如，硅基板、硅/锗基板或供半导体层102形成于其上(例如，以硅材料的形式)的任何其它适当载体材料。一般而言，在初始制造阶段，半导体层102以连续的半导体材料提供，随后可分割成多个半导体区或作用区，其中图1A图示单一半导体区102A，以及有晶体管150A形成于其中及上方。在其它的半导体区中，按照装置100的整体电路布局的要求，在装置100中加上任何其它多栅极晶体管或平面型晶体管。半导体区102A包括横向位于源极区151S、漏极区151D之间的多个半导体鳍片104。此外，形成横向相邻该等半导体鳍片104以及向上延伸到对于半导体区102A表面呈凹下的高度位准的介电材料103。以此方式，介电材料103实质定义半导体鳍片104的电气有效高度，应理解它为图1A半导体鳍片104的暴露部份的垂直延伸部份。此外，栅电极结构160A设在半导体鳍片104上方且通常包括与侧壁间隔体结构161(可具有任何适当组态)结合的电极材料162，例如多晶硅材料、电极金属及其类似者。此外，栅电极结构160A包括栅极介电材料163，其是经装设成可分离电极材料162与为晶体管150A的信道区的半导体鳍片104。结果，栅电极材料163形成于半导体鳍片104的正面104T及侧壁表面区域104S上，同时电极材料162形成于介电材料163上。结果，侧壁表面区域104S及正面104T用来作为被“多个”栅电极(由栅极介电材料163及形成于对应表面区域104T、104S上的邻近电极材料162所定义)控制的“平面型”信道区。因此，在图1A所图示的组态中，3个表面区域104S、104T形成三栅极组态，不过，其中整个半导体鳍片104为晶体管150A的信道区，因此可用这多个栅极的组合来控制，也如以上所述。
图1B示意地图示装置100的透视图，其中，为了方便说明，不图示栅电极结构160A(图1A)。此外，为了方便说明，图1B图示单一半导体鳍片104。如图所示，漏极/源极区151D、151S有专属横向及垂直掺杂物分布，这可基于习知平面型晶体管制造技术来得到，例如通过执行植入工艺，使得漏极/源极区151S、151D电气连接至如上述用作晶体管150A的信道区152A的半导体鳍片104。
图1C示意地图示装置100的上视图，其中图示多栅极晶体管150A。为了方便说明，在单一半导体鳍片104用作供连接漏极/源极区151S、151D的信道区152A时，在第二半导体区102B中装设平面型晶体管150B，其中栅电极结构160B形成于分别连续横向连接至漏极/源极区151S、151D的平面型信道区152B上方。晶体管150A、150B可具有实质相同的栅极长度(亦即，在图1C中，漏极/源极区151S、151D之间的水平距离)，以及关于漏极/源极区151S、151D的垂直及横向掺杂物分布，也可具有实质相同的架构，因为，如上所述，除了半导体鳍片104的实际形成以外，晶体管150A、150B通常是用共同应用于晶体管150A、150B的工艺技术来形成。
例如，如图1A至图1C所示，用于形成半导体装置100的典型工艺策略可包含以下工艺顺序。在通过提供适当隔离结构(未图示)来形成半导体区102A、102B(图1C)后，这可包括精密微影、蚀刻、沉积、退火及平坦化技术，各种半导体区的基本掺杂是用适当的植入及掩膜技术建立。之后，可形成掩膜以便包含栅极开口，其基本上决定栅电极结构160A、160B的横向尺寸及位置。为此目的，应用已知的沉积、微影及蚀刻技术。之后，提供适当硬掩膜以定义半导体鳍片104在晶体管160A的栅极开口内的位置及横向尺寸。为此目的，应用任何精密沉积及图案化技术。之后，执行各向异性蚀刻工艺以蚀刻进入半导体区102A，由此形成向下至特定深度的半导体鳍片104。之后，介电材料，例如二氧化硅，填入与所得半导体鳍片104横向相邻的凹处，同时用平坦化及蚀刻技术移除过剩材料，由此也调整介电材料103(图1B)的所欲高度位准，由此也调整半导体鳍片104的有效电气高度。应了解的，平面型晶体管的半导体区102B用硬掩膜可靠地覆盖以便避免对于晶体管150B的对应栅极开口有任何不当的材料腐蚀。在移除硬掩膜后，栅电极结构160A、160B的形成可通过沉积任何适当材料，例如栅极介电材料163及电极材料162(图1A)，接着是移除对应掩膜。在此制造阶段中，栅电极结构160A、160B可用作供进一步加工用的植入掩膜，亦即，用以形成漏极/源极区151S、151D以便建立需要的复杂垂直及横向掺杂物分布。例如，用于形成漏极/源极区151S、151D的植入顺序可包含植入工艺，其用来以减少植入能量及有可能减少剂量方式加入漏极/源极掺杂物种，同时通常也加入反向掺杂物种，有可能基于倾斜式植入技术，以便调整整体晶体管特性，特别是晶体管150A、150B的阈值电压。为此目的，应用已知的掩膜方案及植入技术，结合在移除抗蚀剂掩膜后必须提供的对应清洗处方。结果，可能影响晶体管150A、150B的最终所得阈值电压的各种机构通常共同地应用于该等晶体管，使得一类型的晶体管的阈值电压变化必然显着影响另一类型的晶体管。不过，结果在考量有不同栅极长度的晶体管时，多栅极晶体管150A的阈值电压与平面型晶体管150B的阈值电压显着不同。
图1D示意地图示有不同栅极长度的平面型及多栅极晶体管在饱和状态下操作时的典型阈值电压依赖性。曲线A为有22至54纳米栅极长度的多栅极晶体管的对应阈值电压值，而曲线B图示平面型晶体管150B的情况。一般而言，多栅极晶体管的阈值电压显着低于平面型晶体管，其假设主要受半导体鳍片104的角落效应(cornereffect)。据信导致阈值电压减少的一机构是阱掺杂物种(welldopantspecies)在半导体鳍片104角落的离析(segregation)及外扩散(out-diffusion)增加。此外，如上所述，由出于半导体鳍片104的正面及侧壁表面区的栅电极结构产生的电场的重迭也有助于减少整体阈值电压。结果，这两种几何相依效应可能导致较高的静电电位，较低的导电带能量(conductionbandenergy)以及半导体鳍片104角落的电流密度增加。
图1E示意地图示典型掺杂浓度，例如，在半导体鳍片104中心从而信道区152A的剖面。由图1E可见，在鳍片104的角落区域104C，有减少的阱掺杂物浓度，如上所述，与局部增加电场结合，可导致角落区域104C有较高的电流密度。
图1F示意地图示信道区152A内的电流密度的对应模拟，从而清楚地显示电荷载子密度在角落区域104C增加，从而相比于平面型晶体管的对应阈值电压，导致整体阈值电压降低，由比较图1D的曲线A与B也可明白。
为了减少多栅极晶体管和平面型晶体管的阈值电压的失配，在一些策略中，对多栅极晶体管与平面型晶体管个别地应用反向掺杂物种至信道区的植入，这也被称作晕环植入(haloimplantation)。在此策略中，N信道晶体管与P型信道晶体管各需要两个附加植入掩膜、植入工艺及相关清洗步骤。亦即，用于形成晕环区(haloregion)的植入顺序，有可能结合对应的漏极/源极延伸区，对于N型信道晶体管及P型信道晶体管，必须执行两次，以便各自以不同的方式控制多栅极晶体管及平面型晶体管的所得阈值电压。除了大幅增加整体制造成本以外，结果是多栅极晶体管的电性对于不同的栅极长度(例如，在22至54纳米的范围)会降级，特别是只有短信道晶体管充分回应反向掺杂植入剂量的增加以便适当地增加阈值电压(图1D的曲线A)，不过，由于晕环重迭较少而难以栅极长度增加(例如，54纳米)的多栅极晶体管使“降级”，尽管如以上在说明图1E及图1F时所述，角落效应也保持实质不变。此外，已观察到大体在形成漏极/源极区后立即增加反向掺杂物种或晕环物种的植入剂量后，阈值电压对于不同晶体管的栅极长度的依赖性更加显着。
结果，例如通过个别使用晕环(亦即，反向掺杂)个别形成多栅极晶体管及平面型晶体管的漏极/源极区的复杂垂直及横向掺杂物分布，植入工艺可能造成极复杂的制造流程，同时多栅极晶体管与平面型晶体管之间的显着失配仍然存在，特别是对于栅极长度增加的晶体管。
本揭示内容是针对能够避免或至少降低一或更多上述问题的影响的各种方法及装置。
发明内容
为供基本理解本发明的一些方面，以下提出简化的总结。此总结并非本发明的穷举式总览。它不是想要确认本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
一般而言，本揭示内容提供数种制造技术及半导体装置，其中基于有实质相同掺杂物分布(例如，相对于漏极/源极掺杂物种及相对于反向掺杂物种)的漏极/源极区，可形成数个多栅极晶体管及平面型晶体管，同时对于不同的栅极长度可实现多栅极晶体管及平面型晶体管的阈值电压行为的优异匹配。为此目的，已认识到掺杂物浓度在半导体鳍片的角落区域有极高效率的局部变化以致可个别调整多栅极晶体管的阈值电压行为而实质不会影响平面型晶体管，其中多栅极晶体管与平面型晶体管可具有实质相同的漏极/源极掺杂物组态。在一些示范具体实施例中，用离子植入法可实现在半导体鳍片的角落区域的掺杂物浓度的局部调整，其中在角落区域可以自对准方式加入适当的掺杂物种，这可通过作为植入掩膜的硬掩膜来实现，在任何适当制造阶段图案化半导体鳍片时，它也可作为蚀刻掩膜。结果，通过对应植入工艺可实现掺杂物浓度的局部调配，特别是半导体鳍片的角落区域，而不影响平面型晶体管，由此基于已知的植入技术，在共同地形成多栅极晶体管与平面型晶体管的漏极/源极区后，即可有效地调整平面型晶体管及部份多栅极晶体管的阈值电压特性。
揭示于本文的一示范方法包括：在一半导体区上方形成一硬掩膜，其中该硬掩膜具有决定要在该半导体区中形成的一半导体鳍片的横向尺寸的至少一掩膜特征。该方法更包括：执行一植入工艺以在该半导体区的一表面上及附近加入一掺杂物种，同时使用该硬掩膜作为植入掩膜。该方法更包括：在执行该植入工艺后，执行使用该硬掩膜作为蚀刻掩膜的一蚀刻工艺，以在该半导体区中形成该半导体鳍片。另外，该方法包括：形成在该半导体鳍片上方及横向与该半导体鳍片相邻的一栅电极结构。
揭示于本文的另一示范方法是有关于形成半导体装置。该方法包括：在第一半导体区中形成一多栅极晶体管的第一漏极/源极区以及在第二半导体区中形成一平面型晶体管的第二漏极/源极区，其中该多栅极晶体管包含连接至该第一漏极/源极区的一半导体鳍片。该方法更包括：通过在该半导体鳍片中提供一反向掺杂物种以便在该半导体鳍片的上角落(uppercorner)有一浓度最大值来个别调整该多栅极晶体管的一阈值电压。
揭示于本文的一示范半导体装置包括半导体区，该半导体区包括一漏极区及一源极区的一半导体区。该半导体装置更包括：一信道区，通过形成于该半导体区中的至少一半导体鳍片所形成，以便用第一端部连接至该漏极区，以及用第二端部连接至该源极区。该半导体鳍片包括局部在及沿着该半导体鳍片的上角落有一浓度最大值的一反向掺杂物种。此外，该半导体装置包括一栅电极结构，形成于该至少一半导体鳍片上方及横向与该半导体鳍片相邻。
附图说明
参考以下结合附图的说明可了解本揭示内容，在附图中类似的组件用相同的组件符号表示。
图1A至图1B示意地图示基于习知工艺策略形成的多栅极晶体管的透视图；
图1C示意地图示根据习知工艺策略形成的多栅极晶体管及平面型晶体管的上视图；
图1D示意地图示根据习知工艺策略多栅极晶体管与平面型晶体管对于不同栅极长度的阈值电压行为的图表；
图1E及图1F示意地图示习知多栅极晶体管的半导体鳍片各自的掺杂物浓度及电流密度的透视图；
图2A示意地图示根据示范具体实施例包括多栅极晶体管及平面型晶体管的半导体装置以及用于定义半导体鳍片的横向位置及尺寸的硬掩膜的上视图；
图2B至图2C示意地图示根据示范具体实施例在半导体鳍片的角落区域局部加入反向掺杂物种之后的部份半导体装置的透视图；
图2D示意地图示根据示范具体实施例具有经个别调配的掺杂物浓度以及在角落区域有浓度最大值的半导体鳍片的透视图；
图2E示意地图示根据示范具体实施例处于更进一步制造阶段的半导体装置的上视图；
图2F至图2G示意地图示图2E的半导体装置的横截面图；
图2H至图2J示意地图示在各个工艺阶段的半导体装置，这些工艺是用来加入各自局限于P型信道晶体管及N型信道晶体管的半导体鳍片的角落区域的反向掺杂物种的上视图；以及
图2K示意地图示根据示范具体实施例多栅极晶体管的阈值电压对于半导体鳍片的角落区域有不同反向掺杂植入剂量的偏移的图表。
尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解的，本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入依照附上权利要求所界定的本发明精神及范畴内所有修改、等价及替代性陈述。
具体实施方式
以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解的，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解的，此类开发即复杂又花时间，决不是本技艺一般技术人员在阅读本揭示内容后即可实作的例行工作。
此时以参照附图来描述本发明。示意地图示于附图的各种结构、系统及装置仅供解释，以及避免本领域技术人员所熟知的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与熟悉相关领域的技术人员所熟悉意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与本领域技术人员所理解的普通惯用意思不同的定义)是想要用术语或片语的一致用法来暗示。在这个意义上，希望术语或片语具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。
本揭示内容提供数种半导体装置及制造技术，其中半导体鳍片的角落区域接受适当的掺杂物浓度以便对于有以其它方式给定组态的多栅极晶体管的漏极/源极区及任何反向掺杂区或晕环区可适当地调配多栅极晶体管的阈值电压特性。以此方式，可共同建立平面型晶体管与多栅极晶体管的漏极/源极组态，同时实现阈值电压特性的必要调配可通过以局部受限的方式加入掺杂物种于半导体鳍片且在角落区域有浓度最大值而实质不影响多栅极晶体管及平面型晶体管的漏极/源极区的掺杂物浓度。以此方式，基于共同工艺顺序，可形成该漏极/源极区。此外，在一些示范具体实施例中，基于硬掩膜，可实现掺杂物种于半导体鳍片的加入，也可用来图案化半导体鳍片，而不需要额外的植入掩膜，因为该硬掩膜也可至少覆盖平面型晶体管的信道区。
在实际图案化半导体鳍片之前的任何适当制造阶段，可加入半导体鳍片的附加掺杂物种，由此提供有高度兼容性的多个工艺策略，用以形成混合半导体装置中的多栅极晶体管及平面型晶体管。例如，在一些方法中，基于包含栅极开口的掩膜，可提供用以图案化半导体鳍片的硬掩膜，其中因此可在实际图案化在多栅极晶体管的对应栅极开口内的半导体鳍片之前执行植入工艺。另一方面，平面型晶体管的对应栅极开口被硬掩膜材料可靠地覆盖。在植入工艺期间，掺杂物种不可避免地在硬掩膜底部的半导体材料中散射，导致随后要基于硬掩膜及各向异性蚀刻工艺来形成实际半导体鳍片的区域加入该掺杂物种。另一方面，通过调整植入工艺的植入剂量及能量，可有效地控制渗入半导体材料的深度，以便在蚀刻半导体鳍片后，在角落区域得到想要的浓度最大值，而不会过度影响半导体鳍片的任何侧壁表面区。必然地，通过控制植入工艺的至少一工艺参数，可实现想要的偏移从而阈值电压特性有所欲程度的匹配。
请参考图2A至图2K，此时将更详细地描述其它的示范具体实施例，其中如果适当，也会参考图1A至图1F。
图2A示意地图示半导体装置200的上视图，其包含在其中及上方形成多栅极晶体管的第一半导体区202A以及在其中及上方形成平面型晶体管的第二半导体区202B。半导体区202A、202B可用任何适当半导体材料来形成以及可各自用隔离结构划定横向的界限，例如，也如在以上说明半导体装置100时所述。此外，在此制造阶段中，由任何适当材料或材料系统构成的栅极掩膜210可形成于半导体区202A、202B上方而且可包括栅极开口210G，从而它可定义要形成于半导体区202A、202B上方的栅电极结构的横向尺寸及位置。此外，在此制造阶段中，可提供硬掩膜220以便定义要形成于栅极开口210G(形成于半导体区202A上方)中的半导体鳍片的横向尺寸及位置。为此目的，硬掩膜220可包括一或更多掩膜特征220A，在较晚期的制造阶段，它可用作蚀刻掩膜以便形成半导体区202A在栅极开口210G内的凹处，由此形成对应的半导体鳍片。另一方面，硬掩膜220能可靠地至少覆盖形成于半导体区202B上方的栅极开口210G。
基于任何适当工艺策略，可形成半导体区202A、202B，如以下在说明装置100时所述。同样，例如，栅极掩膜210的形成可通过沉积一或两种适当的材料，例如二氧化硅、氮化硅及其类似者，以及图案化所得的层堆栈以便形成栅极开口210G于其中。在其它情形下，可形成掩膜特征以便定义栅极开口210G的尺寸及位置，接着沉积及平坦化栅极掩膜210的材料。之后，则可移除先前所提供的掩膜区以便提供栅极开口210G。接下来，例如，可用沉积技术以及精密微影及蚀刻工艺来形成硬掩膜220，以便形成掩膜特征220A以及可靠地覆盖第二半导体区202B的开口210G。
图2B示意地图示处于更进一步制造阶段中半导体装置200的一部份。如图所示，只有图示第一半导体区202A的一部份，其中单一掩膜特征220A形成于栅极开口210G中，在图示具体实施例中，接着它是包含第一掩膜层212及第二掩膜层211(例如，各自以二氧化硅及氮化硅的形式提供)的栅极掩膜210的一部份。不过，应了解，可使用任何其它适当材料系统。结果，硬掩膜特征220A覆盖半导体区202A在栅极开口210G内的区域，其对应至仍待形成的半导体鳍片204。此外，在此制造阶段中，硬掩膜220(图2A)从而特征220A在植入工艺230期间可用作植入掩膜，其中加入掺杂物种231于半导体区202A在栅极开口210G内的暴露表面区。在植入工艺230期间，使用适当的植入参数(例如，剂量及能量)以便在区域202A的半导体材料内提供有所欲掺杂物分布的物种231。例如，可使用约0.1至5keV或0.5至1keV的低植入能量结合适当的剂量，以便得到想要的掺杂物浓度。在植入工艺230期间，由于植入工艺的本性，掺杂物有一定程度的散射，从而在掩膜特征220A之下的材料202A中也加入一定数量的掺杂物种。
图2C示意地图示图2B的装置的一部份。如图所示，掺杂物种231加入半导体材料202A中未被掩膜特征220A覆盖的暴露部份，同时由于掺杂物会散射，也有一定数量的掺杂物种加入对应至仍待形成的半导体鳍片204的区域。因此，在仍待形成的鳍片204的角落区域204C也存在掺杂物种231。应了解的，在图2C中，只有图示栅极开口210G(图2B)相对于长度方向(用L表示)的左半部。亦即，栅极开口210G在信道长度的一半处切片，从而如图2C所示的物种231的掺杂物分布，是沿着开口210G的整个长度延伸。更应了解的，在一些示范具体实施例中，是在开口210G内(图2B)的材料202A的表面上或附近形成物种231的浓度最大值，其中“在表面附近”应被理解为范围是从表面202S至约5纳米或以下的深度的区域。结果，当对于表面202S以约5纳米或以下的深度提供物种231的浓度最大值，可理解是在表面202S上或附近。
图2D示意地图示处于更进一步制造阶段的装置200。如图所示，可应用蚀刻工艺216以便蚀刻进入半导体材料202A，同时使用硬掩膜220(图2A)从而使掩膜特征220A作为蚀刻掩膜。因此，在蚀刻工艺216期间，半导体鳍片204的形成是通过在半导体区202A中形成向下至所欲深度的对应凹处。为此目的，可应用任何已知的各向异性蚀刻处方。结果，在蚀刻工艺216期间，可移除先前加入的掺杂物种231(图2C)的主要部份，同时在半导体鳍片204的角落区域204C保留部份物种。应了解的，角落区域204C应被理解为在深度方向(用D表示)及宽度方向(用W表示)有约5纳米或以下的横向延伸部份的区域，同时角落区域204C在长度方向L延伸半导体鳍片的整个长度。应了解的，在图2D中，也图示在晶体管长度的一半处的切片。结果，在角落区域204C内，提供最大浓度的掺杂物种231C以及沿着深度方向D及宽度方向W递减的浓度。
结果，在使用掩膜220(图2A)作为植入掩膜以及用于形成半导体鳍片204的蚀刻掩膜时，可沿着半导体鳍片204在角落区域204C内的整个长度以高度局部的方式提供掺杂物种231C而实质不影响任何其它晶体管区域，特别是，实质不影响半导体区202B(图2A)。在移除硬掩膜220(图2A)后，基于任何适当工艺策略，可继续其它加工，例如形成栅电极结构，且随后形成漏极/源极区及其类似者。
图2E示意地图示处于更进一步制造阶段的半导体装置200的上视图。如图所示，多栅极晶体管250A可形成于半导体区202A中及上方且可包含形成于半导体鳍片204上方及横向与半导体鳍片204相邻的栅电极结构260A。此外，在半导体区202A中形成与栅电极结构260A横向相邻的漏极区251D及源极区251S。同样，平面型晶体管250B可形成于半导体区202B中及上方且可包含栅电极结构260B与漏极/源极区251D、251S。由于晶体管250B为平面型架构，平面型信道区252B沿着晶体管250B的整个宽度在漏极/源极区251D、251S之间延伸。另一方面，多栅极晶体管250A的信道区252A是由一或更多半导体鳍片204所形成，如上所述。
图2F示意地图示沿着图2E的剖面IIf绘出的装置200的横截面图。如图所示，形成于半导体层202中以及接着装设于基板201上方的半导体区202A包含晶体管250A的漏极/源极区251S、251D。此外，栅电极结构260A可包含栅极介电材料263，例如氮氧化硅材料、高k介电材料及其类似者，因而可使电极材料262与漏极/源极区251D、251S及阱(well)或本体区分离，亦即，半导体区202A的其它部份也可包括反向掺杂区(counter-dopedregion)251H，亦即，对于漏极/源极区251D、251S是反向掺杂，其中任何此类区域也常被称作晕环区。此外，如上所述，在晶体管250A可提供决定半导体鳍片的电气有效高度的介电材料203。此外，取决于工艺及装置要求，间隔体结构261通常形成于栅电极结构260A的侧壁上。
同样，晶体管250B是形成于半导体区202B中及上方且可包含基本上与栅电极结构260A相同组态的栅电极结构260B，除了伸入半导体材料的部份以外。此外，与晶体管250A的相比，漏极/源极区251D、251S与晕环区251H可具有实质相同的组态，因为这些组件的形成可基于共同制造顺序。
图2G示意地图示用图2E的剖面线IIg表示的晶体管250A的横截面图。因此，如图所示，可提供半导体鳍片204以及可根据装置要求沿着深度方向延伸，例如，如图2D所示，其中电气有效高度是用介电材料203(在图2G的剖面实际看不到)调整。此外，半导体鳍片204包括角落区域204C，其是已加入在角落区域204C内有浓度最大值的物种231C。在一示范具体实施例中，物种231C为反向掺杂物种(相对于漏极/源极区251D、251S)，由此局部减少其中的电荷载子密度，以便有效地补偿任何角落效应，如先前在说明图1E及图1F时所解释的。
可基于任何适当工艺策略来形成如图2E至图2G所示的半导体装置，可包含在移除硬掩膜220(图2A)后沉积栅极材料于对应栅极开口210G(图2A)内。之后，可使用任何适当工艺策略来沉积栅极材料以及可移除过剩材料，接着移除栅极掩膜210(图2A)。接下来，使用已知的植入及掩膜方案，可形成与漏极/源极区251S、251D及晕环区251H结合的间隔体结构261。之后，可应用其它工艺，例如退火工艺，有可能接着形成接触区，例如基于金属硅化物，以便完成晶体管250A、250B。结果，可共同形成晶体管250A、250B的区域251S、251D、251H，由此得到平面型晶体管250B的必要阈值电压特性，同时通过加入掺杂物种231C可实现多栅极晶体管250A的阈值电压行为的有效偏移或调配，如上所述。应了解的，对于N型信道晶体管与P型信道晶体管是要以不同的方式执行掺杂物种231C的加入，从而需要额外的微影步骤，掩膜移除及清洗工艺来用于每一种晶体管。然而相比于习知策略的极复杂工艺顺序，其中晕环区是个别提供给多栅极晶体管与平面型晶体管用，从而也需要分离每个晶体管架构的N型信道晶体管及P型信道晶体管，可得到复杂度显着减少的整体工艺。此外，相比于习知策略，可改善所得阈值电压特性，对此随后会有更详细的说明。
用图2H至图2J更详细地描述工艺顺序，其中在两种不同类型的多栅极晶体管的半导体鳍片的角落区域可局部加入掺杂物种，其中可在任何适当制造阶段实现该加入。
图2H示意地图示半导体装置200，其包含在早期制造阶段的半导体区202A、202B，同时也可提供区域202C、202D。区域202A可接受第一类型的多栅极晶体管而区域202C可接受不同类型的多栅极晶体管，例如，可分别提供N型信道晶体管与P型信道晶体管。另一方面，在区域202B、202D中及上方可形成平面型晶体管，它的类型可相同或不同。为此目的，形成硬掩膜220以便包括掩膜特征220A用以定义要在区域202A、202C中形成的半导体鳍片的横向尺寸及位置，同时可用掩膜220完全覆盖区域202B、202D。在形成各个栅电极结构260之前，可提供硬掩膜220，栅电极结构260可包含在极晚期制造阶段要移动及换成适当栅极材料的占位材料265。
图2I示意地图示处于更进一步制造阶段的装置200，其中提供植入掩膜215A(例如，抗蚀剂掩膜)使得区域202A暴露于离子植入工艺230A，以便在半导体区202A的暴露区以及也要基于掩膜特征220A来形成的半导体鳍片的角落区域中加入掺杂物种231A。另一方面，掩膜215A至少可覆盖半导体区202C。关于植入工艺230A的任何工艺参数，可应用与先前所述相同的准则。之后，可移除掩膜215A，其可能结合适当的清洗工艺。
图2J示意地图示有另一植入掩膜215C的装置200，植入掩膜215C可使区域202C暴露于另一植入工艺230C，使得半导体区202C的暴露部份可加入想要的掺杂物种231C。以此方式，要形成于区域202C中及上方的晶体管可实现适当的阈值电压特性，也如先前所述。此外，在此情形下，可选择适当的植入参数以及适当的植入物种。之后，该加工可继续以下步骤：通过移除掩膜215C以及形成包含占位材料265(图2H)的栅电极结构260。在形成栅电极结构260后，可移除硬掩膜220的任何暴露部份，以及该加工可继续以下步骤：通过应用用于有对应导电型的晶体管的共同工艺策略来形成漏极/源极区、晕环区及其类似者。亦即，在半导体区202A与区域202B接受有相同基本类型的多栅极晶体管与平面型晶体管(例如，P型信道晶体管或N型信道晶体管)时，可共同加工该等区域。同样，可在共同工艺顺序中处理区域202C与202D，由此为每一种类型的晶体管的漏极/源极区建立实质相同的掺杂物分布，如先前所述。在后期制造阶段中，可移除占位材料265(图2H)，以及掩膜特征220A可用作蚀刻掩膜用以在半导体区220A、220C中形成半导体鳍片。在移除硬掩膜220后，可提供适当的栅极材料，例如高k介电材料、含金属电极材料及其类似者。
在其它的策略中，在移除占位材料265(图2H)后以及在实际蚀刻进入半导体区202A、202C之前，可加入掺杂物种231A、231C(图2I、图2J)，其中可应用如前述的对应掩膜方案。
结果，在此情形下，在半导体鳍片的角落区域也可局部提供适当的掺杂物种，例如在极早期的制造阶段或在极晚期的制造阶段，而实质不影响任何平面型晶体管。
图2K示意地图示角落区域已接受不同浓度的多栅极晶体管的阈值电压特性。如图所示，曲线A、B及C是图示不同栅极长度的阈值电压，亦即，具有22至54纳米的栅极长度的晶体管，其中曲线A图示在角落区域没有附加掺杂物种的晶体管。另一方面，曲线B图示已接受特定掺杂物浓度从而使曲线A的阈值电压特性移到较高阈值电压的晶体管。同样，曲线C为角落区域已接受更高掺杂物浓度的晶体管，从而使晶体管阈值电压特性更加“降级”，不过，对于阈值电压依赖性的整体平坦度没有实质影响。结果，通过适当地选择剂量及植入能量，可调整角落区域的浓度使得阈值电压特性可得到想要的偏移，从而使得任何平面型晶体管的阈值电压特性能有想要的调配，如先前在说明图1D时所述，平面型晶体管大体有较高的阈值电压。
因此，本揭示内容提供制造技术及半导体装置，其中对于平面型晶体管可个别调整多栅极晶体管的阈值电压特性，然而仍然使得共同工艺顺序可用来实作多栅极晶体管及平面型晶体管的漏极/源极区及晕环区。为此目的，例如基于也可用来图案化半导体鳍片的硬掩膜，在半导体鳍片的角落区域中局部加入适当的掺杂物种。
以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在以下申请专利范围有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出以下的申请专利范围寻求保护。

Claims (18)

1.一种形成半导体装置的方法，包括下列步骤：
在一半导体区上方形成一硬掩膜，该硬掩膜具有决定要在该半导体区中形成的一半导体鳍片的横向尺寸的至少一掩膜特征；
执行一植入工艺以在该半导体区的一表面上及附近加入一掺杂物种，同时使用该硬掩膜作为植入掩膜；
在执行该植入工艺后，执行使用该硬掩膜作为蚀刻掩膜的一蚀刻工艺，以在该半导体区中形成该半导体鳍片，该半导体鳍片包括局部在及沿着该半导体鳍片的上角落有一浓度最大值的一反向掺杂物种；以及
形成在该半导体鳍片上方及横向与该半导体鳍片相邻的一栅电极结构。
2.根据权利要求1所述的方法，其中形成该硬掩膜的步骤包括：形成该硬掩膜以便包括至少一覆盖要用来形成一平面型晶体管于其中及其上方的第二半导体区的第二掩膜特征。
3.根据权利要求1所述的方法，其中形成在该半导体鳍片上方及横向与该半导体鳍片相邻的一栅电极结构的步骤包括：形成有一栅极开口的一栅极掩膜以及用一或更多材料填满该栅极开口。
4.根据权利要求3所述的方法，其中在形成该栅极掩膜之前形成该硬掩膜。
5.根据权利要求3所述的方法，其中在形成该硬掩膜之前形成该栅极掩膜。
6.根据权利要求5所述的方法，其中在存在该栅极掩膜的情形下，执行该植入工艺。
7.根据权利要求1所述的方法，更包括：在形成该栅电极结构后，在该半导体区中形成漏极/源极区。
8.根据权利要求7所述的方法，其中形成该漏极/源极区的步骤包括：同时在一平面型晶体管的第二半导体区中形成第二漏极/源极区。
9.根据权利要求7所述的方法，其中执行该植入工艺以在该半导体区的一表面上及附近加入一掺杂物种的步骤包括：加入相比于一漏极/源极掺杂物种为该反向掺杂物种的该掺杂物种。
10.根据权利要求1所述的方法，其中形成该栅电极结构的步骤包括：在形成该硬掩膜后提供一占位结构，移除该占位结构的一占位材料，以及在执行该植入工艺及该蚀刻工艺后提供栅极材料。
11.一种形成半导体装置的方法，该方法包括下列步骤：
在第一半导体区中形成一第一多栅极晶体管的第一漏极/源极区，以及在第二半导体区中形成一平面型晶体管的第二漏极/源极区，该第一多栅极晶体管包含连接至该第一漏极/源极区的一半导体鳍片；以及
通过在该半导体鳍片中提供一反向掺杂物种以便在该半导体鳍片的上角落有一浓度最大值来调整该第一多栅极晶体管的一阈值电压，
其中，在该半导体鳍片中提供该反向掺杂物种的步骤包括：在该第一半导体区及该第二半导体区上方形成一硬掩膜以便覆盖该平面型晶体管的至少一信道区以及决定该第一多栅极晶体管的该半导体鳍片的尺寸和位置，以及执行使用该硬掩膜作为植入掩膜的一植入工艺。
12.根据权利要求11所述的方法，更包括：在执行该植入工艺后，使用该硬掩膜作为蚀刻掩膜以便形成该半导体鳍片。
13.根据权利要求11所述的方法，更包括：在调整该第一多栅极晶体管的一阈值电压时，掩膜一第二多栅极晶体管。
14.根据权利要求13所述的方法，更包括：在掩膜该第一多栅极晶体管时，调整该第二多栅极晶体管的第二阈值电压。
15.根据权利要求14所述的方法，其中该第一多栅极晶体管及该第二多栅极晶体管为逆向导电型(inverseconductivitytype)的晶体管。
16.根据权利要求11所述的方法，其中通过使用0.1至2keV的植入能量来执行该植入工艺。
17.一种半导体装置，包括：
第一半导体区，包括一第一漏极区及一第一源极区；
信道区，通过形成于该第一半导体区中的至少一半导体鳍片所形成，以便用第一端部连接至该第一漏极区，以及用第二端部连接至该第一源极区，该半导体鳍片包括局部在及沿着该半导体鳍片的上角落有一浓度最大值的一反向掺杂物种；
栅电极结构，形成于该至少一半导体鳍片上方及横向与该半导体鳍片相邻；以及
第二半导体区，该第二半导体区包括一第二漏极区及一第二源极区以及在该第二漏极区、该第二源极区之间延伸的平面型第二信道区，其中该第一漏极区及该第一源极区与该第二漏极区及该第二源极区有实质相同的掺杂物分布。
18.根据权利要求17所述的半导体装置，其中该信道区及该第二信道区的长度有70纳米或更小。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299840B2 (en) 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8853008B1 (en) * 2013-03-14 2014-10-07 Intermolecular, Inc. Counter-doped low-power FinFET
US9093531B2 (en) 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
KR102083493B1 (ko) 2013-08-02 2020-03-02 삼성전자 주식회사 반도체 소자의 제조방법
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
US9773869B2 (en) 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
TWI553869B (zh) 2014-07-31 2016-10-11 瑞昱半導體股份有限公司 半導體元件及多閘極場效電晶體
CN106328503B (zh) * 2015-06-30 2019-08-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9472620B1 (en) 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
KR102530671B1 (ko) 2015-12-31 2023-05-10 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US10229856B2 (en) * 2017-05-16 2019-03-12 International Business Machines Corporation Dual channel CMOS having common gate stacks
US10325824B2 (en) * 2017-06-13 2019-06-18 Globalfoundries Inc. Methods, apparatus and system for threshold voltage control in FinFET devices
WO2019132928A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Group iii-nitride (iii-n) logic and rf devices and their methods of fabrication
US10699967B2 (en) 2018-06-28 2020-06-30 International Business Machines Corporation Co-integration of high carrier mobility PFET and NFET devices on the same substrate using low temperature condensation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US7855411B2 (en) * 2007-05-25 2010-12-21 Macronix International Co., Ltd. Memory cell
US7737501B2 (en) * 2007-07-11 2010-06-15 International Business Machines Corporation FinFET SRAM with asymmetric gate and method of manufacture thereof
US8188546B2 (en) * 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法

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