DE102011088010B4

DE102011088010B4 - Halbleiterbauelement mit einer Metallgatestruktur mit einer Polysiliziumlegierung und Verfahren zur Herstellung des Halbleiterbauelements

Info

Publication number: DE102011088010B4
Application number: DE102011088010.0A
Authority: DE
Inventors: Shyue Seng Tan; Chunshan YIN
Original assignee: GlobalFoundries Singapore Pte Ltd
Current assignee: GlobalFoundries Singapore Pte Ltd
Priority date: 2010-12-10
Filing date: 2011-12-08
Publication date: 2014-07-17
Anticipated expiration: 2031-12-09
Also published as: SG182102A1; TW201230160A; TWI515776B; US20120146160A1; KR20120065229A; CN102592979A; US8691638B2; DE102011088010A1; CN102592979B

Abstract

Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bereitstellen eines Substrats; und Bilden eines Gatestapels mit einer Gateelektrode auf dem Substrat, wobei das Bilden des Gatestapels umfasst: Bilden einer Metallgateelektrodenschicht, und, Bilden einer oberen Gateelektrodenschicht mit einer Polysiliziumlegierung über der Metallgateelektrodenschicht.

Description

Hintergrund
Halbleiterbauelemente werden ständig verbessert, um damit das Bauteilleistungsvermögen zu steigern. Beispielsweise enthält ein Transistor einen Gatestapel auf einem Halbleitersubstrat. Der Gatestapel umfasst eine Gateelektrode über einer Gatedielektrikumsschicht. Kleinere Bauelemente und das Verringern der lateralen Abmessungen sind die wesentlichen Punkte, um das Leistungsverhalten zu steigern und um die Kosten zu verringern. Wenn die Bauteile in ihren Abmessungen verringert werden, wird die Technologie komplexer und es sind Änderungen in den Bauteilstrukturen und neue Herstellungsverfahren erforderlich, um die erwartete Leistungssteigerung von einer Generation an Bauelementen zur nächsten zu erreichen.
In standardmäßigen CMOS-Bauelementen ist polykristallines Silizium (Poly-Si) das standardmäßige Gatematerial, das verwendet wird. Die Technologie der Herstellung von CMOS-Bauelementen unter Anwendung von Poly-Si-Gates war lange Zeit in einem stillstehenden Entwicklungszustand, und Poly-Si-Gates werden weithin in der Halbleiterindustrie verwendet. Es gibt jedoch Probleme, die mit der Verwendung eines Poly-Si-Gates verknüpft sind. Auf Grund der Verarmungseffekte in Polysilizium und dem relativ hohen elektrischen Schichtwiderstand werden beispielsweise Poly-Si-Gates, die gemeinsam in CMOS-Bauelementen verwendet werden, zunehmend ein Faktor bei der Chipleistung für Bauelemente der Generationen unter 1 μm, der die Leistung bestimmt. Ein weiteres Problem bei Poly-Si-Gates besteht darin, dass die Dotierstoffe in dem Poly-Si-Gate, etwa Bor, leicht durch das Gatedielektrikum diffundieren können, wodurch eine weitere Beeinträchtigung des Bauteilleistungsverhaltens hervorgerufen wird.
Es ist sehr schwierig, eine Leistungssteigerung in Bauelementen der Generation mit Abmessungen unter 1 μm herbeizuführen. Daher sind Verfahren zur Verbesserung des Leistungsverhaltens sehr interessant, die ohne eine Verringerung der Abmessungen auskommen. Es gibt ein vielversprechendes Vorgehen in Richtung zu einer Kapazitätserhöhung durch das Gatedielektrikum, ohne dass das Gatedielektrikum tatsächlich dünner gemacht werden muss. Diese Vorgehensweise beinhaltet die Verwendung von Materialien mit großem ε. Die Dielektrizitätskonstante derartiger Materialien ist wesentlich höher als die von Siliziumdioxid (SiO₂). Ein Material mit großem ε kann deutlich dicker sein als SiO₂ und besitzt dennoch eine geringere Oxidäquivalenzdicke (EOT). Die EOT bezeichnet bekanntlich die Dicke einer derartigen SiO₂-Schicht, die die gleiche Kapazität pro Einheitsfläche besitzt wie die in Frage stehende dielektrische Schicht. Jedoch gibt es Probleme, die mit der Verwendung eines derartigen Materials mit großem ε einhergehen. Beispielsweise verursacht Sauerstoff, der in das Material mit großem ε eindiffundiert, ein unerwünschtes Wachstum des Dielektrikums. Dies ist unerwünscht, da die auftretenden Dickenschwankungen zu einer wesentlichen Beeinträchtigung der gesamten Geometrie und der Gleichmäßigkeit der Bauteile beitragen können. Ferner verringert die größere Dicke des Gatedielektrikums die Drainströme und begrenzt auch die Skalierung der Gatelänge.
Die DE 10 2009 032 037 B4 offenbart Gateelektroden mit mehreren Gateschichten. Die Gateschicht 250 kann mehrere Materialien, wie Metalle, Metalllegierungen, Silizide oder Polysiliziummaterial, aufweisen, wobei das Polysiliziummaterial n- oder p-dotiert sein kann.
Die DE 11 2010 001 364 T5 offenbart ebenfalls Gateelektroden mit mehreren Gateschichten, z. B. einer Polysiliziumschicht.
Es ist die Aufgabe der vorliegenden Erfindung Gateelektrodenstrukturen bereitzustellen, die die beschriebenen Probleme verhindern oder zumindest reduzieren können.
Überblick
Die Aufgabe der vorliegenden Erfindung wird durch das Verfahren nach Anspruch 1 und das Halbleiterbauelement nach Anspruch 12 gelöst.
Die Vorteile und Merkmale der vorliegenden Erfindung, wie sie hierin offenbart sind, gehen deutlicher aus der folgenden Beschreibung und den begleitenden Zeichnungen hervor. Ferner ist zu beachten, dass die Merkmale der diversen Ausführungsformen, wie sie hierin beschrieben sind, sich nicht gegenseitig ausschließen und in diversen Kombinationen und Variationen auftreten können.
Zeichnungen
In den Zeichnungen werden gleiche Bezugszeichen generell für die gleichen Teile durchwegs in den unterschiedlichen Ansichten verwendet. Die Zeichnungen sind auch nicht notwendiger Weise maßstabsgetreu, da stattdessen generell Wert darauf gelegt wird, dass die Prinzipien der Erfindung dargestellt sind. Es werden nunmehr Ausführungsformen beispielhaft in Bezug zu den Zeichnungen beschrieben, in denen:
1a bis 1b Querschnittsansichten unterschiedlicher Ausführungsformen eines Bauelements sind;
2a bis 2e einen Prozess zur Herstellung einer Ausführungsform eines Bauelements zeigen;
3a bis 3d einen Vorgang zur Herstellung einer weiteren Ausführungsform eines Bauelements zeigen;
4 experimentelle Ergebnisse zeigt, in denen der Widerstand einer SiGe-Schicht in Bezug auf den Anteil an Germanium ermittelt ist; und
5 experimentell ermittelte Messergebnisse des Widerstands einer SiGe-Schicht in Bezug auf die Ausheiztemperatur zeigt.
Detaillierte Beschreibung
Ausführungsformen betreffen generell Halbleiterbauelemente. Einige Ausführungsformen betreffen Bauelemente mit einer gleichmäßigen Gateoxiddicke. Derartige Beispiele können beispielsweise in autarke Bauelemente oder ICs eingebaut werden, etwa in Mikrosteuerungen oder Systeme auf einem Chip (SoC). Die Bauelemente oder ICs können in Elektronikprodukte, Computer, tragbare Telefone und persönliche digitale Assistenten (PDAs) eingebaut werden oder in Verbindung mit diesen verwendet werden. Die Bauelemente können auch in andere Arten von Produkten eingebaut werden.
1a bis 1b zeigen Querschnittsansichten diverser Ausführungsformen eines Teils eines Bauelements 100. Gemäß 1a ist ein Substrat 105 gezeigt. Das Substrat ist beispielsweise ein Halbleitersubstrat, etwa ein Siliziumsubstrat. In einer Ausführungsform umfasst das Substrat ein p-dotiertes Substrat. Beispielsweise ist das p-dotierte Substrat ein leicht dotiertes p-Substrat. Es können auch andere Arten von Halbleitersubstraten verwendet werden, wozu Substrate der Gruppe III-V oder Substrate gehören, die nicht dotiert oder dotiert sind mit der gleichen oder unterschiedlichen Arten von Dotierstoffen, etwa Silizium-auf-Isolator (SOI), Silizium/Germanium oder Gallium, und dergleichen. Es können auch andere Arten von Substraten verwendet werden.
Das Substrat enthält ein Bauteilgebiet 110. Das Bauteilgebiet ist beispielsweise von einem Isolationsgebiet 180 umgeben. Das Isolationsgebiet trennt das Bauteilgebiet von anderen Bauteilgebieten auf dem Substrat (nicht gezeigt) ab. Das Isolationsgebiet ist beispielsweise ein flaches Grabenisolations-(STI)Gebiet. Andere Arten von Isolationsgebieten können ebenfalls verwendet werden. Das STI-Gebiet erstreckt sich beispielsweise bis zu einer Tiefe von ungefähr 300 nm. Das Vorsehen von STI-Gebieten, die sich zu einer anderen Tiefe erstrecken, kann ebenfalls geeignet sein.
Das Bauteilgebiet ist beispielsweise ein aktives Gebiet eines Transistors. Eine dotierte Wanne bzw. ein Potentialtopf (nicht gezeigt) ist in dem Bauteilgebiet für den Transistor vorgesehen. Die dotierte Wanne erstreckt sich beispielsweise unter das STI-Gebiet. Beispielsweise erstreckt sich die dotierte Wanne bis zu einer Tiefe von ungefähr 400 bis 500 nm. Die dotierte Wanne besitzt Dotierstoffe einer zweiten Leitfähigkeitsart, wenn der Transistor von erster Leitfähigkeitsart ist. Beispielsweise wird eine p-dotierte Wanne für einen n-Transistor vorgesehen. Die Dotierstoffkonzentration der dotierten Wanne beträgt beispielsweise ungefähr 1 × 10¹² bis 1 × 10¹³ cm^–2. Es können auch andere Parameter für die dotierte Wanne eingesetzt werden. Zu p-Dotiermitteln gehören Bor (B), Aluminium (Al), Indium (In) oder eine Kombination davon, während n-Dotiermittel Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination davon umfassen.
Das Substrat kann auch andere Bauteilgebiete aufweisen. Die Bauteilgebiete können für andere Bauelemente vorgesehen sein, wozu sowohl p- als auch n-Bauelemente gehören. Beispielsweise enthält die IC Logikbereiche, in denen Logikbauelemente hergestellt werden. Abhängig von der Art der herzustellenden ICs können die Logikgebiete beispielsweise Gebiete für Bauelemente mit unterschiedlicher Spannung enthalten. Beispielsweise können die Logikbereiche Gebiete für Bauelemente mit hoher Spannung (HV), für eine mittlere oder Zwischenspannungsbereiche (IV) und für Bauelemente mit geringer Spannung (LV) enthalten. Es können auch andere Konfigurationen der Logikgebiete geeignet sein. Des weiteren können andere Arten von Bauteilgebieten ebenfalls vorgesehen sein, beispielsweise Arraygebiete für Speicherzellen.
Ein Gatestapel 140 eines Transistors ist in dem Bauteilgebiet angeordnet. Der Gatestapel umfasst eine Gateelektrode 160 über einem Gatedielektrikum 150. Wie gezeigt, ist das Gatedielektrikum ein zusammengesetztes Gatedielektrikum mit mehreren dielektrischen Schichten. In ähnlicher Weise ist die Gateelektrode eine zusammengesetzte Gateelektrode mit mehreren Gateelektrodenschichten. In einer Ausführungsform bilden das zusammengesetzte Gatedielektrikum und die zusammengesetzte Gateelektrode ein Metallgate mit großem ε.
In einer Ausführungsform umfasst das zusammengesetzte Gatedielektrikum eine erste dielektrische Schicht 152, eine zweite dielektrische Schicht 154 und eine dritte dielektrische Schicht 156. Das Vorsehen eines zusammengesetzten Gatedielektrikums mit einer anderen Anzahl an Schichten kann ebenfalls geeignet sein. Wie gezeigt, ist die erste Schicht auf dem Substrat angeordnet, die zweite Schicht ist über der ersten Schicht ausgebildet und die dritte Schicht liegt über der zweiten Schicht. Zumindest eine der dielektrischen Schichten ist eine dielektrische Schicht mit großem ε.
Die erste dielektrische Schicht ist eine Oxidgrenzflächenschicht. Das Grenzflächenschichtoxid ist beispielsweise SiO₂ oder SiON. Die Dicke der Oxidgrenzflächenschicht beträgt ungefähr 0,8 bis 1,5 nm (8 bis 15 Angstrom). Die Oxidgrenzflächenschicht kann auch eine andere Dicke besitzen. Für die zweite dielektrische Schicht gilt, dass diese eine dielektrische Schicht mit großem ε ist. Die dielektrische Schicht mit großem ε ist beispielsweise ein auf Hf-basierendes Material mit großem ε, etwa HfO₂, HfON, Hf-Si-O₂ oder Hf-SiON, oder diese Schicht ist ein dielektrisches Material mit großem ε auf Aluminiumbasis oder auf Zirkonbasis. Die zweite dielektrische Schicht enthält beispielsweise mehr als eine dielektrische Schicht mit großem ε. Andere Kombinationen aus dielektrischen Schichten mit großem ε können ebenfalls verwendet werden, um den Wert der Dielektrizitätskonstante für eine Dicke im Bereich von 1 bis 5 nm (10 bis 50 Angstrom) zu vergrößern. Das Vorsehen anderer Arten von dielektrischen Materialien mit großem ε kann ebenfalls geeignet sein. Die Dicke der dielektrischen Schicht mit großem ε liegt bei ungefähr 1 bis 5 nm (10 bis 50 Angstrom). Die dielektrische Schicht mit großem ε kann auch eine andere Dicke aufweisen. Die dritte dielektrische Schicht dient als eine Deckschicht des zusammengesetzten Gatedielektrikums. Die Deckschicht kann beispielsweise eine weitere Schicht mit großem ε sein (beispielsweise Al₂-O₃, La₂O₃ oder dergleichen), SiO₂ oder SiON. Andere Arten von Deckmaterialien können ebenfalls eingesetzt werden. Der Zweck der Deckschicht ist im Wesentlichen durch die gewünschte Austrittsarbeit der Polyelektrode bestimmt. Beispielsweise wird ein Material auf Aluminiumbasis bzw. auf Lanthanbasis in PFET bzw. NFET zur Einstellung der jeweiligen Austrittsarbeit verwendet. Die Dicke der Deckschicht beträgt ungefähr 0,5 bis 2 nm (5 bis 20 Angstrom). Die Deckschicht kann auch eine andere Dicke aufweisen.
Die zusammengesetzte Gateelektrode enthält in einer Ausführungsform eine Metallgateelektrodenschicht 165 unterhalb einer oberen Gateelektrodenschicht 170. Die Metallgateelektrode ist über dem zusammengesetzten Gatedielektrikum ausgebildet. Beispielsweise ist die Metallgateelektrode auf der Deckschicht des zusammengesetzten Gatedielektrikums ausgebildet. Die Metallgateelektrode ist in einer Ausführungsform direkt auf der Oberseite der Deckschicht ausgebildet. In einer Ausführungsform umfasst die Metallgateschicht TiN, TaN, TiAlN, TaN/TiN, TaC oder TaCN. Andere Arten von Metallgatematerialien können ebenfalls geeignet sein. Die Dicke der Metallgateschicht beträgt beispielsweise ungefähr 5 bis 20 nm (50 bis 200 Angstrom). Das Vorsehen einer Metallgateschicht mit anderer Dicke kann ebenfalls geeignet sein.
Die oberste Gateelektrodenschicht ist über der Metallgateelektrode angeordnet. In einer Ausführungsform ist die obere bzw. Oberseiten-Gateelektrodenschicht direkt auf der Oberseite der Metallgateelektrode ausgebildet. Die obere Gateelektrodenschicht enthält in einer Ausführungsform eine nicht-Metall-Gateelektrode. Die obere Gateelektrodenschicht besitzt eine polykristalline (Poly) Struktur. Die obere Gateelektrodenschicht umfasst in einer Ausführungsform eine Polysiliziumlegierung. Die Polysiliziumlegierung verringert den Widerstand an der Metallgateelektrode und der oberen Gateelektrode. Beispielsweise verringert die Polysiliziumlegierung den Widerstand an der Grenzfläche der Metallgateelektrode und der oberen Gateelektrode. Die Dicke der oberen Gateelektrodenschicht beträgt beispielsweise ungefähr 10 bis 80 nm (100 bis 800 Angstrom). Es kann auch eine obere Gateelektrodenschicht mit einer anderen Dicke angewendet werden.
In einer Ausführungsform umfasst die obere Gateelektrode ein Polysilizium/Germanium (SiGe) Material. Die obere Gateelektrode aus SiGe verringert den Widerstand zwischen der Metallgateelektrode und der oberen Gateelektrode. Beispielsweise verringert die obere SiGe-Gateelektrode den Widerstand an der Grenzfläche von der oberen Gateelektrode zu der Metallgateelektrode. Der geringere Grenzflächenwiderstand bietet eine bessere Gatesteuerung und daher wird ein besseres Verhältnis von Ion zu Ioff sowie ein geringerer Kurzkanaleffekt erreicht. Die Verwendung einer Polysiliziumlegierung verringert auch das thermische Budget, das bei der Herstellung des Bauelements erforderlich ist im Vergleich zu Polysilizium.
In dem Falle, in welchem die obere Gateelektrode Polysilizium aufweist, wurde herausgefunden, dass der Widerstand zwischen der oberen Gateelektrode und der Metallgateelektrode hoch ist. Dies kann auf Grund von Erhebungen aus Sauerstoff hervorgerufen werden, die durch den Einbau sauerstoffabhängiger Prozesse in den Ablauf auftreten. Es wurde jedoch in der vorliegenden Erfindung herausgefunden, dass die Verwendung einer Polysiliziumlegierung, etwa von SiGe, den Widerstand zwischen der oberen Gateelektrode und der Metallgateelektrode verringert.
Ferner wurde herausgefunden, dass der Widerstand zwischen der oberen Gateelektrode und der Metallgateelektrode ferner verringert werden kann, indem die obere Gateelektrode mit Dotiermittel versetzt wird. In einer Ausführungsform wird die obere Gateelektrode mit p-Dotiermitteln, etwa B-Dotiermitteln dotiert. Es können auch andere Arten von Dotiermitteln eingesetzt werden, um den Widerstand zwischen der oberen Gateelektrode und der Metallgateelektrode weiter zu verringern. Es wurde herausgefunden, dass der Anteil an Ge in der SiGe-Legierung sich umgekehrt zu dem Widerstand zwischen der oberen Gateelektrode und der Metallgateelektrode verhält. Beispielsweise gilt, dass je höher der Ge-Anteil ist, um so geringer auch der Widerstand ist. Der Ge-Anteil der SiGe-Legierung beträgt beispielsweise ungefähr 1 bis 60 Mol-Anteile. Vorzugswise beträgt der Ge-Anteil der SiGe-Legierung ungefähr 10 bis 50 Mol-Prozent. Das Vorsehen anderer Ge-Anteile in der SiGe-Legierung kann ebenfalls geeignet sein. Ohne auf eine Theorie eingeschränkt sein zu wollen, wird jedoch angenommen, dass der Anteil des legierungbildenden Elements des Polysiliziums die Dotierstoffaktivierung als Ergebnis einer größeren Festkörperlöslichkeit erhöht.
Das Bauelement kann weitere Elemente aufweisen, die nicht gezeigt sind. Beispielsweise umfasst das Bauelement stark dotierte Source/Drain-Gebiete benachbart zu dem Gate. Die Source/Drain-Gebiete sind mit Dotiermitteln der ersten Leitfähigkeitsart für einen Transistor der ersten Leitfähigkeitsart dotiert. Es werden typischerweise dielektrische Gateseitenwandabstandshalter an den Seitenwänden des Gates vorgesehen. Die Gateseitenwandabstandshalter werden verwendet, um die Herstellung oder die Begrenzung leicht dotierter Source/Drain-Erweiterungsgebiete der ersten Leitfähigkeitsart zu ermöglichen. Es können Metallsilizidkontakte auf den Source/Drain-Gebieten und auf der Oberseite des Gatestapels vorgesehen werden. Des weiteren können eine oder mehrere dielektrische Zwischenschichten vorgesehen werden, in denen Verbindungsstrukturen bereitgestellt werden.
1b zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Teils eines Bauelements. Das gezeigte Bauelement ist ähnlich zu jenem, das in 1a beschrieben ist. Gleiche Elemente werden nicht mehr beschrieben. In einer Ausführungsform umfasst die zusammengesetzte Gateelektrode 160 eine Puffergateelektrodenschicht 162 über der Metallgateelektrodenschicht 165. Die Puffergateelektrodenschicht verbessert die Haftung zwischen der oberen Gateelektrodenschicht und der Metallgateelektrodenschicht. In einer Ausführungsform ist die Pufferelektrodenschicht eine amorphe Siliziumschicht. Die Pufferelektrodenschicht kann beim Ausheizen während der weiteren Bearbeitung kristallisieren. Die Dicke der Pufferschicht beträgt beispielsweise ungefähr 2 bis 10 nm (20 bis 100 Angstrom). Das Vorsehen einer Pufferschicht mit einer anderen Dicke kann ebenfalls geeignet sein.
2a bis 2e zeigen Querschnittsansichten einer Ausführungsform eines Prozesses 200 zur Herstellung eines Bauelements oder einer IC. Gemäß 2a wird ein Substrat 205 bereitgestellt. Das Substrat kann ein Siliziumsubstrat sein, etwa ein leicht dotiertes p-Substrat. Es können auch andere Arten von Substraten, wozu Silizium/Germanium oder Silizium-auf-Isolator (SOI) Substrate gehören, ebenfalls verwendet werden.
Wie in 2a gezeigt ist, ist ein Bauteilgebiet 110 auf dem Substrat ausgebildet. Obwohl ein einzelnes Bauteilgebiet gezeigt ist, ist zu beachten, dass das Substrat diverse Arten von Gebieten (nicht gezeigt) aufweisen kann. Beispielsweise enthält das Substrat andere Bauteilgebiete für andere Arten von Bauelementen. Die IC kann beispielsweise Logikgebiete enthalten, in denen Logikbauelemente ausgebildet werden. Abhängig von der Art der herzustellenden ICs können die Logikgebiete beispielsweise Gebiete für Bauelemente mit unterschiedlicher Spannung aufweisen. Beispielsweise enthalten die Logikgebiete Gebiete für Bauelemente mit hoher Spannung (HV), für Bauelemente mit mittlerer oder Zwischenspannung (IV) und für Bauelemente mit geringer Spannung (LV). Andere Konfigurationen von Logikgebieten können ebenfalls geeignet sein. Es können auch andere Arten von Bauteilgebieten vorgesehen werden.
Das Bauteilgebiet ist von anderen Gebieten durch ein Isolationsgebiet 180 getrennt. Das Isolationsgebiet umgibt das Bauteilgebiet. Das Isolationsgebiet umfasst beispielsweise ein STI-Gebiet. Es können diverse Prozesse angewendet werden, um das STI-Gebiet herzustellen. Beispielsweise kann das Substrat unter Verwendung von Ätz- und Maskierungstechniken geätzt werden, so dass Gräben erzeugt werden, die anschließend mit dielektrischen Materialien, etwa Siliziumoxid, aufgefüllt werden, Es kann ein chemisch-mechanisches Polieren (CMP) eingesetzt werden, um überschüssiges Oxid zu entfernen und um eine ebene Oberfläche zu schaffen. Es können auch andere Prozesse oder Materialien verwendet werden, um das STI-Gebiet herzustellen. Es können auch andere Arten von Isolationsgebieten eingesetzt werden. Die Tiefe des STI beträgt beispielsweise ungefähr 300 nm. Die STI-Gebiete können auch eine andere Tiefe aufweisen.
In dem Bauteilgebiet wird eine Bauteilwanne bzw. ein Bauteilpotentialtopf (nicht gezeigt) hergestellt. Die Bauteilwanne umfasst in einer Ausführungsform Dotierstoffe, die eine dotierte Wanne erzeugen. Die Tiefe der dotierten Wanne beträgt beispielsweise ungefähr 400 bis 500 nm. Die dotierte Wanne kann auch mit anderer Tiefe hergestellt werden. Die dotierte Wanne wird beispielsweise hergestellt, indem geeignete Dotierstoffe mit der erforderlichen Dosis und Energie in das Substrat implantiert werden. Die Dotierstoffart, die Dosis und die Energie hängen von der Art des herzustellenden Bauelements ab. Die dotierte Wanne weist Dotiermittel einer zweiten Leitfähigkeitsart auf, wenn das Bauteilelement von erster Leitfähigkeitsart ist. Beispielsweise wird eine p-dotierte Wanne für einen n-Transistor verwendet. Andererseits wird eine n-dotierte Wanne für einen p-Transistor vorgesehen.
Zur Herstellung der dotierten Wanne wird eine Wannenimplantationsmaske, die das Bauteilgebiet freilässt, verwendet. Die Implantationsmaske umfasst beispielsweise Photolack, der mittels einer lithographischen Maske strukturiert wird. Da das Bauteilisolationsgebiet als eine Implantationsmaske dienen kann, wird dadurch ein größeres Prozessfenster für den Strukturierungsprozess zur Herstellung der Implantationsmaske bereitgestellt. Die Implantationsmaske wird nach der Erzeugung der tiefen Wanne entfernt. Andere Techniken zur Herstellung der tiefen Bauteilwanne können ebenfalls eingesetzt werden. Es wird ggf. ein Ausheizprozess ausgeführt, um die Dotiermittel zur Diffusion anzuregen, so dass eine dotierte Wanne erzeugt wird, die sich unter die Unterseite des STI-Gebiets erstreckt.
Gemäß 2b wird ein zusammengesetzter Dielektrikumsstapel 250 auf dem Substrat hergestellt. In einer Ausführungsform werden eine erste, eine zweite und eine dritte dielektrische Schicht 252, 254 und 256 des zusammengesetzten Gatedielektrikumsstapels auf dem Substrat hergestellt. In einer Ausführungsform ist das erste Dielektrikum eine Grenzflächenoxidschicht. Die Grenzflächenoxidschicht wird auf dem Substrat hergestellt. Die Grenzflächenoxidschicht weist SiO₂ oder SiON auf. In einer Ausführungsform wird die Grenzflächenoxidschicht durch einen thermischen Oxidationsprozess hergestellt. Beispielsweise wird die Grenzflächenoxidschicht hergestellt, durch thermische Oxidation mit dem Einbau von N bei einer Temperatur im Bereich von 850 bis 1100 Grad C in einer O₂-Gasatmosphäre. Die erste dielektrische Schicht ist ungefähr 0,8 bis 1,5 nm (8 bis 15 Angstrom) dick. Das Herstellen der ersten dielektrischen Schicht mit einer anderen Dicke kann ebenfalls geeignet sein.
Die zweite dielektrische Schicht wird über der ersten dielektrischen Schicht hergestellt. In einer Ausführungsform ist die zweite dielektrische Schicht eine dielektrische Schicht mit großem ε. Es können diverse Arten von dielektrischen Materialien mit großem ε verwendet werden. Beispielsweise wird die zweite dielektrische Schicht auf Basis von Hf als Dielektrikum mit großem ε, als etwa HfO₂, HfON, Hf-Si-C₂ oder Hf-SiON hergestellt oder wird auf der Grundlage von Al oder Zr als dielektrisches Material mit großem ε hergestellt. Andere Arten von Materialien mit großem ε können ebenfalls eingesetzt werden, um die zweite dielektrische Schicht herzustellen. Die Dicke der zweiten dielektrischen Schicht beträgt ungefähr 1 bis 5 nm (10 bis 50 Angstrom). Die Herstellung der zweiten dielektrischen Schicht mit einer anderen Dicke kann ebenfalls geeignet sein. Die zweite dielektrische Schicht wird beispielsweise durch CVD hergestellt. Die zweite dielektrische Schicht kann auch unter Anwendung anderer Abscheideprozesse hergestellt werden.
Die dritte dielektrische Schicht wird über der zweiten dielektrischen Schicht hergestellt. In einer Ausführungsform ist die dritte dielektrische Schicht eine Deckschicht. Es können diverse Arten von dielektrischen Materialien verwendet werden, um die Deckschicht zu erzeugen. Beispielsweise ist die Deckschicht ein weiteres Material mit großem ε (d. h. Al₂-O₃, La₂O₃ oder dergleichen), SiO₂ oder SiON. Es können auch andere Arten von Deckmaterialien verwendet werden, um die dritte dielektrische Schicht zu erzeugen. Die Dicke der dritten dielektrischen Schicht beträgt ungefähr 0,5 bis 2 nm (5 bis 20 Angstrom). Die dritte dielektrische Schicht kann auch mit einer anderen Dicke hergestellt werden. Die dritte dielektrische Schicht wird beispielsweise durch CVD hergestellt. Die dritte dielektrische Schicht kann auch unter Anwendung anderer Abscheidetechniken hergestellt werden.
In 2c wird eine Metallgateschicht 265 der zusammengesetzten Gateelektrode hergestellt. Die Metallgateelektrodenschicht wird beispielsweise über der Deckschicht hergestellt. In einer Ausführungsform weist die Metallgateschicht TiN, TaN, TiAlN, TaN/TiN, TaC oder TaCN auf. Es können auch andere Arten von Metallgatematerialien verwendet werden. Die Metallgateschicht besitzt eine Dicke von ungefähr 5 bis 20 nm (50 bis 200 Angstrom). Die Metallgateschicht kann auch mit einer anderen Dicke hergestellt werden. Die Metallgateschicht wird beispielsweise durch CVD oder durch einen Sputter-Prozess hergestellt. Die Metallgateschicht kann auch mit einer anderen Abscheidetechnik hergestellt werden.
Wie in 2d gezeigt ist, wird eine obere Gateelektrodenschicht 270 der zusammengesetzten Gateelektrode auf dem Substrat hergestellt. Die obere Gateschicht wird beispielsweise über der Metallgateschicht hergestellt, wodurch der zusammengesetzte Gateelektrodenstapel 260 erzeugt wird. In einer Ausführungsform umfasst die obere Gateschicht eine Polysiliziumlegierung. Polysiliziumlegierung umfasst beispielsweise Polysilizium/Germanium (SiGe). Es können auch andere Arten von Elektrodenmaterialien als Oberseite verwendet werden. Die obere Gateelektrodenschicht besitzt eine Dicke von ungefähr 10 bis 80 nm (100 bis 800 Angstrom). Das Herstellen der oberen Gateelektrodenschicht mit einer anderen Dicke kann ebenfalls geeignet sein. Die obere Gateelektrodenschicht kann beispielsweise durch CVD hergestellt werden. Die obere Gateschicht kann auch unter Anwendung anderer Abscheideprozesse hergestellt werden.
Gemäß 2e werden die diversen Gateschichten strukturiert, so dass ein Gatestapel 140 erzeugt wird, der eine zusammengesetzte Gateelektrode 160 über einem zusammengesetzten Gatedielektrikum aufweist. Das Strukturieren der Gateschichten kann mittels Maskierungs- und Ätztechnologien bewerkstelligt werden. Beispielsweise wird eine Photolackschicht über der oberen Gateschicht hergestellt und strukturiert, wobei Bereiche der oberen Gateschicht freigelegt werden. Ein anisotroper Ätzprozess, etwa ein RIE-Prozess, wird ausgeführt, um freiliegende Bereiche der oberen Gateschicht und Gateschichten darunter zu entfernen. Zur Verbesserung der lithographischen Auflösung kann eine antireflektierende Beschichtung (ARC) unter dem Photolack vorgesehen werden. Es können auch andere Techniken zum Strukturieren der Gateschichten eingesetzt werden.
Sodann geht der Prozess weiter, um das Bauteil zu erzeugen. Beispielsweise umfassen weitere Prozessschritte das Bilden von Seitenwandabstandshaltern an Seitenwänden des Gates, das Bilden von Source/Draingebieten benachbart zu dem Gate und das Bilden von Metallsilizidkontakten auf den diversen Kontaktgebieten und der Oberfläche der Gateelektrode. Die Bearbeitung kann ferner umfassen das Bilden einer PMD-Schicht und von Kontakten für die Anschlüsse der Zelle, sowie das Bilden einer oder mehrerer Verbindungsebenen, das Erzeugen der endgültigen Passivierung, das Schneiden, das Zusammenfügen und das Einbringen in ein Gehäuse. Es können auch andere Prozesse vorgesehen sein. Beispielsweise können andere Komponenten, etwa Bauelemente mit geringer Spannung, mittlerer Spannung oder höherer Spannung für Eingabe/Ausgabezwecke hergestellt werden, wobei diese Bauelemente vor der Herstellung der Verbindungsstrukturen bereitgestellt werden.
3a bis 3d zeigen Querschnittsansichten einer weiteren Ausführungsform eines Prozesses 200 für die Herstellung eines Bauelements oder einer IC. Gemäß 3a wird ein Substrat 105 bereitgestellt. Das Substrat befindet sich in einer Fertigungsphase, wie sie in 2b beschrieben ist. Beispielsweise ist das Substrat mit einem STI-Gebiet 180 versehen, das ein Bauteilgebiet 110 umgibt, wobei ferner auch eine dotierte Wanne in dem Bauteilgebiet 110 vorgesehen ist. Ferner sind dielektrische Schichten 252, 254 und 256 eines zusammengesetzten Gatedielektrikumsstapels 250 auf dem Substrat ausgebildet.
Gemäß 3b werden eine Metallgateschicht 265 und eine Puffergateschicht 362 einer zusammengesetzten Gateelektrode hergestellt. Die Metallgateschicht wird hergestellt, wie dies in 2c beschrieben ist. Die Puffergateschicht wird beispielsweise über der Metallgateschicht hergestellt. In einer Ausführungsform umfasst die Puffergateschicht amorphes Silizium. Es können auch andere Arten von Puffergatematerialien verwendet werden. Die Pufferschicht kann durch das Ausheizen in nachfolgenden Prozessphasen kristallisiert werden. Die Puffergateschicht besitzt beispielsweise eine Dicke von ungefähr 2 bis 10 nm (20 bis 100 Angstrom). Das Erzeugen der Puffergateschicht mit einer anderen Dicke kann ebenfalls geeignet sein. Die Puffergateschicht wird beispielsweise durch CVD hergestellt. Die Puffergateschicht kann unter Anwendung anderer Abscheideprozesse hergestellt werden.
In 3c wird eine obere Gateschicht 270 über der Puffergateschicht hergestellt. Die obere Gateschicht wird hergestellt, wie dies in 2d beschrieben ist.
Gemäß 3d werden die diversen Gateschichten strukturiert, um einen Gatestapel 140 mit einer zusammengesetzten Gateelektrode 160 über einem zusammengesetzten Gatedielektrikum zu erzeugen. Das Strukturieren der Gateschichten kann mittels Maskierungs- und Ätztechniken erreicht werden. Beispielsweise wird eine Photolackschicht über der oberen Gateschicht hergestellt und strukturiert, so dass Bereiche der oberen Gateschicht freigelegt werden. Es wird ein anisotroper Ätzprozess, etwa ein RIE-Prozess, ausgeführt, um freiliegende Bereiche der oberen Gateschicht und der Gateschichten darunter zu entfernen. Zur Verbesserung der lithographischen Auflösung kann eine antireflektierende Beschichtung (ARC) unterhalb des Photolacks vorgesehen werden. Es können auch andere Techniken zur Strukturierung der Gateschichten eingesetzt werden.
Der Prozess geht weiter, so dass das Bauelement hergestellt wird. Beispielsweise umfassen weitere Bearbeitungsschritte: das Bilden von Seitenwandabstandshaltern an Gateseitenwänden, das Erzeugen von Source/Drain-Gebieten benachbart zu dem Gate und das Bilden von Metallsilizidkontakten auf den diversen Kontaktgebieten und der Oberfläche der Gateelektrode. Die Bearbeitung umfasst ferner das Erzeugen einer PMD-Schicht von Kontakten zu den Anschlüssen der Zelle, sowie das Erzeugen einer oder mehrerer Verbindungsebenen, die endgültige Passivierung, das Vereinzeln, das Zusammenfügen und das Einbringen in ein Gehäuse. Es können auch andere Prozesse enthalten sein. Beispielsweise können andere Komponenten, etwa Bauelemente mit geringer Spannung, mittlerer Spannung und hoher Spannung für Eingabe/Ausgabe-Zwecke vor der Herstellung der Verbindungsebenen hergestellt werden.
4 zeigt experimentelle Ergebnisse für das Messen des Widerstandes einer SiGe-Schicht in Abhängigkeit von dem Anteil an Germanium. Im Experiment wird der Widerstand von SiGe-Schichten für eine Dicke von 300 nm (3000 Angstrom) mit unterschiedlichen Mol-Anteilen an Germanium gemessen. Die SiGe-Schicht ist mit B-Dotierstoffen implantiert. Die Dosis der B-Dotiermittel beträgt 4 × 10¹⁵ cm^–2, wobei die Implantation bei 20 keV ausgeführt wird. Der Widerstand der unterschiedlichen Schichten wird nach einem Ausheizprozess bei 900 Grad C in Argon für 40 Minuten gemessen. Die experimentellen Ergebnisse zeigen, dass mit zunehmendem Ge-Anteil der Widerstand der Schicht kleiner wird, beispielsweise von ungefähr 7,5 mΩ–cm bei 0% Germaniumanteil auf ungefähr 1,8 mΩ–cm bei einem Germaniumanteil von ungefähr 56 Mol/Anteilen. Dies bedeutet, dass durch Steigern des Anteils an Germanium der Widerstand der oberen Gateelektrode abnimmt.
5 zeigt experimentelle Ergebnisse für die Messung des Widerstands einer SiGe-Schicht in Bezug auf die Ausheiztemperatur. Im Experiment wird der Widerstand von SiGe-Schichten für eine Dicke von 300 nm (3000 Angstrom) gemessen, die mit B-Dotiermitteln bei einer Dosis von 1 × 10¹⁵ cm^–2 bei 20 keV implantiert sind. Die Widerstände der unterschiedlichen Schichten werden nach dem Ausheizen der Schicht bei unterschiedlichen Ausheiztemperaturen bei einer Ausheizzeit von 30 Sekunden gemessen. Die experimentellen Ergebnisse zeigen, dass der Widerstand mit höherer Ge-Konzentration geringer ist.

Claims

Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bereitstellen eines Substrats; und Bilden eines Gatestapels mit einer Gateelektrode auf dem Substrat, wobei das Bilden des Gatestapels umfasst: Bilden einer Metallgateelektrodenschicht, und, Bilden einer oberen Gateelektrodenschicht mit einer Polysiliziumlegierung über der Metallgateelektrodenschicht.
Verfahren nach Anspruch 1, wobei die Polysiliziumlegierung ein Polysilizium/Germaniummischmaterial (SiGe) aufweist.
Verfahren nach Anspruch 2, wobei die SiGe-Schicht einen Germaniumanteil von ungefähr 1 bis 60 Mol-Anteilen aufweist.
Verfahren nach Anspruch 1, wobei die Metallgateelektrodenschicht TiN, TaN, TiAlN, TaN/TiN, TaC oder TaCN aufweist.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Gatedielektrikums zwischen dem Substrat und der Gateelektrode.
Verfahren nach Anspruch 5, wobei: das Gatedielektrikum mindestens eine erste und eine zweite dielektrische Schicht aufweist, und wobei die zweite dielektrische Schicht ein dielektrisches Material mit großem ε aufweist, das auf der ersten dielektrischen Schicht vorgesehen wird.
Verfahren nach Anspruch 6, wobei das dielektrische Material mit großem ε enthält: ein dielektrisches Material mit großem ε auf Hafniumbasis, ein dielektrisches Material mit großem ε auf Aluminiumbasis, ein dielektrisches Material mit großem ε auf Zirkonbasis oder eine Kombination davon.
Verfahren nach Anspruch 1, das ferner umfasst: Bereitstellen einer Puffergateelektrodenschicht zwischen der Metallgateelektrodenschicht und der oberen Gateelektrodenschicht.
Verfahren nach Anspruch 8, wobei die Puffergateelektrodenschicht auf der Metallgateelektrodenschicht gebildet ist.
Verfahren nach Anspruch 8 oder 9, wobei die Puffergateelektrodenschicht eine amorphe Siliziumschicht umfasst.
Verfahren nach Anspruch 10, wobei die amorphe Siliziumschicht nach dem Ausheizen kristallisiert ist.
Halbleiterbauelement mit: einem Substrat; und einem Gatestapel mit einer Gateelektrode auf dem Substrat, wobei die Gateelektrode enthält eine Metallgateelektrode, und eine obere Gateelektrode mit einer Polysiliziumlegierung über der Metallgateelektrode.
Halbleiterbauelement nach Anspruch 12, wobei die Polysiliziumlegierung ein Polysilizium/Germaniummischmaterial (SiGe) aufweist.
Halbleiterbauelement nach Anspruch 12, wobei das Polysilizium/Germaniummischmaterial einen Germaniumanteil von ungefähr 1 bis 60 Mol-Anteilen aufweist.
Halbleiterbauelement nach Anspruch 12, wobei die Metallgateelektrode TiN, TaN, TiAlN, TaN/TiN, TaC oder TaCN aufweist.
Halbleiterbauelement nach Anspruch 12, wobei der Gatestapel ferner ein Gatedielektrikum aufweist, das zwischen dem Substrat und der Gateelektrode angeordnet ist.
Halbleiterbauelement nach Anspruch 16, wobei: das Gatedielektrikum mindestens eine erste und eine zweite dielektrische Schicht aufweist, und wobei die zweite dielektrische Schicht ein dielektrisches Material mit großem ε aufweist, das auf der ersten dielektrischen Schicht vorgesehen wird.
Halbleiterbauelement nach Anspruch 17, wobei das dielektrische Material mit großem ε enthält: ein dielektrisches Material mit großem ε auf Hafniumbasis, ein dielektrisches Material mit großem ε auf Aluminiumbasis, ein dielektrisches Material mit großem ε auf Zirkonbasis oder eine Kombination davon.
Halbleiterbauelement nach Anspruch 12, das ferner eine Puffergateelektrodenschicht zwischen der Metallgateelektrode und der oberen Gateelektrode aufweist.
Halbleiterbauelement nach Anspruch 18, wobei die Puffergateelektrodenschicht eine Siliziumschicht umfasst.