DE102010028462A1 - Verspannungsgedächtnistechnik mit geringerer Randzonenkapazität auf der Grundlage von Siliziumnitrid in MOS-Halbleiterbauelementen - Google Patents

Verspannungsgedächtnistechnik mit geringerer Randzonenkapazität auf der Grundlage von Siliziumnitrid in MOS-Halbleiterbauelementen Download PDF

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Abstract

In komplexen Halbleiterbauelementen werden Verspannungsgedächtnistechnologien auf der Grundlage eines Siliziumnitridmaterials angewendet, das nachfolgend in ein dielektrisches Material mit kleinem ε modifiziert wird, um damit Abstandshalterelemente mit kleinem ε zu erhalten, wodurch das Leistungsverhalten komplexer Halbleiterbauelemente verbessert wird. Die Modifizierung des anfänglichen siliziumnitridbasierten Abstandshaltermaterials kann auf der Grundlage eines Sauerstoffimplantationsprozesses bewerkstelligt werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten unter Anwendung von Verspannungsgedächtnistechnologien, um die Ladungsträgerbeweglichkeit im Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen wird ein Vielzahl an Prozesstechnologien aktuell eingesetzt, um integrierte Schaltungen herzustellen, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche gebildet sind, die wiederum durch stark dotierte Drain- und Sourcegebiete und ein invers oder schwach dotiertes Kanalgebiet erzeugt ist, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von dem Dotierstoffprofil, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets der Transistorbreitenrichtung von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wichtiger Faktor, der das Leistungsverhalten von MOS-Transistoren beeinflusst. Daher ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die stetige Verringerung der Transistorabmessungen beinhaltet jedoch eine Reihe von Problemen, die damit verknüpft sind, etwa eine geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekte bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise muss die Dicke der Gateisolationsschicht, die typischerweise ein oxidbasiertes Dielektrikum repräsentiert, verringert werden, wenn die Gatelänge abnimmt, wobei eine geringere Dicke zu erhöhten Leckströmen führen kann, wodurch Ranken für oxidbasierte Gateisolationsschichten auferlegt werden, die etwa bei 1 bis 2 nm liegen. Daher fordert die kontinuierliche Verringerung der Größe der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozesstechniken, beispielsweise um Kurzkanaleffekte zu kompensieren, wobei oxidbasierte Gatedielektrika im Hinblick auf Gate-Leckströme ihre Grenzen erreichen. Es wurde daher vorgeschlagen, siliziumdioxidbasierte Dielektrika zumindest teilweise durch sogenannte dielektrische Materialien mit großem ε zu ersetzen, die eine Dielektrizitätskonstante oder höher aufweisen. Auch kann die Kanalleitfähigkeit der Transistoren verbessert werden, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine deutliche Leistungssteigerung zu erreichen.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, so dass eine entsprechende Verformung in dem Kanalgebiet erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung für eine standardmäßige Kristallorientierung die Beweglichkeit von Elektronen, was wiederum direkt zu einer entsprechenden Zunahme der Leitfähigkeit führt. Andererseits kann eine uniaxiale kompressive Verformung in dem Kanalgebiet für die gleiche Kristallkonfiguration die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Verhalten von p-Transistoren zu verbessern. Das Einführen von Verspannungs- oder Verformungstechnologien in den Herstellungsvorgang für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • In einigen Vorgehensweisen wird eine externe Verspannung, die beispielsweise durch permanente Deckschichten, durch Abstandshalterelemente und dergleichen erreicht wird, in dem Versuch verwendet, eine gewünschte Verformung innerhalb des Kanalgebiets zu erzeugen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Anwenden einer spezifizierten externen Verspannung von der Wirksamkeit des Verspannungsübertragungsmechanismus für die externe Verspannung, die beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen hergestellt wird, in das Kanalgebiet ab, um damit die gewünschte Verformung zu erzeugen. Für unterschiedliche Transistorarten müssen daher unterschiedlich verspannte Deckschichten vorgesehen werden, was zu einer Vielzahl an zusätzlichen Prozessschritten führt, wobei insbesondere mögliche zusätzliche Lithographieschritte deutlich zu den gesamten Produktionskosten beitragen. Ferner kann die Menge an verspannungsinduzierenden Material und insbesondere dessen innere Verspannung nicht in beliebiger Weise erhöht werden, ohne dass nicht deutliche Entwurfsänderungen möglich werden.
  • Bei einer weiteren Verringerung der Transistorabmessungen wird auch der laterale Abstand zwischen benachbarten Gateelektrodenstrukturen verringert, wodurch die Möglichkeit deutlich eingeschränkt wird, stark verspannte dielektrische Materialien üer den dicht liegenden Transistorelementen abzuscheiden. Auf Grund der deutlichen Einschränkungen derartiger „externer” verformungsinduzierender Mechanismen in komplexen Halbleiterbauelementen werden daher zunehmend „interne” verformungsinduzierende Quellen, etwa eine eingebettete verformte Halbleiterlegierung, etwa in Form von Silizium und Germanium und dergleichen in die Drain- und Sourcebereiche eingebaut, um eine hohe uniaxiale Verformungskomponenten in benachbarten Kanalgebieten hervorzurufen. Das gut etablierte Silizium/Germanium-Material in kann in p-Kanaltransistoren vorgesehen werden, um eine hohe kompressive Verformung zu erreichen, während andererseits Halbleiterlegierungen mit Zugverformung, etwa Silizium, Kohlenstoff, vergleichbare hohe Verformungspegel nicht erreichen können auf Grund von fertigungsabhängigen Problemen bei der Erzeugung effizienter Silizium/Kohlenstoffmaterialzusammensetzungen.
  • In anderen vielversprechenden Lösungsansätzen wird ein im Wesentlichen amorphisiertes Gebiet in dem aktiven Gebiet der Transistoren lateral benachbart zu der Gateelektrode während einer geeigneten Zwischenfertigungsphase erzeugt, wobei das amophisierte Gebiet dann in Anwesenheit einer steifen Schicht, die über dem Transistorbereich ausgebildet ist, rekristallisiert wird. Zu diesem Zweck hat sich Siliziumnitridmaterial als ein sehr günstiges Material für die steife Schicht erwiesen, da Siliziumnitrid als ein sehr dichtes und steifes Material bereitgestellt werden kann, das somit in effizienter Weise das darunter liegende im Wesentlichen amorphisierte Halbleitermaterial dazu zwingt, in einem stark verformten Zustand beim Ausheizen des Bauelements wieder aufzuwachsen, wobei jedoch nicht beabsichtigt ist, die vorliegende Anmeldung auf diese Erläuterung einzuschränken. D. h., während des Ausheizprozesses zum Rekristallisieren findet das Aufwachsen des Kristalls unter Verspannungsbedingungen statt, die durch die steife Deckschicht erzeugt werden, beispielsweise durch Schrumpfung des zuvor amorphisierten Volumens, wodurch ein starrer zugverformter Kristallzustand erreicht wird. Nach der Rekristallisierung kann die verspannungsinduzierende Schicht teilweise oder vollständig entfernt werden, wobei dennoch eine gewisse Größe der Verformung in dem wieder aufgewachsenen Gitterbereich bewahrt wird. Dieser Effekt wird im Weiteren als Verspannungsgedächtnis bezeichnet. Obwohl Verspannungsgedächtnistechnologien möglicherweise in Verbindung mit effizienten silizium/germaniumbasierten verformungsinduzierenden Mechanismen für p-Kanaltransistoren eine vielversprechende Vorgehensweise repräsentieren, um das Verhalten bei einer weiteren Verringerung der gesamten Abmessungen der Transistoren zu erhöhen, können andere negative Einflüsse zunehmend eine Wirkung auf das Gesamtverhalten der Transistoren ausüben. Beispielsweise trägt die parasitäre Kapazität in komplexen Transistoren, die beispielsweise durch pn-Übergänge und dergleichen hervorgerufen wird, zunehmend zum gesamten Transistorverhalten bei. In ähnlicher Weise können auf Grund der geringeren Abmessungen auch die parasitären Kapazitätswerte der Verbindungselemente für das Zuführern von Signalen und Versorgungsspannungen zu den stark größenreduzierten Transistoren zunehmend das Gesamtverhalten der Transistoren beeinträchtigen. Beispielsweise kann die „Randzonenkapazität” der Gateelektrode, d. h. die parasitäre Kapazität, die zwischen Kontaktelementen und der Gateelektrode der Transistoren erzeugt wird, zunehmend zu einem beeinträchtigten Hochfrequenzverhalten der Transistoren beitragen, wobei die Gesamtdielektrizitätskonstante des dielektrischen Materials, das die Gateelektrodenstruktur einschließt, eine der wichtigsten Einflussfaktoren für eine erhöhte parasitäre Kapazität ist. Insbesondere in effizienten Verspannungsgedächtnistechniken wird das Siliziumnitridmaterial, das zum Rekristallisieren der amorphisierten Bereiche in dem aktiven Gebiet in einem zugverformten Zustand verwendet wird, zusätzlich als ein Abstandshalterelement verwendet, nachdem die entsprechende Siliziumnitriddeckschicht nach dem Ausführen des Ausheizprozesses strukturiert wird. Obwohl die Verwendung der verformungsinduzierenden Siliziumnitridschicht als ein Abstandshaltermaterial einen sehr effizienten Gesamtprozessablauf bietet, kann die Anwesenheit des Siliziumnitridmaterials in Form eines Seitenwandabstandshalterelements an der Gateelektrodenstruktur eine erhöhte parasitäre Kapazität auf Grund des moderaten hohen ε-Wertes des Siliziumnitridmaterials hervorrufen. Andererseits kann das Entfernen der Siliziumnitridschicht nach dem Erzeugen der gewünschten Zugverformungskomponente zu einer größeren Prozesskomplexität führen.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen effiziente Verspannungsgedächtnistechniken auf der Grundlage einer silizium- und stickstoffenthaltenden Abstandshalterschicht angewendet werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen stellt die vorliegende Erfindung Techniken und Halbleiterbauelemente bereit, wobei das Transistorverhalten auf der Grundlage einer Zugverformung erhöht werden, die unter Anwendung von Verspannungsgedächtnistechnologien erzeugt werden, während ein negativer Einfluss auf Abstandshalterelemente, die aus der silizium- und stickstoffenthaltenden Abstandshalterschicht hergestellt werden, beispielsweise im Hinblick auf eine erhöhte Permittivität, und dergleichen, vermieden werden kann. Zu diesem Zweck wird der Stickstoffanteil der Abstandshalterschicht nach dem Prozess zum Rekristallisieren von Bereichen der aktiven Gebiete der Transistoren in ein stark verspannten Zustand verringert, wodurch das Weiterschreiten in der weiteren Bearbeitung durch Herstellen von Abstandshalterelementen aus der modifizierten Abstandshalterschicht ermöglicht wird, die somit eine deutlich geringere Dielektrizitätskonstante besitzt. Die Modifizierung der stickstoffenthaltenden Abstandshalterschicht wird einigen hierin offenbarten Aspekten bewerkstelligt, indem eine Sauerstoffsorte, beispielsweise durch Ionenimplantation, eingebaut wird und indem eine Abstandshalterschicht so behandelt wird, dass zumindest ein Teil der Stickstoffsorte entfernt wird, wodurch ein deutlich geringerer ε-Wert der resultierenden modifizierten Abstandshalterschicht erreicht wird. Folglich können Verspannungsgedächtnistechniken auf der Grundlage eines sehr effizienten stickstoffenthaltenden Abstandshalterbasismaterials ausgeführt werden, während gleichzeitig die schließlich erhaltenen Abstandshalterelemente eine deutlich geringere Permittivität im Vergleich zu konventionellen Strategien besitzen. Somit können die hierin offenbarten Prinzipien effizient für komplexe Halbleiterbauelemente mit planaren Transistorkonfigurationen mit einer Gatelänge von beispielsweise 40 nm und weniger eingesetzt werden, wobei die Verspannungsgedächtnistechnik „selbst skalierend” ist, sofern entsprechende Abstandshalterelemente zum Einstellen des Profils für Drain- und Sourcegebiete und/oder zum Bestimmen eines lateralen Abstandes von Metallsilizidgebieten und dergleichen erforderlich sind. Da typischerweise Seitenwandabstandshaltertechnologien in vielen anderen Konzepten zum Einrichten von Transistoren angewendet werden, etwa in dreidimensionalen Konfigurationen in der Form von Doppelkanaltransistoren, Dreifachkanaltransistoren oder FINFET-Transistoren, können die hierin offenbarten Verspannungsgedächtnistechniken auch effizient in derartigen dreidimensionalen Strukturen eingesetzt werden, ohne dass in unerwünschter Weise eine höhere parasitäre Kapazität hervorgerufen wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Abstandshalterschicht über einem ersten Transistor und einem zweiten Transistor, wobei die Abstandshalterschicht Silizium und Stickstoff aufweist. Der erste Transistor ist in und über einem ersten aktiven Gebiet gebildet und umfasst ein im Wesentlichen amorphisiertes Halbleitergebiet in den Drain- und Sourcebereichen. In ähnlicher Weise ist der zweite Transistor in und über einem zweiten aktiven Gebiet hergestellt. Das Verfahren umfasst ferner das Ausheizen des ersten und des zweiten Transistors, um das im Wesentlichen amorphisierte Halbleitergebiet in Anwesenheit der Abstandshalterschicht zu rekristallisieren. Des weiteren umfasst das Verfahren das Verringern der Menge an Stickstoff in der Abstandshalterschicht und das Bilden eines Abstandshalters aus der Abstandshalterschicht an Seitenwänden von Gateelektrodenstrukturen des ersten und des zweiten Transistors.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer stickstoffenthaltenden Abstandshalterschicht über einem ersten Transistor und einem zweiten Transistor, wobei der erste Transistor in und über einem ersten aktiven Gebiet ausgebildet ist und ein im Wesentlichen amorphes Halbleitergebiet aufweist und wobei der zweite Transistor in und über einem zweiten aktiven Gebiet hergestellt ist. Das Verfahren umfasset ferner das Ausheizen des ersten und des zweiten Transistors in Anwesenheit der stickstoffenthaltenden Abstandshalterschicht, so dass das im Wesentlichen amorphisierte Halbleitergebiet rekristallisiert wird. Das Verfahren umfasst zusätzlich das Behandeln der stickstoffenthaltenden Abstandshalterschicht derart, dass der Stickstoffanteil der stickstoffenthaltenden Abstandshalterschicht verringert wird. Ferner wird ein Abstandshalter an Seitenwänden der Gateelektrodenstrukturen des ersten und des zweiten Transistors aus der behandelten stickstoffenthaltenden Abstandshalterschicht hergestellt. Des weiteren umfasst das Verfahren das Bilden von Metallsilizidgebieten in dem ersten und dem zweiten aktiven Gebiet unter Anwendung des Abstandshalters als eine Maske.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst einen n-Kanaltransistor, der in und über einem aktiven Gebiet ausgebildet ist, wobei der n-Kanaltransistor ein zugverformtes Kanalgebiet in dem aktiven Gebiet aufweist. Des weiteren umfasst der Transistor zugverformte Drain- und Sourcegebiete und eine Gateelektrodenstruktur mit einem dielektrischen Material mit großem ε. Des weiteren ist ein Abstandshalter an Seitenwänden der Gateelektrodenstruktur ausgebildet und weist Silizium, Sauerstoff und Stickstoff auf, wobei der Anteil an Stickstoff geringer ist als der Anteil an Sauerstoff. Ferner sind Metallsilizidgebiet in dem aktiven Gebiet hergestellt und besitzen einen lateralen Abstand zu der Gateelektrodenstruktur, der durch den Abstandshalter festgelegt ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1e schematisch Querschnittsansichten eines Halbeiterbauelements während diverser Fertigungsphasen bei der Herstellung von Transistoren auf der Grundlage einer Verspannungsgedächtnistechnik zeigen, wobei die effektive Dielektrizitätskonstante von Abstandshalterelementen gemäß anschaulicher Ausführungsformen reduziert wird; und
  • 1f bis 1i schematisch Querschnittsansichten des Halbleiterbauelements gemäß weiterer anschaulicher Ausführungsformen zeigen, in denen verbesserte Verformungsbedingungen auf der Grundlage einer Verspannungsgedächtnistechnik erreicht werden, wobei eine unerwünschte parasitäre Kapazität der resultierenden Abstandshalterstruktur vermieden wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die hierin offenbarte Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen stellt die vorliegende Erfindung Verfahren und Halbleiterbauelemente bereit, in denen Verspannungsgedächtnistechniken (SMT) effizient während des Fertigungsprozesses für moderne Transistoren angewendet werden, die Gateelektrodenstrukturen mit kritischen Abmessungen von 40 nm und weniger besitzen, wenn planare Transistorarchitekturen betrachtet werden, während gleichzeitig die resultierende parasitäre Kapazität insbesondere die Randzonenkapazität im Vergleich zu konventionellen Vorgehensweisen verringert wird, indem ein Abstandshaltermaterial mit einer reduzierten Dielektrizitätskonstante vorgesehen wird. Andererseits können die gut etablierten und sehr effizienten Siliziumnitridmaterialien eingesetzt werden, um einen stark verspannten Zustand in einigen der Transistoren zu erreichen, wobei in einigen anschaulichen Ausführungsformen die stickstoffenthaltende Abstandshalterschicht mit einer hohen inneren Verspannung vorgesehen wird, wodurch die Gesamteffizienz noch weiter gesteigert wird. Unter Anwendung der sehr effizienten stickstoffenthaltenden Abstandshalterbasismaterialschicht und durch Modifizieren der Materialzusammensetzung derart, dass ein geringerer ε-Wert erreicht wird, können somit die hierin offenbarten Mechanismen effizient auf eine beliebige Bauteilarchitektur und Prozesstechnologie angewendet werden, in denen Verformungsbedingungen zu einem besseren Bauteilverhalten führen, während gleichzeitig eine geringere Permittivität eines dielektrischen Materials in der Nähe von Leitungen auf Transistorebene erforderlich ist. Beispielsweise betragen in planaren Transistorkonfigurationen die kritischen Abmessungen, d. h. die Gatelänge der Gateelektrodenstrukturen, 40 nm und deutlich weniger, etwa 30 nm und weniger, wobei auch entsprechende Abstände zwischen dicht liegenden Gateelektrodenstrukturen eine ähnliche Größenordnung besitzen, wobei dennoch Abstandshalterelemente für ein geeignetes Profilieren der Drain- und Sourcegebiete und/oder zum Einstellen des lateralen Abstands von Metallsilizidgebieten erforderlich sind. In dieser Situation wird das Siliziumnitridmaterial so abgeschieden, dass es der gesamten Bauteilarchitektur entspricht, wie dies zum Vorsehen geeigneter Abstandshalterelemente erforderlich ist, so dass die Abstandshalterschicht als eine effiziente Komponente der Verspannungsgedächtnistechnologie fungieren kann, während die schließlich erhaltenen Abstandshalter eine deutlich geringere Dielektriztitätskonstante im Vergleich zu dem anfänglichen Basismaterial besitzen. In ähnlicher Weise sind auch in komplexen „dreidimensionalen” Transistorarchitekturen typischerweise Abstandshalterelemente erforderlich, die auf der Grundlage eines modifizierten Basismaterials mit einer reduzierten Dielektrizitätskonstante hergestellt werden können, was jedoch anfänglich zum Anwenden einer Verspannungsgedächtnistechnologie eingesetzt wird. Beispielsweise werden Transistoren mit zwei oder mehr Kanalgebieten, die in einer nicht-ebenen Geometrie ausgebildet sind, etwa in Form von FINFET-Transistoren und dergleichen, typischerweise auf der Grundlage einer Prozesstechnologie hergestellt, die das Vorsehen von Abstandshalterelementen erfordert, die somit ebenfalls auf der Grundlage eines Materials bereitgestellt werden, das eine geringere Dielektrizitätskonstante im Vergleich zu Siliziumnitridabstandshaltern aufweist, wenn gleichzeitig die Möglichkeit geschaffen wird, effiziente Verspannungsgedächtnistechnologien anzuwenden.
  • Es sollte beachtet werden, dass im Zusammenhang der vorliegenden Erfindung eine Verspannungsgedächtnistechnologie als ein Prozess zu verstehen ist, in welchem ein Halbleitergebiet, das einen stark geschädigten Bereich oder einen im Wesentlichen amorphisierten Bereich aufweist, bei Temperaturen ausgeheizt wird, die ausreichend sind, um in geeigneter Weise die entsprechende Kristallstruktur wieder herzustellen, beispielsweise durch Rekristallisieren des im Wesentlichen amorphisierten Bereichs in Anwesenheit einer darüber liegenden Materialschicht, die Silizium und Stickstoff aufweist, um damit eine verformte Gitterstruktur zu schaffen. D. h., ein entsprechender Ausheizprozess wird in Anwesenheit einer Deckschicht ausgeführt, die für geeignete Verspannungsbedingungen in dem Halbleitermaterial sorgt, um damit das Erzeugen eines verformten Zustands des Halbleitermaterials während des Ausheizprozesses zu ermöglichen, wobei der verformte Zustand in einer mehr oder minder ausgeprägten Weise beibehalten wird, wenn die entsprechende Deckschicht oder Abstandshalterschicht teilweise entfernt wird. Zu beachten ist, dass ein entsprechender Mechanismus zum Erzeugen eines verformten Halbleitermaterials auf der Grundlage der Gedächtnistechnologie noch nicht vollständig verstanden sein kann, wobei dennoch die hierin offenbarten Prinzipien deutliche Vorteile im Hinblick auf das Transistorleistungsverhalten bieten, wobei gut steuerbare Prozessparameter, etwa die Ausheizbedingungen und dergleichen, angewendet werden können, um damit eine reproduzierbare Fertigungsstrategie zu erreichen.
  • Es sollte beachtet werden, dass ein im Wesentlichen amorphisiertes Halbleitergebiet als ein Halbleitergebiet zu verstehen ist, das einen Teil eines „aktiven” Halbleitergebiets repräsentieren kann, und das eine moderat große Menge an Gitterfehlern aufweist im Vergleich zu einem im Wesentlichen kristallinen Bereich. Beispielsweise kann eine Konzentration von ungefähr 1022 Gitterdefekten pro cm3 als ein schwer geschädigtes oder im Wesentlichen amorphes Halbleitergebiet verstanden werden. Andererseits wird eine maximale Konzentration von 1020 Gitterdefekten pro cm3 als ein „kristallines, obwohl geschädigtes” Halbleitermaterial betrachtet.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detallierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101 und einer Halbleiterschicht 102. Das Substrat 101 ist ein beliebiges geeignetes Trägermaterial, etwa ein Halbleitermaterial, ein Isolationsmaterial und dergleichen. Wie zuvor erläutert ist, kann Silizium als ein Basismaterial zur Herstellung komplexer integrierter Schaltungen verwendet werden, um somit weist das Substrat 101 häufig ein Siliziummaterial auf. In ähnlicher Weise kann die Halbleiterschicht 102, obwohl diese aus einem beliebigen Halbleitermaterial aufgebaut sein kann, typischerweise einen wesentlichen Anteil an Silizium aufweisen, dessen elektronische Eigenschaften effizient auf der Grundlage von Verformung eingestellt werden können, die lokal innerhalb der Halbleiterschicht 102 auf der Grundlage einer Verspannungsgedächtnistechnologie erzeugt wird. Es sollte beachtet werden, dass die Halbleiterschicht 102 in Verbindung mit dem Substrat 101 eine Vollsubstratkonfiguration repräsentieren kann, in der das Material der Halbleiterschicht 102 direkt mit einem kristallinen Substratmaterial des Substrats 101 in Verbindung steht. In anderen Fällen wird eine SOI-(Silizium-auf-Isolator-)Konfiguration mittels der Schicht 102 und dem Substrat 101 vorgesehen, wenn eine vergrabene isolierende Materialschicht (nicht gezeigt) zwischen diesen beiden Komponenten vorgesehen ist. Die Halbleiterschicht 102 umfasst in dieser Fertigungsphase eine Vielzahl an Isolationsgebieten (nicht gezeigt), wodurch entsprechende aktive Gebiete, etwa aktive Gebiet 102a, 102b lateral begrenzt werden. In diesem Zusammenhang ist ein aktives Gebiet als ein Halbleiterbereich der Schicht 102 zu verstehen, in welchem pn-Übergänge zumindest eines Transistorelements hergestellt sind oder während der weiteren Bearbeitung herzustellen sind. In der gezeigten Ausführungsform entspricht das aktive Gebiet 102a einen Transistor 150a, etwa einem n-Kanaltransistor, dessen Leistungsverhalten auf der Grundlage einer Verspannungsgedächtnistechnologie zu verbessern ist. Andererseits entspricht das aktive Gebiet 102b einem Transistor 150b, etwa einem p-Kanaltransistor, in welchem eine Zugverformungskomponente nicht gewünscht ist. Zu beachten ist jedoch, dass andere Konfigurationen für die Transistoren 150a, 150b verwendet werden können, solange zumindest einer dieser Transistoren eine Zugverformungskomponente in dem entsprechenden aktiven Gebiet benötigt. Die Transistoren 150a, 150b können „planare” Transistoren sein, in denen Gateelektrodenstrukturen 120a, 120b über den jeweiligen aktiven Gebieten 102a, 102b so vorgesehen sind, dass ein planares Kanalgebiete 152 gebildet wird, dessen Leitfähigkeit durch die entsprechende Gateelektrodenstruktur 120a bzw. 120b gesteuert wird. Somit entspricht in 1a die allgemeine Stromflussrichtung der horizontalen Richtung in dem Kanalgebiet 152. In der gezeigten Fertigungsphase weisen die Gateelektrodenstrukturen 120a, 120b eine geeignete Ausbildung auf, beispielsweise umfassen diese ein Gatedielektrikumsmaterial 122 in Verbindung mit einem oder mehreren Elektrodenmaterialien, etwa Materialien 123 und 121. Beispielsweise umfasst in einigen anschaulichen Ausführungsformen das Gatedielektrikumsmaterial 122 eine dielektrische Komponente mit „großem ε”, beispielsweise in Form von Hafniumoxid, Hafniumsiliziumoxid, Zirkonoxid, und dergleichen, so dass eine erhöhte Dielektrizitätskonstante im Vergleich zu konventionellen dielektrischen Materialien, etwa Siliziumdioxid, Siliziumoxinitrid, und dergleichen erreicht wird. Es sollte beachtet werden, dass das Gatedielektrikumsmaterial 122 auch ein konventionelles dielektrisches Material umfassen kann, wobei jedoch auf Grund des Einbaus einer dielektrischen Komponente mit großem ε die Gesamtpermittivität des Gatedielektrikumsmaterials 122 höher ist für eine gegebene Dicke im Vergleich zu einem Gatedielektrikumsmaterial, das vollständig aus einem konventionellen dieelektrischen Material aufgebaut ist. Auf diese Weise kann eine Oxidäquivalenzdicke von 1,5 nm und deutlich geringerer erreicht werden, wobei die physikalische Dicke 1,5 nm und größer ist. Wenn ferner eine dielektrische Komponente mit großem ε in dem Gatedielektrikumsmaterial 122 vorgesehen wird, wird häufig ein leitendes Deckmaterial, etwa die Schichte 123, bereitgestellt, um damit das empfindliche Gatedielektrikumsmaterial einzuschließen und auch um als ein „Elektrodenmetall” zu dienen. Beispielsweise ist die Schicht 123 aus Titannitrid und dergleichen aufgebaut. Das Elektrodenmaterial 121 kann in Form eines Siliziummaterials, etwa amorphes Material, Polysiliziummaterial, und dergleichen bereitgestellt werden. Unter Anwendung einer komplexen Konfiguration der Gateelektrodenstrukturen 120a, 120b kann somit ein verbessertes Verhalten selbst für extrem reduzierte Transistorabmessungen erreicht werden. Insbesondere ist für derartige komplexe Gateelektrodenstrukturen eine reduzierte Randzonenkapazität erforderlich, da auf Grund der reduzierten lateralen Abmessungen typischerweise Kontaktelemente und dergleichen in unmittelbarer Nähe zu den Gateelektrodenstrukturen bereitgestellt werden müssen.
  • Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen (nicht gezeigt) die Gateelektrodenstrukturen 120a, 120b konventionelle Materialien aufweisen, etwa Siliziumdioxid, Siliziumnitrid und dergleichen in Verbindung mit einem Siliziummaterial, wobei abhängig von der gesamten Prozessstrategie ein oder beide Materialien in einer sehr fortgeschrittenen Fertigungsphase durch komplexe Materialien ersetzt werden können, etwa durch ein dielektrisches Material mit großem ε und durch metallenthaltende Elektrodenmaterialien. Ferner ist in der gezeigten Ausführungsform eine Schutzschicht 124, beispielsweise aus Siliziumnitrid, an Seitenwänden der Materialien 121, 123 und 122 vorgesehen, wodurch eine bessere Integrität insbesondere der empfindlichen Materialien 123 und 122 erreicht wird. In der gezeigten Fertigungsphase ist ein Abstandshalterelement 125, beispielsweise aus Siliziumdioxid, so vorgesehen, dass die Beschichtung 124 im Wesentlichen abgedeckt ist. Beispielsweise wird der Abstandshalter in Form eines Siliziumdioxidmaterials 125 bereitgestellt, wodurch eine reduzierte gesamtparasitäre Kapazität erreicht wird, während andererseits die Dicke des Materials 124 zwei bis mehrere Nanometer betragen kann, wodurch die gesamten elektrischen Eigenschaften der Gateelektrodenstrukturen 120a, 120b nicht in unerwünschter Weise beeinträchtigt werden.
  • Der Transistor 150a umfasst ferner Drain- und Sourceerweiterungsgebiete 151e, deren lateraler Abstand im Wesentlichen durch den Abstandshalter 125 bestimmt ist. Ferner sind gegendotierte Gebiete oder Halo-Gebiete 151h mit einem geeigneten Profil in vertikaler und horizontaler Richtung so vorgesehen, dass das gewünschte Transistorverhalten erreicht wird. In der gezeigten Fertigungsphase ist ferner eine im Wesentlichen amorphisiertes Gebiet 102d in dem aktiven Gebiet 102a so vorgesehen, dass die Implantationsgebiete 151e, 151h im Wesentlichen in dem im Wesentlichen amorphisierten Gebiet 102d eingebettet sind.
  • In ähnlicher Weise umfasst der Transistor 150b Drain- und Sourceerweiterungsgebiete 151e, die von inverser Leitfähigkeitsart sind im Vergleich zu jenen des Transistors 150a, wenn die Transistoren 150a, 150b komplementäre Transistoren darstellen. In ähnlicher Weise werden die gegendotierten Gebiete 151h vorgesehen und sind invers dotiert im Hinblick auf die Drain- und Sourceerweiterungsgebiete 151e. Zu beachten ist, dass das aktive Gebiet 102b einen im Wesentlichen amorphisierten Bereich aufweist und somit ist die Konzentration an Gitterdefekten in dem aktiven Gebiet 102b, beispielsweise wie sie durch vorangehende Implantationsprozesse hervorgerufen werden, deutlich geringer im Vergleich zu dem aktiven Gebiet 102a.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden. Beispielsweise werden die aktiven Gebiete 102a, 102b hergestellt, indem Isolationsstrukturen (nicht gezeigt) erzeugt werden und indem eine spezielle Basisdotierung gemäß der Leitfähigkeitsart der Transistoren 150a, bzw. 150b eingeführt wird. Dazu sind gut etablierte Implantationstechniken und Maskierungsschemata anwendbar. Daraufhin werden die Gateelektrodenstrukturen 120a, 120b hergestellt, indem geeignete Materialien aufgebracht und diese unter Anwendung von komplexen Lithographie- und Ätztechniken strukturiert werden. Nach der Strukturierung der Materialien 122, 123 und 121 wird die Beschichtung 124 hergestellt und nachfolgend wird ein Abstandshaltermaterial abgeschieden, das nachfolgend in den Abstandshalter 125 strukturiert wird. Bei Bedarf können weitere Prozesse ausgeführt werden, beispielsweise zum Einbetten eines verformungsinduzierenden Halbleitermaterials, etwa eines Silizium/Germaniummaterials, um damit das Transistorleistungsvermögen zu steigern. Es wird eine Maskenimplantationssequenz ausgeführt, um die Erweiterungsgebiete 151e und die Halo-Gebiete 151h in den Transistoren 150a, 150b zu erzeugen, wobei ein zusätzlicher Voramorphisierungsimplantationsschritt angewendet werden kann, um das im Wesentlichen amorphisierte Gebiete 102d in dem aktiven Gebiet 102a zu erzeugen. Zu beachten ist, dass bei Bedarf die Erweiterungsgebiete 151e und die Halo-Gebiete 151h auf der Grundlage einer Voramorphisierungsimplantation in beiden Transistoren 150a, 150b ohne einen nachfolgenden Ausheizprozess zur Rekristallisierung von durch Implantation hervorgerufenen Schäden hergestellt werden können. Daraufhin wird der im Wesentlichen amorphisierte Bereich 102d selektiv in dem aktiven Gebiet 102a erzeugt. In anderen Fällen wird ein deutlich geringerer Grad an Gitterschäden in dem aktiven Gebiet 102b erreicht, wenn der Implantationsprozess auf der Grundlage von Bor ausgeführt wird, um damit die Erweiterungsgebiete 151e zu erzeugen. Andererseits erfordern die gegendotierten Halo-Gebiete 151h des Transistors 150b allgemein eine deutlich geringere Implantationsdosis, so dass ein entsprechender implantationshervorgerufener Schaden dennoch deutlich geringer ist im Vergleich zu der n-Dotierung in dem aktiven Gebiet 102a, wenn dieses einen n-Kanaltransistor darstellt.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Abstandshalterschicht 120 über den Transistoren 150a, 150b ausgebildet und besitzt eine geeignete Dicke, so dass die Strukturierung von Abstandshalterelementen in einer weiter fortgeschrittenen Fertigungsphase möglich ist. Die Abstandshalterschicht 130 umfasst eine Stickstoffsorte und ist in einigen anschaulichen Ausführungsformen ein Siliziumnitridmaterial, das effizient als eine steife Deckschicht während einer Verspannungsgedächtnistechnologie verwendet werden kann, wie dies auch zuvor erläutert ist. In einigen anschaulichen Ausführungsformen wird die Abstandshalterschicht 130 in Verbindung mit einer Ätzstoppschicht 131 vorgesehen, etwa einer Siliziumdioxidschicht, mit einer Dicke von 2 bis mehrere nm, während die Abstandshalterschicht 130 eine Dicke von 10 bis 60 nm oder mehr besitzt, wobei dies von der schließlich gewünschten Abstandshalterbreite abhängt. In einigen anschaulichen Ausführungsformen wird die Abstandshalterschicht 130 mit einem hohen inneren Verspannungspegel bereitgestellt, beispielsweise mit einer inneren Zugverspannung von 1 GPa oder mehr, wodurch die Gesamteffizienz für das Hervorrufen einer gewünschten Zugverformung in dem aktiven Gebiet 102a weiter verbessert wird.
  • Die Ätzstoppschicht 131, falls diese vorgesehen ist, kann auf der Grundlage einer beliebigen geeigneten Abscheidetechnik hergestellt werden, etwa durch plasmaunterstützte CVD (chemische Dampfabscheidung), und dergleichen. In ähnlicher Weise wird die Abstandshalterschicht 130 auf der Grundlage von plasmaunterstützten CVD-Techniken hergestellt, wobei bei Bedarf Prozessparameter, etwa die Abscheidetemperatur, der Druck, der Ionenbeschuss und dergleichen, so eingestellt werden, dass ein gewünschter innerer Verspannungspegel, etwa eine hohe Zugverspannungskomponente, erhalten wird. Zu beachten ist, dass eine Vielzahl an Abscheiderezepten in diesem technischen Gebiet gut etabliert ist, um Siliziumnitridmaterial mit hoher innerer Verspannung zu erzeugen. Beispielsweise sind dielektrische Deckschichten mit einer hohen inneren Verspannung, die nach der Fertigstellung der grundlegenden Transistorkonfiguration aufgebracht werden, ein effizienter verformungsinduzierender Mechanismus, wie dies auch zuvor beschrieben ist, und entsprechende Abscheiderezepte können auch zum Bereitstellen der Abstandshalterschicht 130 angewendet werden, wobei jedoch eine Dicke geeignet auf die gesamte Bauteilgeometrie abgestimmt wird, wie dies auch zuvor erläutert ist. Folglich kann die Abstandshalterschicht 130 auf die darunter liegenden aktiven Gebiete 102a, 102b einwirken, wobei insbesondere das Gebiet 102a den im Wesentlichen amorphisierten Bereich 102d aufweist, während das aktive Gebiet 102b in einem im Wesentlichen kristallinen Zustand vorliegt. Als nächstes wird ein Ausheizprozess 103 angewendet, um damit die Rekristallisierung des im Wesentlichen amorphisierten Bereichs 102d in Gang zu setzen, was bewerkstelligt werden kann mittels einer geeigneten Ausheiztechnik, etwa schnelles thermisches Ausheizen, lasergestützte Ausheiztechniken, blitzlichtgestützte Ausheiztechniken, wobei eine effektive Prozesstemperatur von 550 Grad C bis 700 Grad C und höher angewendet wird, um das gewünschte Kristallwachstum zu erreichen, während der Grad an Dotierstoffdiffusion ebenfalls gemäß den Prozess- und Bauteilerfordernissen eingestellt wird. Wie zuvor erläutert ist, wird während des Ausheizprozesses 103 das Gebiet 102d zunehmend rekristallisiert, wodurch es die Gitterstruktur des umgebenden im Wesentlichen kristallinen Bereichs in dem aktiven Gebiet 102a annimmt, woraus sich ein stark zugverformter Zustand, wie er durch 152t angegeben ist, in dem Kanalgebiet 152 und auch innerhalb der Drain- und Sourcebereiche, d. h. in und unterhalb der Erweiterungsgebiete 151e und der Halo-Gebiete 151h ergibt. Es sollte beachtet werden, dass eine Zugverformungskomponente, die in dem Transistor 150b hervorgerufen wird, im Wesentlichen „temporärer” Natur ist, da das aktive Gebiet 102b seinen kristallinen Status nicht wesentlich umordnet auf Grund der deutlich geringeren Defektrate im Vergleich zu dem Bereich 102d in dem Transistor 150a, während die durch das Material 130 hervorgerufene Verformung deutlich reduziert wird, wenn ein Teil der Schicht 130 in einer späteren Fertigungsphase entfernt wird. Wie ferner nachfolgend mit Bezug zu 1c erläutert ist, kann eine effizient Verspannungsrelaxation in der Schicht 130 vor dem Strukturieren von Abstandshalterelementen aus dieser Schicht erreicht werden.
  • 1c zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 100 einem Prozess 104, in welchem die Materialeigenschaften der Schicht 130 im Hinblick au die Dielektrizitätskonstante deutlich modifiziert werden. In einigen anschaulichen Ausführungsformen umfasst der Prozess 104 einen Ionenimplantationsprozess zum Einbau einer geeigneten Sorte, die mit dem Basismaterial der Schicht 130 in Wechselwirkung tritt, um damit zumindest einen Teil des anfänglichen Stickstoffanteils zu entfernen. Beispielsweise wird während des Prozesses 104 Sauerstoff in die Schicht 130 eingebaut und gleichzeitig wird Stickstoff aus der Schicht 130 herausgetrieben, wodurch zunehmend eine „siliziumdioxidartige” Materialschicht erzeugt wird, wodurch ebenfalls die wirksame Dielektrizitätskonstante der Schicht 130 verringert wird. Zu diesem Zweck umfasst der Ätzprozess 104 einen Ionenimplantationsprozess zum Implantieren einer Sauerstoffsorte mit einer hohen Dosis, beispielsweise mit einer Dosis von bis zu 1018 cm2 mit einer Implantationsenergie von mehreren 10 keV bis zu 200 keV, wobei dies von der Dicke der Abstandshalterschicht 130 abhängt. Während des Implantationsprozesses können ebenfalls erhöhte Temperaturen angewendet werden, beispielsweise von ungefähr 300 Grad bis mehrere 100 Grad C, wodurch das „Herauslösen” der Stickstoffsorte in Gang gesetzt wird. Während der Behandlung 104 können sich also Sauerstoffcluster in der Schicht 130 bilden und können der Schicht 130 eine reduzierte Dielektrizitätskonstante verleihen. Es sollte beachtet werden, dass geeignete Prozessparameter 104 effizient durch Experimente ermittelt werden können, in denen die Reduzierung der Dielektrizitätskonstante für mehrere Implantationsparametereinstellungen in Verbindung mit erhöhten Temperaturen möglicherweise in Verbindung mit zusätzlichen Behandlungen nach dem Prozess 104 bestimmt wird.
  • 1d zeigt schematisch das Halbleiterbauelement 100 während eines Ätzprozesses 105, in welchem Abstandshalterelemente 130s aus der Abstandshalterschicht 130 nach dem Modifizierungsprozess 104 (siehe 1c) erhalten werden. Der Ätzprozess 105 kann auf der Grundlage geeignet ausgewählter Prozessparameter und einer Ätzchemie ausgeführt werden, so dass dabei das modifizierte Ätzverhalten der zuvor modifizierten Abstandshalterschicht berücksichtigt wird, was effizient bewerkstelligt werden kann, indem Experimente ausgeführt werden beginnend von gut etablierten Abstandshalterätztechniken für Siliziumnitridmaterialien. Die Abstandshalter 120s können somit eine Materialzusammensetzung aufweisen, in der Sauerstoff eingebaut ist und im gewissen Grade die anfängliche Stickstoffsorte ersetzt, wodurch insgesamt ein größerer Anteil an Sauerstoff im Vergleich zu Stickstoff erhalten wird, um somit zu einer geringeren Dielektrizitätskonstante im Vergleich zu konventionellen siliziumnitridbasierten Abstandshalterelementen führt. Des weiteren kann der vorhergehende Prozess 104 (siehe 1c), wenn er einen Implantationsprozess mit hoher Dosis beinhaltet, zu einer deutlichen Verringerung des anfänglichen Verspannungspegels in der Schicht 130 führen, so dass die Abstandshalter 103s ein verspannungsrelaxiertes Material darstellt, wodurch nicht unnötig zu einer Zugverformungskomponente in den Transistor 150b beigetragen wird. Andererseits kann die Verformung 152t im Wesentlichen vollständig ein den Transistor 150a beibehalten werden, wie dies auch zuvor erläutert ist.
  • 1e zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Drain- und Sourcegebiete 151 in den aktiven Gebieten 102a, 102b vorgesehen und stehen in geeigneter Weise mit den Erweiterungsgebieten 151e und den Halo-Gebieten 151h in Verbindung, die weiterhin den verformten Zustand 152t in dem aktiven Gebiet 102a besitzen. Ferner ist ein Metallsilizid 153 in den Drain- und Sourcegebieten vorgesehen, wobei ein lateraler Abstand des Metallsilizids 153 in Bezug auf die Gateelektrodenstrukturen 120a, 120b im Wesentlichen durch den Abstandshalter mit geringer Permittivität 130s festgelegt ist. Des weiteren ist in der gezeigten Ausführungsform auch ein Metallsilizid 126 in den Gateelektrodenstrukturen 120a, 120b vorgesehen.
  • Das in 1e gezeigte Halbeleiterbauelement 100 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, um die Drain- und Sourcegebiete 151 vorzusehen, wobei der Abstandshalter 130s als eine Implantationsmaske verwendet wird, die somit das gewünschte laterale Profil der Drain- und Sourcegebiete 151 festlegt. Nach jeglichen geeigneten Ausheizprozessen werden die Metallsilizidgebiete 153 möglicherweise in Verbindung mit den Metallsilizidgebieten 126 gemäß einem beliebigen geeigneten Silizidierungsprozess hergestellt, wobei auch die Abstandshalterelemente 130s im Wesentlichen den lateralen Abstand zu der Gateelektrodenstruktur festlegen.
  • Daraufhin wird die Bearbeitung fortgesetzt, indem ein geeignetes dielektrisches Material abgeschieden und darin Kontaktelemente erzeugt werden, so dass diese mit den aktiven Gebieten 102a, 102b und mit den Gateelektrodenstrukturen 120a, 120b in Verbindung stehen. Auf Grund der geringeren Dielektrizitätskonstante der Abstandshalterelemente 130s kann somit die parasitäre Kapazität zwischen benachbarten Gateelektrodenstrukturen und zwischen jeglichen Kontaktelementen in den Gateelektrodenstrukturen verringert werden, wodurch bessere Hochfrequenzeigenschaften des Halbleiterbauelements 100 erhalten werden.
  • In anderen anschaulichen Ausführungsformen (nicht gezeigt) wird die Bearbeitung fortgesetzt, indem ein Teil der Gateelektrodenstrukturen 120a, 120b entfernt wird, um somit ein besseres Leistungsverhalten dieser Strukturen zu erreichen. Dazu können die Gateelektrodenstrukturen 120a, 120b ein geeignetes Deckmaterial erhalten haben, beispielsweise zum Vermeiden einer Silizidierung von darunter liegendem Material und das Deckmaterial kann beim lateralen Einbetten der Gateelektrodenstrukturen in ein geeignetes dielektrisches Material entfernt werden. Daraufhin wird das Material 121 durch ein anderes geeignetes Material ersetzt, wobei etwa ein dielektrisches Material mit großem ε aufgebracht werden, wenn ein derartiges Material nicht bereits in einer früheren Fertigungsphase bereitgestellt wurde. Folglich können auch komplexe Austauschgateverfahren angewendet werden, wobei auch in diesem Falle ein gewisser Grad der anfänglichen Verformung beibehalten wir und die Abstandshalter 130s mit geringerer Permittivität für ein besseres Leistungsverhalten sorgen.
  • Es sollte ferner beachtet werden, dass in anderen anschaulichen Ausführungsformen (nicht gezeigt) zwei oder mehr Abstandshalterelemente, etwa der Abstandshalter 130s, sequenziell vorgesehen werden können, um damit ein komplexeres laterales Drain- und Sourceprofil zu erreichen, wobei auch verbesserte Verformungsbedingungen in dem aktiven Gebiet 102a erreicht werden. Auch in diesem Falle kann eine entsprechende Abstandshalterschicht behandelt werden, wie dies zuvor für die Schicht 130 beschrieben ist und somit kann deren Dielektrizitätskonstante vor dem eigentlichen Strukturieren eines entsprechenden Abstandshalterelements verringert werden.
  • 1f zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer anschaulicher Ausführungsformen, in denen die Drain- und Sourcegebiete 151 auf der Grundlage eines Opferabstandshalterelements 106, etwa eines Siliziumnitridabstandshalters und dergleichen, hergestellt werden. Dazu wird das Abstandshalterelement 106 auf der Grundlage gut etablierter Prozesstechniken hergestellt, beispielsweise in Verbindung mit einer Ätzstoppschicht 107, etwa einem Siliziumdioxidmaterial. Wenn die Drain- und Sourcegebiete 151 gebildet werden, kann auch das im Wesentlichen amorphisierte Gebiete 102d selektiv in dem aktiven Gebiet 102a vorgesehen werden, wie dies auch zuvor beschrieben ist. Wenn ferner Gitterschäden in dem aktiven Gebiet 102a, die durch den vorhergehenden Implantationsprozess hervorgerufen werden, als ungeeignet erachtet werden, wird ein Ausheizprozess ausgeführt, um die aktiven Gebiete 102a, 102b im Wesentlichen zu rekristallisieren und nachfolgend wird ein Voramorphisierungsimplantationsprozess selektiv in dem aktiven Gebiet 102a angewendet, um damit den stark geschädigten Bereich 102d zu erzeugen. Als nächstes wird ein geeigneter Ätzprozess angewendet, um das Abstandshalterelement 106 zu entfernen, beispielsweise selektiv in Bezug auf die Ätzstoppschicht 107, die dann ebenfalls entfernt werden kann, beispielsweise auf der Grundlage gut etablierter nasschemischer Ätztechniken und dergleichen.
  • 1g zeigt schematisch das Bauelement 100 gemäß anschaulicher Ausführungsformen, in denen auch das Abstandshalterelemente 125 (siehe 1f) entfernt wurde, beispielsweise zusammen mit der Ätzstoppschicht 107, falls die gewünscht ist. Folglich können die Source- und Draingebiete 151 des Transistors 150a in einem stark geschädigten Zustand auf Grund des amorphisierten Gebiets 102 bereitgestellt werden, wobei ein entsprechender Schaden in dem aktiven Gebiet 102b deutlich geringer ausgeprägt ist, da im Allgemeinen der Einbau von Bor als p-Dotiermittel zu einer deutlich geringeren Kristallschädigung führt. In anderen Fällen wird der im Wesentlichen amorphisierte Bereich 102d selektiv in dem aktiven Gebiet 102a in dieser Fertigungsphase auf der Grundlage eines Implantationsprozesses erzeugt, in welchem der Transistor 150b abgedeckt ist.
  • 1h zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der die Abstandshalterschicht 130 über den Transistoren 150a, 150b ausgebildet ist und ausgeheizt wird, um damit die gewünschte Zugverformungskomponente 152t zu erhalten. Daraufhin wird der Prozess 104 (siehe 1c) angewendet, so dass die Dielektrizitätskonstante verringert wird und die weitere Bearbeitung geht weiter, indem die modifizierte Abstandshalterschicht in die entsprechenden Abstandshalterelemente geätzt wird.
  • 1i zeigt schematisch das Bauelement 100 mit den Abstandshalterelementen 130s, die an Seitenwänden der Gateelektrodenstrukturen 120a, 120b ausgebildet sind. Ferner sind Metallsilizidgebiete 153 in den Drain- und Sourcegebieten 151 mit einem lateralen Abstand vorgesehen, der im Wesentlichen durch den Abstandshalter 120s vorgegeben ist. Folglich kann die Breite der Abstandshalter 130s geeignet so gewählt werden, dass der gewünschte Abstand der Metallsilizidgebiete 153 erhalten wird, ohne dass eine Berücksichtigung des lateralen Profils der Drain- und Sourcegebiete 151 erforderlich ist. Ferner können auch abhängig von der gesamten Prozessstrategie Metallsilizidgebiete 126 in den Gateelektrodenstrukturen 120a, 120b vorgesehen sein, während in anderen Fällen ein Austauschgateverfahren angewendet wird, in welchem Gateelektrodenmaterialien in den Gateelektrodenstrukturen 120a, 120b möglicherweise in Verbindung mit einem dielektrischen Material mit großem ε in einer späteren Fertigungsphase vorgesehen werden.
  • Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen komplexe Transistoren auf der Grundlage einer Abstandshaltertechnik vorgesehen werden, die eine reduzierte Dielektrizitätskonstante im Vergleich zu konventionellen Siliziumnitridabstandshalterelementen ergibt, wobei zusätzlich die Abstandshalterelemente aus einer siliziumnitridbasierten Abstandshalterschicht hergestellt sind, die effizient während gemäß Verspannungsgedächtnisprozesses eingesetzt werden kann. Folglich können effiziente „selbstskalierende” interne verformungsinduzierende Mechanismen für Transistoren angewendet werden, die eine Zugverformung benötigen, wobei dies auf der Grundlage gut etablierter Siliziumnitridmaterialien erfolgt, die möglicherweise in einem Zustand hoher Zugverspannung bereitgestellt werden, wobei dieses Material dann auch als ein effizientes Material für Abstandshalterelemente mit geringem ε eingesetzt wird. Dazu wird die Abstandshalterschicht modifiziert, beispielsweise mittels Sauerstoffimplantation und Wärmebehandlung, um damit die anfängliche Dielektrizitätskonstante zu reduzieren.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Verfahren mit: Bilden einer Abstandshalterschicht über einem ersten Transistor und einem zweiten Transistor, wobei die Abstandshalterschicht Silizium und Stickstoff aufweist und wobei der erste Transistor in und über einem ersten aktiven Gebiet ausgebildet ist und ein im Wesentlichen amorphisiertes Halbleitergebiet in Drain- und Sourcebereichen enthält, und wobei der zweite Transistor in und über einem zweiten aktiven Gebiet ausgebildet ist; Ausheizen des ersten und des zweiten Transistors derart, dass das im Wesentlichen amorphisierte Halbleitergebiet in Anwesenheit der Abstandshalterschicht rekristallisiert wird; Verringern des Anteils an Stickstoff in der Abstandshalterschicht; und Bilden eines Abstandshalters aus der Abstandshalterschicht an den Seitenwänden von Gateelektrodenstrukturen des ersten und des zweiten Transistors.
  2. Verfahren nach Anspruch 1, wobei Verringern des Anteils an Stickstoff in der Abstandshalterschicht umfasst: Einbauen mindestens einer nicht-Stickstoffsorte durch Ausführen eines Ionenimplantationsprozesses.
  3. Verfahren nach Anspruch 2, wobei die mindestens eine nicht-Stickstoffsorte Sauerstoff umfasst.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Teils von Drain- und Sourcegebieten des ersten und des zweiten Transistors unter Anwendung des Abstandshalters als eine Implantationsmaske.
  5. Verfahren nach Anspruch 1, wobei Bilden der Abstandshalterschicht umfasst: Abscheiden einer silizium- und stickstoffenthaltenden Materialschicht derart, dass diese einen inneren Verspannungspegel von 1 GPa (Gigapascal) oder höher besitzt.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer ersten Gateelektrodenstruktur des ersten Transistors und einer zweiten Gateelektrodenstruktur des zweiten Transistors mit einer Gatelänge von 40 Nanometer (nm) oder weniger.
  7. Verfahren nach Anspruch 6, wobei Bilden der ersten und der zweiten Gateelektrodenstruktur umfasst: Vorsehen eines dielektrischen Materials mit großem ε in einer Gateisolationsschicht der ersten und der zweiten Gateelektrodenstruktur.
  8. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer zweiten Abstandshalterschicht mit Silizium und Stickstoff, Reduzieren des Anteils an Stickstoff in der zweiten Abstandshalterschicht und Bilden eines zweiten Abstandshalters aus der zweiten Abstandshalterschicht, die den reduzierten Anteil an Stickstoff aufweist.
  9. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Opferabstandshalters an Seitenwänden der Gateelektrodenstrukturen des ersten und des zweiten Transistors, Bilden von Drain- und Sourcegebieten des ersten Transistors derart, dass diese in dem im Wesentlichen amorphisierten Halbleitergebiet eingebettet sind, indem der Opferabstandshalter als eine Implantionsmaske verwendet wird und indem der Opferabstandshalter vor dem Bilden der Abstandshalterschicht entfernt wird.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden von Metallsilizidgebieten in dem ersten und dem zweiten aktiven Gebiet unter Anwendung des Abstandshalters als eine Maske.
  11. Verfahren mit: Bilden einer stickstoffenthaltenden Abstandshalterschicht über einem ersten Transistor und einem zweiten Transistor, wobei der erste Transistor in und über einem ersten aktiven Gebiet ausgebildet ist, dass ein im Wesentlichen amorphisiertes Halbleitergebiet enthält, und wobei der zweite Transistor in und über einem zweiten aktiven Gebiet ausgebildet ist; Ausheizen des ersten und des zweiten Transistors in Anwesenheit der stickstoffenthaltenden Abstandshalterschicht derart, dass das im Wesentlichen amorphisierte Halbelitergebiet rekristallisiert wird; Behandeln der stickstoffenthaltenden Abstandshalterschicht derart, dass ein Stickstoffanteil der stickstoffenthaltenden Abstandshalterschicht verringert wird; Bilden eines Abstandshalters an Seitenwänden von Gateelektrodenstrukturen des ersten und des zweiten Transistors aus der behandelten stickstoffenthaltenden Abstandshalterschicht; und Bilden von Metallsilizidgebieten in dem ersten und dem zweiten aktiven Gebiet unter Anwendung des Abstandshalters als eine Maske.
  12. Verfahren nach Anspruch 11, wobei Behandeln der stickstoffenthaltenden Abstandshalterschicht umfasst: Ausführen eines Ionenimplantationsprozesses unter Anwendung einer Sauerstoffimplantationssorte.
  13. Verfahren nach Anspruch 11, das ferner umfasst: Bilden eines Opferabstandshalters an Seitenwänden der Gateelektrodenstrukturen und Bilden von Source- und Draingebieten in dem ersten und dem zweiten aktiven Gebiet unter Anwendung des Opferabstandshalters als eine Maske, bevor die stickstoffenthaltende Abstandshalterschicht hergestellt wird.
  14. Verfahren nach Anspruch 11, das ferner umfasst: Bilden von Drain- und Sourcegebieten in dem ersten und dem zweiten aktiven Gebiet unter Anwendung des Abstandshalters als eine Implantationsmaske.
  15. Verfahren nach Anspruch 11, wobei Bilden der stickstoffenthaltenden Abstandshalterschicht umfasst: Bilden einer silizium- und stickstoffenthaltenden Materialschicht derart, dass diese eine hohe Zugverspannung aufweist.
  16. Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer Ätzstoppschicht vor dem Bilden der stickstoffenthaltenden Abstandshalterschicht und Verwenden der Ätzstoppschicht, wenn der Abstandshalter hergestellt wird.
  17. Verfahren nach Anspruch 11, wobei der erste Transistor ein n-Kanaltransistor und der zweite Transistor ein p-Kanaltransistor ist.
  18. Verfahren nach Anspruch 11, wobei die Gateelektrodenstrukturen so hergestellt werden, dass diese eine Gatedielektrikumsschicht mit einem dielektrischen Material mit großem ε aufweisen.
  19. Halbleiterbauelement mit: einem n-Kanaltransistor, der in und über einem aktiven Gebiet ausgebildet ist, wobei der n-Kanaltransistor aufweist: ein zugverformtes Kanalgebiet in dem aktiven Gebiet, zugverformte Drain- und Sourcegebiete, eine Gateelektrodenstruktur mit einem dielektrischen Material mit großem ε, einen Abstandshalter, der an Seitenwänden der Gateelektrodenstruktur ausgebildet ist und Silizium, Sauerstoff und Stickstoff aufweist, wobei der Anteil an Stickstoff kleiner ist als der Anteil an Sauerstoff, Metallsilizidgebiete, die in dem aktiven Gebiet ausgebildet sind und einen lateralen Abstand zu der Gateelektrodenstruktur aufweisen, der durch den Abstandshalter festgelegt ist.
  20. Halbleiterbauelement nach Anspruch 19, wobei eine Länge der Gateelektrodenstruktur 40 Nanometer (nm) oder weniger beträgt.
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