DE102009052744A1 - Verfahren zur Herstellung einer Halbleiterscheibe - Google Patents

Verfahren zur Herstellung einer Halbleiterscheibe Download PDF

Info

Publication number
DE102009052744A1
DE102009052744A1 DE102009052744A DE102009052744A DE102009052744A1 DE 102009052744 A1 DE102009052744 A1 DE 102009052744A1 DE 102009052744 A DE102009052744 A DE 102009052744A DE 102009052744 A DE102009052744 A DE 102009052744A DE 102009052744 A1 DE102009052744 A1 DE 102009052744A1
Authority
DE
Germany
Prior art keywords
polishing
semiconductor wafer
fap
polished
cloth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102009052744A
Other languages
English (en)
Other versions
DE102009052744B4 (de
Inventor
Jürgen Schwandner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Priority to DE102009052744A priority Critical patent/DE102009052744B4/de
Priority to CN201010294189.1A priority patent/CN102059640B/zh
Priority to SG201006947-4A priority patent/SG171513A1/en
Priority to KR1020100098749A priority patent/KR101240008B1/ko
Priority to US12/907,062 priority patent/US8500516B2/en
Priority to TW099136911A priority patent/TWI417956B/zh
Priority to JP2010252702A priority patent/JP5331777B2/ja
Publication of DE102009052744A1 publication Critical patent/DE102009052744A1/de
Application granted granted Critical
Publication of DE102009052744B4 publication Critical patent/DE102009052744B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02024Mirror polishing
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/11Lapping tools
    • B24B37/20Lapping pads for working plane surfaces
    • B24B37/24Lapping pads for working plane surfaces characterised by the composition or properties of the pad materials
    • B24B37/245Pads with fixed abrasives

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)

Abstract

Verfahren zur Politur einer Halbleiterscheibe, beinhaltend eine FAP (Fixed Abrasive Polishing) einer ersten Seite der Halbleiterscheibe unter Verwendung eines Poliertuchs, welches fest gebundene Abrasive mit einer mittleren Partikelgröße von 0,1-1,0 µm umfasst, ein Aufbringen einer Kittschicht einer Dicke von höchstens 3 µm auf jene FAP-polierte erste Seite der Halbleiterscheibe, ein Aufkitten der Halbleiterscheibe mit jener FAP-polierten ersten Seite auf einer Trägerplatte einer Poliermaschine sowie eine einseitige chemisch-mechanische Politur der zweiten Seite der Halbleiterscheibe.

Description

  • Die CMP ist eine Einseiten-Politur, die üblicherweise dazu verwendet wird, um die Rauhigkeit der Vorderseite einer Halbleiterscheibe (Wafer) zu reduzieren. Sie wird daher auch als Glanzpolitur (engl. „mirror polishing”) bezeichnet. Während der CMP wird die Halbleiterscheibe mit der zu polierenden Seite von einem sich drehenden Polierkopf gegen ein sich drehendes Poliertuch gedrückt und in Gegenwart eines zugeführten Poliermittels geglättet. Der beim Polieren bewirkte Materialabtrag hängt unter anderem vom Druck ab, mit dem die Halbleiterscheibe gegen das Poliertuch gedrückt wird. Es besteht auch die Möglichkeit den Polierdruck in verschiedenen Zonen unterschiedlich zu wählen, so das ein Materialabtrag bewirkt wird, der zu einem uneinheitlichen Profil führt, wenn der Materialabtrag entlang des Durchmessers der Halbleiterscheibe betrachtet wird. Druckzonen können beispielsweise mit Hilfe von Druckkammern oder Druckringen eingerichtet werden. Ein Polierkopf mit einem Träger (engl. „carrier”), der eine Unterteilung in Druckzonen ermöglicht, ist beispielsweise in der US 5,916,016 beschrieben. Die CMP kann demzufolge auch dafür verwendet werden, die Geometrie der Halbleiterscheibe gezielt zu beeinflussen, also die Parameter der Halbleiterscheibe, die die lokale und globale Ebenheit beschreiben. CMP-Verfahren sind beispielsweise offenbart in US 2002-0077039 sowie in US 2008-0305722 .
  • Neben der CMP spielt die DSP (engl. „double side polishing”) eine wichtige Rolle bei der Politur von Halbleiterscheiben. Bei der DSP werden in der Regel mehrere Halbleiterscheiben gleichzeitig poliert. Eine Halbleiterscheibe liegt während der DSP zwischen zwei mit Poliertuch versehenen Poliertellern in einer Aussparung einer Läuferscheibe und wird mit Hilfe eines zugeführten Poliermittels beidseitig poliert. Die DSP hat insbesondere die Aufgabe, Beschädigungen im Bereich der Oberfläche zu beseitigen, die nach einer formgebenden mechanischen Bearbeitung durch Läppen und/oder Schleifen der Halbleiterscheibe zurückgeblieben sind. Der Materialabtrag ist bei der DSP mit üblicherweise 10 bis 30 μm Gesamtabtrag deutlich höher, als der bei der CMP. Die DSP wird daher häufig auch als Abtragspolitur (engl. „stock removal polishing”) bezeichnet.
  • Daneben sind bereits bekannt die sog. „Fixed Abrasive Polishing” (FAP)-Technologien, bei dem die Halbleiterscheibe auf einem Poliertuch poliert wird, das einen im Poliertuch gebundenen Abrasivstoff enthält („fixed-abrasive pad”). Ein Polierschritt, bei dem ein solches FAP-Poliertuch verwendet wird, wird nachfolgend kurz als FAP-Schritt bezeichnet.
  • Die deutsche Patentanmeldung DE 102 007 035 266 A1 beschreibt ein Verfahren zum Polieren eines Substrates aus Siliciummaterial, umfassend zwei Polierschritte vom FAP-Typ, die sich dadurch unterscheiden, dass bei einem Polierschritt eine Poliermittelsuspension, die ungebundenen Abrasivstoff als Feststoff enthält, zwischen das Substrat und das Poliertuch gebracht wird, während beim zweiten Polierschritt an die Stelle der Poliermittelsuspension eine Poliermittellösung tritt, die frei von Feststoffen ist.
  • Die Dicke einer mittels DSP polierten Halbleiterscheibe nimmt üblicherweise zum Rand hin deutlich ab. Dieser Randabfall (engl. „edge roll-off”) kann die globale Ebenheit und die lokale Ebenheit in Randfeldern beeinträchtigen. Es ist daher wünschenswert, den Randabfall möglichst auf den Bereich des Randausschlusses zu begrenzen.
  • Bei der Einseitenpolitur einer Gruppe von mehreren Halbleiterscheiben („single side batch polishing”) werden die Halbleiterscheiben mit einer Seite auf die Vorderseite einer Trägerplatte montiert, indem zwischen der Seite und der Trägerplatte eine form- und kraftschlüssige Verbindung, beispielsweise durch Adhäsion, Kleben, Kitten oder Vakuumanwendung, hergestellt wird.
  • Ein Verfahren zur Herstellung einer Klebeverbindung zwischen einer Trägerplatte und einer Halbleiterscheibe ist in DE 198 16 150 A1 beschrieben.
  • Alle bekannten Arten der Klebeverbindungen und Befestigungsmittel sollen im Folgenden unter den Begriffen „Kitten” und „Aufkitten” sowie „Kitt” zusammengefasst werden.
  • In der Regel werden die Halbleiterscheiben so auf die Trägerplatte montiert, dass sie einen konzentrischen Ring oder ein Muster von konzentrischen Ringen ausbilden. Es gibt jedoch auch Polierverfahren, bei denen nur jeweils eine Halbleiterscheibe auf eine Trägerplatte montiert wird. Die Rückseite der Trägerplatte wird von einem Druckstempel, der nachfolgend Polierzylinder („polishing head”) genannt wird, abgestützt. Nach der Montage werden die freien Scheibenseiten unter Zuführung eines Poliermittels mit einer bestimmten Polierkraft gegen einen Polierteller, über den ein Poliertuch gespannt ist, gedrückt und poliert. Die Trägerplatte und der Polierteller werden dabei üblicherweise mit unterschiedlicher Geschwindigkeit gedreht. Die notwendige Polierkraft wird von dem Polierzylinder auf die Rückseite der Trägerplatte übertragen. Eine Vielzahl der verwendeten Poliermaschinen ist so konstruiert, dass sie über mehrere Polierzylinder verfügen und dementsprechend mehrere Trägerplatten aufnehmen können. Derartige Poliermaschinen sind beispielsweise im Dokument US 5908347 beschrieben.
  • Im Verlauf dieser Einseitenpolitur (SSP) im Batch-Verfahren tritt ein typischer lokaler Geometriefehler auf, der sogenannte „Rolloff”. Dies ist ein Randabfall an der Vorderseite der Halbleiterscheibe an der Stelle, die bezogen auf die Trägerplatte nach außen zeigt, die also den geringsten Abstand zum Rand der Trägerplatte hat. In dem Fall, dass jeweils nur eine Halbleiterscheibe auf eine Trägerplatte montiert wird, kann ebenfalls ein Randabfall auftreten, der jedoch nicht auf eine Stelle der Halbleiterscheibe beschränkt ist, sondern am gesamten Umfang der Scheibe auftritt.
  • Nach dem Stand der Technik wird dieser Geometriefehler durch eine geeignete Konditionierung des Poliertuchs im radial äußeren Bereich möglichst klein gehalten. Eine derartige Tuchkonditionierung ist beispielsweise in JP 11-226860 A beschrieben. Mit dieser Methode ist eine vollständige Eliminierung des Randabfalls jedoch nicht möglich.
  • In der US 2003/0022495 A1 wird zur Verringerung des Randabfalls vorgeschlagen, zunächst die Rückseite der Halbleiterscheibe so zu polieren, dass eine Referenzebene entsteht. Zu diesem Zweck wird die Vorderseite an einen steifen Träger gesaugt („gechucked”) und ein Materialabtrag auf der Rückseite herbeigeführt, der vorzugsweise 3 bis 8 μm beträgt. Im Anschluss daran wird die Vorderseite der Halbleiterscheibe poliert.
  • Aus der nicht-vorveröffentlichten deutschen Anmeldung mit dem Aktenzeichen 102008045534.2 ist Verfahren zum Polieren einer Halbleiterscheibe bekannt, umfassend Polieren der Rückseite der Halbleiterscheibe mittels CMP, wobei ein Materialabtrag mit einem Profil entlang des Durchmessers der Halbleiterscheibe erzeugt wird, demzufolge der Materialabtrag in einem Zentrumsbereich der Rückseite höher ist, als in einem Randbereich der Rückseite; und Polieren der Vorderseite der Halbleiterscheibe mittels CMP, wobei ein Materialabtrag mit einem Profil entlang des Durchmessers der Halbleiterscheibe erzeugt wird, demzufolge der Materialabtrag in einem Zentrumsbereich der Vorderseite niedriger ist, als in einem Randbereich der Vorderseite.
  • Nachteilig an diesem Verfahren ist, dass bei der CMP-Politur der Vorderseite die Rückseite der Halbleiterscheibe CMP-poliert ist, daher er eine sehr glatte Oberfläche aufweist, was bei Befestigung der Halbleiterscheibe mit ihrer Rückseite auf einem Träger („carrier”) zu Problemen führt, um die Halbleiterscheibe während der Politur am Davonschwimmen zu hindern.
  • Aus dieser Problematik ergab sich die Aufgabenstellung der vorliegenden Erfindung.
  • Die Aufgabe wird gelöst durch das Verfahren gemäß Anspruch 1.
  • Die Erfindung sieht vor, zunächst eine Politur einer Seite mit einem Poliertuch, das fest gebundene Abrasive mit einer mittleren Partiklegröße von 0,1–1,0 μm umfasst, durchzuführen, um eine definierte Oberflächenrauhigkeit der polierten Seite einzustellen, die höher ist, als die nach einer CMP-Politur resultierende Oberflächenrauhigkeit, anschließend die Halbleiterscheibe mit der derart polierten Seite auf die Trägerplatte einer Poliermaschine zu befestigen, wobei zur Befestigung einer gleichmäßige, dünne Kittschicht verwendet wird, die höchstens eine Dicke von 3 μm aufweist, und schließlich die nichtpolierte Seite der Halbleiterscheibe einer Politur zu unterziehen.
  • In einer Sequenz zur Herstellung einer Halbleiterscheibe wird das Verfahren vorzugsweise wie folgt integriert:
    Nach den mechanischen (Schleifen oder Läppen) und chemischen (Reinigen oder Ätzen) Bearbeitungsschritten erfolgt zunächst eine FAP-Politur der Vorderseite der Halbleiterscheibe wie oben beschrieben, Aufkitten der Halbleiterscheibe mit ihrer Vorderseite auf einer Trägerplatte und chemisch-mechanische Politur der Rückseite der Halbleiterscheibe.
  • Daran anschließend wird die Rückseite der Halbleiterscheibe einer FA-Politur unterzogen und die Halbleiterscheibe mit ihrer Rückseite auf einer Trägerplatte aufgekittet und schließlich die Vorderseite der Halbleiterscheibe einer herkömmlichen CMP-Politur unterzogen.
  • Es hat sich gezeigt, dass eine sequentielle Politur der beiden Seiten der Halbleiterscheibe vorteilhaft ist. Die beiden Seiten der Halbleiterscheibe lassen sich durch sequentielle Politur hinsichtlich ihrer Geometrie gezielt aufeinander abstimmen. Als Beispiel sei hier die Auswahl spezifisch geformter Trägerplatten (konkav, konvex, plan) für den jeweiligen Polierschritt genannt.
  • Die im Stand der Technik beobachtete ungünstige Randsymmetrie wie z. B. der sich nach einer üblichen Doppelseitenpolitur mit Planetenkinematik, Polierslurry (Kieselsol) und konventionellen Poliertüchern ausbildende Randabfall wird dadurch vermieden.
  • Als besonders vorteilhaft ist die Möglichkeit zu nennen, nach dem ersten Polierschritt, z. B. der Rückseite der Halbleiterscheibe, eine Geometriemessung vorzunehmen und das Rezept für den zweiten Polierschritt, z. B. auf der Vorderseite der Halbleiterscheibe, entsprechend zu optimieren und beispielsweise die Wahl der Trägerplattenform entsprechend darauf abzustimmen.
  • Der zunächst erfolgende FA-Polierschritt ermöglicht es, eine Art Aufrauhung der aufzukittenden Seite der Halbleiterscheibe vorzunehmen, wobei sich die derart polierte Oberfläche durch eine äußerst komogene Oberflächenrauhigkeit auszeichnet, jedoch in einem relativ breiten Rauhigkeitsfenster von etwa 0,3 nm bis 4,5 nm RMS, bezogen auf einen Ortswellenlängenbereich von kleiner oder gleich 250 μm. Dies ist bekannt aus der nicht-vorveröffentlichten deutschen Anmeldung mit dem Aktenzeichen 102009030295.6 , auf die hier Bezug genommen wird.
  • Es hat sich gezeigt, dass durch eine derart aufgerauhte Oberfläche die tatsächliche Kontaktoberfläche zwischen Halbleiteroberfläche und Kittfilm erhöht wird und infolgedessen die Haftkräfte (Van-der-Waals-Kräfte) entsprechend erhöht sind.
  • Dies ermöglicht es, die Halbleiterscheibe mittels einer dünnen Kittschicht ohne Gefahr des Verschwimmens festzuhalten.
  • Bei einer rein mechanisch bearbeiten Rückseiten-Oberfläche z. B. nach Schleifen oder Läppen würde eine erhöhte Gefahr bestehen, dass sich die zu hohe Oberflächenrauhigkeit bei der Politur auf die Vorderseite der Halbleiterscheibe abbildet. Die FAP-Politur reduziert die Rauhigkeit der Oberfläche, jedoch nicht so stark wie die CMP-Politur.
  • Die dünnen Kittschichten wirken sich positiv auf die Geometrie der Halbleiterscheibe aus, da die Halbleiterscheibe nun besser an der vorzugsweise geometrisch optimierten Trägerplattenoberfläche anliegen kann und keine zusätzliche Höhenvarianz durch Unebenheit der Kittschicht selbst aufgeprägt wird.
  • Prinzipiell ist die hier beschriebene Vorgehensweise natürlich auch als Einseitenpolitur durchführbar, wobei dementsprechend die Wafer-Rückseite mittels FAP poliert wird und auf der Wafer-Vorderseite eine Einseitenpolitur unter Zufuhr von Polierslurry (Suspension) durchgeführt wird (CMP nur der Vorderseite).
  • Auch ist anzumerken, dass in Verbindung mit den FAP-Polituren immer im Anschluß daran eine Waferreinigung durchgeführt werden sollte, um einer möglichen Partikelkontamination, hervorgerufen durch die aufgerauhte aufzukittende Waferseite, entgegenzuwirken, da sonst die Gefahr besteht Dimples zu erzeugen.
  • Bei der FAP-Politur wird ein Poliertuch verwendet, das einen im Poliertuch gebundenen Abrasivstoff enthält (FAP-Tuch bzw. FAP-Pad).
  • Geeignete Abrasivstoffe umfassen beispielsweise Partikel von Oxiden der Elemente Cer, Aluminium, Silicium, Zirkon sowie Partikel von Hartstoffen wie Siliciumcarbid, Bornitrid und Diamant.
  • Besonders geeignete Poliertücher weisen eine von replizierten Mikrostrukturen geprägte Oberflächentopografie auf. Diese Mikrostrukturen („posts”) haben beispielsweise die Form von Säulen mit einem zylindrischen oder mehreckigen Querschnitt oder die Form von Pyramiden oder Pyramidenstümpfen.
  • Nähere Beschreibungen solcher Poliertücher sind beispielsweise in WO 92/13680 A1 und US 2005/227590 A1 enthalten.
  • Besonders bevorzugt ist die Verwendung von Poliertüchern enthaltend Ceroxid-Partikel, vgl. auch US 6602117 B1 und die darin beschriebenen Poliertücher.
  • Die Korngrößen der verwendeten FAP-Poliertücher sind vorzugsweise größer oder gleich 0,1 μm und kleiner oder gleich 1,0 μm.
  • Ist eine hohe Rückseitenrauhigkeit im Bereich von 30–45 Angström gewünscht, werden bevorzugt FAP-Tücher mit Korngrößen von 0,5–1,0 μm verwendet.
  • Ist eine niedrige Rückseitenrauhigkeit im Bereich von 3–10 Angström gewünscht, werden bevorzugt FAP-Tücher mit Korngrößen von 0,1–0,25 μm verwendet.
  • Mit der FAP-Politur lässt sich also eine definierte Oberflächenrauhigkeit einstellen.
  • Auf die Trägerplatte bzw. den Polierteller einer Poliermaschine wird eine dünne Kittschicht aufgebracht, die 0,5 bis 3,0 μm beträgt, vorzugsweise 0,5–2,0 μm und ganz besonders bevorzugt 0,5 bis 1,5 μm.
  • Ein Verfahren zum Aufkitten sowie geeignete Kittwachse sind in US 4316757 beschrieben.
  • Als Kittwachse („mounting wax”) eignet sich z. B. das Wachs MWM070 oder MWH135 von South Bay Technology, Inc.
  • Vor Anwendung werden die Wachse mittels geeigneter Lösungen verflüssigt.
  • Es kann aber auch eine entsprechende Kittlösung wie folgt zubereitet werden:
    Es wird ein Maleinharz („maleic resin”) in Alkohol gelöst. Vorzugsweise wird dazu ein mehrwertiger Alkohol verwendet. Vorzugsweise wird ein Triphenylmethanfarbstoff wie Kristallviolett zugegeben. Weitere bevorzugte Zusätze sind Ammoniak, IMBENTIN T/400 G (ein ethoxylierter Tridecylalkohol mit 40 Ethylenoxideinheiten und kann von der Firma Dr. W. Kolb AG, Hedingen, Schweiz bezogen werden) und Reinstwasser. Es hat sich gezeigt, dass es vorteilhaft ist, wenn die Kittlösung eine Viskosität von etwa 30 mm2/s aufweist.
  • Die Kittlösung wird auf eine Trägerplatte aufgebracht und diese für einige Sekunden, vorzugsweise für 8–12 sec, bei 300–400 U/min in Rotation versetzt, so dass sich ein gleichmäßiger Film auf der Trägerplatte bildet. Anschließend wird die Trägerplatte mit der Wachslösung erhitzt, so dass das Lösungsmittel verdampft, wie z. B. aus US 5,256,599 bekannt.
  • Auf diese Kittschicht wird die zuvor FAP-polierte Seite der Halbleiterscheibe gedrückt.
  • Anschließend wird die andere Seite der Halbleiterscheibe poliert, indem ein Polierkopf mit einem Poliertuch unter Drehung von Polierkopf und Polierteller gegen die Halbleiterscheibe gedrückt wird.
  • Bei dieser Politur kann es sich um eine Abtrags-Einseitenpolitur handeln unter Zuführung einer Poliersuspension (Kieselsol) und unter Verwendung eines Abtragspoliertuchs.
  • Es kann sich auch um eine CMP-Politur handeln unter Verwendung eines weicheren Schleierfrei-Poliertuchs unter Zuführung eines Poliermittels (z. B. kolliod-disperses Kieselsol).
  • Nach der Politur erfolgt ein Entkitten und Reinigen der Halbleiterscheibe wie im Stand der Technik bekannt, z. B. mittels 15%iger Ameisensäure oder Puratron-11 und Puratron-67 von der ICB GmbH & Co. KG, Berlin, die insbesondere zum Entfernen von etwaigen Partikelverunreinigungen (Kittreste) eingesetzt werden.
  • Vorzugsweise erfolgt die FAP-Politur in drei Schritten. Damit lässt sich die gewünschte Rauhigkeit der FAP-polierten Seite der Halbleiterscheibe in einem breiten Rauhigkeitsbereich noch besser anpassen.
  • Im ersten Schritt erfolgt dabei eine FAP-Politur unter Zufuhr eines Poliermittels, welche frei von Feststoffen ist. im zweiten und dritten Schritt wird dagegen ein Poliermittel, das Abrasive enthält, zugeführt. Das Poliermittel wird jeweils zwischen FA-Poliertuch und zu polierende Seite der Halbleiterscheibe gebracht. Im ersten und zweiten Schritt beträgt ein Polierdruck (Druck, mit dem der Polierkopf mit dem Poliertuch gegen die Halbleiterscheibe gedrückt wird) 8–15 psi, der im dritten Schritt reduziert wird auf 0,5–5 psi.
  • Durch eine solche FAP-Politur in drei Schritten kann eine mittlere Oberflächenrauhigkeit Ra nach Chapman (mit 250 μm Filter) von 3 bis 45 Angström erzeugt werden. Dies deckt einen um das 10-fache größeren Bereich ab als durch DSP/CMP möglich.
  • Zur Durchführung des Verfahrens eignen sich unterschiedliche Typen von Poliermaschinen, wie z. B. eine 3-Teller-Einseitenpoliermaschine vom Typ ”Reflection” der Applied Materials Inc. oder eine 2-Teller-Poliermaschine vom Typ „Apollo” der Firma Peter Wolters oder eine 1-Teller-Poliermaschine vom Typ ”nHance (6EG)” der Firma Strasbaugh.
  • Nach der FAP-Politur weist die Halbleiterscheibe auf der FAP-polierten Seite vorzugsweise eine mittlere Oberflächenrauhigkeit Ra von 0,3 bis 4,5 nm auf, bezogen auf Ortswellenlängen von kleiner oder gleich 250 μm.
  • Die Poliermittellösung beim ersten Schritt der FAP-Politur der jeweiligen Seite, z. B. der Rückseite, der Halbleiterscheibe des erfindungsgemäßen Verfahrens ist im einfachsten Fall Wasser, vorzugsweise deionisiertes Wasser (DIW) mit der für die Verwendung in der Siliciumindustrie üblichen Reinheit.
  • Die Poliermittellösung kann aber auch Verbindungen wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) oder beliebige Mischungen davon enthalten.
  • Ganz besonders bevorzugt ist die Verwendung von Kaliumcarbonat.
  • In diesem Fall liegt der pH-Wert der Poliermittellösung vorzugsweise in einem Bereich von 10 bis 12 und der Anteil der genannten Verbindungen in der Poliermittellösung beträgt vorzugsweise 0,01 bis 10 Gew.-%, besonders bevorzugt von 0,01 bis 0,2 Gew.-%.
  • Die Poliermittellösung kann darüber hinaus einen oder mehrere weitere Zusätze enthalten, beispielsweise oberflächenaktive Additive wie Netzmittel und Tenside, als Schutzkolloide wirkende Stabilisatoren, Konservierungsmittel, Biozide, Alkohole und Komplexbildner.
  • Beim zweiten Schritt der FAP-Politur der jeweiligen Seite, z. B. der Rückseite, der Halbleiterscheibe wird ein Poliermittel enthaltend Abrasive verwendet.
  • Der Anteil des Abrasivstoffes in der Poliermittelsuspension beträgt vorzugsweise 0,25 bis 20 Gew.-%, besonders bevorzugt 0,25 bis 1 Gew.-%.
  • Die Größenverteilung der Abrasivstoff-Teilchen ist vorzugsweise monomodal ausgeprägt.
  • Die mittlere Teilchengröße beträgt 5 bis 300 nm, besonders bevorzugt 5 bis 50 nm.
  • Der Abrasivstoff besteht aus einem das Substratmaterial mechanisch abtragendem Material, vorzugsweise aus einem oder mehreren der Oxide der Elemente Aluminium, Cer oder Silicium.
  • Besonders bevorzugt ist eine Poliermittelsuspension, die kolloid-disperse Kieselsäure enthält.
  • Im zweiten Schritt der FAP-Politur der jeweiligen Seite, z. B. der Rückseite, werden im Gegensatz zum ersten Schritt vorzugsweise keine Zusätze wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) zugesetzt.
  • Die Poliermittelsuspension kann aber einen oder mehrere weitere Zusätze enthalten, beispielsweise oberflächenaktive Additive wie Netzmittel und Tenside, als Schutzkolloide wirkende Stabilisatoren, Konservierungsmittel, Biozide, Alkohole und Komplexbildner.
  • Beim dritten Schritt der FAP-Politur der jeweiligen Seite, z. B. der Rückseite, der Halbleiterscheibe wird ebenfalls ein Poliermittel enthaltend Abrasive verwendet.
  • Der Polierdruck wird gegenüber dem ersten und zweiten Schritt von 8–15 psi auf 0,5–5 psi reduziert.
  • Der Anteil des Abrasivstoffes in der Poliermittelsuspension beträgt vorzugsweise 0,25 bis 20 Gew.-%, besonders bevorzugt 0,25 bis 1 Gew.-%.
  • Die Größenverteilung der Abrasivstoff-Teilchen ist vorzugsweise monomodal ausgeprägt.
  • Die mittlere Teilchengröße beträgt 5 bis 300 nm, besonders bevorzugt 5 bis 50 nm.
  • Der Abrasivstoff besteht aus einem das Substratmaterial mechanisch abtragendem Material, vorzugsweise aus einem oder mehreren der Oxide der Elemente Aluminium, Cer oder Silicium.
  • Besonders bevorzugt ist eine Poliermittelsuspension, die kolloid-disperse Kieselsäure enthält.
  • Im dritten Schritt der FAP-Politur der jeweiligen Waferseite, z. B. der Rückseite, werden im Gegensatz zum ersten Schritt vorzugsweise keine Zusätze wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) zugesetzt.
  • Die Poliermittelsuspension kann aber einen oder mehrere weitere Zusätze enthalten, beispielsweise oberflächenaktive Additive wie Netzmittel und Tenside, als Schutzkolloide wirkende Stabilisatoren, Konservierungsmittel, Biozide, Alkohole und Komplexbildner.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 5916016 [0001]
    • US 2002-0077039 [0001]
    • US 2008-0305722 [0001]
    • DE 102007035266 A1 [0004]
    • DE 19816150 A1 [0007]
    • US 5908347 [0009]
    • JP 11-226860 A [0011]
    • US 2003/0022495 A1 [0012]
    • DE 102008045534 [0013]
    • DE 102009030295 [0023]
    • WO 92/13680 A1 [0033]
    • US 2005/227590 A1 [0033]
    • US 6602117 B1 [0034]
    • US 4316757 [0040]
    • US 5256599 [0044]

Claims (10)

  1. Verfahren zur Politur einer Halbleiterscheibe mit einer ersten und einer zweiten Seite, beinhaltend eine FAP (Fixed Abrasive Polishing) der ersten Seite der Halbleiterscheibe unter Verwendung eines Poliertuchs, welches fest gebundene Abrasive mit einer mittleren Partikelgröße von 0,1–1,0 μm umfasst, ein Aufbringen einer Kittschicht einer Dicke von höchstens 3 μm auf jene FAP-polierte erste Seite der Halbleiterscheibe, ein daran anschließendes Aufkitten der Halbleiterscheibe mit jener FAP-polierten, eine Kittschicht umfassenden ersten Seite auf einer Trägerplatte einer Poliermaschine sowie eine einseitige chemisch-mechanische Politur der zweiten Seite der Halbleiterscheibe.
  2. Verfahren nach Anspruch 1, wobei es sich bei der chemisch-mechanischen Politur der zweiten Seite der Halbleiterscheibe um eine CMP-Politur handelt.
  3. Verfahren nach Anspruch 1 oder nach Anspruch 2, wobei vor Durchführung der FAP der ersten Seite zunächst die zweite Seite der Halbleiterscheibe einer FAP unter Verwendung eines Poliertuchs, welches fest gebundene Abrasive mit einer mittleren Partikelgröße von 0,1–1,0 μm umfasst, unterzogen, eine Kittschicht einer Dicke von höchstens 3 μm auf jene FAP-polierte zweite Seite der Halbleiterscheibe aufgebracht, die Halbleiterscheibe mit jener FAP-polierten zweiten Seite auf einer Trägerplatte einer Poliermaschine aufgekittet und eine chemisch-mechanische Politur der ersten Seite der Halbleiterscheibe durchgeführt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die FAP-Politur der ersten oder der zweiten Seite der Halbleiterscheibe jeweils in drei Schritten und bei allen drei Schritten jeweils unter Verwendung eines Poliertuchs, das einen im Poliertuch gebundenen Abrasivstoff enthält und das mit einem Polierdruck auf die Rückseite der Halbleiterscheibe gedrückt wird, erfolgt, wobei im ersten Schritt ein Poliermittel, welches frei von Feststoffen ist, im zweiten und dritten Schritt dagegen ein Poliermittel, das abrasive Stoffe enthält, zwischen Poliertuch und die mittels FAP zu polierende Seite der Halbleiterscheibe gebracht wird, wobei ein Polierdruck im ersten und zweiten Schritt von 8–15 psi im dritten Schritt auf 0,5–5 psi reduziert wird.
  5. Verfahren nach Anspruch 4, wobei die Poliermittellösung beim ersten Schritt der Politur der Rückseite der Halbleiterscheibe deionisiertes Wasser (DIW) enthält.
  6. Verfahren nach Anspruch 4 oder 5, wobei die Poliermittellösung Verbindungen wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) oder beliebige Mischungen davon enthält.
  7. Verfahren nach Anspruch 4, wobei die Poliermittelsuspension im zweiten Polierschritt Partikel aus einem oder mehreren der Oxide der Elemente Aluminium, Cer oder Silicium beinhaltet.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das zur Rückseitenpolitur verwendete Poliertuch fest gebundene Abrasivstoffe in Form von Partikeln von Oxiden der Elemente Cer, Aluminium, Silicium, Zirkon oder Partikel von Hartstoffen wie Siliciumcarbid, Bornitrid und Diamant enthält.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Kittschicht eine Dicke von 0,5 bis 2,0 μm aufweist.
  10. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Kittschicht eine Dicke von 0,5 bis 1,5 μm aufweist.
DE102009052744A 2009-11-11 2009-11-11 Verfahren zur Politur einer Halbleiterscheibe Expired - Fee Related DE102009052744B4 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE102009052744A DE102009052744B4 (de) 2009-11-11 2009-11-11 Verfahren zur Politur einer Halbleiterscheibe
CN201010294189.1A CN102059640B (zh) 2009-11-11 2010-09-21 用于抛光半导体晶片的方法
SG201006947-4A SG171513A1 (en) 2009-11-11 2010-09-23 Method for polishing a semiconductor wafer
KR1020100098749A KR101240008B1 (ko) 2009-11-11 2010-10-11 반도체 웨이퍼를 연마하는 방법
US12/907,062 US8500516B2 (en) 2009-11-11 2010-10-19 Method for polishing a semiconductor wafer
TW099136911A TWI417956B (zh) 2009-11-11 2010-10-28 拋光半導體晶圓的方法
JP2010252702A JP5331777B2 (ja) 2009-11-11 2010-11-11 半導体ウェハの研磨方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102009052744A DE102009052744B4 (de) 2009-11-11 2009-11-11 Verfahren zur Politur einer Halbleiterscheibe

Publications (2)

Publication Number Publication Date
DE102009052744A1 true DE102009052744A1 (de) 2011-05-12
DE102009052744B4 DE102009052744B4 (de) 2013-08-29

Family

ID=43853012

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009052744A Expired - Fee Related DE102009052744B4 (de) 2009-11-11 2009-11-11 Verfahren zur Politur einer Halbleiterscheibe

Country Status (7)

Country Link
US (1) US8500516B2 (de)
JP (1) JP5331777B2 (de)
KR (1) KR101240008B1 (de)
CN (1) CN102059640B (de)
DE (1) DE102009052744B4 (de)
SG (1) SG171513A1 (de)
TW (1) TWI417956B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010005904A1 (de) 2010-01-27 2011-07-28 Siltronic AG, 81737 Verfahren zur Herstellung einer Halbleiterscheibe

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5667508B2 (ja) 2011-05-06 2015-02-12 株式会社日立製作所 基地局、干渉制御方法及び無線通信システム
CN102969237B (zh) * 2011-08-31 2016-05-25 中芯国际集成电路制造(上海)有限公司 形成栅极的方法、平坦化层间介质层的方法
CN105097692B (zh) * 2014-05-15 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105097691B (zh) * 2014-05-15 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105415102A (zh) * 2015-12-01 2016-03-23 中国科学院上海技术物理研究所 一种无蜡磨抛碲锌镉晶片的方法
DE102019216267A1 (de) 2019-10-23 2021-04-29 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4316757A (en) 1980-03-03 1982-02-23 Monsanto Company Method and apparatus for wax mounting of thin wafers for polishing
WO1992013680A1 (en) 1991-02-06 1992-08-20 Minnesota Mining And Manufacturing Company A structured abrasive article
US5256599A (en) 1992-06-01 1993-10-26 Motorola, Inc. Semiconductor wafer wax mounting and thinning process
US5908347A (en) 1996-04-23 1999-06-01 Fujikoshi Kikai Kogyo Kabushiki Kaisha Polishing system for polishing wafer
US5916016A (en) 1997-10-23 1999-06-29 Vlsi Technology, Inc. Methods and apparatus for polishing wafers
JPH11226860A (ja) 1998-02-17 1999-08-24 Nec Corp 研磨装置及び研磨方法
DE19816150A1 (de) 1998-04-09 1999-10-21 Wacker Siltronic Halbleitermat Verfahren und Vorrichtung zur Herstellung einer partikelfreien Klebeverbindung
US20020077039A1 (en) 2000-11-24 2002-06-20 Wacker, Siltronic Gesellschaft Fur Halbleitermaterialien Ag Process for the surface polishing of silicon wafers
US6479386B1 (en) * 2000-02-16 2002-11-12 Memc Electronic Materials, Inc. Process for reducing surface variations for polished wafer
US20030022495A1 (en) 2000-10-26 2003-01-30 Shigeyoshi Netsu Wafer manufacturing method, polishing apparatus , and wafer
US6602117B1 (en) 2000-08-30 2003-08-05 Micron Technology, Inc. Slurry for use with fixed-abrasive polishing pads in polishing semiconductor device conductive structures that include copper and tungsten and polishing methods
DE10333810A1 (de) * 2002-08-30 2004-03-18 Wacker Siltronic Ag Verfahren zum Bearbeiten eines Halbleiterwafers einschließlich Schleifen der Rückseite
US20050227590A1 (en) 2004-04-09 2005-10-13 Chien-Min Sung Fixed abrasive tools and associated methods
EP1717001A1 (de) * 2005-04-25 2006-11-02 Nippei Toyama Corporation Verfahren zur Herstellung von Halbleitern, Verfahren um sie zu schneiden und Drahtsäge dafür
US20080305722A1 (en) 2007-06-06 2008-12-11 Siltronic Ag Method for the single-sided polishing of bare semiconductor wafers
DE102007035266A1 (de) 2007-07-27 2009-01-29 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial
DE102008045534A1 (de) 2008-09-03 2010-03-11 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
DE102009030295A1 (de) 2009-06-24 2011-01-05 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7404364A (nl) * 1974-04-01 1975-10-03 Philips Nv Werkwijze en inrichting voor het bewerken van vlakke voorwerpen.
JP3510036B2 (ja) 1996-02-22 2004-03-22 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH11277413A (ja) 1998-03-27 1999-10-12 Kyocera Corp ウェハ研磨盤
JP3282164B2 (ja) 1999-12-27 2002-05-13 直江津電子工業株式会社 ウエハ接着剤塗布方法
JP2004071833A (ja) * 2002-08-06 2004-03-04 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの両面研磨方法
DE102004005702A1 (de) * 2004-02-05 2005-09-01 Siltronic Ag Halbleiterscheibe, Vorrichtung und Verfahren zur Herstellung der Halbleiterscheibe
DE102004010379A1 (de) * 2004-03-03 2005-09-22 Schott Ag Verfahren zur Herstellung von Wafern mit defektarmen Oberflächen, die Verwendung solcher Wafer und damit erhaltene elektronische Bauteile
JP2008153248A (ja) 2006-12-14 2008-07-03 Sumitomo Electric Ind Ltd GaAsウエハへのワックス塗布方法
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4316757A (en) 1980-03-03 1982-02-23 Monsanto Company Method and apparatus for wax mounting of thin wafers for polishing
WO1992013680A1 (en) 1991-02-06 1992-08-20 Minnesota Mining And Manufacturing Company A structured abrasive article
US5256599A (en) 1992-06-01 1993-10-26 Motorola, Inc. Semiconductor wafer wax mounting and thinning process
US5908347A (en) 1996-04-23 1999-06-01 Fujikoshi Kikai Kogyo Kabushiki Kaisha Polishing system for polishing wafer
US5916016A (en) 1997-10-23 1999-06-29 Vlsi Technology, Inc. Methods and apparatus for polishing wafers
JPH11226860A (ja) 1998-02-17 1999-08-24 Nec Corp 研磨装置及び研磨方法
DE19816150A1 (de) 1998-04-09 1999-10-21 Wacker Siltronic Halbleitermat Verfahren und Vorrichtung zur Herstellung einer partikelfreien Klebeverbindung
US6479386B1 (en) * 2000-02-16 2002-11-12 Memc Electronic Materials, Inc. Process for reducing surface variations for polished wafer
US6602117B1 (en) 2000-08-30 2003-08-05 Micron Technology, Inc. Slurry for use with fixed-abrasive polishing pads in polishing semiconductor device conductive structures that include copper and tungsten and polishing methods
US20030022495A1 (en) 2000-10-26 2003-01-30 Shigeyoshi Netsu Wafer manufacturing method, polishing apparatus , and wafer
US20020077039A1 (en) 2000-11-24 2002-06-20 Wacker, Siltronic Gesellschaft Fur Halbleitermaterialien Ag Process for the surface polishing of silicon wafers
DE10333810A1 (de) * 2002-08-30 2004-03-18 Wacker Siltronic Ag Verfahren zum Bearbeiten eines Halbleiterwafers einschließlich Schleifen der Rückseite
US20050227590A1 (en) 2004-04-09 2005-10-13 Chien-Min Sung Fixed abrasive tools and associated methods
EP1717001A1 (de) * 2005-04-25 2006-11-02 Nippei Toyama Corporation Verfahren zur Herstellung von Halbleitern, Verfahren um sie zu schneiden und Drahtsäge dafür
US20080305722A1 (en) 2007-06-06 2008-12-11 Siltronic Ag Method for the single-sided polishing of bare semiconductor wafers
DE102007035266A1 (de) 2007-07-27 2009-01-29 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial
DE102008045534A1 (de) 2008-09-03 2010-03-11 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
DE102009030295A1 (de) 2009-06-24 2011-01-05 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010005904A1 (de) 2010-01-27 2011-07-28 Siltronic AG, 81737 Verfahren zur Herstellung einer Halbleiterscheibe
US8529315B2 (en) 2010-01-27 2013-09-10 Siltronic Ag Method for producing a semiconductor wafer

Also Published As

Publication number Publication date
US20110111677A1 (en) 2011-05-12
CN102059640A (zh) 2011-05-18
JP5331777B2 (ja) 2013-10-30
KR101240008B1 (ko) 2013-03-06
US8500516B2 (en) 2013-08-06
DE102009052744B4 (de) 2013-08-29
TW201117282A (en) 2011-05-16
JP2011103468A (ja) 2011-05-26
CN102059640B (zh) 2014-03-05
KR20110052455A (ko) 2011-05-18
TWI417956B (zh) 2013-12-01
SG171513A1 (en) 2011-06-29

Similar Documents

Publication Publication Date Title
DE102009052744B4 (de) Verfahren zur Politur einer Halbleiterscheibe
DE102009051007B4 (de) Verfahren zum Polieren einer Halbleiterscheibe
DE102013201663B4 (de) Verfahren zum Polieren einer Halbleiterscheibe
DE102009030292B4 (de) Verfahren zum beidseitigen Polieren einer Halbleiterscheibe
DE102009030294B4 (de) Verfahren zur Politur der Kante einer Halbleiterscheibe
DE102009030295B4 (de) Verfahren zur Herstellung einer Halbleiterscheibe
DE102008053610B4 (de) Verfahren zum beidseitigen Polieren einer Halbleiterscheibe
DE10196115B4 (de) Verfahren zum Polieren eines Halbleiterwafers
DE102007035266B4 (de) Verfahren zum Polieren eines Substrates aus Silicium oder einer Legierung aus Silicium und Germanium
DE10142400B4 (de) Halbleiterscheibe mit verbesserter lokaler Ebenheit und Verfahren zu deren Herstellung
DE102010005904B4 (de) Verfahren zur Herstellung einer Halbleiterscheibe
DE10333810B4 (de) Verfahren zum Bearbeiten eines Halbleiterwafers einschließlich Schleifen der Rückseite
DE102009051008A1 (de) Verfahren zur Herstellung einer Halbleiterscheibe
DE102007056122A1 (de) Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante
DE102013204839A1 (de) Verfahren zum Polieren einer Scheibe aus Halbleitermaterial
DE19956250C1 (de) Kostengünstiges Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
DE102008045534A1 (de) Verfahren zum Polieren einer Halbleiterscheibe
DE112016004787T5 (de) Halbleiter-Wafer-Prozessierungsverfahren
DE102009030297B3 (de) Verfahren zum Polieren einer Halbleiterscheibe
DE102009025242B4 (de) Verfahren zum beidseitigen chemischen Schleifen einer Halbleiterscheibe
DE102010013519B4 (de) Verfahren zum Polieren einer Halbleiterscheibe
DE102009030298B4 (de) Verfahren zur lokalen Politur einer Halbleiterscheibe
DE102010010885B4 (de) Verfahren zum Polieren einer Halbleiterscheibe
DE102008044646A1 (de) Verfahren zur Herstellung einer Halbleiterscheibe
DE102013210057A1 (de) Verfahren zur Politur der Kante einer Halbleiterscheibe

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20131130

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee