DE102009012524A1 - Halbleitermodul - Google Patents

Halbleitermodul Download PDF

Info

Publication number
DE102009012524A1
DE102009012524A1 DE102009012524A DE102009012524A DE102009012524A1 DE 102009012524 A1 DE102009012524 A1 DE 102009012524A1 DE 102009012524 A DE102009012524 A DE 102009012524A DE 102009012524 A DE102009012524 A DE 102009012524A DE 102009012524 A1 DE102009012524 A1 DE 102009012524A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor chips
casting
conductive material
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102009012524A
Other languages
English (en)
Inventor
Ralf Otremba
Josef Höglauer
Helmut Strack
Xaver Schlögel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102009012524A1 publication Critical patent/DE102009012524A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Bei der Herstellung eines Halbleitermoduls werden mindestens zwei Halbleiterchips (3) auf einem Träger platziert. Die mindestens zwei Halbleiterchips (3) werden dann mit einem Gussmaterial (7) überdeckt. Es wird ein freiliegender Teil der mindestens zwei Halbleiterchips (3) bereitgestellt. Über dem freiliegenden Teil der mindestens zwei Halbleiterchips (3) wird eine erste Schicht (13) aus leitfähigem Material aufgebracht, um elektrisch mit einer Kontaktstelle (9) an dem freigelegten Teil der mindestens zwei Halbleiterchips (3) verbunden zu werden. Die mindestens zwei Halbleiterchips (3) werden dann entlang der Linien A, B oder C zerteilt.

Description

  • Die Erfindung betrifft ein Halbleitermodul und ein Verfahren zu seiner Herstellung.
  • Halbleiterchips können gekapselt werden. Kosteneffiziente Kapselungen und Kapselungsverfahren werden in der Technik benötigt.
  • Eine der Erfindung zugrundeliegende Aufgabe kann somit darin gesehen werden, ein Halbleitermodul und ein Verfahren zu seiner Herstellung bereitzustellen, das eine einfache und kosteneffiziente Kapselung von Halbleitermodulen ermöglicht.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Die beigefügten Zeichnungen dienen einem weitergehenden Verständnis von beispielhaften Ausführungsformen der Erfindung. Die Zeichnungen stellen Ausführungsformen dar und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen einander entsprechende identische oder ähnliche Teile.
  • 1A bis 1G zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Moduls.
  • 2 zeigt schematisch ein erstes Modul im Querschnitt gemäß einer Ausführungsform.
  • 3 zeigt schematisch ein zweites Modul im Querschnitt gemäß einer Ausführungsform.
  • 4 zeigt schematisch ein drittes Modul im Querschnitt gemäß einer Ausführungsform.
  • 5A bis 5D zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Moduls.
  • 6 zeigt schematisch ein viertes Modul im Querschnitt gemäß einer Ausführungsform.
  • 7 zeigt schematisch ein fünftes Modul im Querschnitt gemäß einer Ausführungsform.
  • 8 zeigt schematisch ein sechstes Modul im Querschnitt gemäß einer Ausführungsform.
  • 9 zeigt schematisch eine Anordnung im Querschnitt gemäß einer Ausführungsform.
  • 10 zeigt ein grundlegendes Schaltbild einer Halbbrücke.
  • In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres”, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist in keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfin dung abzuweichen. Die folgende Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
  • Im Folgenden werden Module mit Halbleiterchips beschrieben. Die Halbleiterchips können extrem verschiedene Typen aufweisen und können zum Beispiel integrierte elektrische oder elektro-optische Schaltungen umfassen. Die Halbleiterchips können zum Beispiel als Leistungs-Halbleiteranordnungen wie etwa Leistungstransistoren, Leistungsdioden, IGBTs (Bipolar Transistoren mit isoliertem Gate), Steuerschaltungen, Mikroprozessoren oder mikro-elektromechanische Komponenten ausgelegt sein.
  • Bei einer Ausführungsform können Halbleiterchips mit einer Vertikalstruktur vorkommen, das heisst, dass die Halbleiterchips so hergestellt werden können, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit einer Vertikalstruktur kann bei einer Ausführungsform Kontaktelemente auf seinen beiden Hauptoberflächen aufweisen, d. h., auf seiner Oberseite und Unterseite. Bei einer Ausführungsform können Leistungstransistoren und Leistungsdioden eine Vertikalstruktur aufweisen. Ferner können beispielsweise HF-(Hochfrequenz-)Chips auf beiden Hauptoberflächen mit Kontaktelementen ausgestattet sein.
  • Beispielsweise können sich der Source-Anschluss und Gate-Anschluss eines Leistungstransistors, z. B. eines MOSFET (Metalloxidhalbleiter-Feldeffekt-Transistor) und der Anodenanschluss einer Leistungsdiode, z. B. einer Schottkydiode, auf einer Hauptoberfläche befinden, während der Drain-Anschluss des Leistungstransistors und der Katodenanschluss der Leis tungsdiode auf der anderen Hauptoberfläche angeordnet sind. Ferner können die nachfolgend beschriebenen Module integrierte Schaltungen zum Steuern der integrierten Schaltungen anderer Halbleiterchips wie zum Beispiel der integrierten Schaltungen von Leistungstransistoren oder Leistungsdioden, umfassen. Die Halbleiterchips müssen nicht aus einem spezifischen Halbleitermaterial hergestellt werden und können ferner anorganische und/oder organische Materialien enthalten, die Nichthalbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
  • Die Halbleiterchips besitzen Kontaktelemente (die auch als Kontaktstellen oder Kontaktpads bezeichnet werden), die das Herstellen eines elektrischen Kontakts mit den Halbleiterchips ermöglichen. Die Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitfähigen Material bestehen, zum Beispiel aus einem Metall wie etwa Kupfer, Aluminium oder Gold oder einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Im Fall eines Leistungstransistors umfassen die Kontaktstellen Drain-, Source- und Gate-Anschlüsse.
  • Die Module können ferner ein elektrisch isolierendes Material umfassen, zum Beispiel ein Gussmaterial wie z. B. ein Material auf Epoxidharzbasis. Der Ausdruck „elektrisch isolierend” bedeutet die Eigenschaft des elektrisch isolierenden Materials, relativ zu elektrisch leitfähigen Komponenten des Moduls höchstens geringfügig elektrisch leitfähig zu sein. Falls das elektrisch isolierende Material ein Gussmaterial ist, kann es ein beliebiges geeignetes thermoplastisches oder thermisch härtendes Material sein. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem Gussmaterial zu überdecken, zum Beispiel Formpressen oder Spritzguss. Nach der Aushärtung stellt das Gussmaterial eine starre Struktur bereit, in der mehrere (z. B. typischerweise mehr als 50) Halbleiterchips untergebracht werden können. Die Struktur kann die Form einer Scheibe oder Platte aufweisen, die eine laterale Abmessung von mehr als 0,2 oder sogar 0,3 m aufweist. Solche Strukturen, die mehrere beabstandete, umverteilte Halbleiterchips enthalten, werden oft als ”vergossener umkonfigurierter Wafer” oder künstlicher Wafer bezeichnet.
  • Auf die Halbleiterchips werden eine oder mehrere elektrisch leitfähige Schichten aufgebracht. Die elektrisch leitfähigen Schichten können verwendet werden, um elektrischen Kontakt mit den Halbleiterchips von außerhalb der Module aus herzustellen und elektrische Verbindungen zwischen den Halbleiterchips herzustellen. Die elektrisch leitfähigen Schichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die elektrisch leitfähigen Schichten können zum Beispiel aus linearen Leiterbahnen bestehen, können aber auch in Form einer Schicht vorliegen, die einen Bereich überdeckt. Es können beliebige gewünschte elektrisch leitfähige Materialien für das Material verwendet werden, zum Beispiel Aluminium, Gold oder Kupfer, Metalllegierungen oder organische Leiter. Die elektrisch leitfähigen Schichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heisst, es sind verschiedene Zusammensetzungen und Konzentrationen der in den elektrisch leitfähigen Schichten enthaltenen Materialien möglich. Ferner können die elektrisch leitfähigen Schichten über oder unter oder zwischen dielektrischen Schichten angeordnet werden.
  • Die nachfolgend beschriebenen Module können externe Kontaktstellen enthalten. Die externen Kontaktstellen können von außerhalb des Moduls zugänglich sein und können das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb des Moduls aus erlauben. Ferner können die externen Kontaktstellen thermisch leitfähig sein und als Kühlkörper zum Ableiten der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktstellen können aus einem beliebigen elektrisch leitfähigen Material zusammengesetzt sein, zum Beispiel aus einem Metall, wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material.
  • Oberflächen der externen Kontaktstellen können eine Montageebene bilden. Die Montageebene kann zum Anbringen des Moduls an eine andere Komponente, wie zum Beispiel eine Leiterplatte, dienen.
  • 1A bis 1G exemplifizieren Herstellungsphasen eines Halbleitermoduls. In einem ersten Prozess (1A) wird ein Träger 1 bereitgestellt. Der Träger 1 kann starr oder bis zu einem gewissen Grad flexibel sein und kann aus Materialien wie etwa Metallen, Metalllegierungen oder Kunststoffen hergestellt werden. Der Träger 1 kann elektrisch leitfähig oder isolierend sein. Auf den Träger 1 kann ein Klebeband 2 laminiert werden. Das Klebeband 2 kann ein doppelseitiges Klebeband sein. Bei einer Ausführungsform können ein Klebematerial oder ein beliebiges anderes haftendes Material oder mechanische Befestigungsmittel und -mechanismen (wie zum Beispiel eine Klemmanordnung oder ein Unterdruckerzeuger) mit dem Träger 1 assoziiert sein.
  • In 1B werden Halbleiterchips 3 auf dem Träger 1 platziert und unter Verwendung des Klebebands 2 oder anderer entsprechender Vorrichtungen fixiert. Es ist zu beachten, dass in 1A bis 1G durchweg nur ein Teilabschnitt der Anordnung dargestellt ist, das heisst, dass in der Praxis typischer Weise viel mehr als drei Halbleiterchips 3 auf dem Träger 1 platziert werden.
  • Die Halbleiterchips 3 können eine Kontaktstelle 9 auf einer ersten Chip-Hauptoberfläche 10 und Kontaktstellen 4, 5 auf einer zweiten Chip-Hauptoberfläche 6, die dem Träger 1 zugewandt ist, aufweisen. Wenn die Halbleiterchips 3 Leistungstransistoren sind, kann es sich bei der Kontaktstelle 9 um einen Drain-Anschluss handeln, bei der Kontaktstelle 4 um einen Source-Anschluss und bei der Kontaktstelle 5 um einen Gate-Anschluss. In anderen Fällen, z. B. wenn der Halbleiterchip 3 eine Leistungsdiode ist, kann es sich bei der Kontaktstelle 9 um einen Kathodenanschluss handeln und es kann nur eine Kontaktstelle (z. B. der Anodenanschluss) auf der zweiten Chip-Hauptoberfläche 6 bereitgestellt werden. Typischerweise bildet die zweite Chip-Hauptoberfläche 6 die aktive Oberfläche des Halbleiterchips 3.
  • Auf die Halbleiterchips 3 und den Träger 1 kann ein elektrisch isolierendes Gussmaterial 7 aufgebracht werden, siehe 1C. Das Gussmaterial 7 kann dazu verwendet werden, die Halbleiterchips 3 mit Ausnahme ihrer unteren zweiten Chip-Hauptoberfläche 6, die die Kontaktstellen 4, 5 enthält, einzukapseln. Das Gussmaterial 7 kann ein Epoxidharz oder ein anderes geeignetes Material sein, das in der modernen Halbleiter-Kapselungstechnologie verwendet wird. Das Gussmaterial 7 kann aus einem beliebigen geeigneten thermoplastischen oder thermisch härtenden Material zusammengesetzt sein. Nach der Härtung gewährleistet das Gussmaterial 7 Stabilität des Arrays von Halbleiterchips 3. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips 3 mit dem Gussmaterial 7 zu überdecken, zum Beispiel Formpressen oder Spritzguss.
  • Beispielsweise wird bei einem Formpressprozess das flüssige Gussmaterial 7 in eine offene untere Gusshälfte eingebracht, von der der Träger 1 den unteren Teil bildet. Nach dem Einbringen des flüssigen Gussmaterials 7 wird dann eine obere Gusshälfte nach unten bewegt und breitet das flüssige Gussmaterial 7 aus bis ein Hohlraum zwischen dem Träger 1, der den unteren Teil der unteren Gusshälfte bildet, und der oberen Gusshälfte vollständig gefüllt ist. Dieser Prozess kann durch Anwendung von Wärme und Druck begleitet werden. Nach der Härtung ist das Gussmaterial 7 starr. Je größer die laterale Größe des Gussteils 70 („vergossener umkonfigurierter Wafer”) und die Anzahl der eingebetteten Chips 3 ist, desto kosteneffektiver wird der Prozess typischerweise sein.
  • Wie aus 1C hervorgeht, können die Halbleiterchips 3 vollständig übergossen, d. h. vollständig durch Gussmaterial 7 überdeckt werden. Beispielsweise kann das Gussmaterial 7 in 1C eine Dicke d1 von etwa ein paar hundert Mikrometern, z. B. mehr als 200 μm, 500 μm oder sogar mehr als 1000 μm aufweisen. Die Dicke d1 ist größer als die Dicke der Halbleiterchips 3. Da Halbleiterchips oft mit einer Dicke von etwa 500 μm oder 1000 μm hergestellt werden und gegebenenfalls in Frontend-Prozessen sogar bis herunter auf etwa 200 μm oder sogar noch weniger geschliffen werden können, kann die Dicke des Halbleiterchips 3 z. B. im Bereich von etwa 200 μm bis 1000 μm liegen.
  • In einem nachfolgenden Prozess werden Kanäle 11.1 und Vertiefungen bzw. Aushöhlungen 11.2 in dem Gussmaterial vorgesehen (1D). Die Kanäle 11.1 erstrecken sich durch das Gussmaterial 7 des vergossenen Teils 70. Diese Kanäle 11.1 können eine beliebige Form aufweisen, z. B. eine schlitzartige Form oder eine säulenartige Form. Die Kanäle 11.1 sind Durchgangslöcher, d. h. zu beiden Oberflächen des vergossenen Teils 70 offen. Die Kanäle 11.1 können eine laterale Abmessung bzw. einen Durchmesser im Bereich zwischen 10 μm und 500 μm, spezifischer zwischen 50 μm und 100 μm, aufweisen. Wenn hohe Ströme fließen sollen, können ferner mehrere Kanäle 11.1 für jeden Halbleiterchip 3 vorgesehen werden. Die Kanäle 11.1 können sich in einer zu den Halbleiterchips 3 beabstandeten Beziehung befinden, so dass die Halbleiterchips 3 auf ihren Seitenflächen 12 mit Gussmaterial 7 überdeckt bleiben. Die Vertiefungen (Aushöhlungen) 11.2 werden in dem Gussmaterial 7 vorgesehen, um mindestens einen Teil der ersten Hauptoberfläche 10 der Halbleiterchips 3, der die Kontaktstelle 9 trägt, freizulegen. Die Vertiefungen 11.2 können eine laterale Abmessung bzw. einen Durchmesser von mehr als der lateralen Abmessung bzw. dem Durchmesser der Kontaktstelle 9 aufweisen.
  • Die Kanäle 11.1 und Vertiefungen 11.2 können durch Bohren wie etwa mechanisches Bohren oder Laserbohren erzeugt werden. Eine andere Möglichkeit ist die Verwendung eines fotochemischen Prozesses (Fotolithografie, Ätzung), um die Kanäle 11.1 und Vertiefungen 11.2 zu produzieren. Ferner kann es auch möglich sein, die Kanäle 11.1 und/oder Vertiefungen 11.2 in einer frühesten Phase des Herstellungsprozesses einzubringen, z. B. während des Gussprozesses. In diesem Fall kann die obere Gusshälfte mit Stäben und/oder Klingen oder beliebigen Elementen mit einer positiven Form der Kanäle 11.1 und/oder Vertiefungen 11.2 ausgestattet werden. 1D zeigt das vergossene Teil 70 nach der Erzeugung der Kanäle 11.1 und Vertiefungen 11.2.
  • Nach dem Strukturieren des Gussmaterials 7 wird eine leitfähige Schicht 13 auf das vergossene Teil 70 aufgebracht. Die leitfähige Schicht 13 kann aus einer (nicht dargestellten) Keimschicht und einer weiteren Schicht bestehen, die galvanisch auf die Keimschicht abgeschieden wird. Zum Produzieren der Keimschicht kann ein stromloses Abscheidungsverfahren verwendet werden. Die Keimschicht kann eine Dicke von z. B. bis zu 1 μm aufweisen und kann zum Beispiel aus Zink bestehen. Die elektrische Leitfähigkeit der Keimschicht kann benutzt werden, um eine elektrisch leitfähige Schicht, zum Beispiel eine Kupferschicht, galvanisch auf der Keimschicht abzuscheiden. Die Kupferschicht kann abhängig von der Anwendung und den Stromanforderungen praktisch jede beliebige gewünschte Dicke aufweisen. Beispielsweise kann die Dicke der Kupferschicht im Bereich zwischen 50 μm und 200 μm liegen. Als eine Alternative zu dem oben beschriebenen galvanischen Plattierungsprozess kann ein stromloser Plattierungsprozess wie zum Beispiel stromlose Nickelplattierung verwendet werden. Stromlose Plattierung wird in der Technik auch als chemische Plattierung bezeichnet. Ferner können andere Abscheidungsverfahren zur Bildung der leitfähigen Schicht 13 verwendet werden, wie zum Beispiel physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), Sputtern, Aufschleuderprozesse, Sprühabscheidung oder Inkjet-Druck.
  • Die leitfähige Schicht 13 kontaktiert die Kontaktstellen 9 auf der ersten Chip-Hauptoberfläche 10 elektrisch, indem die Vertiefungen 11.2 gefüllt werden, und füllt die Kanäle 11.1. Folglich bildet die Unterseite der leitfähigen Schicht 13 in dem Kanal 11.1 einen Kontaktanschluss 14, der an der unteren Oberfläche des vergossenen Teils 70 freiliegend ist. Somit gewährleistet die leitfähige Schicht 13, dass eine Verdrahtungs- oder Verbindungsstruktur die „rückseitigen” Chipkontaktstellen 9 mit Kontaktanschlüssen 14 verbindet, die im Wesentlichen in derselben Ebene wie die „vorderseitigen” Kontaktstellen 4, 5 der Halbleiterchips 3 liegen.
  • Bei einer Ausführungsform kann die Verdrahtungs- oder Verbindungsstruktur statt durch Verwendung von Abscheidungsverfahren mit anderen Techniken erzeugt werden. Beispielsweise können die Kanäle 11.1 und Vertiefungen 11.2 mit einem leitfähigen Material (z. B. Lot) gefüllt werden und eine Metalllage (Metallsheet) (z. B. aus Kupfer) kann über den Kontaktstellen 9 mit den leitfähigen Elementen aus dem leitfähigen Material in den Vertiefungen 11.2 und mit den leitfähigen Elementen aus dem sich durch die Kanäle 11.1 erstreckenden leitfähigen Material gebondet werden. Dieser Prozess wird später ausführlicher in Verbindung mit 5A bis 5D erläutert.
  • Während der Herstellung kann die (durch Abscheidung erzeugte oder als Metalllage aufgebrachte) leitfähige Schicht 13 strukturiert werden. Strukturierung kann zu einer regelmäßigen Struktur, wie zum Beispiel leitfähigen Leitungen, führen. Die Strukturierung der leitfähigen Schicht 13 kann besonders nützlich sein, wenn Module hergestellt werden sollen, die mehrere Halbleiterchips 3 enthalten, die auf eine spezifische Weise zu verbinden sind.
  • In 1F wird der vergossene Teil 70 von dem Träger 1 gelöst. Zu diesem Zweck kann das Klebeband 2 thermische Ablöseigenschaften aufweisen, die die Entfernung des Klebebands 2 während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands 2 von dem vergossenen Teil 70, der die Halbleiterchips 3 und die leitfähige Schicht 13 enthält, wird bei einer geeigneten Temperatur ausgeführt, die von den thermischen Ablöseigenschaften des Klebebands 2 abhängt und gewöhnlich höher als 150°C ist (bei einer Ausführungsform ungefähr 200°C).
  • Es ist zu beachten, dass die Ablösung des vergossenen Teils 70 von dem Träger 1 auch in einer früheren Phase in dem Herstellungsprozess erreicht werden kann, z. B. vor dem Aufbringen der leitfähigen Schicht 13 (1E) oder sogar vor der Erzeugung der Kanäle 11.1 und Vertiefungen 11.2 (1D).
  • Nach dem Ablösen des Trägers 1 und des Klebebands 2 können die Unterseiten der sich durch die Kanäle 11.1 erstreckenden leitfähigen Elemente, die untere Oberfläche des Gussmaterials 7 sowie die zweite Chip-Hauptoberfläche 6, die die Kontaktstellen 4, 5 enthält, eine gemeinsame Ebene bilden. Wie in 1G dargestellt, kann gegebenenfalls eine untere leitfähige Schicht 15 auf diese gemeinsame Ebene aufgebracht werden. Ähnlich wie die leitfähige Schicht 13 kann die untere leitfähige Schicht 15 eine (nicht dargestellte) Keimschicht und eine weitere Schicht enthalten, die galvanisch auf der Keimschicht abgeschieden werden kann. Die Keimschicht kann eine stromlos abgeschiedene Zinkschicht sein und eine Dicke von bis zu 1 μm aufweisen. Die galvanisch abgeschiedene Schicht kann eine Kupferschicht mit einer Dicke von z. B. bis zu 200 μm und bei einer Ausführungsform im Bereich zwischen 50 μm und 100 μm sein. Wie oben in Verbindung mit der Herstellung der leitfähigen Schicht 13 besprochen, können alternative Verfahren zum Abscheiden der unteren leitfähigen Schicht 15 verwendet werden.
  • Die untere leitfähige Schicht 15 kann so strukturiert werden, dass Inselabschnitte 16 gebildet werden, die mit der Kontaktstelle 4 (z. B. dem Source-Anschluss), der Kontaktstelle 5 (z. B. dem Gate-Anschluss) und der Unterseite 14 (z. B. dem Drain-Anschluss) des sich durch den Kanal 11.1 erstreckenden leitfähigen Elements verbunden werden. Die getrennten Abschnitte 16 der unteren leitfähigen Schicht 15 können externe Kontaktelemente bilden, die eine Kontaktierung der Drain-, Source- und Gate-Anschlüsse des Halbleiterchips 3 (oder allgemeiner gesagt verschiedener auf gegenüberliegenden Seiten des Halbleiterchips 3 befindlicher verschiedener Anschlüsse) von außerhalb ermöglichen. Anders ausgedrückt können die getrennten Abschnitte 16 der unteren leitfähigen Schicht 15 eine Montageebene bilden, die die Anbringung von aus dem vergossenen Teil 70 zu erhaltenden Modulen (siehe z. B. 2 bis 4 und 6 bis 9) auf einem Substrat, wie z. B. einer Leiterplatte, ermöglicht.
  • Ferner kann die untere leitfähige Schicht 15 eine Umverteilungsschicht (RDL: redistribution layer) auf der Montageseite der Module bilden. Statt der Verwendung einer unteren leitfähigen Schicht 15 könnte eine Umverteilungsstruktur mit mehreren solchen Umverteilungsschichten erzeugt werden. In einer solchen Umverteilungsstruktur werden mehrere strukturierte leitfähige Schichten (ähnlich der strukturierten leitfähigen Schicht 15) vorgesehen, die durch Polymerschichten getrennt und durch Durchkontaktierungen verbunden werden. Eine solche Umverteilungsstruktur kann durch wohlbekannte Dünnfilm-Technologieprozesse hergestellt werden und kann eine flexible Signalführung und einen auf die Bedürfnisse des Kunden zurechtgeschnittenen Entwurf von externen Anschlüssen ermöglichen.
  • Der vergossene Teil 70 wird dann zertrennt, um einzelne Module zu erhalten (1G). Jedes Modul kann einen oder mehrere Halbleiterchips 3 enthalten. Beispielsweise kann die Zertrennung an den Trennungslinien A, B, C durchgeführt werden.
  • Die Zertrennung kann zum Beispiel durch Sägen erreicht werden.
  • 2, 3 und 4 zeigen Module 100, 200, 300, die durch Zertrennen des vergossenen Teils 70 jeweils an den Trennungslinien A, B, C erhalten werden. Gemäß der Trennungslinie A erhält man Seitenflächen 7a des Moduls 100, die aus Gussmaterial 7 bestehen. Gemäß der Trennungslinie B erhält man eine Seitenfläche 7a des Moduls 200, die aus Gussmaterial 7 besteht, und eine Seitenfläche 7b des Moduls 200, die aus leitfähigem Material aus der leitfähigen Schicht 13 besteht. Gemäß der Trennungslinie C bestehen beide Seitenflächen 7b des Moduls 300 aus leitfähigem Material der leitfähigen Schicht 13. Folglich weisen die Module 100, 200 und 300 im Hinblick auf Wärmeabfuhr und die Möglichkeit ihres Bondens an einen Kühlkörper unterschiedliche Eigenschaften auf. Ferner kann der strukturelle Entwurf der unteren leitfähigen Schicht 15 von der Wahl der Trennungslinie A, B oder C abhängen. Beispielsweise kann das Modul 300 einen umlaufenden oder rahmenförmigen externen Drain-Anschluss 16.1 aufweisen.
  • In 5A bis 5D sind verschiedene Phasen eines weiteren Herstellungsprozesses zur Herstellung der in 6, 7 bzw. 8 dargestellten Module 400, 500, 600 dargestellt. Die ersten Herstellungsprozesse sind dieselben wie in 1A bis 1D dargestellt, und es wird auf die entsprechende Beschreibung verwiesen, um Wiederholung zu vermeiden. Wie in 5A dargestellt, werden dann die Kanäle 11.1 und Vertiefungen 11.2 mit einem leitfähigen Material, z. B. einem Metall oder Lot, gefüllt. Das leitfähige Material bildet leitfähige Elemente 18.1, die sich durch die Kanäle 11.1 erstrecken, und leitfähige Elemente 18.2, die die Vertiefungen (Aushöhlungen) 11.2 füllen.
  • Das leitfähige Material kann durch Drucktechniken aufgebracht werden. Beispielsweise kann durch Verwendung eines Siebdruckprozesses eine Lotpaste in die Kanäle 11.1 und Vertiefungen 11.2 gedrückt werden. Es können auch andere Techniken möglich sein.
  • Nach dem Füllen der Kanäle 11.1 und Vertiefungen 11.2 mit den leitfähigen Elementen 18.1 bzw. 18.2 wird die leitfähige Schicht 13 aufgebracht, siehe 5B. Zu diesem Zweck können Abscheidungsverfahren wie in Verbindung mit der ersten Ausführungsform (1A bis 1G) beschrieben verwendet werden. Bei einer Ausführungsform ist es auch möglich, eine Metalllage (Metallsheet) 19 (z. B. aus Kupfer) auf die Oberseite des vergossenen Teils 70 aufzubringen. Die Metalllage 19 kann eine beliebige gewünschte Dicke aufweisen, z. B. in einem Bereich zwischen 50 μm und 200 μm. Ein leitfähiges Haftmittel wie z. B. eine (nicht dargestellte) Lotabscheidung wird auf die Oberseite jedes leitfähigen Elements 18.1, 18.2 aufgebracht (dies ist nicht notwendig, wenn die leitfähigen Elemente 18.1, 18.2 selbst aus einem leitfähigen Haftmittel wie etwa Lot bestehen), und die Metalllage 19 wird die Oberseite des vergossenen Teils 70 kontaktierend platziert. Durch Anwendung von Wärme wird dann ein Lotrückfluss (Lot-Reflow) verwendet, um die Kontaktelemente 18.1, 18.2 an die flächige Metalllage (Metallblatt) 19 zu bonden (5B). Als Ergebnis erhält man eine ähnliche Struktur wie die in 1E dargestellte Anordnung.
  • Die nachfolgenden Herstellungsschritte der in 5C und 5D zweiten Ausführungsform entsprechen den in Verbindung mit 1F bzw. 1G beschriebenen Herstellungsprozessen der ersten Ausführungsform. Ferner sind die in 6, 7 und 8 dargestellten Module 400, 500, 600 den mit Bezug auf 2, 3 bzw. 4 erläuterten Modulen 100, 200, 300 ähnlich. Wenn die leitfähigen Elemente 18.1 aus Lot bestehen, kann die untere leitfähige Schicht 15 unter den leitfähigen Elementen 18.1 weggelassen oder entfernt werden und das Lot der leitfähigen Elemente 18.1 kann verwendet werden, um die leitfähigen Elemente 18.1 direkt an ein Substrat zu bonden.
  • Die Module 100, 200, 300, 400, 500, 600 enthalten keinen Träger wie etwa einen Systemträger (Leadframe). Im Gegenteil werden die elektrisch leitfähigen Schichten 13 und 15 auf beiden Hauptoberflächen 6, 10 der Halbleiterchips 3 plattiert. Während die leitfähige Schicht 13 eine „rückseitige” Verbindung gewährleistet, ermöglicht die untere leitfähige Schicht 15 eine „vorderseitige” Verbindung sowie eine Montagestruktur zur Anbringung des Moduls 100, 200, 300, 400, 500, 600 an einem Substrat. Da die leitfähige Schicht 13 und die untere leitfähige Schicht 15 durch sich durch die Kanäle 11.1 erstreckende Kontaktelemente 18.1 verbunden werden, ermöglicht dies eine Anordnung aller externen Kontaktstellen 16 auf der unteren Oberfläche des Moduls 100, 200, 300, 400, 500, 600. Darüber hinaus können die Oberflächen der externen Kontaktstellen 16, die mit den Drain- und Source-Anschlüssen des Halbleiterchips 3 verbunden sind, größer als die Oberfläche der externen Kontaktstelle 16 sein, die mit dem Gate-Anschluss des Halbleiterchips 3 verbunden ist. Die vergrößerten Oberflächen für die Drain- und Source-Anschlüsse können nützlich sein, wenn große Ströme durch die Vertikal-Leistungsanordnung fließen. Die Stabilität der Module 100, 200, 300, 400, 500, 600 kann durch das Gussmaterial 7 gewährleistet werden.
  • 9 zeigt schematisch ein Beispiel dafür, wie zwei Halbleiterchips 3.1, 3.2 durch die leitfähige Schicht 13 (die z. B. durch eine abgeschiedene Metallschicht oder ein Metallblatt 19 realisiert werden kann) und die untere leitfähige Schicht 15 miteinander verbunden werden können. Beispielsweise sind in dem Modul 700 die beiden Halbleiterchips 3.1, 3.2 Leistungstransistoren. Die Kontaktstelle 9 (Drain-Anschluss) des ersten Halbleiterchips 3.1 wird durch die leitfähige Schicht 13 und die strukturierte untere leitfähige Schicht 15 mit der Kontaktstelle 4 (Source-Anschluss) des zweiten Halbleiterchips 3.2 verbunden. Mit der in 9 dargestellten Verbindung kann das Modul 700 als Halbbrücke verwendet werden. 10 zeigt eine Prinzipschaltung einer zwischen zwei Knoten N1 und N2 angeordneten Halbbrücke 800. Die Halbbrücke 800 enthält zwei in Reihe geschaltete Schalter S1 und S2. Die Halbleiterchips 3.2 und 3.1 können als die beiden Schalter S1 bzw. S2 implementiert werden. Beim Vergleich mit dem in 9 dargestellten Modul 700 ist der Knoten N1 der Drain-Anschluss (Kontaktstelle 9) des Halbleiterchips 3.2, der zwischen den beiden Schaltern S1 und S2 angeordnete Knoten N3 ist der Drain-Anschluss (Kontaktstelle 9) des ersten Halbleiterchips 3.1 und der Knoten N2 ist der Source-Anschluss (Kontaktstelle 4) des ersten Halbleiterchips 3.1.
  • Die Halbbrücke 800 kann zum Beispiel in elektronischen Schaltungen zum Umwandeln von Gleichspannungen, DC-DC-Wandlern, implementiert werden. DC-DC-Wandler können dazu verwendet werden, eine von einer Batterie oder einer wiederaufladbaren Batterie bereitgestellte Eingangsgleichspannung in eine Ausgangsgleichspannung umzuwandeln, die an die Bedürfnisse von signalabwärts angeschlossenen elektronischen Schaltungen angepasst ist. DC-DC-Wandler können als Abwärtswandler, bei denen die Ausgangsspannung kleiner als die Eingangsspannung ist, oder als Aufwärtswandler, bei denen die Ausgangsspannung größer als die Eingangsspannung ist, realisiert werden.
  • Wieder mit Bezug auf 9 können die freiliegenden Oberflächen 16 der unteren leitfähigen Schicht 15, die die externen Kontaktstellen des Moduls 700 bilden, dazu verwendet werden, das Modul 700 elektrisch mit anderen Komponenten zu koppeln. Dies ist in 9 beispielhaft dargestellt. Dabei wird das Modul 700 an einem Substrat 30, wie etwa einer Leiterplatte, zum Beispiel einer PCB (aufgedruckten Leiterplatte), angebracht. Die Lotabscheidungen 31 können verwendet worden sein, um die externen Kontaktstellen an (nicht dargestellte) Kontaktbereiche der Leiterplatte 30 anzulöten. Es ist zu beachten, dass die leitfähige Schicht 13 strukturiert wurde, um die Drain-Anschlüsse (Kontaktstellen 9) der beiden Halbleiterchips 3.1, 3.2 elektrisch zu trennen.
  • Über allen Modulen 100, 200, 300, 400, 500, 600, 700 kann ein Kühlkörper oder Kühlelement (nicht dargestellt) angebracht werden. Der Kühlkörper kann thermisch mit einem (nicht dargestellten) isolierenden Material gekoppelt werden, das die strukturierte leitfähige Schicht 13 beschichtet. Wenn die Wärmeleitfähigkeit des elektrisch isolierenden Materials hoch genug ist und/oder wenn die Materialdicke des elektrisch isolierenden Materials über der leitfähigen Schicht 13 nicht zu groß ist, kann das elektrisch isolierende Material eine Ableitung der durch die Halbleiterchips 3.1 und 3.2 erzeugten Wärme zu dem Kühlkörper erlauben, der die erzeugte Wärme abführt. In diesem Zusammenhang ist anzumerken, dass die Metalllage (Metallsheet) 19 spezifisch dafür ausgelegt werden kann, eine Anbringungsplattform für einen Kühlkörper zu bilden. Beispielsweise kann die Metalllage 19 mit einer auf die Metallschicht auflaminierten oberen isolierenden dielektrischen Schicht ausgestattet sein. Ferner kann die Metalllage 19 Teil eines Keramiksubstrats, z. B. eines DCB-Substrats (direct copper bonded) sein. Eine andere Möglichkeit ist die Verwendung einer mehrschichtigen Metall-Dielektrikum-Metall-Sandwichstruktur für die Metalllage 19 zur Anbringung an dem vergossenen Teil („vergossener umkonfigurierter Wafer”) 70. In diesem Fall kann ein Kühlkörper direkt mit der isolierten Metalloberfläche der mehrschichtigen Metalllage 19 gebondet werden.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Abwandlungen der hier besprochenen spezifischen Ausführungsformen abdecken. Insbesondere können Merkmale unterschiedlicher Ausführungsformen kombiniert werden, sofern dies technisch möglich ist.

Claims (25)

  1. Verfahren zur Herstellung einer Halbleiteranordnung, mit den folgenden Schritten: Platzieren von mindestens zwei Halbleiterchips (3) auf einem Träger (1); Überdecken der mindestens zwei Halbleiterchips (3) mit Gussmaterial (7); Bereitstellen eines freiliegenden Teils der mindestens zwei Halbleiterchips (3); Aufbringen einer ersten Schicht (13, 19) aus leitfähigem Material über den freiliegenden Teil der mindestens zwei Halbleiterchips (3), wobei die erste Schicht (13, 19) aus leitfähigem Material elektrisch mit einer Kontaktstelle (9) an dem freiliegenden Teil der mindestens zwei Halbleiterchips (3) verbunden ist; und Zerteilen der mindestens zwei Halbleiterchips (3).
  2. Verfahren nach Anspruch 1, wobei der freiliegende Teil der mindestens zwei Halbleiterchips (3) durch selektives Entfernen eines ersten Teils (11.2) des Gussmaterials (7) von den mindestens zwei Halbleiterchips (3) bereitgestellt wird.
  3. Verfahren nach Anspruch 2, mit dem Schritt: selektives Entfernung des ersten Teils (11.2) des Gussmaterials (7) durch mechanisches Bohren und/oder Laserbohren und/oder Ätzen.
  4. Verfahren nach einem der Ansprüche 1 bis 3, ferner mit dem Schritt: selektives Entfernen eines zweiten Teils (11.1) des Gussmaterials (7) von dem Träger (1), um einen Teil des Trägers (1) selektiv freizulegen.
  5. Verfahren nach Anspruch 4, mit dem Schritt: selektives Entfernen des ersten Teils (11.2) des Gussmaterials (7) durch mechanisches Bohren und/oder Laserbohren und/oder Ätzen.
  6. Verfahren nach Anspruch 4 oder 5, mit dem Schritt: Überdecken des selektiv freigelegten Teils des Trägers (1) mit dem leitfähigen Material der ersten Schicht (13, 19).
  7. Verfahren nach einem der vorhergehenden Ansprüche, mit dem Schritt: Aufbringen des leitfähigen Materials der ersten Schicht (13, 19) durch einen Abscheidungsprozess.
  8. Verfahren nach einem der vorhergehenden Ansprüche, mit dem Schritt: Aufbringen des leitfähigen Materials der ersten Schicht (13, 19) durch Anbringen einer Metalllage auf die Kontaktstelle (9).
  9. Verfahren nach einem der vorhergehenden Ansprüche, mit dem Schritt: Erzeugen der Kontaktstelle (9) nach dem Bereitstellen eines freiliegenden Teils der mindestens zwei Halbleiterchips (3).
  10. Verfahren zur Herstellung einer Halbleiteranordnung, mit den folgenden Schritten: Platzieren von mindestens zwei Halbleiterchips (3) auf einem Träger (1); überdecken der mindestens zwei Halbleiterchips (3) mit Gussmaterial (7); Bereitstellen eines freiliegenden Teils der mindestens zwei Halbleiterchips (3); Aufbringen einer ersten Schicht (13, 19) aus leitfähigem Material über den freiliegenden Teil der mindestens zwei Halbleiterchips (3), wobei die erste Schicht (13) aus leitfähigem Material elektrisch mit einer Kontaktstelle (9) an dem frei liegenden Teil der mindestens zwei Halbleiterchips (3) verbunden ist; und Entfernen der mindestens zwei Halbleiterchips (3) von dem Träger (1).
  11. Verfahren nach Anspruch 10, mit dem Schritt: Abscheiden einer zweiten Schicht (15) aus leitfähigem Material über eine Hauptoberfläche der mindestens zwei Halbleiterchips (3), die von dem Träger (1) abgelöst wurde.
  12. Verfahren nach Anspruch 11, mit dem Schritt: Strukturieren der zweiten Schicht (15) aus leitfähigem Material, um externe Anschlüsse des Moduls zu bilden.
  13. Modul, umfassend: einen Halbleiterchip (3) mit einer ersten Chip-Hauptoberfläche (10), einer zweiten Chip-Hauptoberfläche (6) und einer Kontaktstelle (9) auf der ersten Chip-Hauptoberfläche (10); ein den Halbleiterchip (3) aufnehmendes Gussmaterial (7), wobei das Gussmaterial (7) eine erste Gussoberfläche, eine zweite Gussoberfläche und einen Kanal (11.1), der sich zu der ersten Gussoberfläche und der zweiten Gussoberfläche öffnet, aufweist; eine über der ersten Chip-Hauptoberfläche (10) und der ersten Gussoberfläche aufgebrachte erste Schicht (13, 19) aus leitfähigem Material, wobei die erste Schicht (13, 19) aus leitfähigem Material elektrisch mit der Kontaktstelle (9) verbunden ist; ein leitfähiges Element (18.1), das elektrisch mit der ersten Schicht (13, 19) aus leitfähigem Material verbunden ist und sich durch den Kanal (11.1) erstreckt.
  14. Modul nach Anspruch 13, wobei das Gussmaterial (7) aus einem Epoxidharzmaterial besteht.
  15. Modul nach Anspruch 13 oder 14, ferner umfassend: mindestens eine weitere Kontaktstelle (4, 5) auf der zweiten Chip-Hauptoberfläche (6).
  16. Modul nach einem der Ansprüche 13 bis 15, wobei die erste Schicht (13, 19) aus leitfähigem Material eine Dicke von mehr als 10 μm, insbesondere 50 μm, aufweist.
  17. Modul nach einem der Ansprüche 13 bis 16, wobei die erste Schicht (13, 19) aus leitfähigem Material eine abgeschiedene Metallschicht (13) ist.
  18. Modul nach Anspruch 17, wobei das leitfähige Element (18.1) ein integraler Teil der ersten Schicht (13) ist, die aus abgeschiedenem Metall besteht.
  19. Modul nach einem der Ansprüche 13 bis 17, wobei die erste Schicht (13, 19) aus leitfähigem Material eine flächige Metalllage (19) ist.
  20. Modul nach einem der Ansprüche 13 bis 19, wobei das leitfähige Element (18.1) aus einem Lotmaterial besteht.
  21. Modul nach einem der Ansprüche 13 bis 20, ferner umfassend: eine über der zweiten Chip-Hauptoberfläche (6) aufgebrachte zweite Schicht (15) aus leitfähigem Material.
  22. Modul nach Anspruch 21, wobei die zweite Schicht (15) aus leitfähigem Material strukturiert ist, um externe Anschlüsse des Moduls zu bilden.
  23. Modul, umfassend: einen Halbleiterchip (3) mit einer ersten Chip-Hauptoberfläche (10), einer zweiten Chip-Hauptoberfläche (6), einer ersten Kontaktstelle (9) auf der ersten Chip-Hauptoberfläche (10) und einer zweiten Kontaktstelle (4, 5) auf der zweiten Chip-Hauptoberfläche (6); ein den Halbleiterchip aufnehmendes Gussmaterial (7), wobei das Gussmaterial (7) eine erste Gussoberfläche und eine zweite Gussoberfläche aufweist; eine über der ersten Chip-Hauptoberfläche (10) und der ersten Gussoberfläche aufgebrachte erste Schicht (13, 19) aus leitfähigem Material, wobei die Schicht (13, 19) aus leitfähigem Material elektrisch mit der ersten Kontaktstelle (9) verbunden ist; und eine über der zweiten Chip-Hauptoberfläche (6) und der zweiten Gussoberfläche aufgebrachte zweite Schicht (15) aus leitfähigem Material, wobei die zweite Schicht (15) aus leitfähigem Material elektrisch mit der zweiten Kontaktstelle (4, 5) verbunden ist.
  24. Modul nach Anspruch 23, wobei die zweite Schicht (15) aus leitfähigem Material strukturiert ist, um externe Anschlüsse des Moduls zu bilden.
  25. Modul, umfassend: einen Halbleiterchip (3) mit einer ersten Chip-Hauptoberfläche (10), einer zweiten Chip-Hauptoberfläche (6) und einer Kontaktstelle (9) auf der ersten Chip-Hauptoberfläche (10); ein den Halbleiterchip aufnehmendes Gussmaterial (7), wobei das Gussmaterial (7) eine erste Gussoberfläche, eine zweite Gussoberfläche und einen Kanal (11.1), der sich zu der ersten Gussoberfläche und der zweiten Gussoberfläche öffnet, aufweist; erste Schichtmittel (13, 19) aus über der ersten Chip-Hauptoberfläche (10) und der ersten Gussoberfläche aufgebrachtem leitfähigen Material, wobei die ersten Schichtmittel (13, 19) elektrisch mit der Kontaktstelle (9) verbunden sind; und ein leitfähiges Element (18.1), das elektrisch mit den ersten Schichtmitteln (13, 19) verbunden ist und sich durch den Kanal (11.1) erstreckt.
DE102009012524A 2008-03-12 2009-03-10 Halbleitermodul Pending DE102009012524A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/046,680 US8637341B2 (en) 2008-03-12 2008-03-12 Semiconductor module
US12/046,680 2008-03-12

Publications (1)

Publication Number Publication Date
DE102009012524A1 true DE102009012524A1 (de) 2009-10-01

Family

ID=41011388

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009012524A Pending DE102009012524A1 (de) 2008-03-12 2009-03-10 Halbleitermodul

Country Status (2)

Country Link
US (1) US8637341B2 (de)
DE (1) DE102009012524A1 (de)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338231B2 (en) 2010-03-29 2012-12-25 Infineon Technologies Ag Encapsulated semiconductor chip with external contact pads and manufacturing method thereof
DE102014115653A1 (de) * 2013-11-11 2015-05-13 Infineon Technologies Ag Elektrisch leitfähiger Rahmen auf einem Substrat zum Aufnehmen von elektronischen Chips
DE102010064495B3 (de) * 2009-08-06 2015-07-30 Infineon Technologies Ag Halbleiter-Bauelement
US9099454B2 (en) 2013-08-12 2015-08-04 Infineon Technologies Ag Molded semiconductor package with backside die metallization
DE102014113698A1 (de) * 2014-05-28 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Kontaktstelle für Halbleitervorrichtung
US9275878B2 (en) 2013-10-01 2016-03-01 Infineon Technologies Ag Metal redistribution layer for molded substrates
US9487392B2 (en) 2013-07-17 2016-11-08 Infineon Technologies Ag Method of packaging integrated circuits and a molded package
DE102013102893B4 (de) * 2012-03-21 2018-01-25 Infineon Technologies Ag Verfahren zum Verkapseln eines elektronischen Schaltkreises
DE102013109558B4 (de) * 2012-09-04 2021-05-12 Infineon Technologies Ag Integrierte schaltkreise und verfahren zur herstellung eines integrierten schaltkreises

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
TW201032389A (en) * 2009-02-20 2010-09-01 Aiconn Technology Corp Wireless transceiver module
US8003496B2 (en) * 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
US8426251B2 (en) 2010-01-07 2013-04-23 Infineon Technologies Ag Semiconductor device
US8574964B2 (en) * 2010-04-14 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnection between semiconductor die and substrate with continuous body of solder tape
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9059155B2 (en) 2013-03-14 2015-06-16 Infineon Technologies Austria Ag Chip package and method for manufacturing the same
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
CA2942822A1 (en) * 2014-03-31 2015-10-08 Multerra Bio, Inc. Low-cost packaging for fluidic and device co-integration
US9673170B2 (en) * 2014-08-05 2017-06-06 Infineon Technologies Ag Batch process for connecting chips to a carrier
EP3065172A1 (de) * 2015-03-06 2016-09-07 Nxp B.V. Halbleiterbauelement
JP6430883B2 (ja) * 2015-04-10 2018-11-28 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
US9564393B1 (en) 2015-09-18 2017-02-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of making the same
TWI567882B (zh) * 2015-12-15 2017-01-21 財團法人工業技術研究院 半導體元件及其製造方法
US20170170146A1 (en) * 2015-12-15 2017-06-15 Industrial Technology Research Institute Semiconductor device and manufacturing method of the same
WO2018113747A1 (zh) * 2016-12-22 2018-06-28 深圳中科四合科技有限公司 一种三极管的封装方法及三极管
US10930604B2 (en) * 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
US10818635B2 (en) * 2018-04-23 2020-10-27 Deca Technologies Inc. Fully molded semiconductor package for power devices and method of making the same
JP7157028B2 (ja) * 2019-09-17 2022-10-19 アオイ電子株式会社 半導体装置および半導体装置の製造方法
DE102020131849A1 (de) * 2020-12-01 2022-06-02 Infineon Technologies Ag Chip-package, halbleiteranordnung, verfahren zum bilden eines chip-packages, und verfahren zum bilden einer halbleiteranordnung
CN115295500A (zh) * 2022-09-28 2022-11-04 艾科微电子(深圳)有限公司 转换器、电子设备及转换器的封装方法
WO2024088494A1 (en) * 2022-10-23 2024-05-02 Huawei Digital Power Technologies Co., Ltd. Semiconductor package

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115953A (ja) 1994-10-13 1996-05-07 Toshiba Corp 半導体チップの実装方法
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6573119B1 (en) * 1999-02-17 2003-06-03 Hitachi, Ltd. Semiconductor device and method of manufacture thereof
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2003060117A (ja) 2001-08-10 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
US6582990B2 (en) 2001-08-24 2003-06-24 International Rectifier Corporation Wafer level underfill and interconnect process
CN100350607C (zh) * 2001-12-07 2007-11-21 富士通株式会社 半导体器件及其制造方法
JP2003188507A (ja) 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体集積回路およびこれを実装するためのプリント配線板
US6677669B2 (en) 2002-01-18 2004-01-13 International Rectifier Corporation Semiconductor package including two semiconductor die disposed within a common clip
JP2004335915A (ja) * 2003-05-12 2004-11-25 Shinko Electric Ind Co Ltd 半導体装置の製造方法
DE10324615A1 (de) 2003-05-28 2004-09-02 Infineon Technologies Ag Elektronisches Bauteil und Verfahren, sowie Vorrichtung zur Herstellung des elektronischen Bauteils
TWI221327B (en) * 2003-08-08 2004-09-21 Via Tech Inc Multi-chip package and process for forming the same
US7541681B2 (en) 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
US7910385B2 (en) * 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
SG152086A1 (en) * 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010064495B3 (de) * 2009-08-06 2015-07-30 Infineon Technologies Ag Halbleiter-Bauelement
US8338231B2 (en) 2010-03-29 2012-12-25 Infineon Technologies Ag Encapsulated semiconductor chip with external contact pads and manufacturing method thereof
DE102011001556B4 (de) 2010-03-29 2018-05-24 Infineon Technologies Ag Herstellungsverfahren für einen gekapselten Halbleiterchip mit externen Kontaktpads
DE102013102893B4 (de) * 2012-03-21 2018-01-25 Infineon Technologies Ag Verfahren zum Verkapseln eines elektronischen Schaltkreises
US11189537B2 (en) 2012-03-21 2021-11-30 Infineon Technologies Ag Circuit package, an electronic circuit package, and methods for encapsulating an electronic circuit
DE102013109558B4 (de) * 2012-09-04 2021-05-12 Infineon Technologies Ag Integrierte schaltkreise und verfahren zur herstellung eines integrierten schaltkreises
US9487392B2 (en) 2013-07-17 2016-11-08 Infineon Technologies Ag Method of packaging integrated circuits and a molded package
US9099454B2 (en) 2013-08-12 2015-08-04 Infineon Technologies Ag Molded semiconductor package with backside die metallization
US9806056B2 (en) 2013-10-01 2017-10-31 Infineon Technologies Ag Method of packaging integrated circuits
US9275878B2 (en) 2013-10-01 2016-03-01 Infineon Technologies Ag Metal redistribution layer for molded substrates
DE102014114004B4 (de) 2013-10-01 2023-12-07 Infineon Technologies Ag Metallumverdrahtungsschicht für geformte Substrate
DE102014115653B4 (de) * 2013-11-11 2020-04-23 Infineon Technologies Ag Verfahren zum herstellen elektronischer komponenten mit elektrisch leitfähigem rahmen auf einem substrat zum aufnehmen von elektronischen chips
US9530752B2 (en) 2013-11-11 2016-12-27 Infineon Technologies Ag Method for forming electronic components
DE102014115653A1 (de) * 2013-11-11 2015-05-13 Infineon Technologies Ag Elektrisch leitfähiger Rahmen auf einem Substrat zum Aufnehmen von elektronischen Chips
US9691686B2 (en) 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
DE102014113698A1 (de) * 2014-05-28 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Kontaktstelle für Halbleitervorrichtung
US10453813B2 (en) 2014-05-28 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
US10930605B2 (en) 2014-05-28 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
US11527502B2 (en) 2014-05-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
US11901320B2 (en) 2014-05-28 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device

Also Published As

Publication number Publication date
US8637341B2 (en) 2014-01-28
US20090230535A1 (en) 2009-09-17

Similar Documents

Publication Publication Date Title
DE102009012524A1 (de) Halbleitermodul
DE102009015722B4 (de) Halbleitermodul
DE102009040557B4 (de) Bauelement mit zwei Montageoberflächen, System und Verfahren zu seiner Herstellung
DE102009013818B4 (de) Elektronische Vorrichtung und ihre Herstellung
DE102009059236B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102014115509B4 (de) Halbleiterbauelement und Verfahren zum Fertigen eines Halbleiterbauelements
DE102008057707B4 (de) Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf einem Substrat
DE102008034164B4 (de) Modul mit Leistung-Halbleiterchip und Verfahren
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE102009044641B4 (de) Einrichtung mit einem Halbleiterchip und Metallfolie sowie ein Verfahren zur Herstellung der Einrichtung
DE102009042320B4 (de) Halbleiter-Anordnung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zur Herstellung einer Halbleiter-Anordnung
DE102015107445B4 (de) Package für elektronische Vorrichtungen mit Metallblöcken und Verfahren zum Herstellen desselben
DE102008045338B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102008039389B4 (de) Bauelement und Verfahren zur Herstellung
DE102008027703B4 (de) Bauelement, Module und Verfahren zu deren Herstellung
DE102008064826B3 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE102011001556B4 (de) Herstellungsverfahren für einen gekapselten Halbleiterchip mit externen Kontaktpads
DE102008029644B4 (de) Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung
DE102008062498A1 (de) Elektronikbauelement und Verfahren
DE102010017768B4 (de) Verfahren zum Herstellen eines Halbleiter-Bauelements
DE102012100243B4 (de) Anordnung mit drei Halbleiterchips und Herstellung einer solchen Anordnung
DE102012111788A1 (de) Vorrichtung mit zwei Leistungshalbleiterchips und Verfahren für ihre Herstellung
DE102009034578A1 (de) Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
DE102011001402A1 (de) Halbleiter-Bauelement und Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication