DE102008057297A1 - Elektrische Anordnung und Verfahren - Google Patents

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Thomas Kilger
Horst Theuss
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Infineon Technologies AG
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Abstract

Es werden eine elektrische Anordnung und ein Verfahren offenbart. Eine Ausführungsform stellt ein Substrat, einen vollständig über einem ebenen Schnitt einer Oberfläche des Substrats angeordneten Sensorchip bereit. Über dem Substrat und dem Sensorchip wird eine strukturell homogene Materialschicht angeordnet. Zwischen dem Substrat und der Materialschicht wird ein Hohlraum gebildet. Der Sensorchip wird in dem Hohlraum angeordnet.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft eine Anordnung und ein Verfahren und insbesondere eine Anordnung, die einen Sensorchip enthält, und ein Verfahren zur Herstellung einer Anordnung, die einen Sensorchip enthält.
  • Anordnungen, die Sensorchips enthalten, werden im Alltag verwendet. Anwendungen für Sensorchips sind zum Beispiel Automobile, Maschinen, Luft-/Raumfahrt, Medizin, Industrie und Robotik. Der technologische Fortschritt ermöglicht die Herstellung von immer mehr Sensoren auf mikroskopischem Maßstab, die größtenteils in Halbleiterchips enthalten sind.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen sollen ein weiteres Verständnis von Ausführungsformen ermöglichen und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen stellen Ausführungsformen dar und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine schematische Darstellung einer Ausführungsform einer Anordnung in einer seitlichen Querschnittsansicht.
  • 2 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 3 zeigt eine schematische Darstellung einer Ausführungsform einer weiteren Anordnung in einer seitlichen Querschnittsansicht.
  • 4A–G zeigen schematische Darstellungen von Zwischenprodukten und einer Anordnung in einer seitlichen Querschnittsansicht zur Darstellung von Herstellungsprozessen zum Herstellen einer Anordnung.
  • 5A–G zeigen schematische Darstellungen von Zwischenprodukten und einer weiteren Anordnung in einer seitlichen Querschnittsansicht zur Darstellung von Herstellungsprozessen zum Herstellen einer weiteren Anordnung.
  • 6A–G zeigen schematische Darstellungen von Zwischenprodukten und einer weiteren Anordnung in einer seitlichen Querschnittsansicht zur Darstellung von Herstellungsprozessen zum Herstellen einer weiteren Anordnung.
  • 7 zeigt eine schematische Darstellung einer Ausführungsform einer weiteren Anordnung in einer seitlichen Querschnittsansicht.
  • 8 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen der weiteren Anordnung.
  • 9A–E zeigen schematische Darstellungen von Zwischenprodukten und einer weiteren Anordnung in einer seitlichen Querschnittsansicht zur Darstellung von Herstellungsprozessen zum Herstellen einer weiteren Anordnung.
  • 10 zeigt eine schematische Darstellung einer Ausführungsform einer weiteren Anordnung in einer seitlichen Querschnittsansicht.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa "oben" "unten", "vorne" "hinten" "vorderes" "hinteres" usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zum Zwecke der Veranschaulichung und ist auf keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht im beschränkenden Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, wenn es nicht spezifisch anders erwähnt wird.
  • Die im folgenden beschriebenen Anordnungen enthalten Sensorchips. Die spezifische Ausführungsform dieser Sensorchips ist in diesem Fall nicht wichtig. Die Sensorchips können elektromechanische oder elektrooptische funktionale Elemente enthalten. Ein Beispiel für einen elektromechanischen Sensor ist ein Mikrofon. Beispiele für den elektrooptischen Fall wären Fotodioden oder Diodenlaser. Die Sensorchips können auch vollständig elektrisch wirken, zum Beispiel als Halleffekt-Sensoren. Die Sensorchips können als MEMS (mikroelektromechanische Systeme) realisiert werden, wobei mikromechanische bewegliche Strukturen wie zum Beispiel Brücken, Membra nen oder Reed-Strukturen vorgesehen sein können. Solche Sensorchips können Bewegungssensoren sein, die als Beschleunigungssensoren (zur Detektion von Beschleunigungen in verschiedenen räumlichen Richtungen) oder Drehungssensoren realisiert sein können. Sensoren dieses Typs werden auch als Gyrosensoren, Roll-Over-Sensoren, Aufprallsensoren, Trägheitssensoren usw. bezeichnet. Sie dienen zum Beispiel in der Automotive-Industrie zur Signaldetektion in ESP-Systemen (Electronic Stability Program), ABS (Antiblockiersystem), Airbags und dergleichen. Solche Sensorchips werden gewöhnlich aus einem Halbleitermaterial hergestellt. Die Sensorchips sind jedoch nicht auf eine Herstellung aus einem spezifischen Halbleitermaterial beschränkt. Sie können zusätzlich nichtleitfähige anorganische und/oder organische Materialien enthalten.
  • Außerdem sind Anordnungen dargestellt, die ferner einen Halbleiterchip enthalten können, der dazu dienen kann, die Funktionalität des Sensorchips zu steuern oder Signale zu bearbeiten, die durch den Sensorchip erfasst und/oder erzeugt werden. Beispielsweise kann, falls der Sensorchip ein Bewegungssensor ist, die Ablenkung eines in dem Sensorchip enthaltenen beweglichen Elements piezoresistiv oder kapazitiv gelesen und dann durch den Halbleiterchip verarbeitet werden. Der Halbleiterchip kann zum Zwecke eines (bidirektionalen) Datenaustauschs mit dem Sensorchip gekoppelt sein. Der Halbleiterchip kann zum Beispiel als ein ASIC (anwendungsspezifische integrierte Schaltung) realisiert werden.
  • Das den Sensorchip tragende Substrat kann bei einer Ausführungsform, wenn das Substrat sich im dichten Kontakt mit dem Sensorchip befindet, einen Wärmeausdehnungskoeffizienten aufweisen, der dem Wärmeausdehnungskoeffizienten des Sensorchips ähnlich ist oder nahe kommt. Das Substrat kann somit aus einem Material hergestellt werden, das einen Wärmeausdehnungskoeffizienten im Bereich von 0,3·10–6/K bis 8,2·10–6/K und im Bereich 4,0·10–6/K bis 4,5·10–6/K aufweist.
  • Hier beschriebene Anordnungen enthalten ferner eine Materialschicht. Eine solche Materialschicht kann eine Formzusammensetzung enthalten, zum Beispiel aus einem thermoplastischen Harz oder einem hitzehärtenden Kunststoff (z. B. Epoxidharz) hergestellt sein. Bei einer Ausführungsform kann die Materialschicht aus einem Prepreg-Material bestehen, wie zum Beispiel einem Prepreg-Material, das aus einem mit Glasfasern gefüllten Epoxidmaterial besteht, oder anders ausgedrückt einer Glasfaseranordnung, die mit einem Epoxidmaterial gefüllt oder imprägniert ist.
  • Mit Bezug auf 1 ist eine schematische Darstellung einer Ausführungsform einer Anordnung in einer seitlichen Querschnittsansicht gezeigt. Die Anordnung 100 enthält wie abgebildet ein Substrat 1, das zum Beispiel aus einem Standardmaterial für Leiterplatten hergestellt werden kann. aber dem Substrat 1 ist ein Sensorchip 2 angeordnet. Weiter unten sind verschiedene Ausführungsformen zum Anordnen des Sensorchips 2 über dem Substrat 1 dargestellt. Der Sensorchip 2 kann zum Beispiel ein MEMS-Chip sein. Weiterhin ist eine strukturell homogene Materialschicht 3 über dem Substrat 1 und dem Sensorchip 2 angeordnet, so dass ein Hohlraum 4 zwischen dem Substrat 1 und der Materialschicht 3 gebildet wird, wobei der Sensorchip 2 in dem Hohlraum 4 angeordnet wird.
  • Die Materialschicht 3 kann ein Prepreg (vorimprägnierte Fasern) enthalten oder daraus bestehen, das auf das Substrat 1 laminiert wurde. Die Materialschicht 3 kann somit ein mit Glasfasern gefülltes Epoxidmaterial oder eine Glasfaseranordnung wie zum Beispiel eine Glasfasermatte, die mit Epoxidmaterial getränkt oder imprägniert wird, enthalten. Die Materialschicht 3 kann ferner so laminiert werden, dass sie im Wesentlichen oder im Idealfall an ihrer oberen Oberfläche planarisiert ist.
  • Die Materialschicht 3 wird über dem Substrat 1 und dem Sen sorchip 2 dergestalt angeordnet, dass zwischen dem Substrat und der Materialschicht 3 ein Hohlraum 4 gebildet wird. Zu diesem Zweck kann ein Gehäuse 5 so auf dem Substrat 1 angeordnet werden, dass die Wände des Gehäuses 5 die Grenzen des Hohlraums 4 bilden. Das Gehäuse 5 kann aus einem beliebigen geeigneten Festmaterial hergestellt werden, wie zum Beispiel einem Metallmaterial, einem Kunststoffmaterial oder einem Halbleitermaterial. Ein aus einem elektrisch leitenden Material hergestelltes Gehäuse 5 würde dazu dienen, den Sensorchip 2 elektrisch und magnetisch abzuschirmen. Die Materialschicht 3 kann auf das Gehäuse 5 auflaminiert werden.
  • Mit Bezug auf 2 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen einer Anordnung dargestellt. Das Verfahren umfasst das Aufbringen eines Sensorchips vollständig über einem ebenen Schnitt einer Oberfläche eines Substrats (s1), das Aufbringen einer strukturell homogenen Materialschicht über dem Substrat und dem Sensorchip (s2) und das Bilden eines Hohlraums zwischen dem Substrat und der Materialschicht mit dem in dem Hohlraum (s3) angeordneten Sensorchip.
  • Bei einer Ausführungsform wird ein Gehäuse so über dem Substrat angeordnet, dass der Hohlraum durch die Innenwände des Gehäuses definiert wird.
  • Gemäß einer weiteren Ausführungsform enthält oder umfasst das Material der Materialschicht ein Prepreg-Material, wobei die Materialschicht auf das Substrat und/oder das Gehäuse bei einer Ausführungsform während des Anwendens von Druck und/oder Wärme auf die gesamte Anordnung auflaminiert wird.
  • Gemäß einer weiteren Ausführungsform wird mindestens ein Durchgangsloch durch das Substrat und die Materialschicht gebildet. Das Durchgangsloch kann mit einem elektrisch leitfähigen Material gefüllt werden, so dass das Durchgangsloch zur elektrischen Verbindung von Kontaktelementen verwendet werden kann.
  • Gemäß einer weiteren Ausführungsform können zwei oder mehr von mindestens einem Sensorchip und mindestens einem Halbleiterchip über dem Substrat aufgebracht werden, und nach dem Aufbringen der Materialschicht und weiteren Prozessen wird dann eine Zerteilungsprozedur durchgeführt, um eine Vielzahl von Anordnungen zu produzieren.
  • Mit Bezug auf 3 ist eine schematische Darstellung einer Ausführungsform einer Anordnung in einer seitlichen Querschnittsansicht dargestellt. Die Anordnung 200 enthält wie abgebildet ein Substrat 1, das zum Beispiel aus einem Standardmaterial für Leiterplatten hergestellt werden kann. Über dem Substrat 1 ist ein Sensorchip 2 angeordnet. Weiter unten sind verschiedene Ausführungsformen zum Anordnen des Sensorchips 2 über dem Substrat 1 dargestellt. Der Sensorchip 2 kann zum Beispiel ein MEMS-Chip sein. Weiterhin ist über dem Substrat 1 und dem Sensorchip 2 eine Materialschicht 3 angeordnet, so dass zwischen dem Substrat 1 und der Materialschicht 3 ein Hohlraum 4 gebildet wird, wobei der Sensorchip 2 in dem Hohlraum 4 angeordnet wird.
  • Die Materialschicht 3 kann ein Prepreg (vorimprägnierte Fasern) enthalten oder daraus bestehen, das auf das Substrat 1 laminiert wurde. Die Materialschicht 3 kann somit ein mit Glasfasern gefülltes Epoxidmaterial oder eine Glasfaseranordnung wie zum Beispiel eine Glasfasermatte, die mit Epoxidmaterial getränkt oder imprägniert wird, enthalten. Die Materialschicht 3 kann ferner so laminiert werden, dass sie im Wesentlichen oder im Idealfall an ihrer oberen Oberfläche planarisiert ist.
  • Die Materialschicht 3 wird über dem Substrat 1 und dem Sensorchip 2 dergestalt angeordnet, dass zwischen dem Substrat und der Materialschicht 3 ein Hohlraum 4 gebildet wird. Zu diesem Zweck kann ein Gehäuse 5 so auf dem Substrat 1 ange ordnet werden, dass die Wände des Gehäuses 5 die Grenzen des Hohlraums 4 bilden. Das Gehäuse 5 kann aus einem beliebigen geeigneten Festmaterial hergestellt werden, wie zum Beispiel einem Metallmaterial, einem Kunststoffmaterial oder einem Halbleitermaterial. Ein aus einem elektrisch leitenden Material hergestelltes Gehäuse 5 würde dazu dienen, den Sensorchip 2 elektrisch und magnetisch abzuschirmen. Die Materialschicht 3 kann auf das Gehäuse 5 auflaminiert werden.
  • Die Anordnung 200 enthält ferner einen durch das Substrat 1 und die Materialschicht 3 hindurch gebildeten elektrischen Leiter 16. Der elektrische Leiter 16 erstreckt sich somit von einer oberen Oberfläche der Materialschicht 3 bis herunter zu einer unteren Oberfläche des Substrats 1. Der elektrische Leiter 16 kann durch Bildung eines Durchgangslochs und Füllen dieses mit einem elektrisch leitfähigen Material gebildet werden, und er kann verwendet werden, um elektrische Kontaktelemente, die auf der Oberfläche des Substrats 1 bzw. auf der Oberfläche der Materialschicht 3 angeordnet sind, elektrisch zu verbinden.
  • Die bisher beschriebenen Anordnungen und Verfahren zum Herstellen dieser bieten die folgenden Vorteile und werden außerdem aus den hier nachfolgend beschriebenen weiter detaillierten Ausführungsformen ersichtlich. Auf beiden Seiten der hergestellten Anordnungen können auf einfach willkürliche Weise elektrische Kontakte angeordnet werden, so dass ein Maximum an Entwurfsfreiheit erreicht werden kann. Weiterhin ist eine auf dem Kopf stehende Platzierung der Chips zum Beispiel durch die Flipchip-Technik leicht möglich, so dass das Signalzugangsdurchgangsloch in dem Substrat direkt unter dem Chip bereitgestellt werden kann. Ferner ist das Konzept der Anordnung und ihrer Herstellung sehr flexibel, da zum Beispiel genau so gut zwei oder mehr Hohlräume mit beliebigen Komponenten wie weiteren Chips oder elektrischen Anordnungen integriert und verbunden werden können. Die Hohlräume können zum Beispiel in einer oder mehreren verschiedenen Material schichten gebildet werden. Weiterhin kann die Herstellung effizient in großen Panels auf Wafer-Maßstab durchgeführt werden, wobei eine Vielzahl von Anordnungen parallel hergestellt werden kann und am Ende das Panel in eine entsprechende Vielzahl von Sensorchipkapselungen zerteilt werden kann.
  • Mit Bezug auf 4A–G sind schematische Darstellungen von Zwischenprodukten und einer Anordnung jeweils in einer seitlichen Querschnittsansicht dargestellt, um Herstellungsprozesse zum Herstellen einer Anordnung darzustellen.
  • Mit Bezug auf 4A wird ein Substrat 1 bereitgestellt, das aus einem beliebigen Standardsubstratmaterial hergestellt werden kann, wie zum Beispiel einem beliebigen Material, das üblicherweise für Leiterplatten verwendet wird. Bei einer Ausführungsform kann das Substratmaterial auch ein beliebiges anderes Material sein, wie zum Beispiel Keramik, Glas, Kunststoff, oder das Substrat 1 kann auch aus einem Anschlusskamm hergestellt werden und besteht somit aus einem Metallmaterial. Auf der oberen Oberfläche des Substrats 1 sind Kontaktelemente 7 wie zum Beispiel Kontaktstellen vorgesehen. Die Kontaktstellen 7 können aus einem beliebigen elektrisch leitfähigen Material hergestellt werden und können zum Beispiel auf die obere Oberfläche des Substrats 1 aufgedruckt werden. In dem Substrat 1 ist ein Durchgangsloch 1A ausgebildet, um einem Signalzugang zu dem Sensorchip zu dienen. Dies ist jedoch nur gemäß der Funktionalität des Sensorchips erforderlich. Statt eines Durchgangslochs 1A kann auch eine Vielzahl jeweiliger Durchgangslöcher vorgesehen werden. 4A zeigt nur einen Teil des Substrats 1 und die weiteren Elemente. Eine Vielzahl ähnlicher Teile wird lateral nebeneinander angeordnet, um eine entsprechende Vielzahl von Sensorchips 2 aufzunehmen. Am Ende wird das gesamte Panel zu einzelnen Sensorchipkapselungen zerteilt.
  • Mit Bezug auf 4B wird ein Sensorchip 2 auf die obere Oberfläche des Substrats 1 zum Beispiel durch Anbringung ei ner niedrigeren nichtaktiven Oberfläche des Sensorchips 2 an die obere Oberfläche des Substrats 1 oder durch Verwendung einer Klebeschicht oder Lotpaste oder eines beliebigen anderen leitfähigen oder nichtleitfähigen Materials aufgebracht. Auf der oberen Oberfläche des Sensorchips 2 sind (nicht dargestellte) elektrische Kontaktstellen des Sensorchips 2 vorgesehen, die durch Bondleitungen 8 jeweils mit gewählten der elektrischen Kontaktelemente 7 verbunden werden. Das Substrat 1 kann zum Beispiel die Form und Größe eines herkömmlichen Halbleiter-Wafers aufweisen, d. h. eine kreisförmige Form mit einem Durchmesser von mehreren Zoll. Bei einer Ausführungsform kann das Substrat 1 auch eine quadratische Form aufweisen. In jedem Fall wird gemäß der vorliegenden Ausführungsform eine Vielzahl von Sensorchips 2 auf dem Substrat 1 in ausreichendem Abstand voneinander angebracht. Die Figuren stellen die Herstellung nur in einem Segment des Substrats 1 dar. Es sollte beachtet werden, dass in allen anderen Segmenten des Substrats 1 ähnliche oder gleiche Herstellungsprozesse ausgeführt werden und in einem letzten Prozess muss die gesamte Anordnung dann zu einzelnen Sensorchipkapselungen zertrennt werden.
  • Gemäß 4C wird ein Gehäuse 5 auf die obere Oberfläche des Substrats 1 aufgebracht. Das Gehäuse 5 kann durch Verwendung eines Klebematerials, das leitfähig oder nicht leitfähig sein kann, an der oberen Oberfläche des Substrats 1 angebracht werden. Das Material des Gehäuses 5 kann ein beliebiges geeignetes Festkörpermaterial sein, wie zum Beispiel ein Metall, ein Kunststoff oder ein Halbleitermaterial. Ein elektrisch leitfähiges Material für das Gehäuse 5, das an der oberen Oberfläche des Substrats 1 durch Verwendung eines elektrisch leitfähigen Klebematerials angebracht wird, würde außerdem als ein elektrisches und/oder magnetisches Abschirmelement wirken. Das Gehäuse 5 kann eine horizontale Abdeckplatte und vier vertikale Seitenabdeckplatten aufweisen, so dass es den Sensorchip 2 praktisch auf allen Seiten umgibt und somit den Sensorchip 2 hermetisch einschließt. Mindestens ein Teil der Kontaktelemente 7 kann sich unter einer Wand des Gehäuses 5 von dem Inneren des Hohlraums 4 aus in das Äußere des Hohlraums 4 erstrecken. Die Wände des Gehäuses 5 können eine Dicke aufweisen, die zum Beispiel kleiner als 1 mm oder sogar kleiner als 0,5 mm oder sogar kleiner als 300, 200 oder 100 μm ist.
  • Mit Bezug auf 4D wurde eine erste Materialschicht 9 auf das Gehäuse 5 und das Substrat 1 aufgebracht. Die erste Materialschicht 9 kann aus einem Prepreg-Material in einem Zustand, in dem es noch nicht gehärtet ist, so dass es eine bestimmte Verschmelzbarkeit aufweist, bestehen oder dieses enthalten. Diese Verschmelzbarkeit kann benutzt werden, um die erste Materialschicht 9 während des Anwendens von Druck und/oder Wärme auf die gesamte Anordnung zu bilden. Aufgrund der Flussprozesse während der durch Druck beeinflussten Härtung der Prepreg-Materialschicht 9 wird sie eine im Idealfall oder praktisch flache obere Oberfläche aufweisen. Der Prozess des Aufbringens der ersten Materialschicht 9 auf das Substrat 1 und das Gehäuse 5 kann im Wesentlichen ein Laminierungsprozess sein. Nach dem Aufbringen der ersten Materialschicht 9 kann eine zweite Materialschicht 10 auf die erste Materialschicht 9 aufgebracht werden. Die zweite Materialschicht 10 kann auch eine Prepreg-Materialschicht sein. Das Prepreg-Material der zweiten Materialschicht 10 kann dasselbe wie das Prepreg-Material der ersten Materialschicht 9 sein. In diesem Fall ist ein wesentlicher Zweck der zweiten Materialschicht 10 die Verbesserung der Flachheit der oberen Oberfläche. Es kann jedoch auch der Fall sein, dass das Material der zweiten Materialschicht 10 von dem Material der ersten Materialschicht 9 verschieden ist. Das Prepreg-Material kann aus einem stark mit Glasfasern gefüllten Epoxidmaterial oder anders ausgedrückt einem Glasfaserblatt oder einer Matte, die mit Epoxidmaterial gefüllt oder imprägniert wird, bestehen oder dieses enthalten. Das Material einer oder beider der ersten und der zweiten Materialschicht 9 und 10 kann jedoch auch ein anderes Material als ein Prepreg-Material sein. Es ist auch möglich, dass zusätzlich zu der zweiten Materialschicht 10 eine dritte oder sogar weitere Materialschichten, bei einer Ausführungsform Prepreg-Materialschichten, übereinander laminiert werden können. Nach dem Aufbringen oder Laminieren der Materialschichten wird der Stapel von Materialschichten gehärtet, wie es im Prinzip aus dem Stand der Technik bekannt ist.
  • Mit Bezug auf 4E werden nach der Härtung der Materialschichten 9 und 10 Durchgangslöcher 6 in dem Substrat 1, der ersten Materialschicht 9 und der zweiten Materialschicht 10 gebildet. Die Durchgangslöcher 6 können durch beliebige herkömmliche Technologien gebildet werden, die im Stand der Technik bekannt sind, wie zum Beispiel Bohren, Stanzen oder Laserablation. Die Durchgangslöcher 6 werden so gebildet, dass sie sich durch die Kontaktelemente 7 hindurch erstrecken, um die Kontaktelemente 7 in einem späteren Prozess elektrisch mit Kontaktstellen auf der Außenseite der Kapselung zu verbinden, wie später dargestellt werden wird.
  • Mit Bezug auf 4F wurden die Durchgangslöcher 6 mit einem elektrisch leitfähigen Material gefüllt, wodurch elektrische Leiter 16 zwischen der oberen Oberfläche der zweiten Materialschicht 10 und der unteren Oberfläche des Substrats 1 gebildet werden. Zusätzlich werden erste Kontaktstellen 1.1 auf der unteren Oberfläche des Substrats 1 gebildet, und zweite Kontaktstellen 10.1 auf der oberen Oberfläche der zweiten Materialschicht 10. Deshalb können die Kontaktelemente 7 elektrisch mit einer der ersten Kontaktstellen 1.1 bzw. einer der zweiten Kontaktstellen 10.1 verbunden werden.
  • Mit Bezug auf 4G wird das gesamte Panel in eine Vielzahl von Sensorchipkapselungen 20 zerteilt oder aufgetrennt, von denen eine in 4G dargestellt ist. Gemäß dieser Ausführungsform enthält die Sensorchipkapselung 20 einen einzigen Sensorchip 2. Es ist jedoch auch möglich, dass die Sensorchipkapselung 20 einen oder mehrere Sensorchips oder einen Sensorchip und einen oder mehrere Halbleiterchips wie zum Beispiel (einen "Controller-Chip" erstes Band diktiert) einen ASIC oder eine beliebige andere integrierte Logikschaltung wie in der Technik bekannt. Die hergestellte Sensorchipkapselung 20 enthält erste elektrische Kontaktstellen 1.1 auf der unteren Oberfläche des Substrats 1 und zweite elektrische Kontaktstellen 10.1 auf der oberen Oberfläche der zweiten Materialschicht 10. Es kann jedoch auch der Fall sein, dass elektrische Kontaktstellen nur auf einer der Oberfläche des Substrats 1 und der Oberfläche der zweiten Materialschicht 10 gebildet werden. Die Sensorchipkapselung 20 kann dann zum Beispiel durch Verwendung der SMT-Technologie (Oberflächenanbringungstechnik) auf einer Leiterplatte (PCB) angebracht werden.
  • Mit Bezug auf 5A–G sind schematische Darstellungen von Zwischenprodukten und einer Anordnung jeweils in einer seitlichen Querschnittsansicht dargestellt, um Herstellungsprozesse einer weiteren Ausführungsform eines Verfahrens zum Herstellen einer Anordnung darzustellen. Es ist zu beachten, dass der einzige Unterschied der in 5A–G abgebildeten Ausführungsform mit Bezug auf die in 4A–G abgebildete Ausführungsform darin liegt, wie der Sensorchip 2 an dem Substrat 1 angebracht wird, und bei einer Ausführungsform wie die Kontaktstellen des Sensorchips 2 mit den Kontaktelementen auf dem Substrat 1 verbunden werden.
  • Mit Bezug auf 5A wird eine ähnliche Anordnung wie die in 4A abgebildete hergestellt, mit Ausnahme des Umstands, dass sich das Durchgangsloch 1A an einer anderen Position befinden kann, wie später erläutert werden wird.
  • Mit Bezug auf 5B wird ein Sensorchip 2 mit (nicht gezeigten) Kontaktstellen auf einer Hauptoberfläche davon bereitgestellt. Der Sensorchip 2 wird durch eine Flipchip-Technik kopfüber auf das Kontaktelement 7 verbunden. Bei dieser Technik werden Lotkugeln 18 mit den Kontaktstellen auf der Hauptoberfläche des Sensorchips 2 verbunden, und der Sensorchip 2 wird mit den Lotkugeln 18 mit den Kontaktelementen 7 verbunden, die auf der Oberfläche des Substrats 1 hergestellt wurden. Wenn der Sensorchip 2 auf diese Weise mit dem Substrat 1 verbunden wird, ist das Ergebnis, dass eine Distanz zwischen der aktiven Hauptoberfläche des Sensorchips 2 und der oberen Oberfläche des Substrats 1 erhalten wird. Deshalb kann das Durchgangsloch 1A direkt unter dem Sensorchip 2 angeordnet werden, da der Signalzugang auch durch Zugang zu dem Raum in der Distanz zwischen dem Sensorchip 2 und der Oberfläche des Substrats 1 erreicht werden kann.
  • Mit Bezug auf 5C–G sind die Herstellungsprozesse denen ähnlich, die bereits mit Bezug auf 4C–G oben abgebildet und erläutert wurden. Das Ergebnis des Herstellungsprozesses ist eine Sensorchipkapselung 30 wie in 5G abgebildet.
  • Mit Bezug auf 6A wird der Herstellungsprozess mit einem Substrat 21 begonnen, das zum Beispiel ein Standard-Mehrschichtsubstrat sein kann, das ein elektrisch isolierendes Material mit elektrisch leitfähigen Zwischenschichten oder Zwischenschichtteilen enthält. In das Substrat 21 wird eine Aussparung bzw. ein Hohlraum 24 mit einer Tiefe gebildet, die in eine Zwischenschichtebene reicht, in der die elektrisch leitfähigen Regionen 27 vorliegen. Auf der oberen Oberfläche des Substrats 21 werden weitere elektrisch leitfähige Regionen 23 gebildet. Zwischen einer unteren Oberfläche des Substrats 21 und einer Unterseite des Hohlraums 24 wird ein Durchgangsloch 21A gebildet. Das Durchgangsloch 21A dient dem Zwecke des Bereitstellens von Signalzugang zu einem aufzubringenden Sensorchip.
  • Mit Bezug auf 6B wird ein Sensorchip 22 auf der Unterseite des Hohlraums 24 genauso, wie in Verbindung mit 4B erläutert wurde, aufgebracht. Die (nicht dargestellten) Kontaktstellen des Sensorchips 22 werden durch Verwendung von Drahtbondungen 28 mit gewählten der elektrisch leitfähigen Regionen 27 verbunden.
  • Mit Bezug auf 6C wird eine Abdeckplatte 29 auf Randteile der oberen Oberfläche des Substrats 21 gelegt, um so den Hohlraum 24 hermetisch abzudichten. Die Abdeckplatte 25 kann aus einem beliebigen Festkörpermaterial bestehen, wie zum Beispiel einem Metall, einem Kunststoff oder einem Halbleitermaterial. Wenn sie aus einem elektrisch leitfähigen Material hergestellt wird, kann sie zusätzlich als Abschirmschicht zum Abschirmen des Sensorchips 22 vor elektrischen und/oder magnetischen Feldern dienen. Zu diesem Zweck wird die Abdeckplatte 29 elektrisch mit den elektrisch leitfähigen Regionen 23 verbunden.
  • Mit Bezug auf 6D–G werden ähnliche Herstellungsprozesse ausgeführt, wie oben bereits in Verbindung mit 4D–G und 5D–G erläutert wurde. Bei einer Ausführungsform wird eine Materialschicht 29, die aus einem Prepreg-Material hergestellt werden kann, auf die Struktur laminiert (6D). Danach werden Durchgangslöcher 26 durch das Substrat 21 bzw. die Materialschicht 29 in Ausrichtung mit gewählten der elektrisch leitfähigen Regionen 27 gebildet (6E). Danach werden die Durchgangslöcher 26 mit einem elektrisch leitfähigen Material gefüllt, um elektrische Leiter 36 zu bilden. Zusätzlich werden elektrisch leitfähige Regionen 29.1 auf der oberen Oberfläche der Materialschicht 29 und elektrisch leitfähige Regionen 21.1 auf der unteren Oberfläche des Substrats 21 gebildet, wobei die elektrisch leitfähigen Regionen 29.1 und 21.1 mit gewählten der elektrischen Leiter 36 verbunden werden und als äußere elektrische Kontaktelemente dienen, die elektrisch über die elektrisch leitfähigen Regionen 27 und die Bondleitungen 28 mit den Kontaktstellen des Sensorchips 2 (6F) verbunden werden. Schließlich wird das Panel zerteilt und in eine Vielzahl von Sensorchipkapselungen aufgetrennt, von denen in 6G eine dargestellt und mit dem Bezugszeichen 40 bezeichnet ist.
  • Es ist zu beachten, dass die oben in 6A–G dargestellte Ausführungsform genauso, wie in Verbindung mit 5A–G erläutert wurde, abgewandelt werden kann, nämlich insofern, als der Sensorchip 2 durch Verwendung der Flipchip-Technik in dem Hohlraum 24 angebracht werden kann.
  • Es ist zu beachten, dass bei allen oben in Verbindung mit 4A–G, 5A–G und 6A–G abgebildeten Ausführungsformen das Durchgangsloch 1A oder 21A, das dem Zwecke des Signalzugangs zu dem jeweiligen Hohlraum dient, nicht in einem frühen Herstellungsprozess, nämlich wie vor der Anbringung des Sensorchips 2 dargestellt, gebildet werden muss. Bei einer Ausführungsform kann das Durchgangsloch auch nach dem letzten Prozess der Zerteilung und Auftrennung des Panels in eine Vielzahl von Sensorchipkapselungen gebildet werden. Das Durchgangsloch kann dann individuell in den zerteilten Sensorchipkapselungen gebildet werden.
  • Mit Bezug auf 7 ist eine schematische Darstellung einer weiteren Ausführungsform einer Anordnung in einer seitlichen Querschnittsansicht dargestellt. Die Anordnung 300 enthält ein erstes Substrat 310, einen über dem ersten Substrat 310 angeordneten ersten Chip 320, wobei der erste Chip 320 ein Sensorchip ist, ein in einer beabstandeten und gegenüberliegenden Beziehung zu dem ersten Substrat 310 angeordnetes zweites Substrat 330, einen über dem zweiten Substrat 330 und in einer beabstandeten und gegenüberliegenden Beziehung zu dem ersten Chip 320 angeordneten zweiten Chip 340 und eine zwischen dem ersten Substrat 310 und dem zweiten Substrat 330 angeordnete Materialschicht 350 und einen zwischen dem ersten Substrat 310 und der Materialschicht 350 gebildeten ersten Hohlraum 360, wobei der erste Chip 320 in dem Inneren des ersten Hohlraums 360 angeordnet ist und ein zweiter Hohlraum 370 zwischen dem zweiten Substrat 330 und der Materialschicht 350 gebildet wird, wobei der zweite Chip 340 im Inneren des zweiten Hohlraums 370 angeordnet wird.
  • Gemäß einer Ausführungsform der Anordnung 300 kann der zweite Chip 340 ein Verarbeitungschip oder ein Steuerungschip wie zum Beispiel ein ASIC-Chip zum Steuern des ersten Chips 320 sein. Bei einer Ausführungsform kann der zweite Chip 340 auch ein Sensorchip sein und kann zum Beispiel ein Sensorchip mit derselben Funktion wie der erste Chip 320 sein.
  • Gemäß einer weiteren Ausführungsform wird ein erstes Gehäuse 380 bereitgestellt, wobei der erste Hohlraum 360 durch den Innenraum durch das erste Gehäuse 380 definiert wird, und ein zweites Gehäuse 390 wird bereitgestellt, wobei der zweite Hohlraum 370 durch den Innenraum des zweiten Gehäuses 390 definiert wird.
  • Gemäß einer weiteren Ausführungsform besteht die Materialschicht 350 aus einem Prepreg-Material oder enthält dieses.
  • Mit Bezug auf 8 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen einer Anordnung wie zum Beispiel der in 7 dargestellten Anordnung dargestellt. Das Verfahren umfasst das Aufbringen eines ersten Chips über einem ersten Substrat, wobei der erste Chip ein Sensorchip ist (s1), das Aufbringen eines zweiten Chips über einem zweiten Substrat (s2), das Anordnen des zweiten Substrats in einer beabstandeten und gegenüberliegenden Beziehung zu dem ersten Substrat dergestalt, dass der erste Chip sich in einer beabstandeten und gegenüberliegenden Beziehung zu dem zweiten Chip befindet (s3) und das Aufbringen einer Materialschicht zwischen dem ersten Substrat und dem zweiten Substrat dergestalt, dass ein erster Hohlraum zwischen dem ersten Substrat und der Materialschicht gebildet wird, wobei der erste Chip im Inneren des ersten Hohlraums angeordnet wird und ein zweiter Hohlraum zwischen dem zweiten Substrat und der Materialschicht gebildet wird, wobei der zweite Chip im Inneren des zweiten Hohlraums angeordnet wird (s4).
  • Gemäß einer Ausführungsform wird ein erstes Gehäuse auf das erste Substrat aufgebracht, wobei der erste Hohlraum durch den Innenraum des ersten Gehäuses definiert wird.
  • Gemäß einer weiteren Ausführungsform wird ein zweites Gehäuse auf das zweite Substrat aufgebracht, wobei der zweite Hohlraum durch den Innenraum des zweiten Gehäuses definiert wird.
  • Gemäß einer weiteren Ausführungsform besteht die Materialschicht aus einem Prepreg-Material oder enthält dieses.
  • Mit Bezug auf 9A–E sind schematische Darstellungen von Zwischenprodukten und einer Anordnung jeweils in einer seitlichen Querschnittsansicht zur Darstellung der Herstellungsprozesse gemäß einer weiteren Ausführungsform zum Herstellen einer Anordnung dargestellt.
  • Mit Bezug auf 9A–C sind dieselben Herstellungsprozesse wie in den obigen 5A–C dargestellt. Es ist jedoch zu beachten, dass der Herstellungsprozess von 9A–C mit einem ersten Substrat 1 durchgeführt wird, auf dem ein erster Chip 2 angebracht wird, und mit einem zweiten Substrat 101, auf dem ein zweiter Chip 102 anzubringen ist. Während der erste Chip 2 ein Sensorchip ist, kann der zweite Chip 102 ein Sensorchip sein, kann aber auch ein anderer Halbleiterchip wie etwa ein Prozessorchip oder ein Steuerungschip wie ein ASIC-Chip sein.
  • Beide Substrate 1 und 101 können großflächige Substrate sein, die typischerweise die Größe eines Halbleiter-Wafers oder sogar mehr als das aufweisen, sodass auf jedem der Substrate 1 und 101 eine jeweilige Vielzahl von Chips 2 und 102 platziert werden kann.
  • Mit Bezug auf 9D ist ein Zwischenprodukt nach dem Laminieren von Materialschichten jeweils auf das erste und zweite Substrat dargestellt, und wobei eine weitere Materialschicht zum Verbinden der beiden Panels miteinander bereitgestellt wird. Eine erste Materialschicht 9 wird auf das erste Substrat 1 und das daran angebrachte Gehäuse 5 aufgebracht, und eine zweite Materialschicht 109 wird auf das zweite Substrat 101 und das daran angebrachte Gehäuse 105 aufgebracht. Dann wird eine dritte Materialschicht 110 entweder auf die erste Materialschicht 9 oder auf die zweite Materialschicht 109 aufgebracht, und danach wird die in 9D dargestellte Struktur durch Anbringung der Substrate 1 und 101 zusammen mit der dritten Materialschicht 110 dazwischen produziert. Die zweite Materialschicht 109 und die dritte Materialschicht 110 können aus demselben Material wie die erste Materialschicht 9 hergestellt werden und können dieselben Eigenschaften aufweisen, und es können auch dieselben Verfahrensprozesse mit der zweiten Materialschicht 109 und der dritten Materialschicht 110 angewandt werden, die in Verbindung mit 5D in bezug auf die erste Materialschicht erläutert wurden.
  • Mit Bezug auf 9E wird mindestens ein Durchgangsloch durch das erste Substrat 1, das zweite Substrat 101, die erste Materialschicht 9, die zweite Materialschicht 109 und die dritte Materialschicht 110 hindurch an einer Position dergestalt gebildet, dass das Durchgangsloch durch mit den jeweiligen Chips verbundene elektrisch leitfähige Regionen reicht. Dann wird das Durchgangsloch mit einem elektrisch leitfähigen Material gefüllt, um einen elektrischen Leiter 116 zu bilden, und es werden Kontaktstellen 117 auf der Oberfläche des ersten Substrats 1 und/oder der Oberfläche des zweiten Substrats 101 gebildet, wobei die elektrisch leitfähigen Kontaktstellen 117 mit den elektrischen Leitern 116 verbunden sind.
  • Es ist zu beachten, dass die in 9D–E abgebildete Anordnung nicht unbedingt symmetrisch mit Bezug auf die gegenüberliegenden Gehäuse 5 und 105 und ihre Abmessungen, die elektrisch leitfähigen Regionen, die Dicke und das Material des ersten und des zweiten Substrats 1 bzw. 101 und die Dicke und das Material der ersten bzw. zweiten Materialschicht 9, 109 ist. Diese und andere Parameter können anders gewählt werden.
  • Es sollte ferner beachtet werden, dass die Art und Weise des Anbringens und Kontaktierens der Chips 2 und 102 an ihre jeweiligen Substrate und elektrischen Kontaktbereiche auch gemäß der Ausführungsform von 4A–G durchgeführt werden kann, nämlich durch Anhaften einer Oberfläche des Chips an das Substrat und elektrische Verbindung über Drahtbondungen.
  • Mit Bezug auf 10 ist eine schematische Darstellung einer weiteren Ausführungsform einer Anordnung in einer seitlichen Querschnittsansicht dargestellt. Die in 10 dargestellte Anordnung 400 enthält ein erstes Substrat 401 und ein zweites Substrat 411. An dem ersten Substrat 401 wird ein erstes Gehäuse 405 angebracht, und an dem zweiten Substrat 411 wird ein zweites Gehäuse 415 angebracht. In dem ersten Gehäuse 405 wird ein erster Chip 402 an eine Oberfläche des ersten Substrats 401 angebracht. Der erste Chip 402 ist tatsächlich eine Doppelchipanordnung, wobei ein Chip mit einer seiner Oberflächen an der Oberfläche eines anderen Chips angebracht wird. Einer der Chips ist ein Sensorchip. Beide Chips enthalten (nicht dargestellte) Kontaktstellen, die durch Drahtbondungen mit auf der Oberfläche des ersten Substrats 401 angeordneten elektrisch leitfähigen Bereichen verbunden werden. In dem zweiten Gehäuse 415 ist ein zweiter Chip 412 an einer Oberfläche des zweiten Substrats 411 angebracht. Der zweite Chip 412 enthält (nicht dargestellte) Kontaktstellen, die durch Drahtbondungen mit auf der Oberfläche des zweiten Substrats 411 angeordneten elektrisch leitfähigen Bereichen verbunden werden. Ein erstes Durchgangsloch 401A wird in dem ersten Substrat 401 zum Zwecke des Signalzugangs zu dem ersten Chip 402 gebildet. Ein zweites Durchgangsloch 411A wird in dem zweiten Substrat 411 und auf das zweite Substrat 411 aufgebrachte Schichten zum Zwecke des Signalzugangs zu dem zweiten Chip 412 gebildet. Der zweite Chip 412 kann genau so gut ein Sensorchip wie der erste Chip 402 sein. Auf das erste Substrat 401 und das erste Gehäuse 405 wird eine erste Materialschicht 406 auflaminiert und auf das zweite Substrat 401 und das zweite Gehäuse 415 wird eine zweite Materialschicht 407 auflaminiert. Zwischen der ersten Materialschicht 406 und der zweiten Materialschicht 407 wird eine dritte Materialschicht 408 laminiert, um dadurch das erste und zweite Substrat 401 und 411 und die jeweiligen an diesen angebrachten Baugruppen mechanisch zu verbinden. An einer oberen Oberfläche des zweiten Substrats 411 wird ein dritter Chip 422 angebracht. Auf die Oberfläche des zweiten Substrats 411 und den dritten Chip 422 werden eine vierte Materialschicht 413 und eine fünfte Materialschicht 414 auflaminiert, so dass die fünfte Materialschicht eine praktisch planare Oberfläche bildet. Dann werden Durchgangslöcher durch den gesamten Stapel von Substraten und Materialschichten gebildet und jeweils mit einem elektrisch leitfähigen Material gefüllt, um die elektrischen Leiter 426 zu bilden. Auf den Oberflächen des ersten Substrats 401 und der fünften Materialschicht 414 werden elektrisch leitfähige Bereiche 427 gebildet, die mindestens teilweise mit den elektrischen Leitern 426 in Verbindung stehen. Auf die elektrisch leitfähigen Bereiche 427 auf der Oberfläche des ersten Substrats 401 werden elektrisch leitfähige Hügel 428 aufgebracht.
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform möglicherweise mit Bezug auf nur eine von mehreren Implementierungen offenbart wurden, können außerdem solche Merkmale oder Aspekte mit einem oder mit mehreren Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, so wie es für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Soweit die Begriffe "enthalten", "aufweisen", "mit" oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe ferner ähnlich wie der Begriff "umfassend" einschließend sein. Die Begriffe "gekoppelt" und "verbunden" zusammen mit ihren Ableitungen sind möglicherweise benutzt worden. Es versteht sich jedoch, dass diese Begriffe möglicherweise verwendet wurden, um anzuzeigen, dass zwei Elemente miteinander koope rieren oder in Wechselwirkung treten, gleichgültig, ob sie sich in direktem physischem oder elektrischem Kontakt befinden oder sie sich nicht in direktem Kontakt miteinander befinden. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollintegrierten Schaltungen oder in Programmiermitteln implementiert werden können. Außerdem ist der Begriff "beispielhaft" lediglich als Beispiel gedacht, und nicht als das Beste oder optimal. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Einfachheit halber und zum besseren Verständnis mit konkreten Dimensionen relativ zueinander dargestellt sind, und die tatsächlichen Abmessungen wesentlich von den hier dargestellten abweichen können.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die spezifischen gezeigten und beschriebenen Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken. Es ist deshalb beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.

Claims (25)

  1. Anordnung, umfassend: ein Substrat; einen vollständig über einem ebenen Schnitt einer Oberfläche des Substrats angeordneten Sensorchip; eine über dem Substrat und dem Sensorchip angeordnete strukturell homogene Materialschicht; und einen zwischen dem Substrat und der Materialschicht gebildeten Hohlraum, wobei der Sensorchip in dem Hohlraum angeordnet ist.
  2. Anordnung nach Anspruch 1, ferner umfassend: mindestens einen durch das Substrat und die Materialschicht hindurch gebildeten elektrischen Leiter.
  3. Anordnung nach Anspruch 1, wobei der Sensorchip mit einer seiner Oberflächen an einer Oberfläche des Substrats angebracht ist und der Sensorchip Kontaktstellen auf einer seiner Oberflächen umfasst und die Kontaktstellen durch Durchkontaktierungen mit Kontaktbereichen auf der Oberfläche des Substrats verbunden sind.
  4. Anordnung nach Anspruch 1, wobei der Sensorchip Kontaktstellen auf einer seiner Oberflächen umfasst und der Sensorchip durch Verwendung elektrisch leitender Hügel, die zwischen den Kontaktstellen und elektrisch leitenden Bereichen auf der Oberfläche des Substrats verbunden sind, mit einer Oberfläche des Substrats verbunden ist.
  5. Anordnung nach Anspruch 1, ferner umfassend: ein über dem Substrat angeordnetes Gehäuse, wobei der Hohlraum durch das Innere des Gehäuses definiert wird.
  6. Anordnung, umfassend: ein Substrat; einen über dem Substrat angeordneten Sensorchip; eine über dem Substrat und dem Sensorchip angeordnete Materialschicht; einen zwischen dem Substrat und der Materialschicht gebildeten Hohlraum, wobei der Sensor in dem Hohlraum angeordnet ist; und mindestens einen durch das Substrat und die Materialschicht hindurch gebildeten elektrischen Leiter.
  7. Anordnung nach Anspruch 6, wobei die Materialschicht eine strukturell homogene Materialschicht ist.
  8. Anordnung nach Anspruch 6, wobei der Sensorchip mit einer seiner Oberflächen an einer Oberfläche des Substrats angebracht ist und der Sensorchip Kontaktstellen auf einer seiner Oberflächen umfasst und die Kontaktstellen durch Durchkontaktierungen mit Kontaktbereichen auf der Oberfläche des Substrats verbunden sind.
  9. Anordnung nach Anspruch 6, wobei der Sensorchip Kontaktstellen auf einer seiner Oberflächen umfasst und der Sensorchip durch Verwendung elektrisch leitender Hügel, die zwischen den Kontaktstellen und elektrisch leitenden Bereichen auf der Oberfläche des Substrats verbunden sind, mit einer Oberfläche des Substrats verbunden ist.
  10. Anordnung nach Anspruch 6, ferner umfassend: ein über dem Substrat angeordnetes Gehäuse, wobei der Hohlraum durch das Innere des Gehäuses definiert wird.
  11. Anordnung, umfassend: Ein erstes Substrat; einen über dem ersten Substrat angeordneten ersten Chip, wobei der erste Chip ein Sensorchip ist; ein in einer beabstandeten und gegenüberliegenden Beziehung zu dem ersten Substrat angeordnetes zweites Substrat; einen über dem zweiten Substrat und in einer beabstandeten und gegenüberliegenden Beziehung zu dem ersten Chip angeordneten zweiten Chip; eine zwischen dem ersten Substrat und dem zweiten Substrat angeordnete Materialschicht; einen zwischen dem ersten Substrat und der Materialschicht gebildeten ersten Hohlraum, wobei der erste Chip in dem ersten Hohlraum angeordnet ist; und einen zwischen dem zweiten Substrat und der Materialschicht gebildeten zweiten Hohlraum, wobei der zweite Chip in dem zweiten Hohlraum angeordnet ist.
  12. Anordnung nach Anspruch 11, ferner umfassend: ein über dem ersten Substrat angeordnetes erstes Gehäuse, wobei der erste Hohlraum durch das Innere des ersten Gehäuses definiert wird.
  13. Anordnung nach Anspruch 11, ferner umfassend: ein über dem zweiten Substrat angeordnetes zweites Gehäuse, wobei der zweite Hohlraum durch das Innere des zweiten Gehäuses definiert wird.
  14. Anordnung nach Anspruch 11, ferner umfassend: mindestens einen durch das erste Substrat, das zweite Substrat und die Materialschicht hindurch gebildeten elektrischen Leiter.
  15. Anordnung nach Anspruch 11, wobei der zweite Chip ein Steuerungschip zum Steuern der Funktion des ersten Chips ist.
  16. Verfahren, umfassend: Aufbringen eines Sensorchips vollständig über einem ebenen Schnitt einer Oberfläche eines Substrats; Aufbringen einer strukturell homogenen Materialschicht über dem Substrat und dem Sensorchip; und Bilden eines Hohlraums zwischen dem Substrat und der Materialschicht, wobei der Sensorchip in dem Hohlraum angeordnet wird.
  17. Verfahren nach Anspruch 16, ferner umfassend: Aufbringen eines Gehäuses über dem Substrat und dem Sensorchip.
  18. Verfahren nach Anspruch 16, wobei das Aufbringen der Materialschicht umfasst, die Materialschicht während des Anwendens von Druck und/oder Wärme zu laminieren.
  19. Verfahren nach Anspruch 16, ferner umfassend: Bilden mindestens eines Durchgangslochs durch das Substrat und die Materialschicht.
  20. Verfahren nach Anspruch 16, ferner umfassend: Aufbringen von zwei oder mehr mindestens eines Sensorchips und mindestens eines Halbleiterchips über dem Substrat; und Zerteilen der Materialschicht.
  21. Verfahren, umfassend: Aufbringen eines ersten Chips über einem ersten Substrat, wobei der erste Chip ein Sensorchip ist; Aufbringen eines zweiten Chips über einem zweiten Substrat; Anordnen des zweiten Substrats in einer beabstandeten und gegenüberliegenden Beziehung zu dem ersten Substrat dergestalt, dass sich der erste Chip in einer beabstandeten und gegenüberliegenden Beziehung zu dem zweiten Chip befindet; und Aufbringen einer Materialschicht zwischen dem ersten Substrat und dem zweiten Substrat dergestalt, dass zwischen dem ersten Substrat und der Materialschicht ein erster Hohlraum gebildet wird, wobei der erste Chip in dem ersten Hohlraum angeordnet wird und ein zweiter Hohlraum zwischen dem zweiten Substrat und der Materialschicht gebildet wird, wobei der zweite Chip in dem zweiten Hohlraum angeordnet wird.
  22. Verfahren nach Anspruch 21, ferner umfassend: Aufbringen eines ersten Gehäuses auf das erste Substrat, wobei der erste Hohlraum durch das Innere des ersten Gehäuses definiert wird.
  23. Verfahren nach Anspruch 21, ferner umfassend: Aufbringen eines zweiten Gehäuses auf das zweite Substrat, wobei der zweite Hohlraum durch das Innere des zweiten Gehäuses definiert wird.
  24. Verfahren nach Anspruch 21, umfassend das Bilden mindestens eines elektrischen Leiters durch das erste Substrat, das zweite Substrat und die Materialschicht.
  25. Verfahren nach Anspruch 21, umfassend das Aufbringen der Materialschicht durch Laminieren dieser auf das erste Substrat und das zweite Substrat.
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