DE102008041947A1 - Verfahren und Einrichtung zum irreversiblen Programmieren und Lesen nicht-flüchtiger Speicherzellen - Google Patents

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Abstract

In einem nicht flüchtigen Speicherbauelement werden in einer Speicherzelle (21a, 21b) gespeicherte Daten in Abhängigkeit davon zugeordnet, ob die Speicherzelle zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar ist oder nicht. Speicherzellen werden irreversibel programmiert, indem ein irreversibel programmierendes Signal (IIRP) derart angelegt wird, dass die nicht flüchtige Speicherzelle (21a) in Erwiderung des irreversibel programmierenden Signals (IIRP) nicht mehr zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist. Ein Lesen der Speicherzellen umfasst: ein Feststellen (100, 110, 120, 140, 150, 160), ob eine Speicherzelle (21a, 21b) zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar ist; ein Bestimmen (130), dass ein erster irreversibler Logikwert ("1") der Speicherzelle (21a) zugeordnet ist, sofern die Speicherzelle (21a) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar; und ein Bestimmen (170), dass ein zweiter irreversibler Logikwert ("0") der Speicherzelle (21b) zugeordnet ist, sofern die Speicherzelle (21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Programmieren einer nicht-flüchtigen Speicherzelle, auf ein Verfahren zum Lesen einer nicht-flüchtigen Speicherzelle, auf ein Verfahren zum Betreiben einer nicht-flüchtigen Speichereinrichtung, auf eine Programmiereinrichtung für eine nicht-flüchtige Speicherzelle, auf eine Leseeinrichtung für eine nicht-flüchtige Speicherzelle und auf ein nicht-flüchtiges Speicherbauelement.
  • Es ist bekannt, dass Phasenwechselspeicherbauelemente, wie auch die meisten Speicherbauelemente anderer Arten, auch nicht-flüchtige Konfigurationszellen enthalten müssen, die speziell dem permanenten Speichern von Bauelementekonfigurationsinformationen gewidmet sind.
  • Konfigurationszellen müssen dieselbe Struktur wie Arrayspeicherzellen haben, da es zu kompliziert und teuer wäre, auf demselben Chip durch eine abweichende Technologie hergestellte nicht-flüchtige Zellen zu integrieren. So werden bei Phasenwechselspeicherbauelementen Konfigurationsdaten herkömmlicherweise in Form von entsprechenden Widerstandswerten gespeichert, die verschiedenen Zuständen (kristallin oder amorph) von in Konfigurationszellen enthaltenen Phasenwechselmaterialabschnitten zugeordnet sind.
  • Um Kosten zu sparen, sollten Konfigurationszellen während des sogenannten EWS-Prozesses (Electrical Wafer Sorting) geschrieben werden, der ausgeführt wird, um Bauelemente auf der Wafer-Ebene, das heißt vor dem Vereinzeln der Chips, zu testen. Jedoch werden die Bauelemente während der nachfolgenden Verarbeitung ziemlich hohen Temperaturen ausgesetzt, und die in den Konfigurationszellen gespeicherten Informationen könnten gestört oder sogar vollständig gelöscht werden. So könnten nach dem Schneiden eines Wafers Hochtemperatur-Bond-Schritte erforderlich sein, um Verbindungen der Chips zu Kontaktpads, Pins und Drähten herzustellen. In einigen Fällen könnte auch das Verschließen der Gehäuse, in welchem die Chips eingekapselt werden, ein beträchtliches Aufheizen einschließen, welches den Inhalt der Konfigurationszellen verändern könnte. Darüber hinaus sind stets Lötoperationen erforderlich für die Verbindung zu Platinen der elektronischen Geräte.
  • Während irgendeines der oben genannten Prozessschritte könnte die Temperatur des Chips über etwa 250°C für eine ziemlich lange Zeit ansteigen, so dass das Phasenwechselmaterial der Konfigurationszellen aus dem amorphen in einen kristallinen Zustand transformiert werden könnte (oder umgekehrt, obwohl dies nicht so wahrscheinlich ist), und gespeicherte Daten könnten zerstört werden. Konfigurationsinformationen könnten irreparabel verloren gehen, wobei in diesem Fall das Speicherbauelement nicht mehr betrieben werden könnte.
  • Die Aufgabe der Erfindung ist es, ein Verfahren zum Programmieren einer nicht-flüchtigen Speicherzelle, ein Verfahren zum Lesen einer nicht-flüchtigen Speicherzelle, ein Verfahren zum Betreiben einer nicht-flüchtigen Speichereinrichtung, eine Programmiereinrichtung für eine nicht-flüchtige Speicherzelle, eine Leseeinrichtung für eine nicht-flüchtige Speicherzelle und ein nicht-flüchtiges Speicherbauelement zu schaffen, die die oben beschriebenen Beschränkungen überwinden.
  • Gemäß der vorliegenden Erfindung werden ein Verfahren zum Programmieren einer nicht-flüchtigen Speicherzelle, ein Verfahren zum Betreiben einer nicht-flüchtigen Speichereinrichtung, eine Programmiereinrichtung für eine nicht-flüchtige Speicherzelle, eine Leseeinrichtung für eine nicht-flüchtige Speicherzelle und ein nicht-flüchtiges Speicherbauelement zur Verfügung gestellt, wie sie in den Ansprüchen 1, 5, 10, 14, 17 bzw. 22 beansprucht sind.
  • Für ein besseres Verständnis der vorliegenden Erfindung werden nachfolgend einige Ausführungsbeispiele, ausschließlich als nicht-einschränkende Beispiele, unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
  • 1 ein vereinfachtes Blockschaltbild eines nicht-flüchtigen Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
  • 2a ein detaillierteres Blockschaltbild eines Abschnitts des nicht-flüchtigen Speicherbauelements gemäß 1 ist;
  • 2b ein Ablaufdiagramm eines Programmierverfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
  • 3 ein Diagramm ist, das sich auf das nicht-flüchtige Speicherbauelement gemäß 1 beziehende Größen zeigt;
  • 4 ein Ablaufdiagramm eines Leseverfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
  • 5 ein Diagramm ist, das sich auf das nicht-flüchtige Speicherbauelement gemäß 1 beziehende Größen zeigt;
  • 6 ein vereinfachtes Blockschaltbild eines nicht-flüchtigen Speicherbauelements gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung ist,
  • 7 ein detaillierteres Blockschaltbild eines Abschnitts des nicht-flüchtigen Speicherbauelements gemäß 6 ist;
  • 8 ein Ablaufdiagramm eines Leseverfahrens gemäß dem anderen Ausführungsbeispiel der vorliegenden Erfindung ist; und
  • 9 eine Systemdarstellung eines Ausführungsbeispiels der vorliegenden Erfindung ist.
  • Ein Phasenwechselspeicherbauelement (PCM-Bauelement; "Phase Change Memory"-Bauelement), welches in 1 durch das Bezugszeichen 1 gekennzeichnet ist, umfasst ein Array 2 von PCM-Zellen (hier nicht gezeigt), einen irreversiblen Konfigurationsspeicher 3, einen reversiblen Konfigurationsspeicher 5, einen flüchtigen Konfigurationsspeicher 6 und eine Steuereinheit 7. Das Array 2 ist mit Zeilen- und Spaltendecodierern 8, 9 und mit einer herkömmlichen Lese/Programmier-Schaltung 10 versehen, welche so konfiguriert ist, dass sie Informationen in den PCM-Zellen in Form von Widerstandspegeln speichert, die jeweils vollständig amorphen, vollständig kri stallinen oder amorphen und kristallinen Zwischenzuständen von Phasenwechselmaterialabschnitten der PCM-Zellen zugeordnet sind.
  • Der irreversible Konfigurationsspeicher 3 enthält eine Mehrzahl von PCM-Zellen und ist mit zugehörigen Zeilen- und Spaltendecodierern 11, 12 und mit einer Konfigurations-Lese/Programmier-Schaltung 13 versehen. Die PCM-Zellen des irreversiblen Konfigurationsspeichers 3 können dieselbe Struktur wie die PCM-Zellen des Arrays 2 haben. Jedoch ist zumindest bei einigen der PCM-Zellen des irreversiblen Konfigurationsspeichers 3 die Datenspeicherung durch die Konfigurations-Lese/Programmier-Schaltung 13 irreversibel gemacht, wie später erläutert wird.
  • Der reversible Konfigurationsspeicher 5 enthält eine Mehrzahl von PCM-Zellen, die dieselbe Struktur wie die PCM-Zellen des Arrays 2 haben, und ist mit zugehörigen Zeilen- und Spaltendecodierern 14, 15 und mit einer Lese/Programmier-Schaltung 16 versehen. Die Lese/Programmier-Schaltung ist so konfiguriert, dass sie Informationen auf eine herkömmliche Weise speichert, wie auch die Lese/Programmier-Schaltung 10, die mit dem Array 2 gekoppelt ist.
  • Bei einem anderen Ausführungsbeispiel teilen sich das Array 2 und der reversible Konfigurationsspeicher 5 eine einzige Lese/Programmier-Schaltung.
  • Der flüchtige Konfigurationsspeicher 6 ist vom SRAM-Typ und bei dem vorliegenden Ausführungsbeispiel als inhaltsadressierbarer Speicher (CAM – Content Adressable Memory) konfiguriert und wird für eine Redundanzkonfiguration verwendet. Spezielle Adressierschaltungen 18 und eine Lese/Schreib-Schaltung 19 sind mit dem flüchtigen Konfigurationsspeicher 6 gekoppelt.
  • Die Lese/Programmier-Schaltungen 10, 16 und die Konfigurations-Lese/Programmier-Schaltung 13 sind mit der Steuereinheit 7 über einen herkömmlichen Datenbus und Adressbus, die hier nicht gezeigt sind, gekoppelt.
  • Der irreversible Konfigurationsspeicher 3 wird einmal zu irgendeinem geeigneten Zeitpunkt, beispielsweise während des EWS-Schritts, programmiert, da er hohen Temperaturen widerste hen kann und nicht dem Risiko des Datenverlustes ausgesetzt ist, wie unten erläutert wird.
  • Das PCM-Bauelement 1 wird dann in einem Chipgehäuse verkapselt und auf einer Platine eines elektronischen Geräts (hier nicht gezeigt) montiert. Wenn das PCM-Bauelement 1 erstmalig eingeschaltet wird, kopiert die Steuereinheit 7 den Inhalt des irreversiblen Konfigurationsspeichers 3 in den reversiblen Konfigurationsspeicher 5. Mögliche Änderungen in der Struktur der PCM-Zellen des reversiblen Konfigurationsspeichers 5, die während der Montageschritte stattgefunden haben können, werden durch die spätere Programmieroperation getilgt und beeinflussen nicht die Daten, die im normalen Betrieb des PCM-Bauelements gespeichert werden.
  • Ein internes nicht-flüchtiges Register 20 der Steuereinheit 7, dass sich ursprünglich in einem Nicht-Gültig-Zustand (gesetzter Zustand, das heißt kristallin) befindet, wird in einen Gültig-Zustand (zurückgesetzter Zustand; das heißt, dass nicht-flüchtige Register 20 wird amorphisiert) gebracht, um anzuzeigen, dass das PCM-Bauelement zumindest einmal eingeschaltet worden ist (mit Spannung versorgt worden ist) und der Inhalt des irreversiblen Konfigurationsspeichers 3 in den reversiblen Konfigurationsspeicher 5 kopiert worden ist.
  • Das nicht-flüchtige Register 20 wird bei jedem Einschalten gelesen und stellt darüber einen Gültigkeitstest für den Inhalt des reversiblen Konfigurationsspeichers 5 zur Verfügung. Wenn nach dem ersten Einschalten aus irgendeinem Grund das PCM-Bauelement 1 Temperaturen ausgesetzt wird, die in der Lage sind, die PCM-Zellen zu kristallisieren und möglicherweise den Inhalt des reversiblen Konfigurationsspeichers 5 zu beschädigen, wird das Register beim nächsten Einschalten gesetzt (das heißt kristallin) ergeben, und die Steuereinheit 7 wird feststellen, dass es notwendig ist, erneut den Inhalt des irreversiblen Konfigurationsspeichers 3 in den reversiblen Konfigurationsspeicher 5 zu kopieren.
  • Bei jedem nachfolgenden Einschalten sind die Konfigurationsdaten sofort in dem reversiblen Konfigurationsspeicher 5 verfügbar und werden für den Betrieb in den flüchtigen Konfi gurationsspeicher 6 kopiert. Der flüchtige SRAM-Konfigurationsspeicher 6 ist freilich viel schneller als irgendein Phasenwechselspeicher.
  • Die Konfigurations-Lese/Programmier-Schaltung 13 arbeitet unter der Kontrolle der Steuereinheit 7, wie nachfolgend unter Bezugnahme auf die 2a, 2b und 3 beschrieben wird. In 2a sind die PCM-Zellen des irreversiblen Konfigurationsspeichers 3 durch die Bezugszeichen 21a, 21b gekennzeichnet und enthalten jeweils ein Auswählerelement 23 (hier ein PNP-Transistor, der in 2a zur Vereinfachung als Schalter skizziert ist) und ein Speicherelement 25 eines Chalkogenid-Materials (zum Beispiel GST). Eine erste Gruppe von PCM-Zellen 21a wird ausgewählt (2b, Block 50) durch die Zeilen- und Spaltendecodierer 11, 12, die nicht in 2a gezeigt sind, und mit der Konfigurations-Lese/Programmier-Schaltung 13 gekoppelt, um in einen irreversiblen programmierten Zustand gebracht zu werden, welchem ein erster logischer Wert zugeordnet ist ("1" bei dem beschriebenen Beispiel; siehe auch 2b, Block 55). An Stromlieferausgängen 13a liefert die Konfigurations-Lese/Programmier-Schaltung 13 dann einen irreversibel programmierenden Strom IIRP, der eine permanente Modifikation in den Speicherelementen 25 der ausgewählten PCM-Zellen 21a (welche nachfolgend als verbrauchte PCM-Zellen 21a bezeichnet werden) bewirkt. Bei einem anderen Ausführungsbeispiel könnte die irreversible Modifikation durch Anlegen einer Programmierspannung erreicht werden.
  • Nicht ausgewählte PCM-Zellen (die ab hier als reversible PCM-Zellen 21b bezeichnet werden) werden durch den irreversibel programmierenden Strom IIRP nicht beeinflusst und behalten die Fähigkeit zum Umschalten zwischen dem amorphen Zustand und dem kristallinen Zustand auch nach der Programmierung reversibel. Ein zweiter logischer Wert wird den reversiblen PCM-Zellen 21b ("0" bei dem vorliegenden Ausführungsbeispiel) zugeordnet.
  • Somit korrelieren der erste und der zweite logische Wert damit, ob die PCM-Zellen zwischen einem vollständig kristallinen Zustand und einem amorphen oder vollständig amorphen Zu stand umschaltbar sind oder nicht (es ist hier klar, dass ein vollständig amorpher Zustand ein Zustand ist, in welchem wenigstens ein Abschnitt eines Strompfades einer PCM-Zelle vollständig amorphisiert ist). Genauer gesagt, ist der erste logische Wert ("1") den verbrauchten PCM-Zellen 21a zugeordnet, welche nicht zwischen dem vollständig kristallinen Zustand und dem vollständig amorphen Zustand umschaltbar sind; und der zweite logische Wert ("0") ist den reversiblen PCM-Zellen 21b zugeordnet, welche noch zwischen dem vollständig kristallinen Zustand und dem vollständig amorphen Zustand umschaltbar sind. Wenn der irreversible Konfigurationsspeicher 3 programmiert wird, konvertiert die Konfigurations-Lese/Programmier-Schaltung 13, die von der Steuereinheit 7 angesteuert wird, reversible PCM-Zellen 21b in verbrauchte PCM-Zellen 21a.
  • Verbrauchte PCM-Zellen 21a und reversible PCM-Zellen 21b sind sämtlich funktionsfähige Zellen, das heißt Zellen, die zum Speichern sinnvoller Informationen verwendet werden.
  • Wie es in 3 veranschaulicht ist, ist der irreversibel programmierende Strom IIRP höher als herkömmliche Programmierstromimpulse, die normalerweise für eine reversible Programmierung der PCM-Zellen angelegt werden (in 3 sind die Programmierstromimpulse IP0, IP1 für Zwei-Pegel-PCM-Zellen gezeigt). Insbesondere liegt der irreversibel programmierende Strom IIRP im Bereich von 150% bis 200% des höchsten für die reversible Programmierung der PCM-Zellen des Arrays 2 oder des reversiblen Konfigurationsspeichers 5 verfügbaren Stroms (In bei dem Beispiel gemäß 3). Beispielsweise könnte der irreversibel programmierende Strom IIRP zwischen 1 mA und 3 mA liegen und wird für eine Dauer zwischen 1 μs und 100 μs angelegt. Nach einem irreversibel programmierenden Strom IIRP sind ausgewählte PCM-Zellen 21 permanent derart modifiziert, dass die Speicherelemente 25 nicht mehr ihren Zustand von vollständig amorph zu vollständig kristallin ändern können.
  • Um den Einfluss des Anlegens des irreversibel programmierenden Stroms IIRP an PCM-Zellen 21 zu verdeutlichen, wird auf das Arbeitsfenster der PCM-Zellen Bezug genommen. Das Arbeitsfenster wird als Lücke zwischen dem gesetzten Zustand mit dem größten Widerstand (das heißt kristallin) und dem rückgesetzten Zustand mit dem geringsten Widerstand (das heißt amorph) verstanden, in welche eine PCM-Zelle gebracht werden kann. Eine Alterung wird überwiegend verursacht durch wiederholte herkömmliche reversible Programmierzyklen und führt zu einer Verringerung des Arbeitsfensters der PCM-Zellen. Die Lebensdauer herkömmlicher PCM-Zellen endet, wenn sich das verbleibende Arbeitsfenster derart verringert hat, dass der tatsächliche Widerstandspegel der Zellen nicht mit Bestimmtheit festgestellt werden kann, das heißt ein gesetzter Zustand und ein zurückgesetzter Zustand nicht mehr unterschieden werden können. Ein ähnliches Ergebnis wird sofort erreicht, indem der irreversibel programmierende Strom IIRP angelegt wird, der ein Überheizen bewirkt und den Alterungsprozess stark beschleunigt (daher die Definition der "verbrauchten PCM-Zellen 21a").
  • Das verbleibende Arbeitsfenster der verbrauchten PCM-Zellen 21a wird beseitigt oder zumindest gegenüber den reversiblen PCM-Zellen 21b in einem solchen Ausmaß reduziert, dass verbrauchte PCM-Zellen 21a und reversible PCM-Zellen 21b durch die unten unter Bezugnahme auf die 4 und 5 beschriebene Leseprozedur unterschieden werden können. Die Leseprozedur wird unter der Kontrolle der Steuereinheit 7 ausgeführt.
  • In der Praxis werden die PCM-Zellen dahingehend getestet, ob sie zwischen einem vollständig kristallinen Zustand und einem amorphen Zustand umgeschaltet werden können oder nicht. Dann wird auf der Grundlage des Ergebnisses des Tests den gelesenen PCM-Zellen ein logischer Wert zugeordnet.
  • Anfänglich (4) wird ein erster reversibel programmierender Stromimpuls IP0 an eine ausgewählte PCM-Zelle 21, die gelesen werden soll, in einem Verarbeitungsblock 100 gesendet. Zunächst sind die reversibel programmierenden Stromimpulse IP0 so gestaltet, dass eine reversible PCM-Zelle 21b in einen Zustand hohen Widerstands und geringen Stroms (vollständig amorph, "0") gebracht würde, wenn sie ihm ausgesetzt ist.
  • Die ausgewählte PCM-Zelle 21 wird dann unter herkömmlichen Lesebedingungen vorgespannt, in einem Verarbeitungsblock 110, und ein erster Lesestrom IC0, der durch die ausgewählte PCM- Zelle 21 fließt, wird in einem Testblock 120 mit einem ersten Referenzstrom IR0 verglichen.
  • Wenn der erste Lesestrom IIC0 größer als der erste Referenzstrom IR0 ist (Ausgang NEIN aus dem Testblock 120), wird festgestellt, dass die ausgewählte PCM-Zelle 21 verbraucht ist (Verarbeitungsblock 130), weil der Versuch, eine "0" zu speichern, fehlgeschlagen ist, und die ausgewählte PCM-Zelle 21 nicht zu einem ausreichend hohen Widerstandspegel umschalten kann. Dann haben die der ausgewählten Zelle 21 zugeordneten gespeicherten Daten SD den ersten logischen Wert ("1").
  • Wenn jedoch der erste Lesestrom IC0 geringer als der erste Referenzstrom IR0 ist (Ausgang JA aus dem Testblock 120) wird ein zweiter reversibel programmierender Stromimpuls IP1 zu einer ausgewählten PCM-Zelle 21 in einem Verarbeitungsblock 40 gesendet. Der zweite reversibel programmierende Stromimpuls IP1 ist von einer Art, das eine reversible PCM-Zelle 21b in einen Zustand geringen Widerstands und hohen Stroms (vollständig kristallin, "1") gebracht würde, wenn sie ihm ausgesetzt wäre.
  • Die ausgewählte PCM-Zelle 21 wird dann erneut gelesen (Block 150), und ein zweiter Lesestrom IC1 wird mit einem zweiten Referenzstrom IR1 in einem Testblock 160 verglichen. In dem Fall, dass der zweite Lesestrom IC1 geringer als der zweite Referenzstrom IR1 (Ausgabe NEIN aus dem Testblock 160), wird wiederum festgestellt, dass die ausgewählte PCM-Zelle 21 verbraucht ist (Verarbeitungsblock 130), weil der Versuch, eine "1" zu speichern, fehlgeschlagen ist und die ausgewählte PCM-Zelle 21 nicht zu einem ausreichend geringen Widerstandspegel umschalten kann. Auch in diesem Fall wird erkannt, dass die der ausgewählten Zelle 21 zugeordneten gespeicherten Daten SD den ersten logischen Wert "1" haben.
  • Andernfalls (Ausgabe JA aus dem Testblock 160) wird festgestellt, dass die ausgewählte PCM-Zelle 21 reversibel ist (Verarbeitungsblock 170), weil sie in der Lage ist, zwischen ausreichend voneinander beabstandeten Widerstandspegeln umzuschalten. Es wird folglich festgestellt, dass die gespeicherten Daten SD, die der ausgewählten PCM-Zelle zugeordnet sind, den zweiten logischen Wert ("0") haben.
  • 5 zeigt ein Beispiel eines Arbeitsfensters (mit W0) einer reversiblen PCM-Zelle und drei Beispiele von Arbeitsfenstern verbrauchter PCM-Zellen (als W1, W2 bzw. W3 bezeichnet). Bei der reversiblen PCM-Zelle ist das Arbeitsfenster W0 derart, dass die gelesenen Ströme in dem Zustand höchsten Widerstands und in dem Zustand geringsten Widerstands geringer als der erste Referenzstrom IR0 bzw. größer als der zweite Referenzstrom IR1 sind. Die verbliebenen Arbeitsfenster W1 bis W3 sind nicht breit genug, um die Lücke zwischen dem ersten Referenzstrom IR0 und dem zweiten Referenzstrom IR1 zu füllen, und in jedem Fall ist wenigstens eine der folgenden Bedingungen erfüllt:
    der erste Lesestrom ist größer als der erste Referenzstrom IR0 oder
    der zweite Lesestrom IC1 ist geringer als der zweite Referenzstrom IR1, so dass das Umschalten in den Zustand geringen Widerstands nicht erkannt werden kann.
  • Das oben beschriebene PCM-Bauelement ist immun gegenüber dem Risiko des Datenverlustes, der durch Hochtemperaturverarbeitungsschritte bewirkt wird, weil einerseits verbrauchte PCM-Zellen nicht in ihren Originalzustand zurückgebracht werden können und andererseits reversible PCM-Zellen nicht derart aufgeheizt werden können, dass sie ihre Phasenumschaltungsfähigkeit verlieren. Folglich kann ein PCM-Konfigurationsspeicher auf demselben Chip mit einem herkömmlichen PCM-Array integriert werden und kann vorteilhaft während des EWS-Schrittes programmiert werden, weil die irreversible Programmierung, wie sie beschrieben wurde, vermeidet, dass gespeicherte Daten durch hohe Temperaturen zerstört werden.
  • Verbrauchte PCM-Zellen 21a können auf jeden Fall unterschieden werden, obwohl die Widerstandspegel und das verbleibende Arbeitsfenster durch stochastische Faktoren beeinflusst werden und folglich unvorhersagbar sind, weil die Fähigkeit des Umschaltens anstelle des tatsächlichen Widerstandspegels getestet wird.
  • Gemäß einem anderen Ausführungsbeispiel, dass in den 6 und 7 veranschaulicht ist, in denen bereits gezeigte Teile durch dieselben Bezugszeichen gekennzeichnet sind, ist in einer PCM-Einrichtung 200 eine Lese/Programmier-Schaltung 213 mit dem irreversiblen Konfigurationsspeicher 3 gekoppelt (6), wird durch eine Steuereinheit 207 gesteuert und weist eine Bank von Leseverstärken 215 (7) auf, von denen jeder mit ausgewählten PCM-Zellen 21 über den Lesedecodierer 11 und dem Spaltendecodierer 12 zum Lesen verbindbar ist. Die Lese/Programmier-Schaltung 213 weist ferner ein erstes Latch 217a, ein zweites Latch 217b und eine Logikschaltung 218 für jeden Leseverstärker 215 und ein Ausgangspufferregister 219 auf.
  • Die Latch-Schaltungen 217a, 217b empfangen Ausgangssignale aus den jeweiligen Leseverstärkern 215. Darüber hinaus empfangen die ersten Latch-Schaltungen 217a direkt ein Freigabesignal EM, welches entweder intern in der Lese/Programmier-Schaltung 213 oder in der Steuereinheit 6 erzeugt werden kann. Die zweiten Latch-Schaltungen 217b empfangen das invertierte Freigabesignal EN. Somit sind die Latch-Schaltungen 217a, 217b mit dem jeweiligen Leseverstärker 215 alternativ auswählbar gekoppelt.
  • Die Ausgangssignale der Latch-Schaltungen 217a, 217b werden in zugehörige Logikschaltungen 218 eingespeist, welche mit dem Ausgangspufferregister 219 gekoppelt sind. Das Ausgangspufferregister 219 wiederum ist mit dem reversiblen Konfigurationsspeicher 5 verbindbar.
  • Der irreversible Konfigurationsspeicher 3 wird wie bereits beschrieben programmiert. Wenn das PCM-Bauelement 200 erstmalig betrieben wird, werden die in dem irreversiblen Konfigurationsspeicher 3 gespeicherten Konfigurationsdaten gelesen, wie es nachfolgend unter Bezugnahme auf 8 beschrieben wird, und dann in den reversiblen Konfigurationsspeicher 5 geladen. Die Leseprozedur wird unter der Kontrolle der Steuereinheit 7 ausgeführt.
  • Jede ausgewählte PCM-Zelle 21 wird zunächst einer reversiblen Programmieroperation unterworfen, um eine "0" zu speichern (Verarbeitungsblock 300). Dann wird jede ausgewählte PCM-Zelle 21 wird zunächst einer reversiblen Programmieroperation unterworfen, um eine "0" zu speichern (Verarbeitungsblock 300). Dann wird jede ausgewählte PCM-Zelle 21 gelesen und das Ergebnis des Lesens in dem ersten Latch 217a gespeichert, dass dem relevanten Leseverstärker 215 zugeordnet ist (Verarbeitungsdock 310; nur eine der Latch-Schaltungen 217 jedes Paars wird durch das Freigabesignal EN freigegeben).
  • Dann wird die ausgewählte PCM-Zelle 21 einer reversiblen Programmieroperation unterworfen, um eine "1" zu speichern (Verarbeitungsblock 320), und nachfolgend gelesen. In diesem Fall wird das Ergebnis des Lesens in den zweiten Latch-Schaltungen 217b gespeichert (Verarbeitungsblock 330).
  • Im Testblock 340 bestimmen die Logikschaltungen 218, ob Werte "0" in den jeweiligen ersten Latch-Schaltungen 217a und Werte "1" in den jeweiligen zweiten Latch-Schaltungen 217b gespeichert sind. Wenn dies der Fall ist (Ausgabe JA aus dem Testblock 340), wird festgestellt, dass die angekoppelten PCM-Zellen reversible PCM-Zellen 21b sind und der zweite Logikwert ("0") wird in zugehörige Positionen des Ausgangspufferregisters 219 geladen (Verarbeitungsblock 350). Anderenfalls (Ausgabe NEIN aus dem Testblock 340) werden die angekoppelten PCM-Zellen als verbrauchte PCM-Zellen 21a erkannt, und der erste logische Wert ("1") wird in zugehörige Positionen des Ausgangspufferregisters 219 geladen (Verarbeitungsblock 360).
  • Bei einem anderem Ausführungsbeispiel könnten die Logikschaltungen 218 die Inhalte der jeweiligen ersten Latch-Schaltungen 217a und der zweiten Latch-Schaltungen 217b vergleichen, indem beispielsweise ihre Ausgangssignale in einen XOR-Port eingespeist werden. In diesem Fall wird festgestellt, dass die angekoppelte PCM-Zelle eine reversible PCM-Zelle 21b ist, sofern der Inhalt des ersten Latch 217a nicht der gleiche wie der Inhalt des zweiten Latch 217b ist (der Zustand der ausgewählten PCM-Zelle hat sich zwischen dem ersten und dem zweiten Lesen geändert); und es wird festgestellt, dass die angekoppelte PCM-Zelle eine verbrauchte PCM-Zelle 21a ist, sofern das erste Latch 217a und das zweite Latch 217b den gleichen Inhalt haben (trotz Versuchen des Programmierens verschiedener Werte).
  • In 9 ist ein Teil eines Systems 400 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht. Das System 400 kann in Geräten verwendet werden, wie beispielsweise einem persönlichen digitalen Assistenten (PDA), einem Laptop oder einem transportablen Computer, gegebenenfalls mit einer Drahtlos-Fähigkeit, einem Mobiltelefon, einem Messaging-Gerät, einem digitalen Musikwiedergabegerät, einer Digitalkamera oder einem anderen Gerät, dass Informationen verarbeiten, speichern, senden oder empfangen kann und eine permanente Speichermöglichkeit erfordert.
  • Das System 400 kann einen Controller 410, eine Eingabe/Ausgabe (I/O)-Einrichtung 420 (beispielsweise eine Tastatur, Anzeige), die Phasenwechselspeichereinrichtung 1, eine Drahtlos-Schnittstelle 440 und einen RAM-Speicher 460 enthalten, die jeweils miteinander über einen Bus 450 gekoppelt sind. Bei einem Ausführungsbeispiel kann eine Batterie 480 verwendet werden, um eine Spannungsversorgung für das System 400 zu liefern. Es sei angemerkt, dass der Umfang der vorliegenden Erfindung nicht auf Ausführungsbeispiele eingeschränkt ist, die notwendigerweise eine oder sämtliche der oben aufgelisteten Komponenten aufweisen.
  • Der Controller 410 kann beispielsweise einen oder mehrere Mikroprozessoren, digitale Signalprozessoren, Mikrocontroller oder dgl. umfassen.
  • Die I/O-Einrichtung 420 kann verwendet werden, um eine Nachricht zu erzeugen. Das System 400 kann die Drahtlos-Schnittstelle 440 verwenden, um Nachrichten zu einem drahtlosen Kommunikationsnetzwerk mit einem Hochfrequenz(HF)-Signal zu senden oder aus dem Netzwerk zu empfangen. Beispiele einer Drahtlos-Schnittstelle 440 schließen eine Antenne oder einen Drahtlos-Sendeempfänger ein, wie beispielsweise eine Dipolantenne, obwohl der Umfang der vorliegenden Erfindung diesbezüglich nicht eingeschränkt ist. Darüber hinaus kann die I/O-Einrichtung 420 eine Spannung liefern, welche entweder als digitale Ausgabe (wenn digitale Informationen gespeichert wurden) oder als Analoginformation (wenn Analoginformationen gespeichert wurden) wiedergibt, was gespeichert ist.
  • Schließlich ist es klar, dass zahlreiche Modifikationen und Variationen an den hier beschriebenen und veranschaulichten Geräten und Verfahren vorgenommen werden können, die sämtlich in den Umfang der Erfindung fallen, wie er in den beigefügten Ansprüchen beschrieben ist. Insbesondere kann die Erfindung benutzt werden, um, neben Phasenwechselspeicherbauelementen, irgendeine andere Art eines nicht-flüchtigen Speicherbauelements herzustellen und zu betreiben. Beispielsweise können Widerstandsspeicherbauelemente, wie beispielsweise RRAM oder elektrolytische Speicher, ferroelektrische Speicher (FeRAM), Flash- und EEPROM-Speicher verwendet werden.

Claims (27)

  1. Verfahren zum Programmieren einer nicht-flüchtigen Speicherzelle, umfassend: Bereitstellen einer nicht-flüchtigen Speicherzelle (21a), die reversibel zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar ist; und Anlegen eines irreversibel programmierenden Signals (IIRP) an die nicht-flüchtige Speicherzelle (21a) derart, dass die nicht-flüchtige Speicherzelle (21a) in Erwiderung der irreversibel programmierenden Signals (IIRP) nicht mehr zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist.
  2. Verfahren nach Anspruch 1, wobei das irreversibel programmierende Signal (IIRP) ein irreversibel programmierender Strom ist.
  3. Verfahren nach Anspruch 2, wobei der irreversibel programmierende Strom (IIRP) im Bereich von 150% bis 200% eines maximalen reversibel programmierenden Stroms (I1) für die nicht-flüchtige Speicherzelle (21a) liegt.
  4. Verfahren nach einem der vorgenannten Ansprüche, wobei das Anlegen eines irreversibel programmierenden Signals (IIRP) ein Überheizen der nicht-flüchtigen Speicherzelle (21a) umfasst.
  5. Verfahren zum Lesen einer nicht-flüchtigen Speicherzelle, umfassend: Feststellen (100, 110, 120, 140, 150, 160; 300–340), ob eine nicht-flüchtige Speicherzelle (21a, 21b) zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar ist; Bestimmen (130; 360), dass ein erster irreversibler Logikwert ("1") der nicht-flüchtigen Speicherzelle (21a) zugeordnet ist, sofern die nicht-flüchtige Speicherzelle (21a) nicht zwi schen dem ersten Zustand und dem zweiten Zustand umschaltbar ist und Bestimmen (170; 350), dass ein zweiter irreversibler Logikwert ("0") der nicht-flüchtigen Speicherzelle (21b) zugeordnet ist, sofern die nicht-flüchtige Speicherzelle (21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist.
  6. Verfahren nach Anspruch 5, wobei das Feststellen umfasst, dass: die nicht-flüchtige Speicherzelle (21a, 21b) einer ersten reversiblen Programmieroperation (100) zum Programmieren eines ersten reversiblen Logikwerts ("0") unterzogen wird; die nicht-flüchtige Speicherzelle (21a, 21b) ein erstes Mal gelesen wird (110); bestimmt wird (120), ob ein erstes Leseausgangssignal (IC0) in einer ersten Relation zu einem ersten Referenzsignal (IR0) steht; und entschieden wird (120, 130), dass die nicht-flüchtige Speicherzelle (21a, 21b) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern das erste Leseausgangssignal (IC0) nicht in der ersten Relation zu dem ersten Referenzsignal (IR0) steht.
  7. Verfahren nach Anspruch 6, wobei das Feststellen ferner umfasst, dass, sofern das erste Leseausgangssignal (IC0) in der ersten Relation (120) zu dem ersten Referenzsignal (IR0) steht, die nicht-flüchtige Speicherzelle (21a, 21b) einer zweiten reversiblen Programmieroperation (140) zum Programmieren eines zweiten reversiblen Logikwerts ("1") unterzogen wird; ein zweites Lesen (150) der nicht-flüchtigen Speicherzelle (21a, 21b) durchgeführt wird; bestimmt wird (160), ob ein zweites Leseausgangssignal (IC1) in einer zweiten Relation zu einem zweiten Referenzsignal (IR1) steht; entschieden wird (160, 170), dass die nicht-flüchtige Speicherzelle (21a, 21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern das zweite Leseausgangssignal (IC1) in der zweiten Relation (160) zu dem zweite Referenzsignal (IR1) steht; und entschieden wird, dass die nicht-flüchtige Speicherzelle (21a, 21b) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern das zweite Leseausgangssignal (IC1) nicht in der zweiten Relation (160) zu dem zweiten Referenzsignal (IR1) steht.
  8. Verfahren nach Anspruch 5, wobei das Feststellen umfasst, dass: die nicht-flüchtige Speicherzelle (21a, 21b) einer ersten reversiblen Programmieroperation (300) zum Programmieren eines ersten reversiblen Logikwerts ("0") unterzogen wird; ein erstes Lesen (310) der nicht-flüchtigen Speicherzelle (21a, 21b) durchgeführt wird; die nicht-flüchtige Speicherzelle (21a, 21b) einer zweiten reversiblen Programmieroperation (320) zum Programmieren eines zweiten reversiblen Logikwerts ("1") unterzogen wird; ein zweites Lesen (330) der nicht-flüchtigen Speicherzelle (21a, 21b) durchgeführt wird; und die Ergebnisse (L1, L2) des ersten Lesens (310) und des zweiten Lesens (330) mit ihren jeweiligen Referenzwerten verglichen werden (340).
  9. Verfahren nach Anspruch 8, wobei das Feststellen ferner umfasst, dass: entschieden wird (350), dass die nicht-flüchtige Speicherzelle (21a, 21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern sowohl die Ergebnisse (L1, L2) des ersten Lesens (310) als auch des zweiten Lesens (330) die jeweiligen Referenzwerte erfüllen; und entschieden wird (360), dass die nicht-flüchtige Speicherzelle (21a, 21b) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, wenn zumindest eines der Er gebnisse (L1, L2) des ersten Lesens (310) oder des zweiten Lesens (330) nicht den jeweiligen Referenzwert erfüllt.
  10. Verfahren zum Betreiben einer nicht-flüchtigen Speichereinrichtung, umfassend die Schritte des: Bereitstellens eines ersten nicht-flüchtigen Speichers (3), der eine Mehrzahl nicht-flüchtiger Speicherzellen (21a, 21b) aufweist, die reversibel zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar sind; irreversiblen Programmierens erster nicht-flüchtiger Speicherzellen (21a) nach einem der Ansprüche 1 bis 8; Lesens der ersten nicht-flüchtigen Speicherzellen (21a) und zweiter nicht-flüchtiger Speicherzellen (21b) nach einem der Ansprüche 9 bis 15.
  11. Verfahren nach Anspruch 10, ferner umfassend ein erstes Kopieren von Daten, die in den ersten nicht-flüchtigen Speicherzellen (21a) und in den zweiten nicht-flüchtigen Speicherzellen (21b) gespeichert sind, in einen zweiten nicht-flüchtigen Speicher (5), wenn die nicht-flüchtige Speichereinrichtung (1; 200) erstmalig eingeschaltet wird.
  12. Verfahren nach Anspruch 11, umfassend ein Überprüfen der Gültigkeit der in dem zweiten nicht-flüchtigen Speicher (5) gespeicherten Daten und ein zweites Kopieren der Daten, die in den ersten nicht-flüchtigen Speicherzellen (21a) und in den zweiten nicht-flüchtigen Speicherzellen (21b) gespeichert sind, in den zweiten nicht-flüchtigen Speicher (5), wenn die in dem zweiten nicht-flüchtigen Speicher (5) gespeicherten Daten nicht gültig sind.
  13. Verfahren nach Anspruch 12, wobei das Überprüfen umfasst, dass: nach dem ersten Kopieren ein nicht-flüchtiges Speicherelement (20) in einen Gültig-Zustand gebracht wird, wenn die nicht-flüchtige Speichereinrichtung (1; 200) erstmalig eingeschaltet wird; das nicht-flüchtige Register (20) bei jedem Einschalten gelesen wird; bestimmt wird, dass in dem zweiten nicht-flüchtigen Speicher (5) gespeicherte Daten gültig sind, wenn das nicht-flüchtige Register (20) in dem Gültig-Zustand ist; bestimmt wird, dass in dem zweiten nicht-flüchtigen Speicher (5) gespeicherte Daten nicht gültig sind, wenn das nicht-flüchtige Register (20) in einen Nicht-Gültig-Zustand ist; und das nicht-flüchtige Speicherelement (20) in den Gültig-Zustand gebracht wird, wenn das nicht-flüchtige Speicherelement (20) in dem Nicht-Gültig-Zustand ist.
  14. Programmiereinrichtung für nicht-flüchtige Speicherzellen, aufweisend ein Programmiersignallieferelement (13, 13a) zum Anlegen eines irreversibel programmierenden Signals (IIRP) an eine nicht-flüchtige Speicherzelle (21a), die reversibel zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar ist, derart, dass die nicht-flüchtige Speicherzelle (21a) in Erwiderung des irreversibel programmierenden Signals (IIRP) nicht mehr zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist.
  15. Einrichtung nach Anspruch 14, wobei das irreversibel programmierende Signal (IIRP) ein irreversibel programmierender Strom ist.
  16. Einrichtung nach Anspruch 15, wobei der irreversibel programmierende Strom (IIRP) im Bereich von 150% bis 200% eines maximalen reversibel programmierenden Stroms (I1) für die nicht-flüchtige Speicherzelle (21a) liegt.
  17. Leseinrichtung für nicht-flüchtige Speicherzellen, aufweisend: ein Bewertungsmodul (100, 110, 120, 140, 150, 160; 300–340) zum Feststellen, ob eine nicht-flüchtige Speicherzelle (21a, 21b) zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar ist; ein mit dem Bewertungsmodul (100, 110, 120, 140, 150, 160; 300–340) gekoppeltes erstes Betriebsmodul (130; 360) zum Bestimmen, dass ein erster irreversibler Logikwert ("1") der nicht-flüchtigen Speicherzelle (21a) zugeordnet ist, sofern die nicht-flüchtige Speicherzelle (21a) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist; und ein zweites Betriebsmodul (170; 350) zum Bestimmen, dass ein zweiter irreversibler Logikwert ("0") der nicht-flüchtigen Speicherzelle (21b) zugeordnet ist, sofern die nicht-flüchtige Speicherzelle (21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist.
  18. Einrichtung nach Anspruch 17, wobei das Bewertungsmodul (100, 110, 120, 140, 150, 160) aufweist: ein erstes reversibel programmierendes Modul (100) zum Programmieren eines ersten reversiblen Logikwerts ("0") in der nicht-flüchtigen Speicherzelle (21a, 21b); ein erstes Lesemodul (110), das ein erstes Leseausgangssignal (IC0) der nicht-flüchtigen Speicherzelle (21a, 21b) nach dem Betreiben des ersten reversibel programmierenden Moduls (100) lesen kann; ein erstes Testmodul (120) zum Bestimmen, ob das erste Leseausgangssignal (IC0) sich in einer ersten Relation (120) zu einem ersten Referenzsignal (IR0) befindet; und ein drittes Betriebsmodul (120, 130) zum Entscheiden, dass die nicht-flüchtige Speicherzelle (21a, 21b) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern das erste Leseausgangssignal (IC0) nicht in der ersten Relation zu dem ersten Referenzsignal (IC0) steht.
  19. Einrichtung nach Anspruch 18, wobei das Bewertungsmodul (100, 110, 120, 140, 150, 160) ferner aufweist: ein zweites reversibel programmierendes Modul (140) zum Programmieren eines zweiten reversiblen Logikwerts ("1") in der nicht-flüchtigen Speicherzelle (21a, 21b), sofern das erste Leseausgangssignal (IC0) sich in der ersten Relation (120) zu dem ersten Referenzsignal (IR0) befindet; ein zweites Lesemodul (150), das ein zweites Leseausgangssignal (IC1) der nicht-flüchtigen Speicherzelle (21a, 21b) nach dem Betrieb des zweiten reversibel programmierenden Moduls (140) lesen kann; ein zweites Testmodul (160) zum Bestimmen, ob ein zweites Leseausgangssignal (IC1) sich in einer zweiten Relation (160) zu einem zweiten Referenzsignal (IR1) befindet; ein viertes Betriebsmodul (160, 170) zum Entscheiden, dass die nicht-flüchtige Speicherzelle (21a, 21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern das zweite Leseausgangssignal (IC1) nicht in der zweiten Relation (160) zu dem zweiten Referenzsignal (IR1) steht.
  20. Einrichtung nach Anspruch 17, wobei das Bewertungsmodul (300–340) aufweist; ein erstes reversibel programmierendes Modul (300) zum Programmieren eines ersten reversiblen Logikwerts ("0") in der nicht-flüchtigen Speicherzelle (21a, 21b); ein erstes Lesemodul (310), das nach dem Betrieb des ersten reversibel programmierenden Moduls (300) die nicht-flüchtige Speicherzelle (21a, 21b) lesen kann; ein zweites reversibel programmierendes Modul (320) zum Programmieren eines zweiten reversiblen Logikwerts ("1") in der nicht-flüchtigen Speicherzelle (21a, 21b) nach dem Betrieb des ersten Lesemoduls (310); ein zweites Lesemodul (330), das nach dem Betrieb des zweiten reversibel programmierenden Moduls (320) die nicht-flüchtige Speicherzelle (21a, 21b) lesen kann; und ein Vergleichsmodul (340) zum Vergleichen der ausgegebenen Ergebnisse (L1, L2) des ersten Lesemoduls (310) und des zweiten Lesemoduls (330) mit zugehörigen Referenzwerten (340).
  21. Einrichtung nach Anspruch 20, wobei das Bewertungsmodul (300–340) ferner aufweist: ein drittes Betriebsmodul (340, 350) zum Entscheiden, dass die nicht-flüchtige Speicherzelle (21a, 21b) zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist (350), sofern die Ausgabeergebnisse (L1, L2) des ersten Lesemoduls (310) und des zweiten Lesemoduls (330) den jeweiligen Referenzwerten entsprechen; und ein viertes Betriebsmodul (340, 360) zum Entscheiden, dass die nicht-flüchtige Speicherzelle (21a, 21b) nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar ist, sofern die Ausgabeergebnisse (L1, L2) des ersten Lesemoduls (310) und des zweiten Lesemoduls (330) nicht den zugehörigen Referenzwerten entsprechen.
  22. Nicht-flüchtiges Speicherbauelement, aufweisend ein erstes nicht-flüchtiges Array (3) mit einer Vielzahl von funktionsfähigen nicht-flüchtigen Speicherzellen (21a, 21b); dadurch gekennzeichnet, dass die funktionsfähigen nicht-flüchtigen Speicherzellen (21a, 21b) einschließen: reversible Speicherzellen (21b), die zwischen einem ersten Zustand und einem zweiten Zustand umschaltbar sind; und verbrauchte Speicherzellen (21a), die nicht zwischen dem ersten Zustand und dem zweiten Zustand umschaltbar sind.
  23. Bauelement nach Anspruch 22, ferner aufweisend eine Programmiereinrichtung für nicht-flüchtige Speicherzellen (7, 13), die so ausgebildet ist, dass sie ein irreversibel programmierendes Signal (IIRP) an ausgewählte reversible Speicherzellen (21b) derart anlegt, dass die ausgewählten reversiblen Speicherzellen (21b) in Erwiderung des programmierenden elektrischen Signals (IIRP) in verbrauchte Speicherzellen (21a) konvertiert werden.
  24. Bauelement nach Anspruch 23, wobei die Programmiereinrichtung für nicht-flüchtige Speicherzellen (7, 13) nach einem der Ansprüche 19 bis 23 hergestellt ist.
  25. Bauelement nach einem der Ansprüche 22 bis 24, ferner umfassend eine Leseeinrichtung (7, 13) für nicht-flüchtige Speicherzellen, die so ausgebildet ist, dass sie einen ersten irreversiblen Logikwert ("1") verbrauchten Speicherzellen (21a) und einen zweiten irreversiblen Logikwert ("0") reversiblen Speicherzellen (21b) zuordnet.
  26. Bauelement nach Anspruch 25, wobei die Leseeinrichtung für nicht-flüchtige Speicherzellen (7, 13) nach einem der Ansprüche 24 bis 28 hergestellt ist.
  27. Ein System (400), aufweisend: eine Verarbeitungseinheit (410); eine mit der Verarbeitungseinheit (410) gekoppelte Schnittstelle (440) und eine mit der Verarbeitungseinheit (410) gekoppelte nicht-flüchtige Speichereinrichtung (1) nach einem der Ansprüche 22 bis 26.
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