DE102008020826A1

DE102008020826A1 - Analog-Digital-Wandler, Empfängeranordnung, Filteranordnung und Signalverarbeitungsverfahren

Info

Publication number: DE102008020826A1
Application number: DE102008020826A
Authority: DE
Inventors: Guenther Haberpeuntner; Hermann Hofer; Linus Maurer; Josef Zipper
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2007-04-30
Filing date: 2008-04-25
Publication date: 2008-11-13
Also published as: DE102008064744B3; US7495595B2; US20080266161A1

Abstract

Eine Filteranordnung weist ein Schaltelement auf, das mit einem Filtereingang gekoppelt ist, wobei das Schaltelement durch ein Referenztaktsignal steuerbar ist. Die Filteranordnung weist ferner ein Eingangsspeicherungselement, ein Ausgangsspeicherungselement und ein erstes und zweites Hilfsspeicherungselement auf. Das erste und zweite Hilfsspeicherungselement können abhängig von einem Schaltsignal jeweils mit dem Eingangsspeicherungselement oder mit dem Ausgangsspeicherungselement parallel geschaltet sein. Das Ausgangsspeicherungselement ist mit einem Filterausgang gekoppelt. Die Filteranordnung kann als ein Schleifenfilter in einem Analog-Digital-Wandler verwendet werden, wobei das Ausgangssignal der Filteranordnung quantisiert wird, um ein Ausgangswort bereitzustellen. Aus dem Ausgangswort können entsprechende Rückkopplungssignale erzeugt werden und den Speicherungselementen bereitgestellt werden.

Description

Die Anforderungen an die Sendequalität von Sende- und Empfangsvorrichtungen wird zwingender in dem Maße, in dem der Bedarf an hohen Datenraten und steigernder Mobilität wächst. Die neueren Mobilfunkstandards wie beispielsweise das universelle Mobilkommunikationssystem (UMTS; UMTS = Universal Mobile Telecommunication System), Breitbandcodemultiplexzugriff (WCDMA; WCDMA = Wideband Code Division Multiple Access), das weltweite System für mobilen Funkverkehr (GSM; GSM = Global System for Mobile Communication), erhöhte Datenraten zur GSM-Entwicklung (EDGE; EDGE = Enhanced Data Rates for GSM Evolution), die Bluetooth (Mittlere Datenrate) oder das drahtlose lokale Netz (WLAN; WLAN = Wireless Local Area Network) gemäß 802.11a/e/g/n, erfordern spezielle Modulationstypen zur Datenübertragung, die sowohl die Phase als auch die Amplitude eines Trägersignals gleichzeitig modulieren.
Gleichzeitige Amplituden- und Phasenmodulation ermöglicht ein Erzielen höherer Datenübertragungsraten und somit besserer Bandbreiteneffizienz. Die im Vorhergehenden erwähnten Mobilfunkstandards sehen beispielsweise die Verwendung von Quadratur-Phasenumtastung (QPSK; QPSK = quadrature Phase shift keying), 8-Phasenumtastung (8-PSK) oder Quadratur-Amplituden-Modulation (QAM; QAM = quadrature amplitude modulation) als Modulationstypen für die Datenübertragung vor.
In einer Empfängerkette zum Verarbeiten von modulierten Hochfrequenzsignalen, die beispielsweise über eine Antenne empfangen werden, ist es erwünscht, zur Reduzierung der Kosten von Analogschaltungen möglichst viel Funktionalität in den Digitalbereich zu verschieben, indem auf CMOS-Technologie basierende billigere Digitalschaltungen verwendet werden.
Ferner können digitale Blöcke die Funktionssicherheit der Empfängerkette vergrößern, da sie gegenüber Schwankungen bei Temperatur, Spannung und Herstellungsprozessen unempfindlich sind.
Ein Analog-Digital-Wandler (ADW), der in der Empfängerkette bereitgestellt sein soll, soll in einem entsprechenden dynamischen Bereich arbeiten. Beispielsweise hängt bei auf ΣΔ-ADWs basierenden Kommunikationssystemen der erreichbare dynamische Bereich von dem durch den Wandler erzeugten Quantisierungsrauschen ab. Dieses Quantisierungsrauschen kann üblicherweise durch Erhöhen von entsprechenden Überabtastungsverhältnissen oder Bereitstellen von Modulationsschleifen hoher Ordnung oder Mehrbitquantisierung in dem ADW gemildert werden. Zusätzlich kann eine Filterfunktion in die Signalübertragungsfunktion der Modulationsschleife implementiert werden, womit unerwünschte Frequenzanteile in dem verarbeiteten Signal unterdrückt werden.
Mit den wachsenden Bandbreiteanforderungen für zukünftige Kommunikationsstandards sollten sich auch die Bandbreiten der ADWs vergrößern. Es ist somit erwünscht, dass viele verschiedene Drahtlosstandards in die digital basierte Empfängerkette implementiert werden können.
Für eine digitale Schaltungsanordnung optimierte Vorrichtungen sind in der Regel schnell bei niedrigen Stromdichten. Wenn für höhere Leistungen die entsprechende Stromdichte erhöht wird, verringert sich die Geschwindigkeit dieser Vorrichtungen, d. h. es verringert sich die Fähigkeit zum Verarbeiten von Signalen mit hohen Frequenzen. Ferner kann es schwierig sein, angemessene Verstärkung-Bandbreite-Produkte zu erzielen, da Transkonduktanz-zu-Strom-Verhältnisse und intrinsische Verstärkungen entsprechender Transistoren sich mit abnehmender Größe der verwendeten Technologie verringern.
Herkömmliche ΣΔ-ADWs weisen in der Regel Schleifen hoher Ordnung, beispielsweise eine Schleife von bis zu einer sechsten Ordnung, und Mehrbitquantisierer auf, um Quantisierungsrauschen zu verringern. Die Filterstrukturen höherer Ordnung weisen in der Regel Operationsverstärker auf, die die Verwendung von hohen Taktungsraten des ADW begrenzen, die erforderlich sind, um ein hohes Überabtastungsverhältnis zu erzielen. Ein hohes Überabtastungsverhältnis ist erforderlich, um das Quantisierungsrauschen zu verringern. Wie im Vorhergehenden erwähnt, zeigt sich dieser Effekt um so mehr, je mehr sich die Größe der CMOS-Technologie verringert.
Ferner ist es schwierig, präzise Schleifenfilter höherer Ordnung zu entwerfen, da aktive Teile wie beispielsweise Operationsverstärker benötigt werden. Aufgrund der Tatsachen einer wachsenden Umsetzungsbandbreite, einer schrumpfenden Technologie und einer begrenzten Übertragungsbandbreite dieser aktiven Teile kann ein geeigneter Entwurf der aktiven Teile in der Regel nur durch eine beträchtliche Erhöhung der Leistungsaufnahme in den entsprechenden Schaltungen erzielt werden.
Demzufolge ist die Verwendung einer Bandbreite höherer Frequenz in herkömmlichen Empfängerketten begrenzt, und zwar unter anderem durch die Verwendung von aktiven Teilen in dem Schleifenfilter eines Analog-Digital-Wandlers.
Es ist die Aufgabe der vorliegenden Erfindung, einen Analog-Digital-Wandler, eine Empfängeranordnung, eine Filteranordnung und ein Signalverarbeitungsverfahren mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch einen Analog-Digital-Wandler gemäß Anspruch 1, eine Empfängeranordnung gemäß Anspruch 9, eine Filteranordnung gemäß Anspruch 18 sowie ein Signalverarbeitungsverfahren gemäß Anspruch 22 oder 31 gelöst.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Filteranordnung veranschaulicht;
2 ein schematisches Diagramm, das ein erstes Ausführungsbeispiel eines Analog-Digital-Wandlers veranschaulicht;
3 ein Zeitdiagramm, das bei den Ausführungsbeispielen der 1 und 2 verwendete Signale veranschaulicht;
4 ein schematisches Diagramm, das ein zweites Ausführungsbeispiel eines Analog-Digital-Wandlers veranschaulicht;
5 ein Signaldiagramm, das eine Übertragungsfunktion eines Schleifenfilters veranschaulicht;
6 ein Signaldiagramm, das Signalübertragungsfunktionen und Rauschübertragungsfunktionen veranschaulicht;
7 ein Blockdiagramm, das ein erstes Ausführungsbeispiel einer Empfängeranordnung veranschaulicht;
8 ein Blockdiagramm, das ein drittes Ausführungsbeispiel eines Analog-Digital-Wandlers veranschaulicht;
9 ein Blockdiagramm, das ein zweites Ausführungsbeispiel einer Empfängeranordnung veranschaulicht; und
10 ein Flussdiagramm, das ein Ausführungsbeispiel eines Signalverarbeitungsverfahrens veranschaulicht.
In der nachfolgenden Beschreibung sind weitere Aspekte und Ausführungsbeispiele der vorliegenden Erfindung offenbart. Zudem wird auf die beigefügten Zeichnungen, die einen Teil derselben bilden, und in denen mittels Veranschaulichung ein oder mehrere Beispiele, bei denen die Erfindung praktiziert werden kann, gezeigt sind, Bezug genommen. Die Ausführungsbeispiele hierin vermitteln ein besseres Verständnis eines oder mehrerer Aspekte der vorliegenden Erfindung. Diese Offenbarung der Erfindung soll die Merkmale oder Hauptelemente der Erfindung nicht auf ein spezifisches Ausführungsbeispiel beschränken. Vielmehr können die verschiedenen Elemente, Aspekte und Merkmale, die in den Ausführungsbeispielen offenbart sind, durch einen Fachmann auf dem Gebiet auf verschiedene Arten kombiniert werden, um einen oder mehrere Vorteile der vorliegenden Erfindung zu erzielen. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele verwendet werden können, und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 zeigt ein Ausführungsbeispiel einer Filteranordnung, die einen Satz von Speicherungselementen CI1, CA1, CA2, CAUS aufweist. Die Filteranordnung weist einen Signaleingang INP (INP = input) zum Empfang eines Eingangssignals I10, das ein Eingangsstrom sein kann, auf. Das Eingangsspeicherungselement CI1 weist einen ersten Anschluss auf, der über ein Schaltelement S10 mit dem Signaleingang INP gekoppelt ist. Ein zweiter Anschluss des Eingangsspeicherungselements CI1 ist mit einer Referenzspannungsverbindung GND gekoppelt. Ein erstes und zweites Hilfsspeicherungselement CA1, CA2 weisen in jedem Fall einen ersten Anschluss auf, der über entsprechende Schaltelemente S20, S21 mit dem ersten Anschluss des Eingangsspeicherungselements CI1 oder mit einem ersten Anschluss eines Ausgangsspeicherungselements CAUS gekoppelt sein kann. Zweite Anschlüsse des ersten und zweiten Hilfsspeicherungselements CA1, CA2 und des Ausgangsspeicherungselements CAUS sind mit derselben Referenzspannungsverbindung GND wie das Eingangsspeicherungselement CI1 gekoppelt. Der erste Anschluss des Ausgangsspeicherungselements CAUS ist ferner mit einem Filterausgang AUS gekoppelt.
Die Schaltelemente S20, S21 können durch ein Schaltsignal gesteuert werden. Mit anderen Worten können das erste und zweite Hilfsspeicherungselement CA1, CA2 abhängig von dem Schaltsignal jeweils mit dem Eingangsspeicherungselement CI1 oder mit dem Ausgangsspeicherungselement CAUS parallel geschaltet sein. Das Schaltelement S10 kann durch ein Referenztaktsignal gesteuert werden.
Bei Normalbetrieb werden die Schaltelemente S20, S21 derart gesteuert, dass entweder das erste Hilfsspeicherungselement CA1 oder das zweite Hilfsspeicherungselement CA2 mit dem Eingangsspeicherungselement CI1 verbunden ist. Entsprechend ist entweder das erste Hilfsspeicherungselement CA1 oder das zweite Hilfsspeicherungselement CA2 mit dem Ausgangsspeicherungselement CAUS gekoppelt. So ist in jedem Fall das Eingangsspeicherungselement CI1 mit einem der Hilfsspeicherungselemente CA1, CA2 parallel geschaltet, wohingegen das Ausgangsspeicherungselement CAUS mit dem anderen der Hilfsspeicherungselemente CA1, CA2 parallel geschaltet ist.
Bei einem Ausführungsbeispiel weisen sämtliche Speicherungselemente CI1, CA1, CA2, CAUS einen Kondensator auf. Beispielsweise weisen die Speicherungselemente CI1, CA1, CA2, CAUS Metall-Isolator-Metall-Kondensatoren (MIM-Kondensatoren) auf, die in einer integrierten Schaltung realisiert sind. Es ist auch möglich, Masse-Referenz-Kondensatoren für die Speicherungselemente CI1, CA1, CA2, CAUS zu verwenden, wobei die Kondensatoren während des Herstellungsprozesses der integrierten Schaltung nahe bei einem Substrat gebildet werden. Bei Normalbetrieb ist das Substrat mit der Referenzspannungsverbindung GND elektrisch gekoppelt, wodurch die Auswirkung von parasitären Kapazitäten auf die Kondensatortypen, die sich nahe bei dem Substrat befinden, verringert wird. Bei einem Ausführungsbeispiel weisen die Kapazitäten des ersten und zweiten Hilfsspeicherungselements CA1, CA2 denselben Nennwert auf. Ferner können bei einem Ausführungsbeispiel die Kapazitäten des Eingangsspeicherungselements CI1 und des Ausgangsspeicherungselements CAUS ebenso denselben Nennwert aufweisen. Bei Normalbetrieb unterscheidet sich der Nennwert der Kapazität des Eingangsspeicherungselements CI1 bzw. des Ausgangsspeicherungselements CAUS von der Kapazität der Hilfsspeicherungselemente CA1, CA2.
Wenn die in 1 gezeigte Filteranordnung betrieben wird, wird ein Eingangssignal oder Eingangsstrom I10 an dem Signaleingang INP bereitgestellt. Das Eingangssignal wird unter Verwendung des Schaltelements S10 abhängig von einem Referenztaktsignal abgetastet, wodurch das abgetastete Eingangssignal IS10 (IS = input signal) erzeugt wird, das beispielsweise eine Basisbandfrequenz oder eine Zwischenfrequenz aufweist. Während der Zeiten, in denen das Schaltelement S10 geschlossen ist, wird dem Eingangsspeicherungselement CI1 und dem entsprechenden parallel geschalteten Hilfsspeicherungselement CA1, CA2 durch das abgetastete Eingangssignal IS10 eine entsprechende Eingangsladung bereitgestellt.
Beispielsweise sind in einem ersten Zeitsegment das Eingangsspeicherungselement CI1 und das erste Hilfsspeicherungselement CA1 durch das Schaltelement S20 parallel geschaltet, wohingegen das Ausgangsspeicherungselement CAUS und das zweite Hilfsspeicherungselement CA2 durch das Schaltelement S21 parallel geschaltet sind. Eine Ladung Q1, die sich in dem Eingangsspeicherungselement CI1 ergibt, ist
wobei Q_IN die durch das abgetastete Eingangssignal IS10 bereitgestellte Ladung ist, C_I1 die Kapazität des Eingangsspeicherungselements CI1 ist und C_A12 die Kapazität der Hilfs speicherungselemente CA1, CA2 ist. Die Ladungen Q_IR, Q_A1R bezeichnen Restladungen oder entsprechende vorher gespeicherte Ladungen des Eingangsspeicherungselements CI1 bzw. des ersten Hilfsspeicherungselements CA1. Entsprechend ergibt eine Ladung Q_A1 an dem ersten Hilfsspeicherungselement CA1
Auf dieselbe Weise werden in dem Ausgangsspeicherungselement CAUS und dem zweiten Hilfsspeicherungselement CA1 gespeicherte Ladungen zwischen diesen Speicherungselementen CAUS, CA2 gemäß ihren Kapazitätswerten verteilt oder ausgeglichen, derart, dass eine Ladung Q₀ des Ausgangsspeicherungselements CAUS
ergibt, wobei C₀ die Kapazität des Ausgangsspeicherungselements CAUS ist und die Ladungen Q_OR, Q_A2R vorher in dem Ausgangsspeicherungselement CAUS und dem zweiten Hilfsspeicherungselement CA2 gespeicherte Ladungen bezeichnen. Entsprechend ergibt eine Ladung Q_A2 des zweiten Hilfsspeicherungselements CA2
Beispielsweise ändern die Schaltelemente S20 und S21 nach einer Abtastperiode T des Referenztaktsignals ihren Zustand, derart, dass das Schaltelement S20 das Eingangsspeicherungselement CI1 mit dem zweiten Hilfsspeicherungselement CA2 parallel schaltet und das Schaltelement S21 das Ausgangsspeicherungselement CAUS mit dem ersten Hilfsspeicherungselement CA1 parallel schaltet. Mit anderen Worten wird während eines zweiten Zeitsegments eine Ladungsverteilung der Eingangsladung Q_IN und der entsprechenden vorher gespeicherten Ladungen Q_1R, Q_A1R, Q_A2R, Q_OR gemäß den Gleichungen (1), (2), (3) und (4) durchgeführt, wobei die Ladungen Q_A1, Q_A1R mit den Ladungen Q_A2 bzw. Q_A2R auszutauschen sind.
In einem auf das zweite Zeitsegment folgenden weiteren Zeitsegment können die Schaltelemente S20, S21 wie in dem ersten Zeitsegment geschaltet sein. Mit anderen Worten können das erste und zweite Zeitsegment zeitlich abwechselnd aufeinander folgen.
Da kein Rücksetzen oder Entladen der Speicherungselemente CI1, CA1, CA2, CAUS vorgenommen wird, weist jedes Speicherungselement eine Stammladung von einem früheren Zustand auf. Aufgrund dieser Stammladung wird bei jedem Taktzyklus des Referenztaktsignals über die Hilfsspeicherungselemente CA1, CA2 ein gewisser Ladungsbetrag von dem Eingangsspeicherungselement CI1 auf das Ausgangsspeicherungselement CAUS und umgekehrt übertragen. Wie aus den Gleichungen (1), (2), (3) und (4) ersichtlich ist, hängt der Ladungsbetrag von den entsprechenden Kapazitätsverhältnissen ab.
Wenn beispielsweise die Kapazitätswerte der Eingangsspeicherungselemente CI1 und der Ausgangsspeicherungselemente CAUS verglichen mit den Kapazitätswerten der Hilfsspeicherungselemente CA1, CA2 größer sind, verbleibt der Hauptteil der Ladung in dem großen Eingangsspeicherungselement CI1 und lediglich ein kleiner Teil wird nach zwei Taktzyklen des Referenztaktsignals von dem Eingangsspeicherungselement CI1 zu dem Ausgangsspeicherungselement CAUS geliefert. Folglich wird eine Filterung mit unendlicher Impulsantwort (IIR-Filterung; IIR = infinite impulse response) erzielt, die abhängig von den entsprechenden Kapazitätswerten eine Tiefpassfiltercharakteristik aufweisen kann. Mit anderen Worten bilden die Speicherungselemente CI1, CA1, CA2, CAUS und die Schaltelemente S20, S21 ein IIR-Filter, das als ein Schleifenfilter verwendet werden kann.
2 zeigt ein Ausführungsbeispiel eines Analog-Digital-Wandlers 100, der eine Filteranordnung gemäß dem Ausführungsbeispiel der 1 als ein Schleifenfilter aufweist. Ferner ist ein Quantisierer QT1 mit dem Ausgang der Filteranordnung, d. h. mit dem ersten Anschluss des Ausgangsspeicherungselements CAUS, gekoppelt. Der Analog-Digital-Wandler 100 weist ferner einen Rückkopplungsweg auf, der einen Digital-Analog-Wandler DAW mit einem mit einem Ausgang des Quantisierers QT1 gekoppelten Eingang, ein erstes Gewichtungselement W1, das den Digital-Analog-Wandler DAW mit dem Ausgangsspeicherungselement CAUS koppelt, und ein zweites Gewichtungselement W2, das den Digital-Analog-Wandler DAW mit dem Eingangsspeicherungselement CI1 koppelt, aufweist.
Der Quantisierer QT1 stellt an seinem Ausgang abhängig von einem Signal an seinem Eingang ein Ausgangswort BAUS bereit. Zu diesem Zweck wird ein Signal, beispielsweise ein Spannungssignal, von der in dem Ausgangsspeicherungselement CAUS und in dem entsprechenden parallel geschalteten Hilfsspeicherungselement CA1 oder CA2 gespeicherten Ladung abgeleitet. Das diesem Signal entsprechende digitale quantisierte Ausgangswort BAUS wird dem Digital-Analog-Wandler DAW zur Erzeugung eines entsprechenden Analogsignals, das bei diesem Ausführungsbeispiel ein analoger Strom IDAW sein kann, bereitgestellt. Der Quantisierer QT1 und der Digital-Analog-Wandler DAW können getaktet, beispielsweise abhängig von einem Taktsignal, das zu dem Referenztaktsignal identisch ist oder von demselben abgeleitet ist, oder ungetaktet und kontinuierlich betrieben werden. Mit anderen Worten kann der Quantisierer QT1 das Ausgangswort BAUS als ein Diskretzeit- und Diskretwertsignal oder in einem ungetakteten Fall lediglich als ein Diskretwertsignal bereitstellen. Entsprechend kann sich das Ausgangssignal IDAW des Digital-Analog-Wandlers DAW bei verschiedenen Ausführungsbeispielen bei einem getakteten Betrieb lediglich zu gewissen Taktzeiten verändern oder, bei einem ungetakteten Betrieb, immer dann, wenn sich das Ausgangswort BAUS verändert.
Bei einem Ausführungsbeispiel wird das Stromsignal IDAW getaktet, d. h. auf nicht-kontinuierliche Weise, bereitgestellt. Beispielsweise wird der Strom IDAW nur zu den Zeiten bereitgestellt, zu denen sich das Schaltelement S10 in einem geschlossenen Zustand befindet, d. h. zu denen das Eingangssignal IS10 bereitgestellt wird.
Der Ausgangsstrom IDAW des Digital-Analog-Wandlers wird durch einen ersten Gewichtungsfaktor w1 gewichtet und dem Ausgangsspeicherungselement CAUS bereitgestellt. Entsprechend wird der Strom IDAW auch durch einen zweiten Gewichtungsfaktor w2 gewichtet und dem Eingangsspeicherungselement CI1 bereitgestellt. Somit wird dem Ausgangsspeicherungselement CAUS ein erstes Rückkopplungssignal und dem Eingangsspeicherungselement CI1 ein zweites Rückkopplungssignal bereitgestellt. Durch das IIR-Schleifenfilter, das abhängig von einem Schaltsignal in einer getakteten Weise betrieben wird, das getaktete Schaltelement S10, den Quantisierer QT1 und den Rückkopplungsweg, der den Digital-Analog-Wandler DAW aufweist, kann ein ΣΔ-Analog-Digital-Wandler realisiert werden. Zu diesem Zweck wird die Übertragungsfunktion der ΣΔ-Modulationstufen durch das Schleifenfilter realisiert und hängt von seinen entsprechenden Kapazitäten der Speicherungselemente CI1, CA1, CA2, CAUS ab.
Der Quantisierer QT1 und der Digital-Analog-Wandler DAW können für Mehrbitoperationen konfiguriert sein, derart, dass das Ausgangswort BAUS eine Wortlänge größer 1 aufweist. In diesem Fall quantisiert der Quantisierer QT1 das Signal an dem Ausgangsspeicherungselement CAUS für eine Anzahl von Quantisierungspegeln, die in der Regel eine zweite Potenz ist. Entsprechend kann der Digital-Analog-Wandler DAW seinen Ausgangsstrom IDAW mit derselben Anzahl von möglichen unterschiedlichen Ausgangsstromwerten erzeugen.
Bei einem weiteren Ausführungsbeispiel weist der Quantisierer QT1 einen Komparator auf, der das Signal an dem Ausgangsspeicherungselement CAUS mit einem Referenzwert vergleicht und als das Ausgangswort BAUS, das einen von zwei möglichen binären Werten aufweisen kann, ein einzelnes Ausgangsbit bereitstellt. Entsprechend kann der Digital-Analog-Wandler DAW eine steuerbare Stromquelle sein, die ihren Ausgangsstrom abhängig von dem binären Wert des Ausgangsworts BAUS bereitstellt. Es ist ebenfalls möglich, dass der Digital-Analog-Wandler beispielsweise einen Stromspiegel mit mehreren Ausgängen aufweist, um die gewichteten Rückkopplungssignale dem Eingangsspeicherungselement CI1 und dem Ausgangsspeicherungselement CAUS direkt bereitzustellen.
3 zeigt ein Beispiel eines Zeitdiagramms von Signalen, die bei dem in 2 gezeigten Ausführungsbeispiel des Analog-Digital-Wandlers verwendet werden können. Die Signale S10, IS10 zeigen ein Referenztaktsignal und ein entsprechendes getaktetes Eingangssignal IS10, wobei sich eine Taktperiode T aus der Taktfrequenz fs des Referenztaktsignals ergibt. Das Signal S10 steuert das entsprechende Schaltelement, derart, dass ein Eingangsstrom I10, bei dem bei diesem Diagramm davon ausgegangen wird, dass er ein konstantes Signal ist, abgetastet wird, was den getakteten Strom IS10 ergibt, der zum Laden des Eingangsspeicherungselements CI1 und des entsprechenden Hilfsspeicherungselements CA1 oder CA2 verwendet wird. Entsprechend wird der Ausgangsstrom IDAW des Digital-Analog-Wandlers DAW zur selben Zeit wie das abgetastete Eingangssignal IS10 erzeugt. Deshalb werden der Eingangsstrom IS10 und die entsprechenden von dem Strom IDAW abgeleiteten Rückkopplungssignale den entsprechenden Speicherungselementen synchron bereitgestellt.
Während eines ersten Zeitsegments befindet sich ein entsprechendes Schaltsignal für das Schaltelement S20 in einem ersten Zustand, der das Eingangsspeicherungselement CI1 und das erste Hilfsspeicherungselement CA1 parallel schaltet, wohingegen sich ein entsprechendes Schaltsignal für das Schaltelement S21 in einem zweiten Zustand befindet, der das Ausgangsspeicherungselement CAUS und das zweite Hilfsspeicherungselement CA2 parallel schaltet. Entsprechend werden während eines zweiten Zeitsegments die Zustände der Schaltsignale S20, S21 derart verändert, dass das Eingangsspeicherungselement CI1 und das Ausgangsspeicherungselement CAUS mit dem entsprechenden anderen Hilfsspeicherungselement CA1, CA2 parallel geschaltet sind. Bei einem Ausführungsbeispiel folgen das erste und zweite Zeitsegment zeitlich abwechselnd aufeinander.
Folglich werden während des ersten Zeitsegments in dem Eingangsspeicherungselement CI1 und dem ersten Hilfsspeicherungselement CA1 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen, von einer durch das abgetastete Eingangssignal IS10 bereitgestellten Ladung und von einer durch das zweite Rückkopplungssignal von dem Digital-Analog-Wandler DAW bereitgestellten Ladung zusammen modifiziert. Gleichzeitig werden in dem Ausgangsspeicherungselement CAUS und dem zweiten Hilfsspeicherungselement CA2 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen und von einer durch das erste Rückkopplungssignal von dem Digital-Analog-Wandler DAW bereitgestellten Ladung zusammen modifiziert.
Während des zweiten Zeitsegments werden die in dem Eingangsspeicherungselement und dem zweiten Hilfsspeicherungselement gespeicherten Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen, von der durch das abgetastete Eingangssignal IS10 bereitgestellten Ladung und von der durch das zweite Rückkopplungssignal bereitgestellten Ladung zusammen modifiziert, wohingegen die in dem Ausgangsspeicherungselement CAUS und dem ersten Hilfsspeicherungselement CA1 gespeicherten Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen und von der durch das erste Rückkopplungssignal bereitgestellten Ladung zusammen modifiziert werden.
4 zeigt ein weiteres Ausführungsbeispiel eines Analog-Digital-Wandlers 100, der eine erste und eine zweite Filterstufe aufweist. Die erste Filterstufe wird durch das erste Eingangsspeicherungselement CI1, die Hilfsspeicherungselemente CA1, CA2 und die Schaltelemente S20, S21 gebildet. Eine zweite Filterstufe weist ein weiteres, zweites Eingangsspeicherungselement CI2, ein drittes und ein viertes Hilfsspeicherungselement CA3, CA4 und weitere Schaltelemente S30, S31 auf. Das dritte und vierte Hilfsspeicherungselement CA3, CA4 können jeweils mit dem zweiten Eingangsspeicherungselement CI2 oder mit dem ersten Eingangsspeicherungselement CI1 parallel geschaltet sein, abhängig von einem Schaltsignal, das die Schaltelemente S30, S31 steuert. Deshalb entsprechen die Strukturen der ersten und zweiten Filterstufe einander.
Der Rückkopplungsweg weist ein drittes Gewichtungselement W3 auf, das den Digital-Analog-Wandler DAW mit einem durch einen ersten Anschluss des zweiten Eingangsspeicherungselements CI2 gebildeten Filtereingang koppelt. Bei einem Ausführungsbeispiel können die Summierungselemente, denen die Rückkopplungssignale bereitgestellt werden, einfache Stromverbindungen sein, denen Rückkopplungsströme bereitgestellt werden können. Ein negatives Vorzeichen der entsprechenden Rückkopplungssignale kann durch direktes Bereitstellen von negativen Strömen, beispielsweise durch einen negativen Ausgangsstrom IDAW des Digital-Analog-Wandlers DAW, realisiert werden.
Die zweite Filterstufe koppelt den durch den ersten Anschluss des ersten Eingangsspeicherungselements CI1 gebildeten ersten Filtereingang mit dem Ausgang der Abtasteinheit S10, die in dieser Figur nicht gezeigt ist. Die Abtasteinheit S10 stellt den abgetasteten Eingangsstrom IS10 bereit.
Bei Betrieb des Analog-Digital-Wandlers 100 der 4 sind die Speicherungselemente CI1, CA1, CA2, CAUS jeweils durch die Schaltelemente S20, S21 verbunden, wie es im Vorhergehenden während dem entsprechenden ersten und zweiten Zeitsegment beschrieben ist. Ferner sind während des ersten Zeitsegments das weitere Eingangsspeicherungselement CI2 und das dritte Hilfsspeicherungselement CA3 durch das Schaltelement S30 parallel geschaltet. Ihre entsprechenden Ladungen werden abhängig von ihren vorher gespeicherten Ladungen, von der durch das abgetastete Eingangssignal IS10 bereitgestellten Ladung und von der durch das dritte Rückkopplungssignal über das dritte Gewichtungselement W3 bereitgestellten Ladung zusammen modifiziert. Das vierte Hilfsspeicherungselement CA4 ist während dieses ersten Zeitsegments mit dem ersten Eingangsspeicherungselement CI1 und dem ersten Hilfsspeicherungselement CA1 parallel geschaltet. Ihre Ladungen werden abhängig von ihren vorher gespeicherten Ladungen und von der durch das zweite Rückkopplungssignal über das zweite Gewichtungselement W2 bereitgestellten Ladung zusammen modifiziert.
Entsprechend sind während des zweiten Zeitsegments das zweite Eingangsspeicherungselement CI2 und das vierte Hilfsspeicherungselement CA4 sowie das erste Eingangsspeicherungselement CI1 und das zweite und dritte Hilfsspeicherungselement CA2, CA3 jeweils parallel geschaltet. Somit werden ihre entsprechenden Ladungen gemäß den im Vorhergehenden beschriebenen Beispielen modifiziert.
Mit Bezug auf 1 und 2 arbeitet das durch die erste Filterstufe und das Ausgangsspeicherungselement CAUS gebildete Schleifenfilter als ein Integrator, der mit einem Resonator in Reihe geschaltet ist. Die Integration basiert auf der Tatsache, dass das Eingangsspeicherungselement CI1 den Großteil seiner Ladung behält, da es in der Regel eine größere Kapazität als die Hilfsspeicherungselemente aufweist. Die Resonatorfunktion ergibt sich aus dem Übertragen von Ladung von dem Eingangsspeicherungselement CI1 über die Hilfsspei cherungselemente CA1, CA2 zu dem Ausgangsspeicherungselement CAUS. Die Schleifenfilterübertragungsfunktion H_LF(z), d. h. ohne Rückkopplungswege, ist durch
gegeben, wobei
V_CO ist die Spannung über dem Ausgangsspeicherungselement CAUS, die durch den Quantisierer QT1 der 2 quantisiert werden kann. I₁₁₀ ist der Stromwert des Eingangsstroms I10, der an dem Signaleingang, der durch die Abtasteinheit S10 abgetastet wird, bereitgestellt ist.
5 zeigt ein Frequenzdiagramm mit Schleifenfilterfunktionen TF1, TF2, TF3 für unterschiedliche Kapazitätsverhältnisse der Speicherungselemente CI1, CA1, CA2, CAUS, wobei in jedem Fall die Eingangs- und Ausgangskapazitäten C_I1, C₀ gleich sind. Auch die Hilfskapazitäten C_A12 weisen denselben Nennwert auf. Für die erste Übertragungsfunktion TF1 wird vorausgesetzt, dass die Beziehung C_I1/C_A12 C_I1/C_A12 = 50 ist, für eine zweite Übertragungsfunktion TF2 wird vorausgesetzt, dass sie C_I1/C_A12 = 100 ist, und für die dritte Übertragungsfunktion TF3 wird vorausgesetzt, dass sie C_I1/C_A12 = 150 ist.
Aus einem Betrag M bzw. einer Phase Φ in 5 ist ersichtlich, dass die Übertragungsfunktionen TF1, TF2, TF3 eine Tiefpassfiltercharakteristik zeigen, wobei ihre entsprechenden Grenzfrequenzen abhängig von den im Vorhergehenden erwähnten unterschiedlichen Kapazitätsverhältnissen variieren.
6 zeigt ein exemplarisches Frequenzdiagramm von Signalübertragungsfunktionen (STF; STF = signal transfer functions) und einer Rauschübertragungsfunktion (NTF; NTF = noise trans fer function) des Schleifenfilters, eingebettet in die geschlossene ΣΔ-Schleife, die beispielsweise in 2 gezeigt ist. Zum Ableiten der entsprechenden Übertragungsfunktionen werden der Quantisierer QT1 und der Digital-Analog-Wandler DAW linearisiert, was ein in der Technik weithin bekanntes Verfahren ist. Zu diesem Zweck wird ein statistisches Rauschmodell für beispielsweise Quantisierungsrauschen eingebracht. Folglich ergibt die Signalübertragungsfunktion der geschlossenen Schleife
Entsprechend ergibt die Rauschübertragungsfunktion der geschlossenen Schleife
wobei Q_R eine Ladung entsprechend dem Quantisierungsrauschen bezeichnet.
Die Signalübertragungsfunktionen STF1, STF2, STF3, die in dem Diagramm gezeigt sind, entsprechen denselben Kapazitätsverhältnissen (50, 100, 150) wie die entsprechenden Übertragungsfunktionen der 5, wobei für die erste Signalübertragungsfunktion STF1 der erste Gewichtungsfaktor w1 so gewählt ist, dass w1 = 0,4, für die zweite Signalübertragungsfunktion STF2 der Gewichtungsfaktor w1 so gewählt ist, dass w1 = 0,3, und für die dritte Signalübertragungsfunktion STF3 der Gewichtungsfaktor w1 so gewählt ist, dass w1 = 0,2.
Die entsprechenden Rauschübertragungsfunktionen NTF1, NTF2, NTF3 sind für dieselben Sätze von Kapazitäten bzw. Gewichtungsfaktoren gezeigt. Anhand der Rauschübertragungsfunktionen NTF1, NTF2, NTF3 ist ersichtlich, dass Rauschen, beispielsweise Quantisierungsrauschen, für niedrigere Frequenzen gedämpft wird. Entsprechend zeigen die Signalübertragungsfunktionen STF1, STF2, STF3 eine Dämpfung von höheren Frequenzkomponenten, derart, dass ein sich außerhalb des Bands befindender Störer gedämpft wird. Ferner ist ersichtlich, dass durch Verändern des ersten Gewichtungsfaktors w1 ein Überschwingen der Signalübertragungsfunktionen eingestellt werden kann, wohingegen ein Verändern der entsprechenden Kapazitätsverhältnisse zu einer Schwankung der Grenzfrequenz führt. Wenn eine zweite Filterstufe implementiert wird, wie es beispielsweise bei dem in 4 gezeigten Ausführungsbeispiel der Fall ist, kann die Dämpfung außerhalb des Bandes der Signalübertragungsfunktion erhöht werden. Dies ergibt sich beispielsweise aus den zusätzlichen Resonatoren in der Schleife, d. h. zusätzliche Ladungsmöglichkeiten gehen von dem Eingang zu dem Ausgang über.
7 zeigt ein exemplarisches Ausführungsbeispiel einer Empfängeranordnung, die ein Hochfrequenzfilter (RFF; RFF = radio frequency filter) aufweist, das ein Signal von einer Antenne ANT empfängt. Die Anordnung weist ferner einen rauscharmen Antennenverstärker LNA (LNA = low-noise antenna amplifier), der mit einem Ausgang des Hochfrequenzfilters RFF gekoppelt ist, und einen ersten und zweiten Analog-Digital-Wandler 100, 100a, die eingangsseitig mit einem Ausgang des Antennenverstärkers LNA gekoppelt sind, auf. Entsprechende Ausgänge der Analog-Digital-Wandler 100, 100a sind mit einer Digitalverarbeitungseinheit DFE gekoppelt. Die Empfängeranordnung weist ferner eine Frequenzerzeugungsschaltung PLL (PLL = Phasenregelschleife) auf, die Referenztaktsignale für die Analog-Digital-Wandler 100, 100a bereitstellt. Beispielsweise kann jeder der Analog-Digital-Wandler 100, 100a mit einem wie in 2 oder 4 gezeigten Ausführungsbeispiel realisiert werden. Mit anderen Worten weisen der erste und zweite Analog-Digital-Wandler 100, 100a die selbe Struktur auf.
Beispielsweise ist die in 7 gezeigte Empfängeranordnung aufgebaut, um eine Analog-Digital-Umsetzung von komplexen Komponenten I, Q von entsprechenden komplexen Symbolen, die in das über die Antenne ANT empfangene Hochfrequenzsignal codiert sind, durchzuführen. Die komplexen Komponenten I, Q werden der digitalen Verarbeitungseinheit DFE als die entsprechenden Digitalwerte bereitgestellt. Bei einem weiteren Ausführungsbeispiel kann eine Eingabeschnittstelle, die beispielsweise eine verdrahtete Schnittstelle ist, statt der Antenne zum Empfangen des Hochfrequenzsignals verwendet werden.
Zu diesem Zweck weist jeder der Analog-Digital-Wandler 100, 100a eine entsprechende Abtasteinheit S10, S10a auf, die durch entsprechende Referenztaktsignale, die eine Phasenverschiebung von 90° zueinander aufweisen, getaktet ist. Die Phasenverschiebung hat eine entsprechende Zeitverschiebung der Schaltsignale, die die Schaltelemente S10, S10a steuern, zur Folge. Entsprechend sind auch die Schaltsignale für das ΣΔ-Schleifenfilter und die Quantisierungsstrukturen ΣΔ-ADWI, ΣΔ-ADWQ ebenfalls zeitverschoben.
Die digitale Verarbeitungseinheit wertet die komplexen Digitalsignale I, Q beispielsweise zum Wiederherstellen der entsprechenden komplexen Symbole und Ableiten eines digitalen Datenstroms aus. Da die Analog-Digital-Wandler in der Regel mit einer hohen Abtastfrequenz betrieben werden, was zu einem großen Überabtastungsverhältnis führt, können die entsprechenden digitalen Ausgangssignale I, Q beispielsweise in der digitalen Verarbeitungseinheit DFE vor einer weiteren Verarbeitung dezimiert werden. Die Dezimierung kann beispielsweise unter Verwendung von kaskadierten Integrations-Kamm-Filtern (CIC-Filtern; CIC = cascaded integrated comb) durchgeführt werden.
8 zeigt ein Ausführungsbeispiel eines Analog-Digital-Wandlers 100, der in der in 7 gezeigten Empfängeranordnung verwendet werden kann. Er weist einen Spannung-Strom-Wandler auf, der als ein Transkonduktanzverstärker gm realisiert ist, der eine Hochfrequenzspannung (radio frequency voltage) VRF empfängt und der Abtasteinheit S10 den Strom I10 zur Verfügung stellt. Die Abtasteinheit S10 wird durch das Referenztaktsignal gesteuert, das durch die Frequenzerzeugungsschaltung PLL, die eine Phasenregelschleife aufweisen kann, bereitgestellt wird. Der Ausgang der Abtasteinheit S10 ist mit dem ΣΔ-Schleifenfilter ΣΔ-LF (LF = loop filter) gekoppelt, das einen Takteingang und einen Rückkopplungseingang zum Empfangen des Ausgangsstroms IDAW des Digital-Analog-Wandlers DAW aufweist. Der Ausgang des Schleifenfilters ΣΔ-LF ist mit einer Komparatorvorrichtung COMP gekoppelt, die ausgangsseitig zum Bereitstellen des digitalen Ausgangsworts BAUS mit einem getakteten Ausgaberegister REG gekoppelt ist. Die Anordnung weist ferner einen Frequenzteiler auf, der zum Empfangen des Referenztaktsignals mit der Frequenzerzeugungsschaltung PLL und zum Steuern des abstimmbaren Teilungsfaktors R mit einer Steuerschaltung gekoppelt ist. Der Ausgang des Frequenzteilers ist mit dem Schleifenfilter ΣΔ-LF und mit dem Ausgaberegister REG gekoppelt.
Da die Funktion des Schleifenfilters ΣΔ-LF auf dem Transport von Ladungen basiert, ist es erwünscht, dass das als ein Spannungssignal empfangene Signal von der Antenne über den Transkonduktanzverstärker gm in das Stromsignal I10 umgesetzt wird. Das abgetastete Eingangssignal IS10 wird abhängig von dem Referenztaktsignal mit der Taktfrequenz fs erzeugt. Die Speicherungselemente S20, S21, die hier nicht gezeigt sind, jedoch beispielsweise gemäß 1 oder 2 implementiert sein können, werden durch das Schaltsignal gesteuert, das durch eine Frequenzteilung mit dem Teilungsfaktor R von dem Refe renztaktsignal abgeleitet wird. Folglich hängt eine entsprechende Dauer des ersten und zweiten Zeitsegments von dem Referenztaktsignal ab.
Die Ausgabe des Schleifenfilters ΣΔ-LF wird durch die Komparatorvorrichtung COMP mit einem Referenzwert oder Schwellenwert verglichen, um ein binäres Ein-Bit-Signal zu erzeugen, das dem Register REG bereitgestellt wird. Das Register REG, das auch mit dem frequenzgeteilten Referenztaktsignal FS/R getaktet wird, ist so aufgebaut, dass es die Ausgabe des Komparators COMP speichert und synchronisiert, um das Ausgangswort BAUS bereitzustellen, das in diesem Fall ein Ein-Bit-Wort ist. Das Ausgaberegister REG weist beispielsweise ein Flip-Flop auf. Mit anderen Worten wird bei diesem Ausführungsbeispiel das Ausgangswort BAUS getaktet bereitgestellt.
Bei einem Ausführungsbeispiel weist das Referenztaktsignal eine Frequenz fs auf, die der Hochfrequenz des über die Antenne empfangenen Signals entspricht. In diesem Fall hat die Abtastung des Eingangsstroms I10 eine Abwärtsumsetzung in ein Basisbandsignal zur Folge, das in diesem Fall der abgetastete Strom IS10 ist. Das Referenztaktsignal kann direkt zum Takten des ΣΔ-Schleifenfilters ΣΔ-LF (R = 1) verwendet werden, oder wird, abhängig von der Hochfrequenz, zuerst mit dem Frequenzteiler durch einen Teilungsfaktor R > 1 geteilt. Da die Frequenz des Taktsignals des Schleifenfilters ΣΔ-LF niedriger als die Frequenz des für die Abtasteinheit S10 verwendeten Referenztaktsignals ist, ergeben sich Dezimierungseffekte. Mit anderen Worten stellt die Abtastratenreduzierung ein inhärentes Dezimationsfilter mit gleitendem Mittelwert zwischen diesen zwei Blöcken bereit.
Durch Wählen einer Frequenz fs für das Referenztaktsignal so, dass sie der Hochfrequenz und einer Zwischenfrequenz entspricht oder von denselben abgeleitet ist, ist es auch möglich, eine Abwärtsabtastung oder Abwärtsumsetzung des Eingangsstroms I10 in ein Signal durchzuführen, das die Zwi schenfrequenz aufweist, die durch den Analog-Digital-Wandler verarbeitet werden kann.
Verglichen mit herkömmlichen Empfängerstrukturen müssen keine Kanalauswahlfilter vor dem Analog-Digital-Wandler implementiert werden. Ferner ist es möglich, lediglich eine Frequenzerzeugungsschaltung PLL für alle Blöcke in der Empfängeranordnung, einschließlich eines möglichen CIC-Filters in oder vor der digitalen Verarbeitungseinheit DFE, bereitzustellen. Es ist möglich, hohe Überabtastungsverhältnisse zu erzielen, was in Bezug auf unerwünschtes Rauschen, beispielsweise Quantisierungsrauschen, einen positiven Effekt hat. Die Struktur ist unabhängig von einem spezifischen Mobilkommunikationsstandard, derart, dass sie ohne weiteres, beispielsweise durch Verändern der Taktfrequenzen, auf verschiedene Standards angepasst werden kann. Folglich kann die Anordnung in Systemen, die softwaredefinierten Funk implementieren, verwendet werden.
9 zeigt ein weiteres Ausführungsbeispiel einer Empfängeranordnung, die dem in 7 gezeigten Ausführungsbeispiel ähnelt. Als zusätzliche Komponenten sind zwei Frequenzmischer MI, MQ zwischen dem Antennenverstärker LNA und den Analog-Digital-Wandlern 100, 100a angeordnet. Die Mischvorrichtungen MI, MQ sind so aufgebaut, dass sie entsprechende Referenztaktsignale, die bezüglich einander phasenverschoben sind, empfangen, was durch einen mit der Frequenzerzeugungsschaltung PLL gekoppelten Phasenschieber erreicht wird. In dieser Anordnung wird die Abwärtsmischung des von der Antenne empfangenen Hochfrequenzsignals unter Verwendung der Mischvorrichtungen MI, MQ durchgeführt. In diesem Fall führen die Analog-Digital-Wandler 100, 100a eine Analog-Digital-Umsetzung der entsprechenden komplexen Basisbandkomponenten durch. Bei einem Ausführungsbeispiel kann eine Eingabeschnittstelle, die beispielsweise eine verdrahtete Schnittstelle ist, statt der Antenne zum Empfangen des Hochfrequenzsignals verwendet werden.
Bei einem weiteren Ausführungsbeispiel werden die den Mischvorrichtungen MI, MQ bereitgestellten Referenztaktsignale durch einen gesonderten, unabhängigen Taktgenerator, der hier nicht gezeigt ist, erzeugt. In diesem Fall sind die Frequenzen der Takt- und Schaltsignale in den Mischvorrichtungen MI, MQ und den Analog-Digital-Wandlern voneinander unabhängig, können also, anders ausgedrückt, bezüglich einander unsynchronisiert sein.
10 zeigt ein Ausführungsbeispiel eines Signalverarbeitungsverfahrens. Auch wenn das Verfahren und andere Verfahren der Erfindung nachfolgend als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben sind, sei darauf hingewiesen, dass die vorliegende Erfindung nicht durch die veranschaulichte Reihenfolge derartiger Vorgänge oder Ereignisse begrenzt ist. Beispielsweise können manche Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen neben den hierin veranschaulichten und/oder beschriebenen gemäß der Erfindung stattfinden. Zudem sind unter Umständen nicht alle veranschaulichten Vorgänge erforderlich, um eine Methodologie gemäß der Erfindung zu implementieren.
Bei S1 wird ein Eingangssignal bereitgestellt. Dies kann ein Verstärken eines durch eine Antenne empfangenen Signals aufweisen. Ferner kann das Eingangssignal durch Ableiten eines Stromsignals von einem Spannungssignal bereitgestellt werden. Das Eingangssignal kann auch gefiltert werden.
Bei S2 wird das Eingangssignal abhängig von einem Referenztaktsignal abgetastet. Bei einem Ausführungsbeispiel weist das Abtasten beispielsweise ein Abwärtsmischen des Eingangssignals, das sich in einem Hochfrequenzbereich befindet, zu einem Basisbandsignal oder einem eine Zwischenfrequenz aufweisenden Signal auf.
Bei S3 wird eine durch das abgetastete Eingangssignal bereitgestellte Ladung verwendet, um die in einem Eingangsspeicherungselement CI1 und einem entsprechenden parallel geschalteten Hilfsspeicherungselement CA1 oder CA2 gespeicherte Ladung zu modifizieren. Beispielsweise werden während eines ersten Zeitsegments in dem Eingangsspeicherungselement CI1 und dem ersten Hilfsspeicherungselement CA1 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen und von der durch das abgetastete Eingangssignal bereitgestellten Ladung modifiziert. Auch werden während des ersten Segments in einem Ausgangsspeicherungselement CAUS und einem zweiten Hilfsspeicherungselement CA2 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen modifiziert.
Während eines zweiten Zeitsegments werden in dem Eingangsspeicherungselement CI1 und dem zweiten Hilfsspeicherungselement CA1 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen und von der durch das abgetastete Eingangssignal bereitgestellten Ladung modifiziert, wohingegen in dem Ausgangsspeicherungselement CAUS und dem ersten Hilfsspeicherungselement CA1 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen modifiziert werden. Bei einem Ausführungsbeispiel können das erste und zweite Zeitsegment zeitlich abwechselnd aufeinander folgen. Eine entsprechende Dauer des ersten und zweiten Zeitsegments kann von dem Referenztaktsignal abhängen.
Beispielsweise sind in dem ersten Zeitsegment das Eingangsspeicherungselement CI1 und das erste Hilfsspeicherungselement CA1 sowie das Ausgangsspeicherungselement CAUS und das zweite Hilfsspeicherungselement CA2 jeweils parallel geschaltet. Entsprechend sind während des zweiten Zeitsegments das Eingangsspeicherungselement CI1 und das zweite Hilfsspeicherungselement CA2 sowie das Ausgangsspeicherungselement CAUS und das erste Hilfsspeicherungselement CA1 jeweils parallel geschaltet.
Bei einem Ausführungsbeispiel wird die in dem Ausgangsspeicherungselement gespeicherte Ladung ferner abhängig von einer durch ein erstes Rückkopplungssignal bereitgestellten Ladung modifiziert. Entsprechend wird die in dem Eingangsspeicherungselement CI1 gespeicherte Ladung ferner abhängig von einer durch ein zweites Rückkopplungssignal bereitgestellten Ladung modifiziert.
Bei einem weiteren Ausführungsbeispiel werden während des ersten Zeitsegments in dem weiteren Eingangsspeicherungselement CI2 und einem dritten Hilfsspeicherungselement CA3 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen und von der durch das abgetastete Eingangssignal bereitgestellten Ladung modifiziert, während in dem Eingangsspeicherungselement CI1, dem ersten Hilfsspeicherungselement CA1 und einem vierten Hilfsspeicherungselement CA4 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen modifiziert werden. Während des zweiten Zeitsegments werden in dem weiteren Eingangsspeicherungselement CI2 und einem vierten Hilfsspeicherungselement CA4 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen und von der durch das abgetastete Eingangssignal bereitgestellten Ladung modifiziert, während in dem Eingangsspeicherungselement CI1, dem zweiten Hilfsspeicherungselement CA2 und dem dritten Hilfsspeicherungselement CA3 gespeicherte Ladungen abhängig von ihren entsprechenden vorher gespeicherten Ladungen modifiziert werden.
Bei einem weiteren Ausführungsbeispiel wird die in dem weiteren Eingangsspeicherungselement CI2 gespeicherte Ladung ferner abhängig von einer durch ein drittes Rückkopplungssignal bereitgestellten Ladung modifiziert.
Bei S4 wird ein Ausgangssignal von den in den Speicherungselementen gespeicherten Ladungen abgeleitet. Beispielsweise wird eine Spannung über dem Ausgangsspeicherungselement abhängig von der in dem Ausgangsspeicherungselement CAUS gespeicherten Ladung und der Kapazität CO des Ausgangsspeicherungselements CAUS abgeleitet. Da eines der Hilfsspeicherungselemente mit dem Ausgangsspeicherungselement CAUS parallel geschaltet ist, hängt das entsprechende Ausgangssignal oder die entsprechende Ausgangsspannung ferner von der in dem Hilfsspeicherungselement gespeicherten Ladung und von seiner entsprechenden Kapazität ab.
Bei S5 wird das Ausgangssignal quantisiert, d. h., es wird eine entsprechende digitale oder diskrete Darstellung des Werts des Ausgangssignals bestimmt. Dies kann beispielsweise mit entsprechenden Komparatorvorrichtungen durch Vergleichen des Ausgangssignals mit einem oder mehreren Schwellenwerten oder, für eine Mehrbitquantisierung, mit einer nachfolgenden Näherung durchgeführt werden. Das Ergebnis des Quantisierungsprozesses ist ein digitales Ausgangswort, das eine Wortlänge von gleich oder größer 1 aufweisen kann. Das Ausgangswort kann unter Verwendung des Referenztaktsignals oder eines von dem Referenztaktsignal abgeleiteten Taktsignals synchronisiert werden, um ein Signal zu erzielen, das zeitdiskret und wertdiskret ist.
Bei S6 können ein oder mehrere Rückkopplungssignale aus dem digitalen Ausgangswort erzeugt werden. Beispielsweise wird das digitale Ausgangswort unter Verwendung einer Digital-Analog-Umsetzung und eines Skalierens des digital-analog-umgesetzten Signals mit einem Skalierungsfaktor oder Gewichtungsfaktor in ein Analogsignal umgesetzt. Abhängig von der Anzahl von Rückkopplungssignalen, die in dem Filterungsprozess bei S3 benötigt werden, kann das digital-analog-umgesetzte Ausgangswort durch unterschiedliche Gewichtungsfaktoren skaliert werden, so dass sich eine entsprechende Anzahl von unterschiedlichen gewichteten Rückkopplungssignalen ergibt.
Bei S7 kann das quantisierte digitale Ausgangswort von S5 weiter verarbeitet werden. Beispielsweise entspricht das digitale Ausgangswort einer komplexen Komponente eines komplexen Signals oder eines komplexen Symbols, die mit einer ähnlich abgeleiteten komplexen Komponente rekombiniert werden kann, um das entsprechende komplexe Symbol, das ursprünglich in das Eingangssignal codiert war, zu erhalten. Das Verarbeiten der quantisierten Daten kann ferner eine Dezimierungsfilterung zum Reduzieren der höheren Abtastrate der Analog-Digital-Umsetzung aufweisen.
Bei einem Ausführungsbeispiel können die Operationen bei S5, S6 und S7 für eine einfache Filterverarbeitung des Eingangssignals weggelassen werden.
Die in den verschiedenen Ausführungsbeispielen beschriebenen Anordnungen und Verfahren können besonders für Anwendungen eingesetzt werden, bei denen ein hoher dynamischer Bereich erforderlich ist. Sie können auch für höhere Frequenzbandbreiten der zu verarbeitenden Signale, beispielsweise für Signale gemäß dem Ultrabreitbandstandard (UWB-Standard; UWB = ultra-wide band) oder dem WiMAX-Standard (WiMAX = Worldwide Interoperability for Microwave Access = weltweite Interoperabilität für Mikrowellenzugang) sowie Mobilkommunikationsstandards wie GSM/EDGE oder UMTS verwendet werden.
Die in den Ausführungsbeispielen gezeigten Anordnungen hängen nicht von frequenzabhängigen aktiven Komponenten wie Operationsverstärkern ab, was die Möglichkeit schafft, mit hohen Taktfrequenzen bis zu mindestens einigen GHz zu arbeiten. Es können somit hohe Überabtastungsverhältnisse erzielt werden, was einen positiven Effekt auf das Quantisierungsrauschen hat. Aufgrund der Tatsache, dass die in den verschiedenen Ausführungsbeispielen gezeigten Schleifenfilter als passive Filter angesehen werden können, treten bei dem Filterentwurf keine Randbedingungen bezüglich einer Bandbreitenbegrenzung von aktiven Vorrichtungen auf. Ferner kann eine abnehmende Transkonduktanz (gm) aufgrund eines Schrumpfens zukünftiger Technologie ohne weiteres bei entsprechenden Implementierungen berücksichtigt werden.
Die Signalübertragungsfunktion hat die Form eines Tiefpassfilters, was bedeutet, dass unerwünschte Signale mit höheren Frequenzen als die Filtergrenzfrequenz gedämpft werden. Dies lockert die Anforderungen an den dynamischen Bereich. Die Grenzfrequenz kann auch durch Anpassen der entsprechenden Kapazitätsverhältnisse in dem Schleifenfilter eingestellt werden und kann somit auf verschiedene Bandbreiten eingestellt werden. Da die Taktungsfrequenz des Analog-Digital-Wandlers durch eine Frequenzerzeugungsschaltung wie eine Phasenregelschleife erzeugt werden kann, ist es nicht erforderlich, dass der Analog-Digital-Wandler seinen eigenen Taktgenerator besitzt, was Platzersparnis und verringerte Kosten bringt.
Auch wenn spezifische Ausführungsbeispiele hierin veranschaulicht und beschrieben sind, ist es für Fachleute auf dem Gebiet selbstverständlich, dass jede beliebige Anordnung, die so ausgelegt ist, dass sie denselben Zweck erfüllt, die gezeigten spezifischen Ausführungsbeispiele ersetzen kann. Es sei darauf hingewiesen, dass die vorhergehende Beschreibung veranschaulichend und nicht beschränkend zu verstehen ist. Diese Anmeldung soll jegliche Adaptionen oder Variationen der Erfindung abdecken. Für Fachleute auf dem Gebiet sind Kombinationen der vorhergehenden Ausführungsbeispiele und vieler anderer Ausführungsbeispiele nach einem Lesen und Verständnis der vorhergehenden Beschreibung offensichtlich. Der Schutzbereich der Erfindung umfasst jegliche weitere Ausführungsbeispiele und Anwendungen, in denen die obigen Strukturen und Verfahren verwendet werden können. Der Schutzbereich der Erfindung sollte deshalb mit Bezug auf die angehängten Ansprüche zusammen mit dem Schutzbereich von Äquivalenten, die derartige Ansprüche benennen, bestimmt werden.
Es wird betont, dass die Zusammenfassung so bereitgestellt ist, dass sie den 37 C. F. R., Paragraph 1.72(b) (C. F. R = Code of Federal Regulations = Gesetzbuch bundesstaatlicher Bestimmungen) erfüllt, der eine Zusammenfassung erfordert, die es dem Leser ermöglicht, den Charakter und das Wesentliche der technischen Offenbarung schnell zu ermitteln. Sie wird mit dem Einvernehmen eingereicht, dass sie nicht zur Interpretation oder Begrenzung des Schutzbereichs oder der Bedeutung der Ansprüche verwendet wird.

Claims

Analog-Digital-Wandler (100, 100a), der folgende Merkmale aufweist: einen Signaleingang (INP); eine mit dem Signaleingang (INP) gekoppelte Abtasteinheit; einen Quantisierer (QT1), der aufgebaut ist, um an seinem Ausgang abhängig von einem Signal an seinem Eingang ein Ausgangswort (BAUS) bereitzustellen; ein Ausgangsspeicherungselement (CAUS), das mit dem Eingang des Quantisierers (QT1) gekoppelt ist; eine erste Filterstufe, die einen ersten Filtereingang, der mit einem Ausgang der Abtasteinheit gekoppelt ist, ein Eingangsspeicherungselement (CI1, CI2), das mit dem ersten Filtereingang gekoppelt ist, und ein erstes und zweites Hilfsspeicherungselement, die abhängig von einem Schaltsignal jeweils selektiv abwechselnd mit dem Eingangsspeicherungselement (CI1, CI2) oder mit dem Ausgangsspeicherungselement (CAUS) parallel geschaltet sind, aufweist; und einen Rückkopplungsweg, der einen Digital-Analog-Wandler mit einem Eingang, der zum Empfangen des Ausgangsworts (BAUS) aufgebaut ist, ein erstes Gewichtungselement, das zwischen einen Ausgang des Digital-Analog-Wandlers und das Ausgangsspeicherungselement (CAUS) gekoppelt ist, und ein zweites Gewichtungselement, das zwischen einen Ausgang des Digital-Analog-Wandlers und den ersten Filtereingang gekoppelt ist, aufweist.
Analog-Digital-Wandler (100, 100a) gemäß Anspruch 1, der ferner folgende Merkmale aufweist: eine zweite Filterstufe, die aufgebaut ist, um den Ausgang der Abtasteinheit mit dem ersten Filtereingang zu koppeln, wobei die zweite Filterstufe einen zweiten Filtereingang, der mit Ausgang der Abtasteinheit gekoppelt ist, ein weiteres Eingangsspeicherungselement (CI1, CI2), das mit dem zweiten Filtereingang gekoppelt ist, und ein drittes und viertes Hilfsspeicherungselement, die abhängig von einem weiteren Schaltsignal jeweils selektiv abwechselnd mit dem weiteren Eingangsspeicherungselement (CI1, CI2) oder mit dem Eingangsspeicherungselement (CI1, CI2) der ersten Filterstufe parallel geschaltet sind, aufweist; und ein drittes Gewichtungselement, das durch den Rückkopplungsweg beinhaltet ist, wobei das dritte Gewichtungselement zwischen einen Ausgang des Digital-Analog-Wandlers und den zweiten Filtereingang gekoppelt ist.
Analog-Digital-Wandler (100, 100a) gemäß Anspruch 1 oder 2, bei dem die Abtasteinheit ein Schaltelement aufweist, das durch ein Referenztaktsignal steuerbar ist.
Analog-Digital-Wandler (100, 100a) gemäß einem der Ansprüche 1 bis 3, bei dem der Quantisierer (QT1) eine Komparatorvorrichtung aufweist.
Analog-Digital-Wandler (100, 100a) gemäß Anspruch 4, bei dem das Eingangsspeicherungselement (CI1, CI2), das erste und zweite Hilfsspeicherungselement und das Ausgangsspeicherungselement (CAUS) jeweils einen Kondensator aufweisen.
Analog-Digital-Wandler (100, 100a) gemäß einem der Ansprüche 1 bis 5, bei dem der Signaleingang (INP) und die Abtasteinheit mittels eines Spannung-Strom-Wandlers gekoppelt sind.
Analog-Digital-Wandler (100, 100a) gemäß Anspruch 6, bei dem der Spannung-Strom-Wandler einen Transkonduktanzverstärker aufweist.
Analog-Digital-Wandler (100, 100a) gemäß einem der Ansprüche 1 bis 7, der ferner ein taktgetriebenes Ausgaberegister aufweist, das mit dem Ausgang des Quantisierers (QT1) gekoppelt ist.
Empfängeranordnung, die einen Verstärker mit einem Eingang, einen ersten Analog-Digital-Wandler (100, 100a), der mit einem Ausgang des Verstärkers gekoppelt ist, und eine digitale Verarbeitungseinheit, die zur Verarbeitung eines Datenstroms mit einem Ausgang des ersten Analog-Digital-Wandlers (100, 100a) gekoppelt ist, aufweist, wobei der erste Analog-Digital-Wandler (100, 100a) folgende Merkmale aufweist: eine Abtasteinheit, die ein Schaltelement aufweist, das durch ein Referenztaktsignal steuerbar ist, wobei die Abtasteinheit mit dem Ausgang des Verstärkers gekoppelt ist; einen Quantisierer (QT1), der aufgebaut ist, um den Datenstrom basierend auf einem Signal an seinem Eingang bereitzustellen; ein Ausgangsspeicherungselement (CAUS), das mit dem Eingang des Quantisierers (QT1) gekoppelt ist; eine erste Filterstufe, die einen ersten Filtereingang, der mit einem Ausgang der Abtasteinheit gekoppelt ist, ein Eingangsspeicherungselement (CI1, CI2), das mit dem ersten Filtereingang gekoppelt ist, und ein erstes und zweites Hilfsspeicherungselement, die abhängig von einem Schaltsignal, das von dem Referenztaktsignal abgeleitet ist, jeweils selektiv abwechselnd mit dem Eingangsspeicherungselement (CI1, CI2) oder mit dem Ausgangsspeicherungselement (CAUS) parallel geschaltet sind; und einen Rückkopplungsweg, der einen Digital-Analog-Wandler mit einem Eingang, der zum Empfangen des Datenstroms aufgebaut ist, ein erstes Gewichtungselement, das zwischen einen Ausgang des Digital-Analog-Wandlers und den Ausgang des Speicherungselements gekoppelt ist, und ein zweites Gewichtungselement, das zwischen einen Ausgang des Digital-Analog-Wandlers und den ersten Filtereingang gekoppelt ist, aufweist.
Empfängeranordnung gemäß Anspruch 9, bei der der erste Analog-Digital-Wandler (100, 100a) ferner folgende Merkmale aufweist: eine zweite Filterstufe, die aufgebaut ist, um den Ausgang der Abtasteinheit mit dem ersten Filtereingang zu koppeln, wobei die zweite Filterstufe einen zweiten Filtereingang, der mit Ausgang der Abtasteinheit gekoppelt ist, ein weiteres Eingangsspeicherungselement (CI1, CI2), das mit dem zweiten Filtereingang gekoppelt ist, und ein drittes und viertes Hilfsspeicherungselement, die abhängig von einem weiteren Schaltsignal jeweils selektiv abwechselnd mit dem weiteren Eingangsspeicherungselement (CI1, CI2) oder mit dem Eingangsspeicherungselement (CI1, CI2) der ersten Filterstufe parallel geschaltet sind; und ein drittes Gewichtungselement, das durch den Rückkopplungsweg beinhaltet ist, wobei das dritte Gewichtungselement zwischen einen Ausgang des Digital-Analog-Wandlers und den zweiten Filtereingang gekoppelt ist.
Empfängeranordnung gemäß Anspruch 9 oder 10, bei der der Ausgang des Verstärkers und die Abtasteinheit mittels eines Spannung-Strom-Wandlers gekoppelt sind.
Empfängeranordnung gemäß einem der Ansprüche 9 bis 11, die ferner eine Frequenzerzeugungsschaltung aufweist, die aufgebaut ist, um das Referenztaktsignal zu erzeugen.
Empfängeranordnung gemäß einem der Ansprüche 9 bis 12, die ferner einen programmierbaren Frequenzteiler aufweist, der aufgebaut ist, um das Schaltsignal von dem Referenztaktsignal abzuleiten.
Empfängeranordnung gemäß einem der Ansprüche 9 bis 13, die ferner ein Ausgaberegister aufweist, das mit dem Ausgang des Quantisierers (QT1) gekoppelt ist, wobei das Ausgaberegister durch ein Taktsignal, das eine Funktion des Referenztaktsignals ist, getrieben wird.
Empfängeranordnung gemäß einem der Ansprüche 9 bis 14, die ferner einen zweiten Analog-Digital-Wandler (100, 100a) aufweist, der zwischen den Ausgang des Verstärkers und die digitale Verarbeitungseinheit gekoppelt ist, wobei der zweite Analog-Digital-Wandler (100, 100a) im Wesentlichen dieselbe Struktur wie der erste Analog-Digital-Wandler (100, 100a) aufweist, wobei der erste Analog-Digital-Wandler (100, 100a) aufgebaut ist, um den Datenstrom als eine erste Komponente eines komplexen Digitalsignals bereitzustellen, und der zweite Analog-Digital-Wandler (100, 100a) aufgebaut ist, um einen weiteren Datenstrom als eine zweite Komponente des komplexen Digitalsignals bereitzustellen.
Empfängeranordnung gemäß Anspruch 15, bei der der erste und zweite Analog-Digital-Wandler (100, 100a) aufgebaut sind, um entsprechende Referenztaktsignale zu empfangen, die bezüglich einander phasenverschoben sind.
Empfängeranordnung gemäß Anspruch 15 oder 16, bei der der erste und zweite Analog-Digital-Wandler (100, 100a) jeweils mittels entsprechender Mischvorrichtungen mit dem Ausgang des Verstärkers gekoppelt sind, wobei die Mischvor richtungen aufgebaut sind, um entsprechende Referenztaktsignale zu empfangen, die bezüglich einander phasenverschoben sind.
Filteranordnung, die folgende Merkmale aufweist: einen Filtereingang und einen Filterausgang; ein Schaltelement, das mit dem Filtereingang gekoppelt ist, wobei das Schaltelement selektiv durch ein Referenztaktsignal gesteuert wird; ein Ausgangsspeicherungselement (CAUS), das mit dem Filterausgang gekoppelt ist; und eine erste Filterstufe, die einen ersten Filtereingang, der mit einem Ausgang des Schaltelements gekoppelt ist, ein Eingangsspeicherungselement (CI1, CI2), das mit dem ersten Eingang gekoppelt ist, und ein erstes und zweites Hilfsspeicherungselement, die abhängig von einem Schaltsignal jeweils selektiv abwechselnd mit dem Eingangsspeicherungselement (CI1, CI2) oder mit dem Ausgangsspeicherungselement (CAUS) parallel geschaltet sind, aufweist.
Filteranordnung gemäß Anspruch 18, die ferner eine zweite Filterstufe aufweist, die zwischen den Ausgang des Schaltelements und den ersten Eingang gekoppelt ist, wobei die zweite Filterstufe einen zweiten Eingang, der mit dem Ausgang des Schaltelements gekoppelt ist, ein weiteres Eingangsspeicherungselement (CI1, CI2), das mit dem zweiten Eingang gekoppelt ist, und ein drittes und viertes Hilfsspeicherungselement, die abhängig von einem weiteren Schaltsignal jeweils selektiv abwechselnd mit dem weiteren Eingangsspeicherungselement (CI1, CI2) oder mit dem Eingangsspeicherungselement (CI1, CI2) der ersten Filterstufe parallel geschaltet sind, aufweist.
Filteranordnung gemäß Anspruch 18 oder 19, bei der das Eingangsspeicherungselement (CI1, CI2), das erste und zweite Hilfsspeicherungselement und das Ausgangsspeicherungselement (CAUS) jeweils einen Kondensator aufweisen.
Filteranordnung gemäß einem der Ansprüche 18 bis 20, bei der der Filtereingang und das Schaltelement mittels eines Spannung-Strom-Wandlers gekoppelt sind.
Signalverarbeitungsverfahren, das folgende Schritte aufweist: Bereitstellen eines Eingangssignals; Abtasten des Eingangssignals basierend auf einem Referenztaktsignal; Modifizieren, während eines ersten Zeitsegments, in einem Eingangsspeicherungselement (CI1, CI2) und in einem ersten Hilfsspeicherungselement gespeicherter Ladungen, basierend auf ihren entsprechenden vorher gespeicherten Ladungen und auf einer durch das abgetastete Eingangssignal bereitgestellten Ladung; Modifizieren, während des ersten Zeitsegments, in einem Ausgangsspeicherungselement (CAUS) und in einem zweiten Hilfsspeicherungselement gespeicherter Ladungen, basierend auf ihren entsprechenden vorher gespeicherten Ladungen; Modifizieren, während eines zweiten Zeitsegments, der in dem Eingangsspeicherungselement (CI1, CI2) und in dem zweiten Hilfsspeicherungselement gespeicherten Ladungen, basierend auf ihren entsprechenden vorher gespeicherten Ladungen und auf der durch das abgetastete Eingangssignal bereitgestellten Ladung; Modifizieren, während des zweiten Zeitsegments, der in dem Ausgangsspeicherungselement (CAUS) und in dem ersten Hilfsspeicherungselement gespeicherten Ladungen, basierend auf ihren entsprechenden vorher gespeicherten Ladungen; und Ableiten eines ladungsabhängigen Signals als eine Funktion der in dem Ausgangsspeicherungselement (CAUS) gespeicherten Ladung.
Signalverarbeitungsverfahren gemäß Anspruch 22, das ferner folgende Schritte aufweist: Quantisieren des ladungsabhängigen Signals, um ein Ausgangswort (BAUS) zu erzeugen; Digital-Analog-Umsetzen des Ausgangsworts (BAUS); Erzeugen eines ersten Rückkopplungssignals durch Skalieren des digital-analog-umgesetzten Ausgangsworts (BAUS) durch einen ersten Gewichtungsfaktor; und Erzeugen eines zweiten Rückkopplungssignals durch Skalieren des digital-analog-umgesetzten Ausgangsworts (BAUS) durch einen zweiten Gewichtungsfaktor; wobei das Modifizieren der in dem Ausgangsspeicherungselement (CAUS) gespeicherten Ladung ferner von einer durch das erste Rückkopplungssignal bereitgestellten Ladung abhängt und das Modifizieren der in dem Eingangsspeicherungselement (CI1, CI2) gespeicherten Ladung ferner von einer durch das zweite Rückkopplungssignal bereitgestellten Ladung abhängt.
Signalverarbeitungsverfahren gemäß Anspruch 23, bei dem ein drittes Rückkopplungssignal durch Skalieren des digital-analog-umgesetzten Ausgangsworts (BAUS) durch einen dritten Gewichtungsfaktor erzeugt wird; wobei während des ersten Zeitsegments in einem weiteren Eingangsspeicherungselement (CI1, CI2) und in einem dritten Hilfsspeicherungselement gespeicherte Ladungen basierend auf ihren entsprechenden vorher gespeicherten Ladungen, auf der durch das abgetastete Eingangssignal bereitgestellten Ladung und auf einer durch das dritte Rückkopplungssignal bereitgestellten Ladung modifiziert werden; wobei während des ersten Zeitsegments in dem Eingangsspeicherungselement (CI1, CI2), in dem ersten Hilfsspeicherungselement und in einem vierten Hilfsspeicherungselement gespeicherte Ladungen basierend auf ihren entsprechenden vorher gespeicherten Ladungen modifiziert werden; wobei während des zweiten Zeitsegments in dem weiteren Eingangsspeicherungselement (CI1, CI2) und in dem vierten Hilfsspeicherungselement gespeicherte Ladungen basierend auf ihren entsprechenden vorher gespeicherten Ladungen, auf der durch das abgetastete Eingangssignal bereitgestellten Ladung und auf der durch das dritte Rückkopplungssignal bereitgestellten Ladung modifiziert werden; und wobei während des zweiten Zeitsegments in dem Eingangsspeicherungselement (CI1, CI2), in dem zweiten Hilfsspeicherungselement und in dem dritten Hilfsspeicherungselement gespeicherte Ladungen basierend auf ihren entsprechenden vorher gespeicherten Ladungen modifiziert werden.
Signalverarbeitungsverfahren gemäß Anspruch 23 oder 24, bei dem das Quantisieren ein Vergleichen des ladungsabhängigen Signals mit einem Referenzwert aufweist.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 22 bis 25, bei dem das Bereitstellen des Eingangssignals ein Verstärken eines durch eine Antenne oder durch eine Eingabeschnittstelle empfangenen Signals aufweist.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 22 bis 26, bei dem das Bereitstellen des Eingangssignals ein Ableiten eines Stromsignals von einem Spannungssignal aufweist.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 23 bis 27, bei dem das Ausgangswort (BAUS) getaktet bereitgestellt wird.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 22 bis 28, bei dem eine entsprechende Dauer des ersten und zweiten Zeitsegments von dem Referenztaktsignal abhängt.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 22 bis 29, bei dem das erste und zweite Zeitsegment zeitlich abwechselnd aufeinander folgen.
Signalverarbeitungsverfahren, das folgende Schritte aufweist: Bereitstellen eines Eingangssignals; Abtasten des Eingangssignals basierend auf einem Referenztaktsignal; Bereitstellen einer Ladung einem Eingangsspeicherungselement (CI1, CI2), wobei die Ladung auf dem abgetasteten Eingangssignal basiert; Bereitstellen eines ersten Rückkopplungssignals einem Ausgangsspeicherungselement (CAUS), um eine Ladung bei demselben zu beeinflussen; Bereitstellen eines zweiten Rückkopplungssignals dem Eingangsspeicherungselement (CI1, CI2), um eine Ladung bei demselben zu beeinflussen; Parallelschalten des Eingangsspeicherungselements (CI1, CI2) und eines ersten Hilfsspeicherungselements während eines ersten Zeitsegments; Parallelschalten des Ausgangsspeicherungselements (CAUS) und eines zweiten Hilfsspeicherungselements während des ersten Zeitsegments; Parallelschalten des Eingangsspeicherungselements (CI1, CI2) und des zweiten Hilfsspeicherungselements während eines zweiten Zeitsegments; Parallelschalten des Ausgangsspeicherungselements (CAUS) und des ersten Hilfsspeicherungselements während des zweiten Zeitsegments; Erzeugen eines Ausgangsworts (BAUS) durch Quantisieren eines Signals, das als eine Funktion einer in dem Ausgangsspeicherungselement (CAUS) gespeicherten Ladung abgeleitet wird; Digital-Analog-Umsetzen des Ausgangsworts (BAUS); Erzeugen des ersten Rückkopplungssignals durch Skalieren des digital-analog-umgesetzten Ausgangsworts (BAUS) durch einen ersten Gewichtungsfaktor; und Erzeugen des zweiten Rückkopplungssignals durch Skalieren des digital-analog-umgesetzten Ausgangsworts (BAUS) durch einen zweiten Gewichtungsfaktor.
Signalverarbeitungsverfahren gemäß Anspruch 31, das ferner folgende Schritte aufweist: Erzeugen eines dritten Rückkopplungssignals durch Skalieren des digital-analog-umgesetzten Ausgangsworts (BAUS) durch einen dritten Gewichtungsfaktor; Bereitstellen des dritten Rückkopplungssignals und einer weiteren Ladung einem weiteren Eingangsspeicherungselement (CI1, CI2), wobei die weitere Ladung auf dem abgetasteten Eingangssignal basiert; Parallelschalten des weiteren Eingangsspeicherungselements (CI1, CI2) und eines dritten Hilfsspeicherungselements während des ersten Zeitsegments; Parallelschalten des Eingangsspeicherungselements (CI1, CI2), des ersten Hilfsspeicherungselements und eines vierten Hilfsspeicherungselements während des ersten Zeitsegments; Parallelschalten des weiteren Eingangsspeicherungselements (CI1, CI2) und des vierten Hilfsspeicherungselements während des zweiten Zeitsegments; und Parallelschalten des Eingangsspeicherungselements (CI1, CI2), des zweiten Hilfsspeicherungselements und des dritten Hilfsspeicherungselements während des zweiten Zeitsegments.
Signalverarbeitungsverfahren gemäß Anspruch 31 oder 32, bei dem das Bereitstellen des Eingangssignals ein Verstärken eines durch eine Antenne oder durch eine Eingabeschnittstelle empfangenen Signals aufweist.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 31 bis 33, bei dem das Bereitstellen des Eingangssignals ein Ableiten eines Stromsignals von einem Spannungssignal aufweist.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 31 bis 34, bei dem eine entsprechende Dauer des ersten und zweiten Zeitsegments von dem Referenztaktsignal abhängt.
Signalverarbeitungsverfahren gemäß einem der Ansprüche 31 bis 35, bei dem das erste und zweite Zeitsegment zeitlich abwechselnd aufeinander folgen.