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Eines der wichtigsten Merkmale eines EEPROM- oder Flash-Speichers ist, dass er die Daten auch bei abgeschalteter Versorgungsspannung halten kann. Ein Nachteil ist, dass sich die physikalischen Parameter der Speicherelemente durch mehrfaches Beschreiben ändern. In Abhängigkeit von der Anzahl von Schreibzugriffen ändert sich die Schwellenspannung VTH der Speicherzellentransistoren und somit die Stromergiebigkeit der Speicherzellen bis hin zum Totalausfall durch Oxidbrüche. Eine besondere Herausforderung im Design von EEPROM- und Flash-Speichern sind die Ausleseschaltkreise, die den logischen Zustand der Speicherzelle bewerten. Die Ausleseschaltkreise sollen sehr schnell sein und auch Veränderungen der Speicherzellen durch das Mehrfachbeschreiben in ausreichendem Maß berücksichtigen. Je nach Anwendung müssen die Ausleseschaltkreise und der Aufbau des Speichers an die spezifischen Anforderungen adaptiert werden. Die Ausleseschaltkreise sollen in jedem Fall einen möglichst geringen Anteil an Chipfläche beanspruchen.
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In der
US 5,528,543 A ist ein volldifferentieller Sense-Amplifier mit einem Referenzeingang und einem Speichereingang beschrieben.
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In der
US 5,168,466 A ist eine Biasspannungserzeugung, welche die Veränderungen der Speicherzellen kompensiert, beschrieben. Die generierte Biasspannung wird für die Bewertung des logischen Zustandes der Speicherzellen verwendet.
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In der
US 4,301,518 ist ein Single-Ended-Speicherarray mit einem Referenzspeicherelement beschrieben, das zur Bewertung des logischen Zustands der Speicherzellen herangezogen wird.
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In der
DE 10 2005 030 661 B4 ist ein Speicher beschrieben, bei dem Referenzzellen verwendet werden, die zusammen mit den eigentlichen Speicherzellen umprogrammiert werden, so dass die Referenzzellen der gleichen Beanspruchung wie die Speicherzellen selbst unterworfen sind. Es können insbesondere zwei Referenzzellen vorhanden sein, die so programmiert werden können, dass sie Schwellenspannungen aufweisen, die einem gelöschten Zustand bzw. einem programmierten Zustand entsprechen.
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In der
US 6,031,777 A ist eine Schaltung zum schnellen Messen eines Stromes auf einem Speicherchip beschrieben, bei der zum Testen ein extern zugeführter Referenzstrom verwendet wird.
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Aufgabe der vorliegenden Erfindung ist es, einen wiederbeschreibbaren Speicher mit einer Ausleseschaltung anzugeben, welche die Veränderungen der Speicherzellen kompensiert und möglichst wenig Chipfläche beansprucht.
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Diese Aufgabe wird mit dem Speicher mit Sense-Amplifier mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
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Bei dem Speicher mit Sense-Amplifier sind eine Speichermatrix aus Speicherzellen, im Folgenden auch als Bitzellen bezeichnet, und eine Referenzspeichermatrix aus Referenzbitzellen vorhanden. Zur Unterscheidung von der Referenzspeichermatrix wird die Speichermatrix im Folgenden auch als (Haupt-)Speichermatrix bezeichnet. Die Referenzbitzellen werden jeweils umprogrammiert, wenn eine Schreiboperation in einer Bitzelle der Speichermatrix erfolgt. Es ist eine Schaltung zur Referenzstromerzeugung vorhanden, die einen Referenzstrom erzeugt, indem sie aus Bitzellenströmen, die von auf logisch ,0' gelöschten Referenzbitzellen und ebenso vielen auf logisch ,1' programmierten Referenzbitzellen in einer Leseoperation erzeugt werden, das arithmetische Mittel bildet. Es ist ein Sense-Amplifier vorhanden, der einen beim Auslesen des Inhalts einer Bitzelle der (Haupt-)Speichermatrix erzeugten Lesestrom, im Folgenden als Bitzellenstrom bezeichnet, mit dem Referenzstrom vergleicht.
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Der Speicher ist flächeneffizient, da jedes Datenbit nur in einer Bitzelle hinterlegt wird. Beim Auslesen einer Speicherzelle wird ein auf einer betreffenden Bitleitung fließender und von dem Programmierungszustand der Speicherzelle abhängiger Bitzellenstrom mit dem auf einer hierfür vorgesehenen Referenzleitung fließenden Referenzstrom verglichen, der in Abhängigkeit von der Anzahl und der Auswirkung der bereits erfolgten Schreib-/Lesezyklen verändert wird. Hierzu wird die Referenzspeichermatrix verwendet, deren Schaltung und Funktionsweise nachfolgend in Beispielen anhand von Figuren beschrieben werden.
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Die 1 zeigt das Blockschaltbild einer Speicherkonfiguration eines EEPROM-Speichers mit einer Referenzspeichermatrix und einer Schaltung zur Referenzstromerzeugung sowie einem volldifferentiellen Sense-Amplifier (fully differential sense amplifier).
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Die 2 zeigt das Schaltbild einer Schaltung zur Referenzstromerzeugung.
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Die 3 zeigt das Schaltbild eines volldifferentiellen Sense-Amplifiers.
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Die 1 zeigt eine Speicheranordnung mit einer für das Speichern von Datenbits vorgesehenen (Haupt-)Speichermatrix („bit cell array” in der 1 auf der linken Seite oben), einer Referenzspeichermatrix aus Referenzbitzellen („ref bit cell array” in der 1 auf der rechten Seite oben) und einer Schaltung zur Referenzstromerzeugung, bei der der Referenzstrom abhängig von der Anzahl der Schreibzyklen ist („Iref generation” in der 1 auf der rechten Seite unten). Bei jedem Schreibzyklus werden betreffende Referenzbitzellen der Referenzspeichermatrix, zum Beispiel die Referenzbitzellen 26, 28, 36, 38, 46 und 48, abhängig von ihrem aktuellen Speicherzustand programmiert oder gelöscht. War zum Beispiel in der Referenzbitzelle 26 eine logische ,1' gespeichert, wird beim nächsten Schreibvorgang eine logische ,0' in dieser Referenzbitzelle 26 abgelegt; war dagegen eine logische ,0' in der Referenzbitzelle 26 gespeichert, wird diese Referenzbitzelle 26 programmiert, d. h., es wird dort eine logische ,1' gespeichert. Dadurch wird gewährleistet, dass sich die Referenzbitzellen mit der Anzahl der Schreibzyklen verändern und der Degradierung der Speicherbitzellen folgen. Die Referenzspeichermatrix befindet sich in einer separaten dotierten Wanne (memory well), die von einer dotierten Wanne, in der die (Haupt-)Speichermatrix angeordnet ist, unabhängig ist, so dass die Referenzbitzellen während eines Standardschreibzugriffs programmiert oder gelöscht werden können.
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Die Referenzbitzellen werden bei jedem Schreibvorgang umprogrammiert, somit werden diese Bitzellen von allen vorhandenen Speicherzellen am meisten gestresst. Wenn eine Referenzbitzelle durch das Wiederbeschreiben zerstört wird (zum Beispiel infolge Oxidbruchs), fällt die ganze Ausleseschaltung des Speichers aus. Um das zu vermeiden, werden vorzugsweise mehrere Referenzbitzellen zusammengeschaltet. Durch diese Redundanz von Bitzellen erreicht man eine wesentlich geringere Ausfallrate der Ausleseschaltung. Die Schaltung der Referenzspeichermatrix in 1 zeigt, dass bei bevorzugten Ausgestaltungen die Referenzbitzellen jeweils gruppenweise an den Drainanschlüssen der zugehörigen Speicherzellentransistoren miteinander verbunden sind, und zwar in diesem Beispiel die Drainanschlüsse der Referenzbitzellen 26, 36 und 46 und die Drainanschlüsse der Referenzbitzellen 28, 38 und 48. Dadurch erreicht man jeweils eine Addition der Bitzellenströme der jeweiligen Referenzbitzellen der betreffenden Gruppe.
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Der 2 ist zu entnehmen, wie die Referenzbitzellen während einer Schreib-/Leseoperation eingesetzt werden. Im Folgenden wird ein Beispiel beschrieben, bei dem die Referenzbitzellen paarweise zusammengeschaltet sind, und zwar in diesem Beispiel die Referenzbitzellen 26 und 46 und die Referenzbitzellen 28 und 48. Während eines Power-up-Vorgangs, bei dem der Eingang PORB auf logisch ,0' gesetzt ist, wird der Inhalt der Referenzbitzellen ausgelesen. Das Steuersignal WRB ist auf logisch ,0' geschaltet, und die aus MP0 und MN0 beziehungsweise aus MP1 und MN1 gebildeten Transmission-Gates sind geöffnet, so dass sie die elektrische Verbindung unterbrechen, während die aus MP2 und MN2 beziehungsweise aus MP3 und MN3 gebildeten Transmission-Gates geschlossen sind und eine elektrische Verbindung herstellen. Die Transmission-Gates werden im Folgenden kurz mit MP0/MN0, MP1/MN1 usw. bezeichnet. Die Steuereingänge REF_1 und REF_2 sind mit den Eingängen des Sense-Amplifiers 150 verbunden, und der Inhalt der Referenzbitzellen 26, 28, 46 und 48 wird bewertet.
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Nachdem der Sense-Amplifier 150 den Speicherinhalt der Referenzbitzellen bewertet hat, öffnet der Pulse-Generator 160 („PULSE GEN” in der 2) die Transmission-Gates MP2/MN2 und MP3/MN3. Das Ergebnis der Auswertung der Referenzbitzellen wird in einem Toggle-Flip-Flop im Datain_buffer 130 abgelegt.
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Wenn eine Schreiboperation gestartet wird, werden die Transmission-Gates MP0/MN0, MP1/MN1, MP2-MN2 und MP3-MN3 geöffnet und der Data-Driver 140 (oben in 2) puffert die Daten, die im Datain_buffer 130 abgelegt worden sind. Die Referenzbitzellen 26 und 46 werden programmiert, falls sie als gelöscht ausgelesen wurden, oder sie werden gelöscht, falls sie als programmiert ausgelesen wurden. Die Referenzbitzellen 28 und 48 werden mit dem zu dem Inhalt der Referenzbitzellen 26 und 46 inversen oder logisch negativen (d. h., logische ,0' und logische ,1' sind gegeneinander vertauscht) Dateninhalt beschrieben.
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Nachdem die Schreiboperation beendet wurde, wird der Tristate-Ausgang des Data-Drivers geschaltet, und die Transmission-Gates MP0/MN0 und MP1/MN1 werden geschlossen. Das Steuersignal IMEASB ist auf logisch ,1' geschaltet, und das Transmission-Gate MP4/MN4 ist geöffnet. Die Steuerleitung IFORCEB ist auf logisch ,0' geschaltet, und das Transmission-Gate MP5/MN5 ist geschlossen.
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An der Diode im Schaltblock IREF_GEN (unten in der Mitte von 2) werden die Bitzellenströme von REF_1 und REF_2 addiert. Der Stromspiegel, der die Referenzströme erzeugt, und zwar in diesem Beispiel acht Referenzströme IREF_OUT_1 bis IREF_OUT_8, dividiert die Summe der Bitzellenströme so, dass das arithmetische Mittel (Iref_cell(0) + Iref_cell(1))/2 aus dem (über die Referenzbitzellen einer jeweiligen Gruppe gemittelten) Referenzbitzellenstrom Iref_cell(0) einer gelöschten Referenzbitzelle und dem (über die Referenzbitzellen einer jeweiligen Gruppe gemittelten) Referenzbitzellenstrom Iref_cell(1) einer programmierten Referenzbitzelle resultiert. In dem hier beschriebenen Beispiel teilt der Stromspiegel die addierten Bitzellenströme also durch vier, was in diesem Beispiel das arithmetische Mittel der Bitzellenströme von zwei gelöschten und zwei programmierten Bitzellen liefert.
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Die Referenzströme IREF_OUT_1 bis IREF_OUT_8 werden an die Sense-Amplifier der (Haupt-)Speichermatrix verteilt. Sie werden dort zur Bewertung des Dateninhaltes der Speicherzellen verwendet.
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Beim Starten einer weiteren Schreiboperation wird mit der Steuerleitung DIN das Toggle-Flip-Flop im Datain_buffer 130 am Takt-Eingang angesteuert und die Gruppen (in diesem Beispiel Paare) von zusammengeschalteten Referenzbitzellen 26 und 46 beziehungsweise 28 und 48 mit den zu dem aktuellen Programmierungszustand inversen Dateninhalten beschrieben.
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Mit dem in 2 dargestellten Schaltkreis ist es möglich, bei jeder Schreiboperation den Dateninhalt der Referenzbitzellen in den inversen Zustand zu ändern und auf diese Weise eine simultane Degradierung der Speicherbitzellen und der Referenzbitzellen zu bewirken. Damit verfügt man über Mittel, mit denen die infolge der Degradierung der Speicherbitzellen bei der Auswertung der Leseströme auftretenden Abweichungen kompensiert werden können.
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Die Schaltungsanordnung gemäß der 2 ermöglicht ein analoges Bewerten der addierten Ströme von REF_1 und REF_2. Das Steuersignal IMEASB ist hierzu auf logisch ,0' geschaltet; die Transmission-Gates MP0/MN0, MP1/MN1 und MP4/MN4 sind geschlossen, und die Transmission-Gates MP2/MN2 und MP3/MN3 sind geöffnet. Die Steuerleitung IFORCEB ist auf logisch ,1' geschaltet, und das Transmission-Gate MP5/MN5 ist geöffnet. Der Summenstrom der Referenzbitzellen kann am Ausgang I_MEAS gegen Bezugspotential gemessen werden. Anhand der Größe des gemessenen Stromes kann man sehr einfach den Zustand der Referenzbitzellen bewerten.
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Bei der beschriebenen Speicherkonzeption ist es statt dessen möglich, einen Referenzstrom, der allen Sense-Amplifiern zugeleitet wird, von extern einzuspeisen. Diese Vorgehensweise, als Testmodus eingesetzt, ermöglicht es, den Zustand jeder einzelnen Bitzelle im Speicher analog zu bewerten. In dem besagten Modus sind die Transmission-Gates MP0/MN0, MP1/MN1, MP2/MN2 und MP3/MN3 geöffnet. Die Steuerleitungen IMEASB und IFORCEB sind auf logisch ,0' geschaltet, und die Transmission-Gates MP4/MN4 und MP5/MN5 sind geschlossen. Über I_MEAS kann man nun den Referenzstrom, mit dem die Sense-Amplifiers der (Haupt-)Speichermatrix die Bitzellenströme der ausgelesenen Bitzellen vergleichen, von extern einprägen. Liegt die Stärke des Drain-Source-Stroms einer programmierten Bitzelle typisch bei etwa 30 μA, wird der externe Referenzstrom beispielsweise so eingestellt, dass der Sense-Amplifier den Bitzellenstrom der ausgelesenen Bitzelle mit einem Referenzstrom von ca. 25 μA vergleicht.
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Auf dieselbe Art kann man gelöschte Bitzellen bewerten. Da gut gelöschte Bitzellen einen Bitzellenstrom von weniger als 5 μA liefern, wird zu diesem Zweck der Referenzstrom mit Hilfe des externen Referenzstromes so eingestellt, dass an den einzelnen Sense-Amplifiers ca. 5 μA anliegen. Die Limits für die gelöschten und programmierten Bitzellen ergeben sich aus der Prozessqualifikation der Herstellung des Speichers und sind stark von der eingesetzten Technologie abhängig; sie können im Rahmen der Erfindung durch Einsatz üblicher Mittel bestimmt werden. Man kann mit einem Standardlesezugriff und dem externen Referenzstrom die Programmier- und Löschreserve jeder einzelnen Bitzelle im Speicher bewerten.
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Das ermöglicht ein einfaches und schnelles Aufspüren von schwach programmierten oder gelöschten Bitzellen und wird zum Screening der Speicherbitzellen verwendet.
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Eine mögliche Schaltungsanordnung eines Sense-Amplifiers zum Auslesen der Speicher- und Referenzbitzellen wird in 3 gezeigt. Der Referenzblock 301 („REF BLOCK” in 3 oben) umfasst die Referenzspeichermatrix (in 1 auf der rechten Seite oben), vorzugsweise mit Hochvolt-Transistoren bestückte Transmission-Gates (in 1 „HV TGATES” auf der rechten Seite weiter unten) und die Schaltung der Referenzstromerzeugung (in 1 auf der rechten Seite unten). Der Speicherblock 401 („MEM BLOCK” in 3 oben) umfasst die (Haupt-)Speichermatrix (in 1 auf der linken Seite oben) und ebenfalls vorzugsweise mit Hochvolt-Transistoren bestückte Transmission-Gates (in 1 „HV TGATES” auf der linken Seite weiter unten).
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Bei einem Standardlesezugriff werden die Steuerleitungen SAEN und SAEND auf logisch ,1' und die Steuerleitung SAENB auf logisch ,0' geschaltet. Die Bezeichnungen der Transistoren beziehen sich im Folgenden auf die in der 3 dargestellte Schaltung. Die Transmission-Gates MP0/MN2, MP1/MN3 und MP5/MN6 sind geschlossen. Der Transistor MN7 schaltet den positiven Eingang des Sense-Amplifiers 501 auf Bezugspotential; der Transistor MP4 schaltet den negativen Eingang des Sense-Amplifiers 501 auf VDD. Dadurch wird während der Precharge-Phase verhindert, dass der Ausgang des Sense-Amplifiers zu schwingen beginnt.
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Während der Precharge-Phase werden die als „data_line” bezeichnete Leitung des Speicherblockes 401 und die als „ref_line” bezeichnete Leitung des Referenzblockes 301 über die sich in Diodenkonfiguration befindlichen Transistoren MN0 und MN1 auf ein Vergleichspotential gezogen, das vom Zustand der Speicherzelle abhängt und dem arithmetischen Mittel (Icell + Iref)/2 des Bitzellenstromes Icell und des Referenzstromes Iref entspricht. Der Kurzschlussschalter MP5/MN6 stellt sicher, dass die Potentiale auf den Leitungen data_line und ref_line nach der Precharge-Phase gleich sind.
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Die Precharge-Phase endet, wenn die Steuerleitung SAEND von logisch ,1' auf logisch ,0' geschaltet wird. Dabei werden das Transmission-Gate MP5/MN6 und die Transistoren MN7 und MP4 geöffnet. Auf der Leitung ref_line wird der Referenzstrom eingeprägt, und auf der Leitung data_line wird ein vom Dateninhalt der selektierten Speicherzelle abhängiger Strom eingeprägt. Im Fall, dass die selektierte Speicherzelle auf logisch ,1' programmiert ist, fließt auf der Leitung data_line ein Strom, der doppelt so groß ist wie der Referenzstrom; im Fall, dass die selektierte Speicherzelle auf logisch ,0' gelöscht ist, fließt kein Strom auf der Leitung data_line. Der Strom auf der Leitung ref_line wird über den mit den Transistoren MN0 und MN5 gebildeten Stromspiegel in eine Spannung konvertiert, und der Strom auf der Leitung data_line wird über den mit den Transistoren MN1 und MN4 gebildeten Stromspiegel ebenfalls in eine Spannung konvertiert. Ist der Referenzstrom größer als der Strom auf der Leitung data_line (und das ist der Fall, wenn die gelesene Bitzelle auf logisch ,0' gelöscht ist), wird der positive Eingang des Sense-Amplifiers auf Bezugspotential und der negative Eingang des Sense-Amplifiers auf VDD gezogen. Der Ausgang des Sense-Amplifiers schaltet auf logisch ,0', und der Wert wird im Latch 601 („LATCH” in der 3 rechts) gespeichert. Ist der Strom auf der Leitung data_line größer als der Referenzstrom (und das ist der Fall, wenn die gelesene Bitzelle auf logisch ,1' programmiert ist), kippt der Ausgang des Sense-Amplifiers auf logisch ,1'.
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Durch die Bildung des arithmetischen Mittels aus den Bitzellenströmen von gleich vielen gelöschten wie programmierten (in dem beschriebenen Beispiel von zwei gelöschten und zwei programmierten) Bitzellen kompensiert man auch die Abweichungen bei der Bewertung asymmetrisch degradierender Bitzellen, bei denen das arithmetische Mittel aus dem Bitzellenstrom im Zustand logisch ,0' und dem Bitzellenstrom im Zustand logisch ,1' mit der Zahl der Schreibzyklen kontinuierlich steigt oder fällt.
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Die nachfolgende Tabelle zeigt für ein Beispiel eines EEPROMs bevorzugte Potenziale, die für das Programmieren, Löschen und Lesen an die betreffenden Anschlüsse der Speicherkonfiguration gemäß der
1 angelegt werden. Hierin steht WL für Wortleitung, BL für Bitleitung, SL für Sourceleitung und Well für dotierte Wanne (Body- oder Substratanschluss).
| EEPROM Funktion | Programmieren | Löschen | Lesen |
| Selected WL | Vpp | OV | OV |
| Unselected WL | OV | Vpp | Vdd |
| Selected BL | OV | Vbias/Vpp | data |
| Unselected BL | Vbias | Vbias | floating |
| Selected Well | OV | Vpp | Vdd |
| Unselected Well | Vpp | Vpp | Vdd |
| SL | floating | floating | Vdd |
| SLx | off | off | on |
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Mit der angegebenen Lösung kann der Grad der Programmierung und Löschung jeder einzelnen Bitzelle mit einem einfachen digitalen Lesezugriff sehr einfach und schnell bestimmt werden, um so ein sehr effizientes und kostengünstiges Screening nach schwachen Bitzellen im Produktionstest zu ermöglichen. Die beschriebene Referenzstromerzeugung gemäß der Schaltung der 2 ist für eine Datenwortbreite von 8 Bit geeignet. Die Anzahl der Referenzströme wird an die Datenwortbreite des Speichers angepasst.
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Die Speicherkonfiguration gemäß 1 kann auch mit einem zusätzlichen Page-Register ausgeführt werden. Page-Register werden bei EEPROM-Speichern, bei denen der Programmier- und Löschzyklus auf dem Tunnelmechanismus basiert, verwendet, um die Schreibgeschwindigkeit zu erhöhen. Bei Speichern mit Page-Register kann wahlweise ein Datenwort oder mehrere Datenwörter gleichzeitig in den Speicher geschrieben werden. Die maximale Anzahl der Datenwörter, welche gleichzeitig geschrieben werden können, hängt von der Größe des Page-Registers ab.
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Die in den 1 bis 3 als Beispiele dargestellten Schaltbilder gehören zu Speichern mit Speicherzellentransistoren vom PMOS-Typ; es liegt im Rahmen der Erfindung, statt dessen Speicherzellentransistoren vom NMOS-Typ vorzusehen. Bei einem Ausführungsbeispiel des Speichers mit NMOS-Speicherzellen sind die Potentiale für die Operationen des Programmierens, Löschens und Lesens entsprechend anzupassen; die Funktionsweise eines erfindungsgemäßen Speichers mit NMOS-Speicherzellen ist ansonsten analog zu dem oben Beschriebenen.
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Mit dem beschriebenen Speicher werden die Toleranzen im Herstellungsprozess, Variationen der Versorgungsspannung und der Temperatur sowie die Einflüsse durch Charge-Trapping im Dielektrikum der Speicherzelle kompensiert. Zudem ermöglicht er ein sehr effizientes und kostengünstiges Screening zur Detektion schwacher Bitzellen im Produktionstest.
