DE102008003385A1 - Bistabile Kippstufenschaltung und Verfahren zur Kompensation einer Störung einer bistabilen Kippstufenschaltung - Google Patents

Bistabile Kippstufenschaltung und Verfahren zur Kompensation einer Störung einer bistabilen Kippstufenschaltung Download PDF

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Abstract

Eine bistabile Kippstufenschaltung umfasst einen ersten (140) und einen zweiten Schaltungsknoten (190), die über einen Rückkopplungspfad miteinander gekoppelt sind, und eine Kompensationsschaltung (310), die mit dem ersten (140) und dem zweiten Schaltungsknoten (190) gekoppelt ist. Die Kompensationsschaltung umfasst eine Änderungsdetektionsschaltung (330), die mit dem ersten Schaltungsknoten (140) gekoppelt ist, eine Verzögerungsschaltung (340), die mit dem ersten Schaltungsknoten gekoppelt ist, und eine Transmissionsschaltung (350), die mit dem zweiten Schaltungsknoten (190) gekoppelt ist. Die Änderungsdetektionsschaltung (330) ist ausgebildet, um auf eine Änderung eines ersten Signals an dem ersten Schaltungsknoten (140) hin innerhalb einer ersten Zeitspanne ein Steuersignal bereitzustellen, das ein Eintreten der Änderung des ersten Signals anzeigt. Die Verzögerungsschaltung (340) ist so ausgebildet, dass erst nach einem Verstreichen einer zweiten Zeitspanne eine Änderung des ersten Signals zu einer Änderung des zweiten Signals führt. Die Transmissionsschaltung (350) ist ausgebildet, um auf das Steuersignal hin das zweite Signal stärker an den zweiten Schaltungsknoten (190) zu koppeln.

Description

  • Technisches Gebiet
  • In vielen Bereichen der Technik werden bistabile Kippstufenschaltungen und auf bistabilen Kippstufenschaltungen basierende Schaltungen zur Speicherung, Zwischenspeicherung oder Pufferung einzelner oder mehrerer Bits herangezogen. Bistabile Kippstufenschaltungen, die auch als Latch bezeichnet werden, werden so beispielsweise im Bereich der Computertechnologie im Rahmen von Speichern, Prozessoren, Rechenwerken (ALU = arithmetic logic unit = Arithmetisch-Logische-Einheit) und anderen integrierten Schaltungen eingesetzt. Darüber hinaus werden sie auch im Rahmen von Frequenzteilern, Schieberegistern und einer Vielzahl weiterer Schaltungen eingesetzt, bei denen einzelne Bits von Informationen wenigstens kurzzeitig gespeichert werden.
  • Aber auch in anderen Bereichen der Technologie werden bistabile Kippstufenschaltungen beispielsweise im Rahmen von Schaltern, Frequenzteilern, Zählern und anderen elektrischen und elektronischen Komponenten und Bauelementen eingesetzt. Um nur ein Beispiel zu nennen, können bistabile Kippstufen beispielsweise im Rahmen von Schaltern zur Unterdrückung von Prelleffekten oder zur Messung der Haltedauer des Schalters durch einen Benutzer eingesetzt werden.
  • Dadurch, dass bistabile Kippstufen oder Latches zur Speicherung von wenigstens einem Bit in vielen Anwendungsgebieten herangezogen werden, besteht häufig das Interesse, dass diese Informationen nicht durch auftretende Störungen verfälscht oder gelöscht werden. Störungen können hierbei den verschiedensten Quellen entstammen, beispielsweise elektrischem oder anderweitig physikalisch oder chemisch bedingtem Rauschen. Störungen können so beispielsweise in Form von Schwankungen der Versorgungsspannung, strahlungsbedingt oder inhärent (z. B. Schrotrauschen, thermisches Rauschen) auftreten. Beispiele für strahlungsbedingte Rauschquellen stellen so Lichtquanten entsprechender Frequenzen, Neutronen, Elektronen, Positronen oder Alphateilchen aus der Höhenstrahlung oder anderen Quellen dar. Im Bereich integrierter Schaltungen kann so beispielsweise Strahlung bereits durch die im Rahmen des so genannten Packaging-Prozesses (Unterbringen in feste Baugruppen oder auch Verkapselung) verwendete Vergussmasse erzeugt werden.
  • Kurzbeschreibung der Figuren
  • Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.
  • 1a zeigt ein Blockschaltbild einer Fuselatch-Schaltung;
  • 1b zeigt drei Verläufe von Spannungssignalen während des Einschaltvorgangs der Fuselatch-Schaltung aus 1a;
  • 2 zeigt ein Blockschaltbild einer bistabilen Kippstufenschaltung;
  • 3 zeigt ein Blockschaltbild einer bistabilen Kippstufenschaltung mit einer Kompensationsschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 4a bis 4c zeigen Spannungsverläufe an verschiedenen Schaltungsknoten der in 3 gezeigten Schaltung im Falle eines Alphateilchen-Treffers;
  • 5a bis 5d zeigen verschiedene Spannungsverläufe an Schaltungsknoten der in 3 gezeigten Schaltung im Falle eines anderen Alphateilchen-Treffers; und
  • 6 zeigt ein Blockschaltbild einer weiteren bistabilen Kippstufenschaltung mit einer Kompensationsschaltung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • Detaillierte Beschreibung der Ausführungsbeispiele
  • Bezug nehmend auf die 1a bis 6 werden im weiteren Verlauf der vorliegenden Beschreibung zunächst eine Fuselatch-Schaltung im Zusammenhang mit den 1a, 1b und 2 beschrieben, bevor im Zusammenhang mit den 3 bis 6 der vorliegenden Beschreibung Ausführungsbeispiele der vorliegenden Erfindung in Form bistabiler Kippstufenschaltungen mit Kompensationsschaltungen hinsichtlich ihres Aufbaus und ihrer Funktionsweise erläutert werden.
  • Hierbei werden zur Vereinfachung der Beschreibung im weiteren Verlauf für Objekte, Strukturen, Schaltelemente und andere Objekte gleiche oder ähnliche Bezugszeichen verwendet, wenn diese gleiche oder ähnliche funktionale Zusammenhänge und Funktionsweisen aufweisen. Passagen der Beschreibung, die sich auf ähnliche oder funktionsgleiche Strukturen, Schaltelemente oder andere Objekte beziehen, können so zwischen verschiedenen Ausführungsbeispielen der vorliegenden Erfindung und anderen Strukturen und Schaltungen ausgetauscht werden, sofern nicht explizit etwas anderes angegeben ist, um eine kürzere und knappere Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung zu ermöglichen.
  • Darüber hinaus werden im Rahmend der vorliegenden Beschreibung zusammenfassende Bezugszeichen für Schaltelemente, Strukturen und Objekte verwendet, die entweder mehrfach in einem Ausführungsbeispiel auftreten oder in ähnlichen Zusammenhängen in mehreren Ausführungsbeispielen auftreten, sofern nicht auf eine bestimmte Struktur eines bestimmten Ausführungsbeispiels Bezug genommen wird.
  • 1a zeigt ein Schaltbild einer Fuselatch-Schaltung 100 mit einem Widerstandselement 110, das in 1a auch über seinen Widerstandswert als R_FUSE bezeichnet ist. Bei dem Widerstandselement 110 kann es sich, wie bereits die Bezeichnung R_FUSE andeutet, um ein sicherungsartiges Widerstandselement handeln, das beispielsweise eine einmalig lösbare oder eine einmalig schließbare elektrische Verbindung zwischen seinen Anschlüssen aufweist. Das Widerstandselement 110 kann so beispielsweise eine einzelne metallische oder halbleitende Verbindung eines programmierbaren Nur-Lese-Speichers (PROM = programmable read-only memory) oder einer verwandten Speichertechnologie darstellen. In dem Widerstandselement 110 kann somit eine Information 1 oder 0 dadurch dauerhaft gespeichert werden, dass das Widerstandselement 110 einen niedrigen Widerstandswert oder einen hohen Widerstandswert aufweist. Handelt es sich bei dem Widerstandselement 110 also um eine Sicherung auf Basis einer metallischen oder (optional dotierten oder hoch-dotierten) halbleitenden Verbindung zwischen den Anschlüssen des Widerstandselements 110, so kann die Information 1 oder 0 dadurch gespeichert werden, dass die Sicherung geöffnet bzw. durchgebrannt wird (hoher Widerstandswert) oder geschlossen oder nicht durchgebrannt ist (niedriger Widerstandswert) ist.
  • Das Widerstandselement 110 ist mit einem Anschluss an ein Bezugspotenzialpotenzial 120 bzw. an einen Anschluss für ein Bezugspotenzialpotenzial 120 gekoppelt, bei dem es sich beispielsweise um Masse (GND = ground) oder auch eine (z. B. bezogen auf eine weiteres Bezugspotenzial oder eine positive Versorgungsspannung) negative Versorgungsspannung handeln kann.
  • Ein weiterer Anschluss des Widerstandselements 110 ist mit einem Source-Anschluss eines NMOS-Transistors 130 (TN1) gekoppelt, der mit einem Drain-Anschluss an einen ersten Schaltungsknoten 140 (N1) gekoppelt ist. An einen Gate-Anschluss des NMOS-Transistors 130 kann ferner über eine in 1a nicht gezeigte Steuerschaltung ein Steuersignal FPUN angelegt werden.
  • In 1a sind darüber hinaus für die einzelnen Feldeffekttransistoren, also beispielsweise für den NMOS-Transistor 130 beispielhafte Angaben hinsichtlich der Kanalbreite oder Kanalweite W und der Kanallänge L angegeben. Der NMOS-Transistor 130 weist so beispielsweise bei der in 1a wiedergegebenen Schaltung eine Breite oder Weite von W = 0,76 μm und eine Kanallänge von L = 0,185 μm auf. Ist hingegeben bei einem Transistor lediglich eine einzige Zahl angegeben, so handelt es sich bei dieser um die Kanalweite W in Mikrometern, wobei die Kanallänge L in diesem Fall durch die den Gesamtprozess zugrunde liegende Strukturlänge bzw. Strukturbreite gegeben ist, die in diesem Zusammenhang auch als Standardlänge oder Standardkanallänge bezeichnet wird. Die in 1a gezeigte Schaltung basiert beispielsweise auf einer 70 nm-Technologie, so dass, wenn lediglich eine einzige Zahl an einem Transistor oder einer anderen Struktur angegeben ist, für die Kanallänge L = 0,1 μm gilt. Im Fall einer 70 nm-Technologie kann beispielsweise die Wortleitungsbreite oder die Bitleitungsbreite 70 nm betragen.
  • Selbstverständlich handelt es sich bei den in 1a und den anderen Figuren der vorliegenden Beschreibung angegebenen Werten hinsichtlich von Kanallängen L und Kanalweiten W lediglich um beispielhafte Werte, die hinsichtlich der konkreten Ausgestaltung nicht als einschränkend zu verstehen sind. Es können vielmehr abweichende Implementierungen von Kanallängen L und Kanalweiten W vorgenommen werden. In diesem Zusammenhang sollte darauf hingewiesen werden, dass auch nicht die Verhältnisse der beiden Werte zueinander als ein schränkende Randbedingung an konkrete Implementierungen zu verstehen sind. So spielen hinsichtlich der konkreten Dimensionierung der einzelnen Komponenten weitere Parameter eine Rolle, beispielsweise die Dotierung, Dotierungsprofile, Dotierungstiefen, Oxiddicken und andere Parameter, bezüglich der in den Fig. keine Informationen wiedergegeben sind.
  • Der Drain-Anschluss des NMOS-Transistors 130 (NMOS = n-channel metal oxide semiconductor = n-Kanal Metalloxid-Halbleiter) ist über den ersten Schaltungsknoten 140 (N1) mit einem Drain-Anschluss eines PMOS-Transistors 140 (PMOS = p-channel metal oxide semiconductor = p-Kanal Metalloxid-Halbleiter) gekoppelt. Der PMOS-Transistor 150 ist mit einem Source-Anschluss an eine Versorgungsspannung bzw. einen Anschluss für eine Versorgungsspannung 160 gekoppelt, die in 1a auch durch ihren Versorgungsspannungswert als Vint bezeichnet ist. Bei der Versorgungsspannung Vint kann es sich beispielsweise um eine positive Versorgungsspannung handeln, die beispielsweise durch eine in 1a nicht gezeigte interne Stabilisierungsschaltung erzeugt und an dem Anschluss 160 bereitgestellt wird. Die Versorgungsspannung Vint kann somit eine interne Versorgungsspannung sein, die aus einer externen abgeleitet wird.
  • Der PMOS-Transistor 150 kann ferner über die zuvor erwähnte, nicht in 1a gezeigte, Steuerschaltung mit einem weiteren Steuersignal bFPUP versorgt werden, auf das im Zusammenhang mit 1b noch näher eingegangen wird. Der NMOS-Transistor 130 weist eine Kanalweite von W = 0,86 μm und eine Kanallänge L auf, die sich, wie zuvor erläutert wurde, aus der charakteristischen Strukturbreite (Standardlänge oder Standardkanallänge) des der Herstellung der Fuselatch-Schaltung 100 zugrunde liegenden Herstellungsverfahrens ergibt. Liegt beispielsweise die im Rahmen der Herstellung erzielbare Bitleitungsbreite und/oder Wortleitungsbreite bei etwa 70 nm, wird die Technologie auch als 70 nm-Technologie bezeichnet. In diesem Fall beträgt die Standardlänge oder Standardkanal länge etwa 100 nm. Konkret weist somit der PMOS-Transistor 150 eine Kanallänge von L = 0.1 μm auf. Die Kanalweite wird auch als Kanalbreite bezeichnet.
  • Sowohl der NMOS-Transistor 130 als auch der PMOS-Transistor 150 sind in dem vorliegenden Beispiel als etwa gleich starke Transistoren ausgelegt. Die Stärke eines NMOS-Transistors wird so nicht zuletzt durch das Verhältnis der Kanalweite W zu der Kanallänge L bestimmt, so dass der NMOS-Transistor 130 eine Stärke von etwa 4 (= 0,76 μm/0,185 μm) aufweist. Hierbei ist jedoch zu berücksichtigen, dass es sich bei diesen "Stärkeangaben" um tendenziell gröbere Abschätzungen handelt, da sie von weiteren Parametern abhängen. Sie stellen jedoch gerade im Bereich der Praxis einen guten Ansatzpunkt für das zugrunde liegende Schaltungsdesign dar.
  • Aufgrund der unterschiedlichen Mobilität von Elektronen im Fall von n-Kanal-Transistoren und von Löchern im Falle von p-Kanal-Transistoren weist typischerweise ein NMOS-Transistor gegenüber einem PMOS-Transistor mit identischer Kanalweite W und identischer Kanallänge L eine etwa doppelte Stärke auf. Aus diesem Grund ergibt sich die Stärke eines PMOS-Transistors etwa als die Hälfte des Verhältnisses der Kanalweite W und der Kanallänge L. Somit weist auch der PMOS-Transistor 150 eine Stärke von etwa 4 (= 0,5·0,86 μm/0,1 μm) auf.
  • Der erste Schaltungsknoten 140, der in 1a auch als N1 bezeichnet ist, ist parallel mit einem Gate-Anschluss eines PMOS-Transistors 170 (TP2) und einem Gate-Anschluss eines NMOS-Transistors 180 (TN2) gekoppelt. Der PMOS-Transistor 170 ist mit einem Source-Anschluss ebenfalls mit der Versorgungsspannung bzw. einem Anschluss 160 für die Versorgungsspannung gekoppelt. Ein Drain-Anschluss des PMOS-Transistors 170 ist über einen zweiten Schaltungsknoten 190, der in 1a auch als N2 bezeichnet ist, mit einem Drain-Anschluss des NMOS-Transistors 180 gekoppelt, der wiederum über einen Source- Anschluss mit dem Bezugspotenzialpotenzial bzw. einem Anschluss 120 für das Bezugspotenzialpotenzial gekoppelt ist. Die beiden Transistoren 170, 180 weisen wiederum eine etwa vergleichbare Stärke von etwa 5 auf, da der PMOS-Transistor 170 eine Kanalweite von W = 0,69 μm bei der Standardkanallänge (etwa L = 0,1 μm) aufweist, während der NMOS-Transistor eine Kanalweite von W = 0,71 μm bei einer Kanallänge von etwa L = 0,14 μm aufweist. Zusammen bilden die beiden Transistoren 170, 180 also einen CMOS-Inverter (CMOS = complementary metal oxide semiconductor = komplementärer Metall-Oxid-Halbleiter).
  • Der zweite Schaltungsknoten 190 ist weiterhin mit Gate-Elektroden eines NMOS-Transistors 200, eines PMOS-Transistors 210 und eines PMOS-Transistors 220 gekoppelt. Die Source-Anschlüsse der beiden PMOS-Transistoren 210, 220 sind darüber hinaus mit der Versorgungsspannung bzw. ihrem Anschluss 160 gekoppelt. Ein Drain-Anschluss des PMOS-Transistors 210 (Kanalweite W = 0,965 μm, Kanallänge L = 0,4 μm) ist mit dem ersten Schaltungskoten 140 gekoppelt, mit dem auch ein Drain-Anschluss des NMOS-Transistors 200 (Kanalweite W = 0,8 μm bei der Standardkanallänge) gekoppelt ist.
  • Der PMOS-Transistor 220 ist mit dem ersten Schaltungsknoten 140 über einen PMOS-Transistor 230 (TP5) gekoppelt, wobei ein Drain-Anschluss des PMOS-Transistors 220 mit einem Source-Anschluss des PMOS-Transistors 230 verbunden ist. Ein Drain-Anschluss des PMOS-Transistors 230 ist schließlich mit dem ersten Schaltungsknoten 140 gekoppelt. Beide PMOS-Transistoren weisen eine Kanalweite von W = 0,9 μm bei der Standardkanallänge auf. Während jedoch der Gate-Anschluss des PMOS-Transistors 220 mit dem zweiten Schaltungsknoten 190 gekoppelt ist, ist ein Gate-Anschluss des PMOS-Transistors 230 ebenfalls mit dem Steuersignal FPUN der nicht in 1a gezeigten Steuerschaltung gekoppelt.
  • Der NMOS-Transistor 200 ist mit einem Source-Anschluss über einen NMOS-Transistor 240 (TN4) über dessen Drain-Anschluss und Source-Anschluss mit dem Bezugspotenzial 120 bzw. einem Anschluss 120 für das Bezugspotenzial gekoppelt. Der Gate-Anschluss des NMOS-Transistors 240 ist mit dem weiteren Steuersignal bFPUP der Steuerschaltung gekoppelt. Beide NMOS-Transistoren 200, 240 weisen hierbei eine Kanalweite von 0,8 μm bei der Standardkanallänge auf.
  • Während also der PMOS-Transistor 170 und der NMOS-Transistor 180 den bereits zuvor erläuterten CMOS-Inverter bilden, der zwischen den ersten Schaltungsknoten 140 und den zweiten Schaltungsknoten 190 gekoppelt ist, bilden die beiden Transistoren 220 und 200 analog einen CMOS-Inverter, der jedoch über die beiden weiteren Transistoren 230, 240 von der in 1a nicht gezeigten Steuerschaltung steuerbar ist.
  • Abgesehen von den zusätzlichen Transistoren 210, 230 und 240, die einerseits zur Definition eines definierten Ausgangszustands und andererseits zur Steuerung der Fuselatch-Schaltung 100 durch die in 1a nicht gezeigte Steuerschaltung dienen, umfasst also die Fuselatch-Schaltung 100 die beiden Schaltungsknoten 140 (N1) und 190 (N2), die einerseits über einen Pfad, der den CMOS-Inverter mit den Transistoren 170, 180 (TP2, TN2) umfasst und ferner über einen Rückkopplungspfad mit dem CMOS-Inverter mit den beiden Transistoren 220, 200 (TP4, TN3) umfasst, miteinander gekoppelt sind. Diese beiden CMOS-Inverter stellen folglich zusammen mit den beiden Schaltungsknoten 140, 190 eine bistabile Kippstufenschaltung dar, deren Inbetriebnahme und Funktionsweise im Folgenden kurz beleuchtet werden soll.
  • Nach einer Inbetriebnahme oder einem Einschaltvorgang (Power-Up) steigt die Versorgungsspannung Vint beginnend von einem Zeitpunkt t0 bei einem Spannungswert von 0 V auf einen Wert von circa 1,2 V, wie dies in 1b illustriert ist. Bei einem Zeitpunkt t1 hat also die (interne) Versorgungsspannung ihren stabilen Wert von etwa 1,2 V angenommen, während die beiden Steuersignale bFPUP und FPUN durch die in 1a nicht gezeigte Steuerschaltung noch auf dem Bezugspotenzial (0 V) liegen, was einem logischen Zustand 0 entspricht.
  • An dieser Stelle bietet es sich an zu erwähnen, dass Ausführungsbeispiele der vorliegenden Erfindung, wie auch andere Schaltungsbeispiele im Rahmen der vorliegenden Beschreibung nicht an die hier beispielhaft genannten Spannungswerte gebunden sind. Diese sind vielmehr lediglich beispielhaft zu verstehen und können in anderen Implementierungen durch entsprechende Werte ersetzt werden. So können beispielsweise Ausführungsbeispiele der vorliegenden Erfindung und andere Schaltungsbeispiele im Rahmen von TTL-Implementierungen (TTL = Transistor-Transistor-Logik) oder anderen Technologien implementiert werden. Die im weiteren Verlauf angegebenen Spannungswerte von 1.2 V für die (interne positive) Versorgungsspannung Vint und 0 V für das Bezugspotenzial sind daher lediglich beispielhaft zu verstehen. Es können neben negativen auch höhere (z. B. TTL-Technik 5 V) oder niedrigere Spannungswerte eingesetzt werden.
  • Zum Zeitpunkt t1, also unmittelbar nachdem die Versorgungsspannung im Rahmen des Einschaltvorgangs ihren Endwert von etwa 1,2 V erreicht hat, weisen die beiden Steuersignale bFPUP und FPUN jeweils den logischen Zustand 0 auf, so dass der PMOS-Transistor 150 (TP1) leitend geschaltet, also als Schalter betrachtet geschlossen ist. Gleichzeitig ist der NMOS-Transistor 130 (TN1) geöffnet, so dass der erste Schaltungsknoten 140 (N1) auf den Versorgungsspannungswert Vint ansteigt. Der PMOS-Transistor 170 (TP2) ist folglich sperrend geschaltet, also als Schalter betrachtet geöffnet, und der NMOS-Transistor 180 (TN2) entsprechend leitend geschaltet, also geschlossen. Der zweite Schaltungsknoten 190 (N2) fällt also auf das Bezugspotenzial bzw. den Wert des Bezugspotenzials ab. Bezüglich des Bezugspotenzials weist also der zweite Schaltungsknoten 190 eine Spannung von 0 V auf, was dem logischen Zustand 0 entspricht. Aufgrund des geschilderten Spannungswerts des zweiten Schaltungsknotens 190 (N2) und aufgrund des Steuersignals FPUN sind somit die PMOS-Transistoren 210, 220, 230 geschlossen (leitend geschaltet), so dass der erste Schaltungsknoten 140 (N1) auch über diese drei Transistoren mit der Versorgungsspannung verbunden ist. Zeitgleich sind die beiden NMOS-Transistoren 200, 240 aufgrund des Spannungswertes des zweiten Schaltungsknotens 190 und des Steuersignals bFPUP geöffnet (nicht leitend geschaltet), so dass der erste Schaltungsknoten 140 (N1) über die beiden NMOS-Transistor 200, 240 von dem Bezugspotenzial bzw. dem zugehörigen Anschluss getrennt sind.
  • Nach dem Hochfahren der Versorgungsspannung auf den Endwert Vint von circa 1,2 V im Falle der in 1a gezeigten Schaltung liegt diese also in einem initialisierten Zustand zu einem in 1b als t1 bezeichneten Zeitpunkt vor. Der erste Schaltungsknoten 140 (N1) nimmt hierbei den logischen Zustand 1 (Spannungswert Vint) an, während der zweite Schaltungsknoten 190 (N2) den logischen Zustand 0 (Spannungswert 0 V des Bezugspotenzials) annimmt.
  • Nachdem also die Versorgungsspannung Vint ihren Betriebs- oder Endwert von etwa 1,2 V erreicht hat, ändert die in 1a nicht gezeigte Steuerschaltung den Wert des Steuersignals bFPUP. Dieser geht von dem logischen Zustand 0 (Spannungswert des Bezugspotenzials 0 V) in den logischen Zustand 1 (Spannungswert Vint), den das Steuersignal bFPUP auch bis zu dem eigentlichen Abschalten (Power-Down) der Schaltung 100 beibehält. Die Steuersignale erreichen somit zu einem Zeitpunkt t2 den in 1b gezeigten Zustand, dass einerseits die Versorgungsspannung ihren Endwert erreicht hat, das Steuersignal bFPUP ebenfalls den Spannungswert Vint angenommen hat, während andererseits das Steuersignal FPUN den logischen Zustand 0 (Spannungswert 0 V des Bezugspotenzials) weiterhin aufweist.
  • Hierdurch wird die Fuselatch-Schaltung 100, wie sie in 1a gezeigt ist, in den Zustand einer bistabilen Kippstu fenschaltungen gebracht, da einerseits der PMOS-Transistor 150 nunmehr sperrt, also (als Schalter betrachtet) geöffnet wird und andererseits der NMOS-Transistor 240 leitend geschaltet wird, also (als Schalter betrachtet) geschlossen wird. Somit wird einerseits der erste Schaltungsknoten 140 über die beiden Transistoren 130, 150 von der Versorgungsspannung 160, dem Bezugspotenzial 120 und dem Widerstandselement 110 getrennt, während insbesondere die beiden „starken" Transistoren 230, 240 durchschalten und so den CMOS-Inverter mit den Transistoren 200, 220 aktivieren.
  • Die Fuselatch-Schaltung liegt also im Zustand als bistabile Kippstufenschaltung vor, bei der aufgrund der vorangegangenen Initialisierung der erste Schaltungsknoten 140 (N1) den logischen Zustand 1 und der zweite Schaltungsknoten 190 (N2) den logischen Zustand 0 angenommen hat. Hierdurch sperren die Transistoren 170 und 200, während die Transistoren 180, 220 und auch der Transistor 210 leitend geschaltet sind. Lediglich der Vollständigkeit halber sei an dieser Stelle erwähnt, dass in dem umgekehrten Zustand (N1 = 0, N2 = 1) die Transistoren 180, 220 und 210 sperren, während die beiden Transistoren 170, 200 leitend geschaltet sind. Auch dieser Zustand ist stabil, stellt also den zweiten der beiden bistabilen Zustände der Schaltung 100 dar.
  • Kurze Zeit nachdem das Steuersignal bFPUP auf den Spannungswert Vint gegangen ist, bringt die in 1a nicht gezeigte Steuerschaltung auch das zweite Steuersignal FPUN für eine gewisse, in Bezug auf eine typische Einschaltdauer kurze Zeitspanne auf den Spannungswert Vint, also in den logischen Zustand 1. Während das Steuersignal FPUN auf dem Spannungswert Vint ist, also beispielsweise zu dem in 1b gezeigten Zeitpunkt t3, wird der Transistor 130 leitend geschaltet, wird also (als Schalter betrachtet) geschlossen. Da gleichzeitig der PMOS-Transistor 150 aufgrund der Ansteuerung mit dem Steuersignal bFPUP in dem logischen Zustand 1 gesperrt ist und der erste Schaltungsknoten 140 (N1) aufgrund der Initialisierung im logischen Zustand 1 vorliegt, liegt das Potenzial Vint des ersten Schaltungsknotens 140 über den durchgeschalteten NMOS-Transistor 130 an dem Widerstandselement 110 an. Gleichzeitig wird durch das auf dem logischen Zustand 1 liegende Steuersignal FPUN der PMOS-Transistor 230 gesperrt, also (als Schalter betrachtet) geöffnet, so dass der erste Schaltungsknoten 140 (N1) zumindest nicht mehr über den PMOS-Transistor 220 und den Anschluss 160 für die Versorgungsspannung auf den Spannungswert Vint der Versorgungsspannung hochgezogen werden kann.
  • Da weiter aufgrund des Initialisierungszustands der Fuselatch-Schaltung 100 der zweite Schaltungsknoten 190 (N2) in dem logischen Zustand 0 liegt, ist der vergleichsweise schwach dimensionierte (Kanalweite 0,965 μm, Kanallänge 0,4 μm) PMOS-Transistor 210 leitend geschaltet. Hierdurch wird also ein Spannungsteiler zwischen dem Anschluss für die Versorgungsspannung 160 und dem an den Widerstandselement 110 angeschlossenen Anschluss 120 für das Bezugspotenzial aufgebaut, bei dem der durchgeschaltete PMOS-Transistor 210 in Serie mit dem Widerstandselement 110 liegt, wobei der erste Schaltungsknoten 140 (N1) gerade zwischen diesen beiden Schaltelementen liegt.
  • Hierdurch hängt es nun von dem Zustand des Widerstandselements 110 ab, ob der erste Schaltungsknoten 140 (N1) weiterhin auf dem Spannungswert Vint verbleibt, der dem logischen Zustand 1 entspricht, oder ob der Spannungswert des ersten Schaltungsknotens 140 (N1) soweit absinkt, dass der Spannungswert des ersten Schaltungsknotens 140 als logischer Zustand 0 interpretiert wird, so dass einer bistabilen Kippstufenschaltung entsprechenden Schaltelemente der Fuselatch-Schaltung 100 kippen.
  • Wenn also das Widerstandselement 110 (beispielsweise das Sicherungselement (Fuse, Sicherung) 110), das in 1a auch als R_FUSE bezeichnet ist, getrennt wurde, ist sein zugehöri ger Widerstandswert bezogen auf einen Einschaltwiderstandswert des PMOS-Transistors 210 sehr groß, so dass im Vergleich zu diesem Einschaltwiderstandswert der Gesamtwiderstand durch das Widerstandselement 110 dominiert wird. In diesem Fall verbleibt also der erste Schaltungsknoten 140 in dem logischen Zustand 1. Anders ausgedrückt bedeutet dies, dass der erste Schaltungsknoten 140 (Knoten 140 (N1)) nicht über den NMOS-Transistor 130 auf das Bezugspotenzial, also 0 V, gebracht werden kann. Die bistabile Kippstufenschaltung verbleibt somit in dem Zustand, dass der erste Schaltungsknoten 140 (N1) auf dem Spannungswert Vint und der zweite Schaltungsknoten 190 (N2) auf 0 V bleibt.
  • Wurde dagegen das Widerstandselement 110 bzw. die Fuse 110 nicht getrennt, ist der Widerstandswert R_FUSE des Widerstandselements 110 gegenüber dem Einschaltwiderstand des PMOS-Transistors 210 klein, so dass der erste Schaltungsknoten 140 (N1) über den NMOS-Transistor 130 auf das Bezugspotenzial (0 V) gebracht wird, noch während das Steuersignal FPUN auf dem Spannungswert Vint liegt. In diesem Fall geht der zweite Schaltungsknoten 190 (N2) aufgrund des CMOS-Inverters mit den Transistoren 170, 180 auf den Spannungswert Vint (logischer Zustand 1).
  • Der Vollständigkeit halber soll an dieser Stelle noch erwähnt werden, dass in dem nicht durch die Initialisierung erreichten Zustand, dass der erste Schaltungsknoten 140 (N1) in dem logischen Zustand 0 liegt, die Schaltung zu dem Zeitpunkt t3 stabil ist, da in diesem Fall der erste Schaltungsknoten 140 ohnehin auf dem Bezugspotenzial liegt, so dass dieser nicht über den NMOS-Transistor 130 und das Widerstandselement 110 unabhängig von dessen Widerstandswert entladen werden kann. Mit anderen Worten ist in diesem Fall das Verhältnis der Widerstandswerte R_FUSE des Widerstandselements 110 und der Einschaltwiderstand des PMOS-Transistors 210 unerheblich, da die Schaltung in diesem Fall ebenfalls stabil ist. Dies bedeutet jedoch auch, dass eine Zeitspanne, während derer die Steuerschaltung, die in 1a nicht gezeigt ist, das Steuersignal FPUN in dem logischen Zustand 1 belassen kann, zumindest im Hinblick auf eine obere Schranke nicht kritisch ist, solang diese Zeitspanne nur hinreichend lang ist, um gegebenenfalls den ersten Schaltungsknoten 140 (N1) über den Transistor 130 und das Widerstandselement 110 zu entladen. Diese hängt im allgemeinen von Dimensionierungs- und weiteren Parametern ab.
  • Wie bereits angedeutet, bringt die in 1a nicht gezeigte Steuerschaltung das Steuersignal FPUN wieder in den Zustand der logischen 0, so dass der Spannungswert des Steuersignals FPUN wieder auf 0 V geht. Dieser Zustand des Steuersignals FPUN (Spannungswert 0 V), der beispielsweise zu einem in 1b gezeigten Zeitpunkt t4 vorliegt, wird bis zu dem nächsten Start bzw. der nächsten Inbetriebnahme der Fuselatch-Schaltung (Power-Up) bzw. dem folgenden Abschalten (Power-Down) beibehalten und die Fuselatch-Schaltung ist wieder in dem Zustand einer bistabilen Kippstufenschaltung. Dies bedeutet, dass die Knoten 140 (N1) und 190 (N2) ihre jeweiligen Spannungswerte im Prinzip ebenso lange halten.
  • Bistabile Kippstufenschaltungen, die auch als Latches oder Flip-Flops bezeichnet werden, werden in vielen Bereichen der Technologie eingesetzt. Ein häufiges Einsatzgebiet ist die zumindest kurzzeitige Zwischenspeicherung von einzelnen Bits (mit zwei Zuständen) von Informationen. Dies kann beispielsweise im Rahmen von Zählerschaltungen geschehen, bei denen der Zählerstand in einem entsprechenden Register mit bistabilen Kippstufenschaltungen gespeichert wird. Auch in Frequenzteilern werden entsprechende bistabile Kippstufenschaltungen eingesetzt. Darüber hinaus werden Latches auch im Rahmen von SRAM-Speichern (SRAM = static random access memory = statischer Speicher mit wahlfreiem Zugriff), wie sie beispielsweise im Bereich von Cache-Speichern verwendet werden.
  • Aber auch in DRAN-Speichern (DRAN = dynamically random access memory = dynamischer Speicher mit wahlfreiem Zugriff) und DRAN-Derivaten werden bistabile Kippstufenschaltungen beispielsweise im Rahmen von Fuselatch-Schaltungen eingesetzt. In DRAN-Speichern und DRAN-Derivaten sind häufig in den Reihen- und Zeilen-Redundanzschaltungen (Row- und Column-Redundanzschaltungen) viele Tausende von Fuselatch-Schaltungen integriert. Diese Fuselatch-Schaltungen, aber auch andere bistabile Kippstufenschaltungen, müssen eine bestimmte Festigkeit oder Beständigkeit gegenüber dem Einfluss äußerer Störung aufweisen, um eine Veränderung der in ihnen gespeicherten Bits von Informationen möglichst unwahrscheinlich zu machen. Störungen können beispielsweise im Rahmen von Rauscheffekten, die physikalisch bedingt sein können (z. B. Schrot-Rauschen oder thermisches Rauschen), durch Schwankungen von Versorgungsspannungen oder anderen Signalen oder durch physikalische und andere chemische Beeinflussungen hervorgerufen werden. Beispielsweise kann es ratsam sein, Fuselatch-Schaltungen mit einer bestimmten Festigkeit gegen Alpha- und Neutronen-Strahlung zu versehen, die beispielsweise der kosmischen Strahlung entstammen. Aber auch aus anderen Quellen können entsprechende physikalische Einflüsse kommen. So können beispielsweise Alpha-Teilchen und Neutronen ebenfalls aus der Vergussmasse von Speicherbausteinen auf die Schaltungen emittiert werden. Darüber hinaus können auch Störungen durch hochenergetische Photonen (Röntgenquanten und Gamma-Quanten) oder andere physikalische und/oder chemische Einflüsse erzeugt werden.
  • Im Falle solcher Störungen, können Elektron-Loch-Paare im Bereich der Schaltung erzeugt werden, die die bistabile Kippstufenschaltung derart beeinfluss, dass sie ihren Zustand ändert. Mit anderen Worten, können beispielsweise bei einem Alpha- oder Neutronenstrahlungstreffer Elektron-Loch-Paare im Substrat oder anderen Teilen der betreffenden Schaltung erzeugt werden, die die bistabile Kippstufe oder das Latch möglichst nicht kippen lassen sollten.
  • Um dies näher zu erläutern, ist in 2 die in 1a gezeigte Schaltung in vereinfachter Form wiedergegeben, wobei bei der Latch-Schaltung in 2 insbesondere die für die Steuermöglichkeiten durch die in 1a nicht gezeigte Steuerschaltung eingesetzten Komponenten zur Vereinfachung der Darstellung nicht wiedergegeben worden sind.
  • 2 zeigt so ein Latch 100', welches der Fuselatch-Schaltung 100 aus 1a bezüglich der eigentlichen Latch-Komponenten im Wesentlichen entspricht. Um diese Ähnlichkeit klar hervorzuheben, sind in 2 für die funktionsgleichen oder funktionsähnlichen Komponenten gleiche Bezugszeichen und gleiche Bezeichnungen verwendet worden. Das Latch 100' aus 2 unterscheidet sich somit von der Fuselatch-Schaltung 100 aus 1a zunächst einmal dadurch, dass die Transistoren 150, 130 und das Widerstandselement 110 mit den zugehörigen Anschlüssen für die Versorgungsspannung 160 und das Bezugspotenzial 120 fehlen. Ebenso sind die zur Steuerung der Fuselatch-Schaltung 100 implementierten Transistoren 230, 240 sowie der zusätzliche Transistor 210, der im Rahmen des Auslesens des Widerstandswerts des Widerstandselements 110 als Widerstandselement in dem zuvor beschriebenen Spannungsteiler eingesetzt wird, nicht mit implementiert bzw. nicht gezeigt. Hierdurch ergibt sich die in 2 vereinfachte Darstellung des Latches 100'.
  • Das Latch 100' umfasst so wiederum eine Serienschaltung des PMOS-Transistors 170 (TP2) und des NMOS-Transistors 180 (TN2), die zwischen einen Anschluss für die Versorgungsspannung 160 mit dem Spannungswert Vint und einen Anschluss 120 für das Bezugspotenzial (Spannungswert 0 V) geschaltet sind. Hierbei ist der PMOS-Transistor 170 wiederum mit einem Source-Anschluss an die Versorgungsspannung 160 und der NMOS-Transistor 180 mit einem Source-Anschluss an den Anschluss 120 für das Bezugspotenzial (0 V) angeschlossen. Beide Transistoren sind über ihre jeweiligen Drain-Anschlüsse mit dem zweiten Schaltungsknoten 190 (N2) verbunden.
  • Der zweite Schaltungsknoten 190 (N2) ist mit zwei Gate-Anschlüssen der beiden Transistoren 200, 220 verbunden. Der Transistor 220 ist wiederum ein PMOS-Transistor (TP4), der mit einem Source-Anschluss an den Anschluss für die Versorgungsspannung 160 gekoppelt ist. Entsprechend ist auch ein Source-Anschluss des NMOS-Transistors 200 (TN3) mit einem Anschluss 120 für das Bezugspotenzial gekoppelt. Die beiden Drain-Anschlüsse der beiden Transistoren 200, 220 sind mit dem ersten Schaltungsknoten 140 (N1) verbunden, der wiederum mit den Gate-Anschlüssen der beiden Transistoren 170, 180 verbunden ist.
  • 2 zeigt somit im Wesentlichen die beiden CMOS-Inverter in ihrer Rückkopplungsschaltungskonfiguration. Der erste CMOS-Inverter umfasst hierbei den PMOS-Transistor 170 (TP2) und den NMOS-Transistor 180 (TN2), während der zweite CMOS-Inverter den NMOS-Transistor 200 (TN3) und den PMOS-Transistor 220 (TP4) umfasst. Hierdurch sind also, wie dies bereits in 1a ebenfalls der Fall war, die beiden Schaltungsknoten 140, 190 (N1, N2) über einen Kopplungsweg, der einen der beiden CMOS-Inverter umfasst, und einen Rückkopplungsweg, der den anderen CMOS-Inverter umfasst, miteinander gekoppelt. Der erste Schaltungsknoten 140 (N1) ist also beispielsweise mit dem zweiten Schaltungsknoten 190 (N2) über den Kopplungsweg mit dem Inverter mit den beiden Transistoren 170, 180 gekoppelt. Entsprechend ist über den parallel geschalteten Rückkopplungsweg mit dem CMOS-Inverter mit den beiden Transistoren 200, 220 der zweite Schaltungsknoten 190 mit dem ersten Schaltungsknoten 140 gekoppelt.
  • Die bei einem Alpha- oder Neutronenstrahltreffer erzeugten Elektron-Loch-Paare können allerdings das Latch 100' aus 2 kippen lassen. Das heißt, dass die Schaltungsknoten 140 (N1) und 190 (N2) durch einen Alpha- oder Neutronenstrahltreffer einen falschen Spannungswert annehmen können.
  • Um dies zu illustrieren, werden im Folgenden ein paar Bemerkungen zur Stabilität der Schaltung aus 2 gemacht. Speichert das in 2 gezeigte Latch 100' beispielsweise in dem Knoten 190 (N2) einen logischen Zustand 0 (Spannungswert 0 V) und in dem Schaltungsknoten 140 (N1) eine logische 1 (Spannungswert Vint = 1,2 V), kann beispielsweise durch einen Alpha- oder Neutronenstrahltreffer eine positive Ladungsmenge Q auf den Knoten 190 (N2) gebracht werden. Hierdurch besteht die Gefahr, dass der zweite Schaltungsknoten 190 (N2) auf über etwa 0,6 V ansteigt, wodurch der NMOS-Transistor 200 (TN3) leitend geschaltet werden könnte, so dass der erste Schaltungsknoten 140 (N1) entladen wird und auf einen Spannungswert von unter etwa 0,6 V gebracht wird. Hierdurch würde das Latch 100' kippen, so dass an dem zweiten Schaltungsknoten 190 (N2) der Spannungswert auf etwa 1,2 V ansteigt und an dem ersten Schaltungsknoten 140 (N1) der Spannungswert auf etwa 0 V abfällt.
  • In dieser Situation wäre die Latch-Schaltung 100' umso stabiler, je niederohmiger der NMOS-Transistor 180 (TN2) im Einschaltzustand ist, da hierdurch die Ladung Q umso schneller zu dem Bezugspotenzial (z. B. Masse, GND) abgeleitet werden kann und je hochohmiger der NMOS-Transistor 200 (TN3) ist. Hierdurch würde ein Umladen eines Kapazitätswertes bzw. einer Kapazität, welche mit dem ersten Schaltungsknoten 140 (N1) assoziiert ist, vergrößert bzw. verlängert werden.
  • Da jedoch ein Alpha- oder Neutronenstrahltreffer ebenso eine positive Ladungsmenge Q auf den Knoten 140 (N1) bringen kann, folgt, dass das Latch 100' aus 2 grundsätzlich nicht durch eine einfache Dimensionierung der beteiligten Transistoren resistenter gegen Alpha- oder Neutronenstrahltreffer gemacht werden kann. In einem solchen Fall wären gerade die Rollen der beiden Transistoren 180, 200 im Hinblick auf die zu erhöhende bzw. zu erniedrigenden Einschaltwiderstandswert vertauscht. Eine Verbesserung der Alpha- oder Neutronenstrahltrefferfestigkeit könnte lediglich dadurch erzielt werden, dass die Kapazitäten oder Kapazitätswerte, die mit den beiden Schaltungsknoten 140, 190 (N1, N2) assoziiert sind, hinreichend vergrößert würden, was jedoch einerseits zu einem erheblichen Ansteigen einer benötigten Chipfläche führen könnte und andererseits zu einer Herabsetzung möglicher Schaltzeiten (aufgrund entstehender Tiefpassfilter-Charakteristiken).
  • Die vorangegangenen Erläuterungen im Hinblick auf die Latch-Schaltung 100' aus 2 lassen sich entsprechend auf die Fuselatch-Schaltung 100 aus 1a übertragen. So ist auch in diesem Fall eine entsprechend nur durch Dimensionierung der verwendeten Transistoren verbesserte Alpha- oder Neutronenstrahlresistenz kaum realisierbar. Auch die vorangegangenen Probleme bei der Vergrößerung von Kapazitätswerten bzw. Kapazitäten der beiden Schaltungsknoten 140, 190, um eine zumindest gewisse Festigkeit gegen Alpha- oder Neutronenstrahlung zu erzielen, würde zu ähnlichen Effekten führen. Eine Erhöhung der Kapazitäten bzw. Kapazitätswerte der beiden Schaltungsknoten 140, 190 könnte so zu einem Anwachsen der benötigten Größe der betreffenden Strukturen führen, so dass gerade für hoch zu integrierende Komponenten eine relativ große Chipfläche verwendet werden sollte, um eine entsprechende Wirksamkeit zu erzielen.
  • Die Problematik, dass die Kapazitäten bzw. Kapazitätswerte der Schaltungsknoten 140, 190 (N1, N2) eine bestimmte Größe annehmen oder besitzen sollten, wodurch ein Verbrauch der Chipfläche gesteigert wird, verschärft sich insbesondere bei Fuselatch-Schaltungen mit jeder neuen Generation von Speicherbausteinen (z. B. DRAM-Speicherbausteinen), da mit jeder neuen Generation auf der steigenden Integrationsdichte (shrink) dieser Chipflächenverbrauch weiter ansteigen würde.
  • Es besteht somit ein Bedarf, eine Verbesserung bezüglich der Flächeneffizienz und/oder der Stabilitätsverbesserung gegenüber externen Störungen von bistabilen Kippstufenschaltungen zu erzielen. So besteht beispielsweise ein Bedarf daran, bei Fuselatch-Schaltungen für DRAM-Speicherbausteine oder -Speicherschaltungen und DRAM-Derivaten (z. B. Speicher für Graphiksysteme oder Graphiksubsysteme (Graphikchips)) eine Verbesserung durch eine Flächenverkleinerung und/oder eine Stabilitätsvergrößerung gegen Alpha- und Neutronenstrahlung zu erzielen.
  • Ausführungsbeispielen der vorliegenden Erfindung liegt so die Erkenntnis zugrunde, dass eine Platz sparende Verbesserung der Stabilität gegenüber Störungen dadurch erzielt werden kann, dass eine aktive Kompensation einer Störung bei einer bistabilen Kippstufenschaltung implementiert wird. Die Stabilität einer bistabilen Kippstufenschaltung (Latch) beispielsweise gegen Alpha- oder Neutronenstrahlung kann platzsparend dadurch erreicht werden, dass eine Detektion einer Änderung und ein Erzeugen eines entsprechenden Steuersignals innerhalb einer ersten Zeitspanne erfolgt, während gegebenenfalls eine aufgetretene Veränderung zumindest so weit verzögert wird, dass erst nach einem Verstreichen einer zweiten Zeitspanne, die länger als die erste Zeitspanne ist, zu einer Änderung eines Signals führt, welches auf das Steuersignal hin stärker in die bistabile Kippstufenschaltung eingekoppelt wird. Liegt kein Steuersignal vor, wird das betreffende Signal schwächer in die bistabile Kippstufenschaltung eingekoppelt oder gänzlich entkoppelt. In manchen Ausführungsbeispielen der vorliegenden Erfindung wird so in Abhängigkeit von dem verzögerten Signal mit einer von dem Steuersignal abhängenden Kopplungsstärke das Versorgungspotenzial bzw. die Versorgungsspannung oder das Bezugspotenzial in die bistabile Kippstufenschaltung eingekoppelt. Durch den Einsatz einer aktiven Kompensationsschaltung können so beispielsweise Kapazitäten oder Kapazitätswerte der Schaltungspunkte 140, 190 (N1, N2) bei einer Fuselatch-Schaltung, wie sie in den 1a und 2 gezeigt sind, verringert (eingespart) werden.
  • 3 zeigt eine bistabile Kippstufenschaltung 300 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die bistabile Kippstufenschaltung 300 umfasst eine Fuselatch-Schaltung 100, wie sie im Zusammenhang mit 1a bereits strukturell beschrieben und erläutert wurde. Im Unterschied zu der in 1a gezeigten Fuselatch-Schaltung 100 sind jedoch bei der in 3 gezeigten Schaltung einige Transistoren unterschiedlich dimensioniert. So weist der PMOS-Transistor 170 (TP2) nunmehr eine Kanalweite von W = 0,28 μm bei der Standardkanallänge von L = 0,1 μm auf. Der NMOS-Transistor 180 (TN2) weist nunmehr eine Kanallänge von 0,28 μm und eine Kanallänge von 0,14 μm auf. Der PMOS-Transistor 210 weist eine Kanalweite von 0,3 μm und eine Kanallänge von 0,12 μm auf. Die PMOS-Transistoren 220 und 230 (TP4 und TP5) weisen nunmehr Kanalweiten von jeweils 0,3 μm bei der Standardkanallänge auf. Die NMOS-Transistoren 200, 240 (TN3, TN4) weisen nunmehr Kanalweiten von jeweils 0,3 μm bei jeweils der Standardkanallänge auf.
  • Hinsichtlich der weiteren strukturellen Beschreibung und der Funktionsweise der Fuselatch-Schaltung 100 wird weiter auf die Beschreibung im Zusammenhang mit 1a verwiesen.
  • Die bistabile Kippstufenschaltung 300 weist nunmehr ferner eine zu dem Kopplungsweg und zu dem Rückkopplungsweg an den ersten Schaltungspunkt 140 (N1) und den zweiten Schaltungsknoten 190 (N2) parallel geschaltete Kompensationsschaltung 310 auf. Die Kompensationsschaltung 310 umfasst hierbei einen ersten Inverter 320, der in 3 auch als InvA bezeichnet ist und mit einem Eingang an den ersten Schaltungsknoten 140 (N1) gekoppelt ist. Der erste Inverter 320 dient unter anderem als eine Treiberstufe zur Entkopplung des ersten Schaltungsknotens 140 (N1) von den weiteren Komponenten der Kompensationsschaltung 310, die jedoch grundsätzlich auch ent fallen kann. Bei dem in 3 gezeigten Ausführungsbeispiel gemäß der vorliegenden Erfindung handelt es sich bei dem ersten Inverter 320 um einen CMOS-Inverter, der wenigstens einen NMOS-Transistor und einen PMOS-Transistor umfasst, die jedoch zur Vereinfachung der Darstellung in 3 nicht einzeln dargestellt sind. Der NMOS-Transistor des ersten Inverters 320 weist eine Kanalweite von 0,7 μm auf, während der PMOS-Transistor des ersten Inverters 320 eine Kanalweite von 0,28 μm aufweist. Beide Transistoren des Inverters 320 haben hierbei als jeweilige Kanallängen die durch den Herstellungsprozess bestimmte Standardkanallänge von L = 0,1 μm. Wie die angegebenen Kanalweiten bereits zeigen, stellt bei dem in 3 gezeigten Ausführungsbeispiel der vorliegenden Erfindung der erste Inverter 320 eine vergleichsweise starke Treiberstufe für die weiteren Schaltungskomponenten der Kompensationsschaltung 310 dar.
  • Bei Invertern sind somit grundsätzlich zumindest bei den Darstellungen in den Figuren der vorliegenden Beschreibung die Kanalweiten der verwendeten NMOS-Transistoren und der verwendeten PMOS-Transistoren angegeben, wobei die obere Zahl die Breite des NMOS-Transistors und die untere Zahl die Breite des PMOS-Transistors wiedergibt. Sind vier Ziffern angegeben, so beziehen sich die zusätzlichen jeweils oben bzw. unten hinter einem Schrägstrich angegebenen Werte auf die entsprechenden Kanallängen der beiden implementierten Transistoren. In diesem Zusammenhang sollte erneut darauf hingewiesen werden, dass die in den Figuren der vorliegenden Beschreibung angegebenen Dimensionierungen beispielhaft sind und dass die konkreten Dimensionierungen von dem Implementierungen und den Anwendungsgebieten der Ausführungsbeispiele der vorliegenden Erfindung abhängen, wie zuvor erläutert wurde.
  • Ein Ausgang des ersten Inverters 320 ist mit einem ersten Anschluss einer Änderungsdetektionsschaltung 330 und mit einem Eingang einer Verzögerungsschaltung 340 gekoppelt. Eine Transmissionsschaltung 350 ist über einen ersten Eingang mit einem Ausgang der Verzögerungsschaltung 340 und über einen zweiten Eingang mit einem zweiten Anschluss der Änderungsdetektionsschaltung 330 gekoppelt. Die Transmissionsschaltung 350 ist ferner über einen dritten Anschluss mit dem zweiten Schaltungsknoten 190 der Fuselatch-Schaltung 100 (bistabile Kippstufenschaltung) verbunden.
  • Über den ersten Inverter 320 als Treiberschaltung sind somit die Änderungsdetektionsschaltung 330 und die Verzögerungsschaltung 340 mit dem ersten Schaltungsknoten 140 (N1) gekoppelt. Unter zwei Komponenten, die miteinander gekoppelt sind, werden im Rahmen der vorliegenden Beschreibung solche verstanden, die entweder mittelbar oder unmittelbar miteinander verbunden sind. So ist gerade beispielsweise die Änderungsdetektionsschaltung 330 mittelbar mit dem ersten Schaltungsknoten 140, nämlich über den ersten Inverter 320 gekoppelt.
  • Die Änderungsdetektionsschaltung 330 ist nun ausgebildet, um auf eine Änderung des Zustands bzw. des Signals an dem ersten Schaltungsknoten 140 hin innerhalb einer ersten Zeitspanne an dem zweiten Anschluss ein Steuersignal bereitzustellen, das gerade ein Eintreten der Änderung des Zustands des ersten Schaltungsknotens (erstes Signal) anzeigt. Die Verzögerungsschaltung 340, die ebenfalls mit dem ersten Schaltungsknoten 140 über den als Treiber fungierenden ersten Inverter 320 gekoppelt ist, ist nun gerade ausgebildet, um ein zweites Signal basierend auf dem ersten Signal des ersten Schaltungsknotens 140 derart zu erzeugen, dass erst nach einem Verstreichen einer zweiten Zeitspanne, die länger als die erste Zeitspanne ist, eine Änderung des ersten Signals zu einer entsprechenden Änderung des zweiten Signals führt.
  • Das zweite Signal wird hierbei an den ersten Anschluss der Transmissionsschaltung 350 weitergeleitet, die das zweite Signal in Abhängigkeit des Steuersignals von der Änderungsdetektionsschaltung 330 an dem dritten Anschluss an dem zweiten Schaltungsknoten 190 einkoppelt. Die Kopplungsstärke, mit der die Transmissionsschaltung 350 diese Einkopplung vornimmt, ist nun gerade abhängig von dem Steuersignal. Zeigt die Änderungsdetektionsschaltung 330 über das Steuersignal gerade eine Änderung an, wird das zweite Signal, also das verzögerte Signal der Verzögerungsschaltung 340 in den zweiten Schaltungsknoten 190 stärker eingekoppelt, während ohne das Steuersignal eine entsprechende Einkopplung schwächer stattfindet bzw. das zweite Signal vollständig von dem zweiten Schaltungsknoten 190 entkoppelt wird.
  • Die Einkopplung im Falle des Vorhandenseins eines Steuersignals wird hierbei durch die Transmissionsschaltung 350 derart durchgeführt, dass die Transmissionsschaltung 350 einen dominierenden Einfluss auf den Zustand des zweiten Schaltungsknotens 190 (N2) ausübt. Zu diesem Zweck ist die Transmissionsschaltung 350, die Verzögerungsschaltung 340 oder eine andere Komponente der Kompensationsschaltung 310 (z. B. der als Treiber arbeitende erste Inverter 320) so dimensioniert, dass gerade eine Änderung des Zustands des zweiten Schaltungsknotens 190 (N2) von der Kompensationsschaltung 310 bewirkt werden kann, wenn die weiteren Schaltungskomponenten, also insbesondere die CMOS-Inverter der Fuselatch-Schaltung 100 einen gegenteiligen Einfluss auf den zweiten Schaltungsknoten 190 (N2) ausüben.
  • Bei der in 3 gezeigten konkreten Implementierung eines Ausführungsbeispiels der vorliegenden Erfindung ist die Verzögerungsschaltung 340 als zweiter Inverter 360 ausgeführt, der in 3 auch als InvB bezeichnet ist. Der zweite Inverter 360 ist wiederum als CMOS-Inverter ausgeführt, bei dem ein NMOS-Transistor eine Kanalweite von 0,28 μm und eine Kanallänge von 0,8 μm aufweist. Entsprechend weist der PMOS-Transistor des zweiten Inverters 360 eine Kanalweite von 0,28 μm und eine Kanallänge von 1,6 μm auf. Das von dem ersten Inverter 320 ausgegebene Signal wird im weiteren Verlauf der vorliegenden Erfindung auch als INT_N2 bezeichnet, wohingegen das von dem zweiten Inverter 360 ausgegebene Signal als DEL_N2 bezeichnet wird.
  • Wie bereits die Dimensionierung der Kanallängen des zweiten Inverters 360 anzeigt, ist dieser beispielsweise im Vergleich zu dem ersten Inverter 320 deutlich schwächer ausgeführt. Gerade über diese Dimensionierung ist es möglich, dass der zweite Inverter 360 (InvB) die Verzögerung im Zusammenspiel mit einem Eingangskapazitätswert der Transmissionsschaltung 350 erzeugt. Zusammen mit einem durch die Dimensionierung in erheblichem Maße beeinflussten Ausgangsimpedanzwert und einem Eingangskapazitätswert der Transmissionsschaltung 350 ergibt sich so eine RC-Zeit (R = Widerstands- oder Impedanzwert, C = Kapazitätswert), die die zweite Zeitspanne, die länger ist, als die erste Zeitspanne, deutlich beeinflusst, wenn nicht sogar bestimmt.
  • Die Änderungsdetektionsschaltung 330 ist ebenfalls mit dem Ausgang des ersten Inverters 320 gekoppelt und weist eine mit einem ersten Anschluss an diese gekoppelte Kapazitätsschaltung 370 auf, die zwei PMOS-Transistoren 380, 390 umfasst, die in 3 auch als C1 und C2 bezeichnet sind, was ihre Funktion als Kapazitäten (C) verdeutlicht. Der erste Anschluss der Kapazitätsschaltung 370, also der Ausgang des ersten Inverters 320 ist hierbei parallel mit einem Source-Anschluss und einem Drain-Anschluss des PMOS-Transistors 380 gekoppelt, während ein Gate-Anschluss des PMOS-Transistors 380 mit dem zweiten Anschluss der Kapazitätsschaltung 370 gekoppelt ist. Im Unterschied hierzu ist der PMOS-Transistor 390 mit seinem Gate-Anschluss an den Ausgang des ersten Inverters 320 gekoppelt und parallel über seinen Drain-Anschluss und seinen Source-Anschluss ebenfalls mit dem zweiten Anschluss der Kapazitätsschaltung 370 gekoppelt.
  • Die beiden PMOS-Transistoren 380, 390 der Kapazitätsschaltung 370 sind also antiparallel zwischen die beiden Anschlüsse der Kapazitätsschaltung 370 gekoppelt, um so eine Symmetrisierung des kapazitiven Verhaltens der Kapazitätsschaltung 370 zu erzielen. So kann es bei konkreten Implementierungen vorkommen, dass als Kapazitäten verschaltete Feldeffekttransistoren asymmetrische Kapazitätswerte hinsichtlich der Polarität und gegebenenfalls eine zusätzliche Spannungsabhängigkeit der Kapazitätswerte aufweisen, da die Einsatzspannungsbereiche der betreffenden Feldeffekttransistoren sich voneinander unterscheiden, was zu einer Abhängigkeit der Ladungsträgerkonzentration im Kanalbereich der Transistoren führen kann.
  • Der zweite Anschluss der Kapazitätsschaltung 370 ist über einen resistiven Pfad 410 mit einem Referenzpotenzial Vbleq bzw. einem Anschluss 400 für das Referenzpotenzial gekoppelt. Das Referenzpotenzial weist hierbei einen Wert Vbleq auf, der typischerweise zwischen der Versorgungsspannung Vint und dem Bezugspotenzial (0 V bzw. Masse) liegt. Anders ausgedrückt ist im Falle einer Versorgungsspannung von Vint = +1,2 V das Referenzpotenzial Vbleq = 0,6 V.
  • Das Referenzpotenzial Vbleq kann beispielsweise über eine Spannungsteilerschaltung aus Widerstandselementen realisiert werden, die zwischen das Versorgungspotenzial Vint und das Bezugspotenzial geschaltet werden. Im Falle einer symmetrischen Auslegung der Widerstandselemente des Spannungsteilers kann so gerade ein Referenzpotenzial an einem Mittelabgriff zwischen den beiden Widerstandselementen realisiert werden, das einen arithmetischen Mittelwert zwischen den beiden Spannungen oder Potenzialen aufweist. Je nach Implementierung kann es in diesem Zusammenhang ratsam sein, auch eine Belastung des Mittelabgriffs gegebenenfalls bei der Auslegung der Widerstandselemente zu berücksichtigen. Selbstverständlich können über asymmetrisch ausgelegte Spannungsteiler eine abweichende Spannung realisiert werden. Auch kann das Referenzpotenzial auf eine andere Art und Weise erzeugt werden.
  • Der resistive Pfad wird durch einen PMOS-Transistor 410 gebildet, der beispielsweise mit einem Source-Anschluss an den zweiten Anschluss der Kapazitätsschaltung 370 und mit einem Drain-Anschluss mit dem Anschluss 400 für das Referenzpotenzial Vbleq gekoppelt ist. Der PMOS-Transistor 410, der in 3 auch als TP7 bezeichnet ist, weist hierbei eine Breite des Kanals von 0,28 μm und eine Länge von 1 μm auf. Der Gate-Anschluss des PMOS-Transistors 410 ist darüber hinaus mit einem Anschluss 120 für das Bezugspotenzial gekoppelt. Aufgrund der Kopplung des Gate-Anschlusses des PMOS-Transistors 410 und der zuvor beschriebenen Auslegung hinsichtlich Kanalweite und -länge (Dimensionierung) handelt es sich bei dem PMOS-Transistor 410 im Wesentlichen um einen als Widerstandselement verschalteten Transistor, der im Vergleich zu den Betriebspunkten der anderen zuvor erläuterten Transistoren tendenziell eher hochohmig ist. Der Transistor 410 weist also insbesondere eine Kanallänge auf, die etwa der zehnfachen Standardkanallänge entspricht.
  • An dem zweiten Anschluss der Kapazitätsschaltung bzw. an der zweiten Schaltung der Änderungsdetektionsschaltung 330, die zusammenfallen, liegt so ein Signal BOOSTN2 an, welches als das Steuersignal umfassendes Spannungssignal der Transmissionsschaltung 350 bereitgestellt wird.
  • Die Transmissionsschaltung 350 umfasst bei dem in 3 gezeigten Ausführungsbeispiel an dem ersten Anschluss einen dritten Inverter 420, der in 3 auch als InvC bezeichnet ist. Der dritte Inverter 420 ist so mit einem Eingang an den ersten Anschluss der Transmissionsschaltung 350 gekoppelt und ist wiederum als CMOS-Inverter ausgeführt, der einen NMOS-Transistor mit einer Kanalweite von 1,2 μm bei der Standardkanallänge und einen PMOS-Transistor mit einer Kanalweite von 0,6 μm bei der Standardkanallänge umfasst. An einem Ausgang des dritten Inverters 420 gibt dieser ein im weiteren Verlauf der vorliegenden Beschreibung als RESTOR_N2 bezeichnetes Signal aus. Darüber hinaus wird auch im weiteren Verlauf der vorliegenden Beschreibung der dem Ausgang des dritten Inver ters 420 entsprechende Schaltungsknoten als Knoten RESTOR_N2 bezeichnet.
  • Der Ausgang des dritten Inverters 420 ist mit einem Source-Anschluss eines PMOS-Transistors 430 (TP6) und einen Drain-Anschluss eines NMOS-Transistors 440 (TN5) gekoppelt. Beide Transistoren 430, 440 sind mit ihren Gate-Anschlüssen an den zweiten Anschluss der Änderungsdetektionsschaltung 330 gekoppelt, so dass an diesen das Potenzial BOOSTN2 anliegt. Der dritte Anschluss der Transmissionsschaltung 350, der mit dem zweiten Schaltungsknoten 190 der Fuselatch-Schaltung 100 gekoppelt ist, ist mit dem Drain-Anschluss des PMOS-Transistors 430 und dem Source-Anschluss des NMOS-Transistors 440 gekoppelt. Der PMOS-Transistor 430 weist hierbei eine Kanalweite von 0,9 μm bei der Standardkanallänge und der NMOS-Transistor 440 eine Kanalweite von 0,6 μm bei der Standardkanallänge auf.
  • Hinsichtlich der Dimensionierung ist der dritte Inverter 420 (InvC) derart ausgelegt, dass dieser zusammen mit den beiden Transistoren 430, 440 stärker ist als der CMOS-Inverter mit den beiden Transistoren 170, 180 der Fuselatch-Schaltung 100 ist. Hierdurch ist es möglich, dass die Transmissionsschaltung 350 bei dem in 3 gezeigten Ausführungsbeispiel der vorliegenden Erfindung den bereits beschriebenen dominierenden Einfluss auf den zweiten Schaltungsknoten 190 (N2) ausüben kann. Fließt etwa über den NMOS-Transistor des dritten Inverters 420 und aufgrund des Potenzials an dem Gate-Anschluss des Transistors 430 der Strom über diesen Transistor, so ergibt sich eine Stärke dieser Serienschaltung aufgrund der angegebenen Dimensionierung von etwa 4. Im Unterschied hierzu weisen die beiden Transistoren 170, 180 der Fuselatch-Schaltung 100 eine Stärke von etwa 2 auf, was den dominierenden Einfluss, den die Kompensationsschaltung 310, die auch als Latch-Restore-Schaltung bezeichnet wird, deutlich illustriert.
  • Darüber hinaus sind die beiden Transistoren 430, 440 im Zusammenhang mit dem Referenzpotenzial Vbleq, welches an dem Anschluss 400 der Kompensationsschaltung 310 bereitgestellt wird, so ausgelegt, dass das Referenzpotenzial zusammen mit der Dimensionierung dieser beiden Transistoren dafür sorgt, dass diese bei Vorliegen des Referenzpotenzials Vbleq an den Gate-Elektroden die Transistoren im Knickbereich ihrer Kennlinien betreibt, so dass diese im Vergleich zu ihren Einschaltwiderstandswerten in diesem Fall hochohmig sind. Die Kopplungsstärke, mit der die Transmissionsschaltung 350 den Ausgang des dritten Inverters 420 an den zweiten Schaltungsknoten 190 koppelt, ist somit der Widerstandswert der betreffenden Transistoren 430, 440.
  • Bevor im weiteren Verlauf der vorliegenden Beschreibung die Funktionsweise näher unter Simulationsergebnissen erläutert werden soll, wird zunächst die Funktionsweise der Kompensationsschaltung 310 grundlegend beschrieben. Die Stabilität der in 3 gezeigten bistabilen Kippstufenschaltung 300 gegen Störungen, beispielsweise in Form von Alpha- oder Neutronenstrahltreffern, wird dadurch erzielt, dass die Leitfähigkeit zwischen dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) und den zweiten Schaltungsknoten 190 (N2) abhängig davon ist, ob an dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) die ursprüngliche im zweiten Schaltungsknoten 190 (N2) gespeicherte Spannung anliegt oder die entsprechend inverse Spannung. Mit anderen Worten wird die Leitfähigkeit der Transistoren 430 (TP6) und 440 (TN5) in Abhängigkeit davon durch die Änderungsdetektionsschaltung 330 angesteuert, ob der ursprünglich im zweiten Schaltungsknoten 190 (N2) vorliegende Zustand (1 oder 0) mit dem übereinstimmt, der am Ausgang des dritten Inverters 420 vorliegt.
  • Liegt so beispielsweise an dem Ausgang des dritten Inverters 420 (RESTOR_N2) die ursprünglich im zweiten Schaltungsknoten 190 (N2) gespeicherte Spannung an, dann ist die Leitfähigkeit zwischen dem Ausgang des dritten Inverters 420 und dem zwei ten Schaltungsknoten 190, also die Leitfähigkeit der beiden Transistoren 430, 440 groß und ein eventuell gekippter zweiter Knoten 190 (N2) wird über die beiden vorgenannten Transistoren 430, 440 und den dritten Inverter 420 (InvC) wieder auf den ursprünglich gespeicherten Spannungswert gebracht. Liegt also ein Kippen des Knotens 190 (N2) vor, beginnt auch der erste Schaltungsknoten 140 (N1) zu kippen, was über den ersten Inverter 320 zu einer Änderung der Spannung INT_N2 an dem Ausgang des ersten Inverters 320 und damit an der Kapazitätsschaltung 370 führt. Aufgrund der Auslegung des resistiven Pfads in Form des PMOS-Transistors 410 liegt somit eine entsprechend geänderte Spannung auch an dem Ausgang der Kapazitätsschaltung 370 an (BOOSTN2), so dass (wenigstens) einer der beiden Transistoren 430, 440 der Transmissionsschaltung 350 so angesteuert wird, dass dieser eine gegenüber dem ursprünglichen Zustand gesteigerte Leitfähigkeit aufweist.
  • Hierdurch wird aber das an dem Ausgang des dritten Inverters 420 anliegende Potenzial in den zweiten Schaltungsknoten 190 (N2) eingekoppelt, so dass dieser aufgrund des dominierenden Einflusses der Kompensationsschaltung 310 am Kippen gehindert wird. Aufgrund der Verzögerungsschaltung 340 in Form des zweiten Inverters 360 liegt hierbei an dem Ausgang des dritten Inverters 420 noch die ursprüngliche Spannung, also die Spannung vor dem Eintreten der Störung, an.
  • Liegt hingegen an dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) nach einem Alpha- oder Neutronenstrahltreffer die inverse ursprünglich im Knoten 190 (N2) gespeicherte Spannung an, dann ist die Leitfähigkeit zwischen dem Ausgang des dritten Inverters 420 und dem zweiten Schaltungsknoten 190 (N2) aufgrund der Nichtansteuerung der beiden Transistoren 430, 440 sehr gering, so dass der zweite Schaltungsknoten 190 nicht über die beiden Transistoren 430, 440 und den dritten Inverter 420 gekippt werden kann. Mit anderen Worten ist in diesem Szenario, bei dem der Alpha- oder Neut ronenstrahltreffer nicht im Bereich der eigentlichen Fuselatch-Schaltung 100 zu einem Aufbau von Ladung führt, sondern in einem Bereich der Kompensationsschaltung 310 „hinter" der Änderungsdetektionsschaltung 330 deshalb ungefährlich, da in diesem Fall die Änderungsdetektionsschaltung 330 der Transmissionsschaltung 350 kein entsprechendes Steuersignal bereitstellt, um die Leitfähigkeit der beiden Transistoren 430 (TP6) und 440 (TN5) zu verändern. Diese liegen also weiterhin in ihrem durch das Referenzpotenzial Vbleq definierten hochohmigen Zustand vor.
  • Im Folgenden werden anhand der 4 und 5 zwei verschiedene Szenarien beleuchtet, bei denen durch einen Alphateilchentreffer eine massive Störung des Zustands der bistabilen Kippstufenschaltung 300 ausgelöst wird. Modelliert wird hierbei der Einschlag des Alphateilchens oder der Alphateilchen durch einen Strompuls, der schnell auf einen Stromwert von +/– 1 mA ansteigt und dann exponentiell in einem Zeitraum von typischerweise 80 ps wieder abfällt. Die Polarität des aufgeprägten Strompulses hängt hierbei von dem genauen Ort, der Art des Einschlags der betreffenden Alphateilchen und der zu beschreibenden Ladungsänderung an einem der Knoten ab.
  • 4 illustriert in den Teilabbildungen a bis c den Fall, dass der zweite Schaltungsknoten 190 (N2), der zuvor beispielsweise auf der Spannung 0 V, also auf dem Bezugspotenzial liegt, durch einen Alpha- oder Neutronenstrahltreffer auf einen Spannungswert von etwa 2,2 V gebracht wird, die also deutlich über dem Versorgungsspannungswert von Vint = 1,2 V liegt. Der genaue Spannungswert, der durch den Alpha- oder Neutronenstrahltreffer erzeugt wird, ist selbstverständlich von der eingebrachten Ladungsmenge und damit von der Form und den Parametern des zuvor erläuterten Strompulses abhängig.
  • 4a zeigt eine Auftragung der zwei Spannungsverläufe an dem Ausgang des als Verzögerungsschaltung 340 arbeitenden zweiten Inverters 360 (DEL_N2) und den Spannungsverlauf an dem Ausgang des dritten Inverters 420 (RESTOR_N2). 4b zeigt ferner den Spannungsverlauf an den Eingängen der beiden Transistoren 430, 440 (BOOSTN2 bzw. BOOST_N2) der Transmissionsschaltung 350, sowie den Spannungsverlauf am Ausgang des ersten Inverters 320 (INT_N2). 4c zeigt schließlich eine Auftragung des Spannungsverlaufs an dem ersten Schaltungsknoten 140 (N1) und dem zweiten Schaltungsknoten 190 („Alpha-Treffer auf N2"). Hierbei erstreckt sich die Zeitskala auf der Abszisse der drei Teildarstellungen in 4 jeweils von 0 ns bis 1,4 ns.
  • Aufgrund des zuvor beschriebenen, durch den erwähnten Strompuls modellierten Alpha- bzw. Neutronenstrahltreffer, der zu einem Zeitpunkt von etwa 100 ps den zweiten Schaltungsknoten 190 (N2) auf etwa 2,2 V angehoben hat (vgl. 4c) wird auch die Spannung an dem Ausgang des dritten Inverters 420 zunächst über die nicht vollständig sperrenden Transistoren 430, 440 auf einen Maximalwert von etwa 0,8 V (RESTOR_N2) gezogen. Aufgrund des starken dritten Inverters 420 (InvC) werden an dem Ausgang dieses Inverters 420 zunächst Werte von etwa 0,6 V und später ein Wert von etwa 0 V erreicht.
  • Der erste Schaltungsknoten 140 (N1) kippt aufgrund der an dem zweiten Schaltungsknoten 190 (N2) vorliegenden Spannungswert von etwa 1,2 V (= Vint) auf 0 V, so dass der Ausgang des ersten Inverters 320 (Knoten INT_N2) von 0 V auf etwa 1,2 V ansteigt. Dadurch, dass an diesem Ausgang des ersten Inverters 320 der Spannungswert von 0 V auf etwa 1,2 V ansteigt, wird über die beiden als Kapazitäten verschalteten Transistoren 380, 390 im Rahmen der Kapazitätsschaltung 370 auch der Ausgang der Kapazitätsschaltung 370 (Knoten BOOSTN2) von seinem ursprünglichen Spannungswert Vbleq = 0,6 V auf etwa 1,2 V angehoben. Hierbei ist zu berücksichtigen, dass, wie zuvor erläutert wurde, der Ausgang der Kapazitätsschaltung 370 (Knoten BOOSTN2) über den hochohmigen Transistor 410 als resistiven Pfad auf einen Spannungswert Vbleq = Vint/2 = 0,6 V gebracht wird (precharge).
  • Hierdurch wird der NMOS-Transistor 440 (TN5) voll leitend geschaltet, so dass der logische Zustand 0, also die an dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) anliegende Spannung, an dem zweiten Schaltungsknoten 190 (N2) eingekoppelt werden kann. Hierdurch wird der zweite Schaltungsknoten 190 (N2) wieder über den NMOS-Transistor 440 (TN5) und den n-Kanal-Transistor des dritten Inverters 420 (InvC) auf 0 V gebracht.
  • Nachdem an dem Ausgang des ersten Inverters 320 (Knoten INT_N2) die Spannung von 0 V auf 1,2 V angestiegen ist, beginnt der Spannungswert an dem Ausgang des zweiten Inverters 360 (Knoten DEL_N2) langsam von 1,2 V auf 0 V abzufallen. Der Grund hierfür liegt darin, dass, wie zuvor erläutert wurde, der zweite Inverter 360 (InvB) im Vergleich zu den anderen Komponenten sehr schwach dimensioniert ist.
  • Nachdem der Spannungswert an dem Ausgang des ersten Inverters 320 (Knoten INT_N2) von 0 V auf 1,2 V angestiegen ist, sinkt der Spannungswert an dem Ausgang der Verzögerungsschaltung 340, also an dem Ausgang des zweiten Inverters 360 (Knoten DEL_N2) langsam von etwa 1,2 V auf etwa 0 V ab. Wie bereits zuvor erläutert wurde, ist der zweite Inverter 360 (InvB) im Vergleich zu den anderen Komponenten tendenziell eher schwach dimensioniert. Die Weite des p-Kanal-Transistors beträgt 0,28 μm, während die Länge des p-Kanal-Transistors bei 0,8 μm liegt. Die Weite des zugehörigen n-Kanal-Transistors beträgt ebenfalls 0,28 μm, wohingegen die Länge des n-Kanal-Transistors sogar bei 1,6 μm liegt. Dadurch, dass an dem Ausgang des zweiten Inverters 360 (Knoten DEL_N2) vergleichsweise lange (zweite Zeitspanne) der logische Zustand 1 erhalten bleibt, liegt auch an dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) für eine hinreichend lange Zeit ein Spannungswert von etwa 0 V an, so dass der logische Zustand 0 in den zweiten Schaltungsknoten 190 (N2) zurückgeschrieben werden kann, wie dies oben beschrieben wurde.
  • Nachdem also der zweite Schaltungsknoten 190 (N2) wieder auf 0 V gebracht wurde, kippt auch der erste Schaltungsknoten 140 (N1) aufgrund der zuvor beschriebenen Rückkopplung im Zusammenhang mit der Fuselatch-Schaltung 100 in 1a wieder in den ursprünglichen Spannungszustand zurück, den auch dieser Schaltungsknoten vor dem Alpha- bzw. Neutronenstrahltreffer inne hatte. Entsprechendes gilt auch für die Spannungswerte an dem Ausgang des ersten Inverters 320 (Knoten INT_N2) und den Ausgang des zweiten Inverters 360 (Knoten DEL_N2).
  • Während als im Zusammenhang mit 4 Simulationsergebnisse der Schaltung aus 3 für einen positiven Alpha- oder Neutronenstrahltreffer auf den Knoten 420 (N2) zeigen, sind in 5a bis 5d entsprechende Simulationsergebnisse dieser Schaltung für einen negativen Alpha- oder Neutronenstrahltreffer auf den zweiten Schaltungsknoten 190 (N2) gezeigt. Hierbei ist in 5a der Spannungsverlauf an dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) gezeigt, während in 5b der Spannungsverlauf an dem Ausgang des zweiten Inverters 360 (Knoten DEL_N2) gezeigt ist. In den 5c und 5d sind jeweils als Funktion der Zeit t im Zeitbereich zwischen 0 ns und 1,4 ns die Spannungsverläufe am Ausgang des ersten Inverters 320 (Knoten INT_N2), am Ausgang der Kapazitätsschaltung 330 (Knoten BOOST_N2) und an den beiden Schaltungsknoten 140 (N1) und 190 (Alpha-Treffer auf N2) gezeigt.
  • Wird, wie in den 5a bis 5d gezeigt ist, beispielsweise der zweite Schaltungsknoten 190 (N2) durch einen Alpha- oder Neutronenstrahltreffer auf –1 V gebracht, wobei der zweite Schaltungsknoten zuvor eine Spannung von 1,2 V gespeichert hat, wird der Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) kurz auf 0 V gezogen, was jedoch durch den starken dritten Inverter 420 (InvC) sofort wieder korrigiert wird, so dass an dem Ausgang des dritten Inverters 420 der Spannungswert wieder auf ca. 1,2 V ansteigt. Aufgrund der Rückkopplung der Fuselatch-Schaltung 100 kippt auch der erste Schaltungs knoten 140 (N1) aufgrund des Spannungseinbruchs des zweiten Schaltungsknotens 190 (N2) von 0 V auf 1,2 V, so dass sich auch an dem Ausgang des ersten Inverters 320 (Knoten INT_N2) der Spannungswert von 1,2 V auf 0 V ändert.
  • Über die Kapazitätsschaltung 370 mit den beiden als Kapazitäten verschalteten Transistoren 380, 390 (C1, C2) wird auch der Ausgang der Kapazitätsschaltung 370 (Knoten BOOST_N2) von ca. 0,6 V auf ca. 0 V verändert. Hierdurch wird der p-Kanal-Transistor bzw. PMOS-Transistor 430 (TP6) voll für die an dem Ausgang des dritten Inverters 420 (Knoten RESTOR_N2) anliegend logische 1 leitend geschaltet. Hierdurch wird der zweite Schaltungsknoten 190 (N2) wieder über den Transistor 430 und den p-Kanal-Transistor des dritten Inverters 420 (InvC) auf 1,2 V gebracht. Nachdem der zweite Schaltungsknoten 190 (N2) wieder auf 1,2 V liegt, kippt nicht nur der erste Schaltungsknoten 140 (N1) wieder in den ursprünglichen Spannungszustand zurück, den dieser vor dem Alpha- bzw. Neutronenstrahltreffer inne hatte, sondern auch die Schaltungsknoten an den Ausgängen des ersten Inverters 320 (Knoten INT_N2) und des zweiten Inverters 360 (Knoten DEL_N2). Auch diese kehren somit wieder in den ursprünglichen Spannungszustand zurück.
  • Das in 3 gezeigte Ausführungsbeispiel einer bistabilen Kippstufenschaltung 300 ist somit auch in der Lage, im Falle einer Störung, die den Knoten 190 (N2) betragsmäßig um 2,2 V bzgl. seines Spannungswerts reduziert, diese innerhalb kürzester Zeit, genauer gesagt, innerhalb von weniger als 1 ns, zu kompensieren. Selbstverständlich können je nach Auslegung, Implementierung und anderer Parameter der Realisierung der betreffenden Schaltung schnellere oder langsamere Kompensationszeiten für stärkere oder schwächere Störungen erzielt werden.
  • Analoge Überlegungen zu einem Alpha- oder Neutronenstrahltreffer auf den zweiten Schaltungsknoten 190 (N2) gelten auch für den Fall eines Alpha- oder Neutronenstrahltreffers auf weitere Knoten der in 3 gezeigten Schaltung, also beispielsweise für den ersten Knoten 140 (N1) und den Ausgang des ersten Inverters 320 (Knoten INT_N2), da in all diesen Fällen ebenfalls über die Änderungsdetektionsschaltung 330 eine entsprechende Gegenreaktion über die Transmissionsschaltung 350 in den zweiten Schaltungsknoten 190 (N2) eingekoppelt werden kann. Dies liegt nicht zu letzt daran, dass die Änderungsdetektionsschaltung 330 innerhalb einer ersten Zeitspanne das in dem Spannungssignal an dem Knoten BOOSTN2 umfasste Steuersignal der Transmissionsschaltung 350 bereitstellt, während die Verzögerungsschaltung 340 die Änderung des Signals von dem ersten Schaltungsknoten 140 (N1) erst nach einem Verstreichen der längern zweiten Zeitspanne an die Transmissionsschaltung 350 weitergibt.
  • Wird andererseits beispielsweise von einem oder mehreren Alpha- oder Neutronenstrahltreffern der zweite Inverter 360 (die Verzögerungsschaltung 340) derart getroffen, dass der Spannungswert an dem Ausgang des zweiten Inverters 360 (Knoten DEL_N2) erheblich verändert wird, bleibt jedoch der Ausgang der Änderungsdetektionsschaltung 330 beziehungsweise der Kapazitätsschaltung 370 (Knoten BOOST_N2) unverändert auf der Referenzspannung Vbleq, also auf dem Spannungswert Vint/2 = 0,6 V. Bei dieser Gate-Spannung sind jedoch die beiden Transistoren 430, 440 (TB6, TN5) nur schwach leitend, so dass der zweite Schaltungsknoten 190 (N2) mit hoher Wahrscheinlichkeit nicht kippen wird.
  • Wird beispielsweise der Ausgang des dritten Inverters 420 (InvC), also der Knoten RESTOR_N2, von einem Alpha- oder Neutronenstrahltreffer getroffen, bleibt der Ausgang der Änderungsdetektionsschaltung 330 bzw. der Kapazitätsschaltung 370 (Knoten BOOST_N2) anfangs wieder unverändert auf dem Referenzpotenzial Vbleq (z. B. Vbleq = Vint/2 = 0,6 V).
  • Wird beispielsweise der Ausgang des dritten Inverters 420 (Knoten RESTOR_N2), der beispielsweise eine Spannung von 1,2 V aufgewiesen hat, von einem Alpha- oder Neutronenstrahl getroffen, kann dieser auf ca. –1 V gebracht werden, so dass kurzzeitig der zweite Schaltungsknoten 190 (N2) auf 0 V kippt. Aufgrund der Dimensionierung des dritten Inverters 420 (InvC) wird der Ausgang dieses Inverters (Knoten RESTOR_N2) jedoch schnell wieder auf 1,2 V gebracht. Der auf das Bezugspotenzial (0 V) gekippte zweite Schaltungsknoten 420 (N2) hat zur Folge, dass auch der Schaltungsknoten 140 (N1) auf 1,2 V geht und auch der Ausgang des ersten Inverters 320 (Knoten Int_N2) auf 0 V geht. Dies führt weiter dazu, dass der Knoten (BOOST_N2), also der Ausgang der Änderungsdetektionsschaltung 330 bezüglich seiner Spannungswertes sich auf das Referenzpotenzial (0 V) bewegt, was schließlich dazu führt, dass der zweite Schaltungsknoten 190 (N2) wieder auf 1,2 V gebracht wird.
  • Solche kurzfristigen Potenzialschwankungen (Glitches), die bei dem einem Alpha- oder Neutronenstrahltreffer mit typischen Dauern von maximal etwa 0,5 ns an den beiden Schaltungsknoten 140 (N1) und 190 (N2) entstehen, sind häufig harmlos. Das heißt, dass sie keine Fehlfunktion in den anschließenden Redundanzauswerteschaltungen verursachen. Bei manchen Implementierungen sind sie beispielweise nach zwei nachfolgenden (logischen) Gattern nicht mehr detektierbar, also nicht mehr im Spannungsverlauf sichtbar.
  • Die in den 4 und 5 gezeigten Spannungsverläufe basieren auf Simulationsergebnissen, die wiederum auf der Fuselatch-Schaltung basiert, wie sie in 3 gezeigt ist. Die Alpha- oder Neutronenstrahltreffer werden hierbei durch Strompulse moduliert, die den betreffenden Knoten aufgeprägt werden und ein schnelles Ansteigen auf +/– 1 mA mit einem anschließenden exponentiellen Abfall mit einer charakteristischen Stromdauer von typischerweise 80 ps umfassen.
  • Wie sowohl die in den 4 und 5 wiedergegebenen Simulationsergebnisse als auch entsprechende Vergleichsergebnisse anhand einer Fuselatch-Schaltung 100 aus 1a gezeigt haben, weist die Fuselatch-Schaltung 300 aus 3 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung etwa die doppelte Festigkeit gegen Alpha- bzw. Neutronenstrahltreffer als die 1a gezeigte Fuselatch-Schaltung 100 auf, wenn ihre Schaltungsknoten 140, 190 (N1, N2) Kapazitätswerte aufweisen, so dass der Flächenverbrauch der beiden in den 1a und 3 gezeigten Schaltungen etwa identisch ist.
  • Eine solche Schaltung ist lediglich gegen Alpha- bzw. Neutronenstrahltreffer bis zu einer Stärke stabil oder resistent, die durch einen entsprechenden Strompuls moduliert werden kann, der jedoch eine charakteristische Zeitdauer von nur 40 ps aufweist. Da die charakteristische Zeitskala (80 ps gegenüber 40 ps) im Wesentlichen die Dauer des Strompulses charakterisiert, ist die auf den betreffenden Knoten aufgebrachte Ladungsmenge invers oder umgekehrt proportional zu der charakteristischen Zeitskala. Somit ergibt sich gerade, dass eine Fuselatch-Schaltung mit Kapazitätswerten oder Kapazitäten der beiden Schaltungsknoten 140, 190 (N1, N2), gegenüber dem Bezugspotenzial (Masse), die beispielsweise durch einen zwischen einen Gate-Anschluss und einen kombinierten Source- und Drain-Anschluss geschalteten NMOS-Transistor mit einer Kanalweite von 4,5 μm und einer Kanallänge von 0,47 μm moduliert werden können, etwa doppelt so resistent ist.
  • Um eine Fuselatch-Schaltung 100, wie sie in 1a gezeigt ist, auf eine vergleichbare Festigkeit gegen Alpha- bzw. Neutronenstrahlungstreffer zu bringen, wie dies die Schaltung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung aus 3 aufweist, kann es notwendig sein, die Kapazitäten bzw. Kapazitätswerte der beiden Schaltungsknoten 140, 190 (N1, N2) in ihrer Größe zu verdoppeln. Im Falle einer Modulierung durch NMOS-Transistoren kann dies beispielsweise bedeuten, dass diese eine Kanalweite von 9 μm und eine Kanallänge von 0,47 μm aufweisen würden.
  • Wie bereits zu Beginn der Beschreibung des in 3 gezeigten Ausführungsbeispiels der vorliegenden Erfindung erläutert wurde, sind die Weiten der Transistoren 170 (TP2), 210 (TP3), 220 (TP4), 230 (TP5), 180 (TN2), 200 (TN3) und 240 (TN4) in der Schaltung aus 3 gegenüber der Fuselatch-Schaltung aus 1a verkleinert. Da bei dem Ausführungsbeispiel der vorliegenden Erfindung, wie es in der 3 gezeigt ist, außerdem keine zusätzlichen Maßnahmen zur Vergrößerung der Kapazitäten der beiden Schaltungsknoten 140, 190 (N1, N2) erforderlich sind, kann so das in 3 gezeigte Ausführungsbeispiel der vorliegenden Erfindung im Vergleich der Fuselatch-Schaltung 100 aus 1a in etwa flächenneutral ersetzt werden, wobei zusätzlich etwa die doppelte Festigkeit gegen Alpha- bzw. Neutronenstrahltreffer realisierbar ist.
  • Selbstverständlich kann in Abhängigkeit von verschiedenen implementierungsspezifischen Details auch eine andere Änderung der Festigkeit gegenüber Alpha-, Neutronenstrahltreffer oder anderen Störungen erzielt werden. Alternativ kann selbstverständlich ebenfalls bei gleicher Festigkeit gegen Störungen (zum Beispiel Alpha- bzw. Neutronenstrahltreffer) die Fuselatch-Schaltung aus 1a durch ein Ausführungsbeispiel der vorliegenden Erfindung in Form einer bistabilen Kippstufenschaltung 300 aus 3 ersetzt werden, um so Chipfläche einzusparen. Auch sind Implementierungen im Rahmen von Ausführungsbeispielen der vorliegenden Erfindung möglich, bei denen beides zumindest teilweise realisiert wird.
  • 6 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung in Form einer bistabilen Kippstufenschaltung 300', die sich von der in 3 gezeigten bistabilen Kippstufenschaltung 300 im Wesentlichen hinsichtlich zweier Punkte unterscheidet. Zum einen weist die bistabile Kippstufenschaltung 300' aus 6 eine modifizierte Kompensationsschaltung 310' auf, die sich im Hinblick auf die Transmissionsschaltung 350' von der Kompensationsschaltung 310 mit ihrer Kompensationsschaltung 350 aus 3 unterscheidet.
  • Bevor jedoch die sich hieraus ergebenden Änderungen hinsichtlich der Struktur der Kompensationsschaltung 310' und der Treiberschaltung 350' näher beschrieben und erläutert werden, wird zunächst die zweite Änderung zwischen den beiden Ausführungsbeispielen in den 3 und 6 näher betrachtet und erläutert. So unterscheiden sich mit Ausnahme der beiden Transistoren 150, 130 die Dimensionierung der übrigen nicht zu der Transmissionsschaltung 350 bzw. 350' gehörenden Transistoren zum Teil recht deutlich, was wiederum illustriert, dass die in den Figuren wiedergegebenen Werte beispielhaft sind.
  • Die in 6 gezeigte Schaltung kann so aufgrund der abweichenden Dimensionierung der Transistoren beispielsweise eine verbesserte Stabilität gegenüber Prozessschwankungen bei der Herstellung im Vergleich zu der in 3 aufweisen. So kann es z. B. vorkommen, dass bei im Rahmen des gleichen Herstellungsschritts hergestellten Schaltungen in einem Fall die NMOS-Transistoren besonders gut, die PMOS-Transistoren jedoch besonders schlecht sind oder umgekehrt. Dimensionierungen, wie sie beispielhaft in 6 gezeigt ist, können so beispielsweise zu einer weiteren Optimierung einer gegenüber Prozessschwankungen stabileren Schaltung beitragen.
  • So weist der PMOS-Transistor 170 (TP2) nunmehr eine Breite von 0,2 μm bei einer Kanallänge von 0,18 μm auf. Der NMOS-Transistor 180 (TN2) weist eine Kanalweite von 0,28 μm bei einer Kanallänge von 0,36 μm auf. Der PMOS-Transistor 210 (TP3) weist eine Kanallänge von 0,3 μm und eine Kanalweite von 0,12 μm auf. Die beiden PMOS-Transistoren 220, 230 (TP4, TP5) weisen jeweils Kanalweiten von 0,7 μm bei der zuvor erläuterten Standardkanallänge von 0,1 μm auf. Ebenso weisen die beiden NMOS-Transistoren 200, 240 (TN3, TN4) jeweils eine Breite von 0,6 μm beider Standardkanallänge auf.
  • Auch im Hinblick auf die Kompensationsschaltung 310' sind mit Ausnahme der Transmissionsschaltung 350' bei ansonsten identischer Struktur die Dimensionierungen der Transistoren leicht gegenüber den Dimensionierungen aus dem in 3 gezeigten Ausführungsbeispiel geändert. So umfasst beispielsweise der erste Inverter 320 (InvA) einen NMOS-Transistor mit einer Kanalweite von 0,28 μm bei der Standardkanallänge und einen PMOS-Transistor mit einer Kanalweite von 0,9 μm bei der Standardkanallänge auf. Auch der als Verzögerungsschaltung 340 dienende zweite Inverter 360 (InvB) weist einen NMOS-Transistor mit einer Kanalweite von 0,28 μm und einer Kanallänge von 0,66 μm auf, während der zugehörige PMOS-Transistor eine Kanalweite von ebenfalls 0,28 μm bei einer Kanallänge von 1,6 μm aufweist. Die beiden als Kapazitäten verschalteten PMOS-Transistoren 380 (C1) und 390 (C2) der Kapazitätsschaltung 370 der Änderungsdetektionsschaltung 330 weisen jeweils Kanalweiten von 0,5 μm bei Kanallängen von 0,46 μm auf. Der als resistiver Pfad 410 arbeitende PMOS-Transistor 410 (TP7) weist eine Kanalweite von 0,2 μm bei einer Kanallänge von 1 μm auf.
  • Der wesentliche Unterschied zwischen dem in 6 gezeigten Ausführungsbeispiel einer bistabilen Kippstufenschaltung 300' und der bistabilen Kippstufenschaltung 300 aus 3 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung liegt jedoch im Bereich der Transmissionsschaltung 350' bzw. 350. Während bei dem in 3 gezeigten Ausführungsbeispiel eine Transmission-Gate ähnliche Transmissionsschaltung 350 implementiert ist, ist bei dem in 6 gezeigten Ausführungsbeispiel ein Tristate-Inverter implementiert worden. Genauer gesagt sind der dritte Inverter 420 (InvC) und die beiden Transistoren 430, 440 (TP6, TN5) aus 3 gegen den in 6 gezeigten Tristate-Inverter 350' ersetzt worden.
  • Die Transmissionsschaltung 350' oder der Tristate-Inverter 350' umfasst so bezüglich der Source- bzw. Drain-Anschlüsse in Serie geschaltete Transistoren 450, 460, 470 und 480 auf, die zwischen einen Anschluss 160 für die Versorgungsspannung Vint und einen Anschluss 120 für das Bezugspotenzial geschaltet sind. Ein PMOS-Transistor 450 (TP7) ist so mit einem Source-Anschluss an den Anschluss 160 für die Versorgungsspannung und mit einem Drain-Anschluss an einen Source-Anschluss eines PMOS-Transistors 460 (TP6) geschaltet. Ein Gate-Anschluss des PMOS-Transistors 450 (TP7) ist mit dem Ausgang des zweiten Inverters 360, also dem Knoten (DEL_N2) gekoppelt. Der Transistor 450 weist bei der in 6 gezeigten Implementierung eine Kanalweite von 1 μm bei der Standardkanallänge auf.
  • Der PMOS-Transistor 460 ist mit einem Drain-Anschluss einerseits an den zweiten Schaltungsknoten 190 der Fuselatch-Schaltung 100 und andererseits an einen Drain-Anschluss eines NMOS-Transistors 470 (TN5) gekoppelt. Der PMOS-Transistor 460 (TP6) mit einer Kanalweite von 0,7 μm bei der Standardkanallänge ist mit einem Gate-Anschluss an den Ausgang der Änderungsdetektionsschaltung 330 bzw. an den zweiten Anschluss der Kapazitätsschaltung 370 gekoppelt. Der PMOS-Transistor 460 ist also in der Lage, über seinen Gate-Anschluss das Potenzial an dem Knoten BOOST_N2 zu empfangen, welches das Steuersignal umfasst.
  • Auch ein Gate-Anschluss des NMOS-Transistors 470 (TN5) ist mit dem Ausgang der Änderungsdetektionsschaltung 330, also der Kapazitätsschaltung 370 gekoppelt. Dieser Transistor weist eine Kanalweite von 0,5 μm bei der Standardkanallänge auf. Er ist mit einem Source-Anschluss an einen Drain-Anschluss eines NMOS-Transistors 480 gekoppelt, der bei der Standardkanallänge eine Kanalweite von 0,9 μm aufweist. Über einen Source-Anschluss ist der NMOS-Transistor 480 (TN6) mit dem Anschluss 120 für das Bezugspotenzial gekoppelt, wobei ein Gate-Anschluss dieses Transistors ebenfalls mit dem Ausgang des zweiten Inverters 360 gekoppelt.
  • Aufgrund der Verschaltung der Gate-Anschlüsse des PMOS-Transistors 450 (TP7) und des NMOS-Transistors 480 (TN6) mit dem Ausgang des dritten Inverters 360 bilden diese die Inverterstufe des Tristate-Inverters 350'. Der PMOS-Transistor 460 (TP6) und der NMOS-Transistor 470 (TN5) ermöglichen hier das Entkoppeln des Ausgangs des Tristate-Inverters 350', bei dem es sich um den Anschluss für den zweiten Schaltungsknoten 190 (N2) handelt, indem in diese beiden Transistoren den zweiten Schaltungsknoten 190 von den beiden als Inverter operierenden Transistoren 450, 480 entkoppeln. Auch bei dem Tristate-Inverter 350' sind gerade die beiden Transistoren 460, 470 im Zusammenhang mit dem Referenzpotenzial Vbleq derart ausgelegt, dass auch dieser beiden Transistoren bei Anlegen des Referenzpotenzials an ihren jeweiligen Gate-Anschlüssen im Knickbereich ihrer Kennlinien betrieben werden. Diese beiden Transistoren weisen also im Vergleich zu ihren jeweiligen Einschaltwiderständen in diesem Betriebszustand hohe Widerstandswerte auf, was einem Entkoppeln der Inverterkomponenten von dem Ausgang entspricht. Die Funktionsweise des Tristate-Inverters 350' ähnelt somit der der Transmissionsschaltung 350 aus dem in 3 gezeigten Ausführungsbeispiel. Auch diese ermöglicht ein Koppeln des zweiten Schaltungsknotens 190 (N2) an das Versorgungspotenzial oder an das Bezugspotenzial mit einer von dem Steuersignal abhängigen Kopplungsstärke in Form des Widerstandswerts. Während also das zweite Signal an dem Ausgang des zweiten Inverters 360 bzw. der Verzögerungsschaltung 340 anzeigt, ob der zweite Schaltungsknoten 190 über den Tristate-Inverter 350' mit dem Versorgungspotenzial oder mit dem Bezugspotenzial gekoppelt werden soll, zeigt das Steuersignal die Änderungsdetektionsschaltung 330 die Stärke dieser Kopplung an.
  • In weiteren Ausführungsbeispielen der vorliegenden Erfindung kann abweichend von den in 3 und 6 gezeigten Ausführungsbeispielen die Änderungsdetektionsschaltung 330 auch abweichend ausgeführt werden. So kann beispielsweise die Kapazitätsschaltung 370 nicht auf Basis von Feldeffekttran sistoren, also auf Basis der gezeigten PMOS-Transistoren oder entsprechender NMOS-Transistoren realisiert werden, sondern es können auch andere kapazitive Bauelemente, also etwa Halbleiter-Kondensatorschaltungen oder Graben-Kondensatoren (Trench-Kapazitäten, Graben-Kapazitäten) implementiert werden.
  • Auch kann anstelle des resistiven Pfads in Form des PMOS-Transistors 410 ein NMOS-Transistor, ein metallisches Widerstandselement oder ein Halbleiter-Widerstandselement als resistiver Pfad implementiert werden. So kann beispielsweise im Falle eines Halbleiter-Widerstandselements ein Widerstandswert des resistiven Pfads nicht nur durch die Dimensionierung (Länge, Breite und Dicke der betreffenden Halbleiterstruktur), sondern auch durch deren Dotierung eingestellt werden. Selbstverständlich können auch Mischformen der vorgenannten Elemente eingesetzt werden, also beispielsweise mit Metall-Clustern dotierte Halbleiterstrukturen, rein metallische Legierungen oder Halbleiter/Metalllegierungen (z. B. Zusatz von Silizium in metallische Leiterbahnen oder Strukturen) implementiert werden.
  • In den in den 3 und 6 gezeigten Ausführungsbeispielen sind als Verzögerungsschaltungen Inverter zum Einsatz gekommen, die aufgrund Ihrer Ausgangsimpedanz und der Eingangsimpedanzkapazität der nachfolgenden Schalteinheit (der Transmissionsschaltungen 350, 350') die verzögernde Wirkung realisieren. Grundsätzlich können jedoch auch andere Schaltungen mit einer ausbreitungszeitbeeinflussenden Charakteristik, die typischerweise über eine bloße, durch die endliche Ausbreitungsgeschwindigkeit der elektromagnetischen Kräfte hinausgehende Verzögerung realisiert, verwendet werden. Beispiele hierfür sind neben der Verwendung von Invertern, wie dies die Ausführungsbeispiele in den 2 und 6 zeigen, Transistorschaltungen, Operationsverstärkerschaltungen RL-Glieder, LC-Glieder oder RC-Glieder.
  • Selbstverständlich können bei den in den 3 und 6 gezeigten Ausführungsbeispielen Serienschaltungen zweier Transistoren auch durch Umkehr der Reihenfolge der beiden Transistoren verändert werden. So können beispielsweise die Transistoren 220 und 230, die Transistoren 200 und 240, die Transistoren 450 und 460, die Transistoren 470 und 480 oder auch komplexere Gruppen von Transistoren jeweils miteinander vertauscht werden.
  • Die in den 3 und 6 gezeigten Ausführungsbeispiele nutzen darüber hinaus eine Treiberschaltung, bei der es sich jeweils und den ersten Inverter 320 handelt. Selbstverständlich können entsprechende Ausführungsbeispiele der vorliegenden Erfindung auch ohne einen entsprechenden Inverter bzw. einen entsprechenden Treiber oder auch mit anderweitig ausgelegten Treibern, die beispielsweise nicht zu einer Invertierung des Signals führen, implementiert und betrieben werden.
  • Ferner können Ausführungsbeispiele der vorliegenden Erfindung auch mit einer von 3 abweichenden Anzahl von Invertern im Rahmen der Kompensationsschaltung 310 bzw. 310' aufgebaut werden. Wird beispielsweise ein nicht-invertierender Treiber anstelle des ersten Inverters 320 verwendet oder kann gegebenenfalls die Verwendung einer Treiberstufe gänzlich entfallen, kann beispielsweise die Verzögerungsschaltung 340 oder die Transmissionsschaltung 350 bzw. 350' mit nur einem einzigen invertierenden Schaltungselement ausgeführt werden. In diesem Fall, der beispielsweise dadurch realisiert werden könnte, dass als Verzögerungsschaltung 340 eine entsprechende RC-Schaltung zum Einsatz kommt, wird also über die Kompensationsschaltung 310 der erste Schaltungsknoten 140 und der zweite Schaltungsknoten 190 (N2) über eine einzelne invertierende Schaltungskomponente miteinander gekoppelt. Selbstverständlich können auch andere Anzahlen von invertierenden Schaltungskomponenten, die im Rahmen der Kompensationsschaltung 310 zwischen die beiden Schaltungsknoten 140, 190 geschaltet sind, realisiert werden, sofern es sich um eine ungerade Anzahl von diesen handelt. So kann die Verzögerungsschaltung 340 auch als Kaskadierung mehrer Inverter ausgeführt werden.
  • Ferner kann in den Ausführungsbeispielen, die in den 3 und 6 gezeigt sind, anstelle des einzelnen Inverters 320 sowohl für den nachfolgenden zweiten Inverter 360 bzw. Verzögerungsschaltung 340 als auch für die Änderungsdetektionsschaltung 330 jeweils eine eigenständige Treiberstufe verwendet werden. Bei diesen kann es sich, je nach konkreter Auslegung, entweder um invertierende oder nicht-invertierende Treiberstufen handeln. Selbstverständlich können diese gegebenenfalls auch entfallen, wie die vorangegangene Diskussion gezeigt hat.
  • Ausführungsbeispiele der vorliegenden Erfindung können selbstverständlich auch für andere als positive Versorgungsspannungen gegenüber dem Bezugspotenzial ausgelegt werden. In einem solchen Fall kann es gegebenenfalls ratsam sein, die PMOS-Transistoren durch NMOS-Transistoren und die implementierten NMOS-Transistoren durch PMOS-Transistoren zu ersetzen. Mit anderen Worten, kann es in einem solchen Fall ratsam sein, die Polarität der betreffenden Transistoren zu tauschen. Selbstverständlich können darüber hinaus auch anstelle von Feldeffekttransistoren Bipolartransistoren eingesetzt werden, weshalb im weiteren Verlauf der vorliegenden Beschreibung von Quellenanschlüssen, Senkenanschlüssen und Steueranschlüssen im Zusammenhang mit den Transistoren gesprochen wird. Hierbei bezieht sich der Steueranschluss im Falle eines Feldeffekttransistoren auf einen Gate-Anschluss und im Falle eines Bipolartransistors auf einen Basisanschluss. Entsprechend sind Quellenanschlüsse im Falle von Feldeffekttransistoren Source-Anschlüsse und im Falle von Bipolartransistoren Emitteranschlüsse. Senkenanschlüsse sind schließlich im Falle von Feldeffekttransistoren Drain-Anschlüsse und im Falle von Bipolartransistoren Kollektoranschlüsse.
  • Auch wenn im Rahmen der vorliegenden Beschreibung bisher Ausführungsbeispiele der vorliegenden Erfindung in Form von integrierten Schaltungen bzw. ASICs (ASIC = Application specific integrated circuit = anwendungsspezifische integrierte Schaltungen) beschrieben wurden, können diese selbstverständlich ebenfalls als diskrete Schaltungen mit diskreten Schaltelementen bzw. als eine Kombination von diskreten Schaltelementen und integrierten Schaltkreisen realisiert werden. So können beispielsweise im Falle von Realisierungen von Ausführungsbeispielen der vorliegenden Erfindung mittels diskreter Schaltungen Störungen der Versorgungsspannung oder anderer externer Einflüsse zumindest teilweise kompensiert werden.
  • In diesem Zusammenhang bietet es sich an, darauf hinzuweisen, dass im Rahmen der vorliegenden Beschreibung unter einem Anschluss, einem Eingang oder einem Ausgang nicht notwendigerweise Steckverbindungen, Kontaktstellen, Lötstellen oder andere für externe Verbindungen vorgesehene Strukturen oder Verbindungsflächen gemeint sind. Vielmehr bezieht sich der Begriff Anschluss auch auf Teile einer Leiterbahn, einer elektrischen Verbindung oder andere Teile einer Schaltung. Anschlüsse bezeichnen also im Rahmen der vorliegenden Beschreibung nicht notwendigerweise einen externen Anschluss, sondern können sich gerade im Bereich integrierter Schaltungen, aber auch im Falle von diskreten Schaltungen oder kombinierten Schaltungen auf Teile von Leiterbahnen beziehen, die funktionale Gruppen miteinander verbinden.
  • Abhängig von den Gegebenheiten können Ausführungsbeispiele der erfindungsgemäßen Verfahren in Hardware oder in Software implementiert werden. Die Implementierung kann auf einem digitalen Speichermedium, insbesondere einer Diskette, CD oder DVD mit elektronisch auslesbaren Steuersignalen erfolgen, die so mit einem programmierbaren Computersystem zusammenwirken können, das Ausführungsbeispiele der erfindungsge mäßen Verfahren ausgeführt werden. Allgemein bestehen Ausführungsbeispiele der vorliegenden Erfindung somit auch in einem Software-Programm-Produkt bzw. einem Computer-Programm-Produkt beziehungsweise einem Programm-Produkt mit einem auf einem maschinenlesbaren Träger gespeicherten Programmcode zur Durchführung eines Ausführungsbeispiels der erfindungsgemäßen Verfahren, wenn da Software-Programm-Produkt auf einem Rechner oder einem Prozessor abläuft. Mit anderen Worten ausgedrückt, kann ein Ausführungsbeispiel der vorliegenden Erfindung somit als ein Computer-Programm bzw. Software-Programm bzw. Programm mit einem Programmcode zur Durchführung eines Ausführungsbeispiels eines Verfahrens realisiert werden, wenn das Programm auf einem Prozessor abläuft. Der Prozessor kann hierbei von einem Computer, einer Chipkarte (Smartcard), einem Rechenwerk (ALU = arithmetic logic unit = Arithmetisch-Logische-Einheit), einem ASIC (ASIC = application specific integrated circuit = anwendungsspezifischer integrierter Schaltkreis) oder einem anderen integrierten Schaltkreis gebildet sein.
    • 100
    Fuselatch-Schaltung
    100'
    Latch
    110
    Widerstandselement
    120
    Anschluss für Bezugspotenzial
    130
    NMOS-Transistor
    140
    erster Schaltungsknoten
    150
    PMOS-Transistor
    160
    Anschluss für Versorgungsspannung
    170
    PMOS-Transistor
    180
    NMOS-Transistor
    190
    zweiter Schaltungsknoten
    200
    NMOS-Transistor
    210
    PMOS-Transistor
    220
    PMOS-Transistor
    230
    PMOS-Transistor
    240
    NMOS-Transistor
    300
    bistabile Kippstufenschaltung
    310
    Kompensationsschaltung
    320
    erster Inverter
    330
    Änderungsdetektionsschaltung
    340
    Verzögerungsschaltung
    350
    Transmissionsschaltung
    360
    zweiter Inverter
    370
    Kapazitätsschaltung
    380
    PMOS-Transistor
    390
    PMOS-Transistor
    400
    Anschluss für Referenzpotenzial
    410
    PMOS-Transistor
    420
    dritter Inverter
    430
    PMOS-Transistor
    440
    NMOS-Transistor
    450
    PMOS-Transistor
    460
    PMOS-Transistor
    470
    NMOS-Transistor
    480
    NMOS-Transistor

Claims (25)

  1. Bistabile Kippstufenschaltung (300) mit folgenden Merkmalen: einem ersten (140) und einem zweiten Schaltungsknoten (190), die über einen Rückkopplungspfad miteinander gekoppelt sind; und einer Kompensationsschaltung (310), die parallel zu dem Rückkopplungspfad mit dem ersten Schaltungsknoten (140) und dem zweiten Schaltungsknoten (190) gekoppelt ist und eine Änderungsdetektionsschaltung (330), die mit dem ersten Schaltungsknoten (140) gekoppelt ist und ausgebildet ist, um auf eine Änderung eines ersten Signals an dem ersten Schaltungsknoten (140) hin innerhalb einer ersten Zeitspanne ein Steuersignal bereitzustellen, das ein Eintreten der Änderung des ersten Signals anzeigt; eine Verzögerungsschaltung (340), die mit dem ersten Schaltungsknoten (140) gekoppelt ist und ausgebildet ist, um ein zweites Signal basierend auf dem ersten Signal derart zu erzeugen, das erst nach einem Verstreichen einer zweiten Zeitspanne, die länger als die erste Zeitspanne ist, eine Änderung des ersten Signals zu einer Änderung des zweiten Signals führt; und eine Transmissionsschaltung (350), die mit dem zweiten Schaltungsknoten (190) gekoppelt ist und ausgebildet ist, um auf das Steuersignal hin das zweite Signal starker an den zweiten Schaltungsknoten (190) zu koppeln und um ohne das Steuersignal das zweite Signal schwächer an den zweiten Schaltungsknoten (190) zu koppeln oder das zweite Signal von dem zweiten Schaltungsknoten (190) zu entkoppeln, aufweist.
  2. Bistabile Kippstufenschaltung (300) nach Anspruch 1, bei der die Änderungsdetektionsschaltung (330) eine Kapazitätsschaltung (370) mit einem ersten Anschluss, der mit dem ersten Schaltungsknoten (140) gekoppelt ist, und einem zweiten Anschluss, der über einen resistiven Pfad (410) mit einem Referenzpotenzial (400) gekoppelt ist und an dem das Steuersignal abgreifbar ist, umfasst.
  3. Bistabile Kippstufenschaltung (300) nach Anspruch 2, bei dem die Kapazitätsschaltung (370) und der resistive Pfad (410) so ausgebildet sind, dass eine RC-Zeit aus einem Kapazitätswert der Kapazitätsschaltung (370) und einem Widerstandswert des resistiven Pfads (410) größer als oder gleich der zweiten Zeitspanne ist.
  4. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 2 oder 3, bei dem die Transmissionsschaltung (350) einen ersten Transistor (430) und einen zweiten Transistor (440) umfasst, die jeweils mit einem Quellenanschluss oder einem Senkenanschluss mit dem zweiten Schaltungsknoten (190) gekoppelt sind und so ausgebildet sind, dass diese bezogen auf ihre Einschaltwiderstände bei einem Anliegen des Referenzpotenzials an ihren jeweiligen Steueranschlüssen einen hohen Widerstandswert aufweisen.
  5. Bistabile Kippstufenschaltung (300) nach einem der vorhergehenden Ansprüche, bei der die Transmissionsschaltung (350) ausgebildet ist, um einen dominierenden Einfluss auf einen Zustand des zweiten Schaltungsknotens (190) ausübbar zu machen.
  6. Bistabile Kippstufenschaltung (300) nach einem der vorhergehenden Ansprüche, bei der die Verzögerungsschaltung (340) einen Inverter (360) aufweist, der mit einem Eingang mit dem ersten Schaltungsknoten (140) gekoppelt ist, mit einem Ausgang mit der Transmissionsschaltung (350) gekoppelt ist, ausgebildet ist, um an dem Ausgang das zweite Signal bereitzustellen und einen Ausgangsimpedanzwert aufweist, so dass eine RC-Zeit basierend auf dem Ausgangsimpedanzwert und einem Eingangskapazitätswert der Transmissionsschaltung (350) der zweiten Zeitspanne entspricht.
  7. Bistabile Kippstufenschaltung nach einem der vorhergehenden Ansprüche, bei der die Kompensationsschaltung (310) ferner eine Treiberschaltung (320) aufweist, die mit einem Eingang an den ersten Schaltungsknoten (140) und mit einem Ausgang an die Änderungsdetektionsschaltung (330) und die Verzögerungsschaltung (340) gekoppelt ist.
  8. Bistabile Kippstufenschaltung (300) nach einem der vorhergehenden Ansprüche, bei der die Transmissionsschaltung (350) einen Inverter (420) mit einem Eingag, der mit der Verzögerungsschaltung (340) gekoppelt ist, und einen Ausgang aufweist, der mit einer Parallelschaltung eines Source-Anschlusses eines PMOS-Transistors (430) und eines Drain-Anschlusses eines NMOS-Transistors (440) gekoppelt ist, wobei ein Drain-Anschluss des PMOS-Transistors (430) und ein Source-Anschluss des NMOS-Transistors (440) mit dem zweiten Schaltungsknoten (190) gekoppelt sind, und wobei die Gate-Anschlüsse des PMOS-Transistors (430) und des NMOS-Transistors (440) mit der Änderungsdetektionsschaltung (330) gekoppelt sind, um diese durch das Steuersignal ansteuerbar zu machen.
  9. Bistabile Kippstufenschaltung (300) nach einem der vorhergehenden Ansprüche, bei der die Transmissions schaltung (350) einen dritten Schaltungsknoten, der mit dem zweiten Schaltungsknoten (190) gekoppelt ist, eine Serienschaltung eines ersten PMOS-Transistors (450) und eines zweiten PMOS-Transistors (460), die zwischen ein Versorgungspotenzial (160) und den dritten Schaltungsknoten gekoppelt sind, und eine Serienschaltung eines ersten NMOS-Transistors (480) und eines zweiten NMOS-Transistors (470) aufweist, die zwischen den dritten Schaltungsknoten und ein Bezugspotenzial (120) gekoppelt sind, wobei ein Gate-Anschluss des ersten PMOS-Transistors (450) und des ersten NMOS-Transistors mit der Verzögerungsschaltung (340) gekoppelt sind, um das zweite Signal anlegbar zu machen; und wobei ein Gate-Anschluss des zweiten PMOS-Transistors (460) und des zweiten NMOS-Transistors (470) mit der Änderungsdetektionsschaltung (330) gekoppelt sind, um das Steuersignal anlegbar zu machen.
  10. Bistabile Kippstufenschaltung (300) mit folgenden Merkmalen: einem ersten (140) und einem zweiten Schaltungsknoten (190), die über einen Rückkopplungspfad miteinander gekoppelt sind; und einer Kompensationsschaltung (310), die parallel zu dem Rückkopplungspfad mit dem ersten Schaltungsknoten (140) und dem zweiten Schaltungsknoten (190) gekoppelt ist, und einer Invertierungsschaltung (320), die mit einem Eingang an den ersten Schaltungsknoten (140) gekoppelt ist und ausgebildet ist, um basierend auf einem ersten Signal an dem ersten Schaltungsknoten (140) hin ein erstes invertiertes Signal bereitzustellen, einer Kapazitätsschaltung (370) mit einem ersten Anschluss, der mit der Invertierungsschaltung (320) gekoppelt ist, um das erste invertierte Signal anlegbar zu machen, und mit einem zweiten Anschluss, der über einen resistiven Pfad (410) mit einem Referenzpotenzial (400) gekoppelt ist und an dem ein Steuersignal abgreifbar ist, einem Inverter (360), der mit einem Eingang an die Invertierungsschaltung (320) gekoppelt ist, um das erste invertierte Signal anlegbar zu machen, und mit einem Ausgang für ein auf dem ersten invertierten Signal basierendes zweites Signal; und eine Transmissionsschaltung (350) mit einem an den Ausgang des Inverters (360) gekoppelten ersten Anschluss, mit einem an den zweiten Anschluss der Kapazitätsschaltung (370) gekoppelten zweiten Anschluss und mit einen mit dem zweiten Schaltungsknoten (190) gekoppelten dritten Anschluss, wobei die Transmissionsschaltung (350) ausgebildet ist, um auf das Steuersignal hin das zweite Signal in invertierter Form an den dritten Anschluss stärker zu koppeln, und ausgebildet ist, um ohne Steuersignal das zweite Signal in invertierter Form an den dritten Anschluss schwächer zu koppeln oder zu entkoppeln, aufweist.
  11. Bistabile Kippstufenschaltung (300) nach Anspruch 10, bei der der Inverter (360) einen Ausgangsimpedanzwert aufweist, so dass eine RC-Zeit basierend auf dem Ausgangsimpedanzwert und einem Eingangskapazitätswert der Transmissionsschaltung (350) bezüglich des ersten Anschlusses größer ist als eine erste Zeitspanne zwischen einer Änderung des ersten invertierten Signals und einer Änderung des Steuersignals ist.
  12. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 10 oder 11, bei der die Kapazitätsschaltung (370) und der resistive Pfad (410) so ausgebildet sind, dass eine RC-Zeit basierend auf einem Kapazitätswert der Kapazitätsschaltung (370) und einem Widerstandswert des resistiven Pfads (410) größer als oder gleich der RC-Zeit basierend auf dem Ausgangsimpedanzwert des Inverters (360) und dem Eingangskapazitätswert bezüglich des ersten Anschlusses der Transmissionsschaltung (350) ist.
  13. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 10 bis 12, bei dem die Transmissionsschaltung (350) einen ersten Transistor (430) und einen zweiten Transistor (440) umfasst, die jeweils mit einem Quellenanschluss oder einem Senkenanschluss mit dem zweiten Schaltungsknoten (190) gekoppelt sind und so ausgebildet sind, dass diese bezogen auf ihre Einschaltwiderstände bei einem Anliegen des Referenzpotenzials an ihren jeweiligen Steueranschlüssen einen hohen Widerstandswert aufweisen.
  14. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 10 bis 13, bei der die Transmissionsschaltung (350) ausgebildet ist, um einen dominierenden Einfluss auf einen Zustand des zweiten Schaltungsknotens (190) ausübbar zu machen.
  15. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 10 bis 14, bei der die Transmissionsschaltung (350) einen Inverter (420) mit einem Eingang, der mit dem Inverter (360) gekoppelt ist, und einen Ausgang aufweist, der mit einer Parallelschaltung eines Source-Anschlusses eines PMOS-Transistors (430) und eines Drain-Anschlusses eines NMOS-Transistors (440) gekoppelt ist, wobei ein Drain-Anschluss des PMOS-Transistors (430) und ein Source-Anschluss des NMOS-Transistors (440) mit dem zweiten Schaltungsknoten (190) gekoppelt sind, und wobei die Gate-Anschlüsse des PMOS-Transistors (430) und des NMOS-Transistors (440) mit der Kapazitätsschaltung (370) gekoppelt sind, um diese durch das Steuersignal ansteuerbar zu machen.
  16. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 10 bis 15, bei der die Transmissionsschaltung (350) einen dritten Schaltungsknoten, der mit dem zweiten Schaltungsknoten (190) gekoppelt ist, eine Serienschaltung eines ersten PMOS-Transistors (450) und eines zweiten PMOS-Transistors (460), die zwischen ein Versorgungspotenzial (160) und den dritten Schaltungsknoten gekoppelt sind, und eine Serienschaltung eines ersten NMOS-Transistors (480) und eines zweiten NMOS-Transistors (470) aufweist, die zwischen den dritten Schaltungsknoten und ein Bezugspotenzial (120) gekoppelt sind, wobei ein Gate-Anschluss des ersten PMOS-Transistors (450) und des ersten NMOS-Transistors (480) mit dem Inverter (360) gekoppelt sind, um das zweite Signal erfassbar zu machen, und wobei ein Gate-Anschluss des zweiten PMOS-Transistors (460) und des zweiten NMOS-Transistors (470) mit der Kapazitätsschaltung (370) gekoppelt sind, um das Steuersignal empfangbar zu machen.
  17. Bistabile Kippstufenschaltung (300) mit folgenden Merkmalen: einem ersten (140) und einem zweiten Schaltungsknoten (190), die über einen Rückkopplungspfad miteinander gekoppelt sind; und einer Kompensationsschaltung (310), die parallel zu dem Rückkopplungspfad mit dem ersten Schaltungsknoten (140) und dem zweiten Schaltungsknoten (190) gekoppelt ist, und einem ersten Inverter (320), der mit einem Eingang an den ersten Schaltungsknoten (140) gekoppelt ist und ausgebildet ist, um basierend auf einem ersten Signal an dem ersten Schaltungsknoten (140) hin ein erstes invertiertes Signal an einem Ausgang des ersten Inverters bereitzustellen; eine Kapazitätsschaltung (370), die mit einem ersten Anschluss an den Ausgang des ersten Inverters (320) gekoppelt ist und mit einem zweiten Anschluss über einen resistiven Pfad (410) mit einem Referenzpotenzial (400) gekoppelt ist, an dem ein Steuersignal abgreifbar ist, wobei das Referenzpotenzial (400) zwischen einem Versorgungspotenzial (160) und einem Bezugspotenzial (170) liegt; einem zweiten Inverter (360), der mit einem Eingang an den Ausgang des ersten Inverters (320) gekoppelt ist und ausgebildet ist, um basierend auf dem ersten invertierten Signal an einem Ausgang des zweiten Inverters ein zweites Signal (320) bereitzustellen; und eine Transmissionsschaltung (350), die zwischen das Versorgungspotenzial (160) und das Bezugspotenzial (120) geschaltet ist, mit einem ersten Anschluss an den Ausgang des zweiten Inverters (360), mit einem zweiten Anschluss an den zweiten Anschluss der Kapazitätsschaltung (370) und mit einem dritten An schluss an den zweiten Schaltungsknoten (190) gekoppelt ist und ausgebildet ist, um in Abhängigkeit von dem zweiten Signal mit einer von dem Steuersignal abhängigen Kopplungsstärke den dritten Anschluss an das Versorgungspotenzial (160) oder das Bezugspotenzial (120) zu koppeln, aufweist.
  18. Bistabile Kippstufenschaltung (300) nach Anspruch 17, bei der die Transmissionsschaltung (350) einen ersten Transistor (430) und einen zweiten Transistor (440) aufweist, die mit einem Quellenanschluss oder einem Senkenanschluss mit dem dritten Anschluss der Transmissionsschaltung (350) gekoppelt sind und die ausgebildet sind, um als Kopplungsstärke einen Widerstandswert zwischen den Quellenanschlüssen und den Senkenanschlüssen durch Ansteuerung der Steueranschlüsse einstellbar zu machen.
  19. Bistabile Kippstufenschaltung (300) nach Anspruch 18, bei der die Kapazitätsschaltung (370) und der restriktive Pfad (410) so ausgebildet sind, dass das Referenzpotenzial in den Steueranschlüssen im Vergleich zu einem Einschaltwiderstandswert des ersten Transistors (430) und des zweiten Transistors (440) zu einem hohen Widerstandswert der beiden Transistoren führt.
  20. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 17 bis 19, bei der die Transmissionsschaltung (350) ausgebildet ist, um einen dominierenden Einfluss auf einen Zustand des zweiten Schaltungsknotens (190) ausübbar zu machen.
  21. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 17 bis 20, bei der der zweite Inverter (360) ausgebildet ist, um einen Ausgangsimpedanzwert aufzuweisen, so dass eine RC-Zeit basierend auf dem Ausgangsim pedanzwert und einem Eingangskapazitätswert der Transmissionsschaltung (350) größer als eine erste Zeitspanne zwischen einer Änderung des ersten invertierten Signals und einer Änderung des Steuersignals ist.
  22. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 17 bis 21, bei der die Transmissionsschaltung (350) einen weiteren Inverter (420) mit einem Eingang, der mit dem Inverter (360) gekoppelt ist, und einen Ausgang aufweist, der mit einer Parallelschaltung eines Source-Anschlusses eines PMOS-Transistors (430) und eines Drain-Anschlusses eines NMOS-Transistors (440) gekoppelt ist, wobei ein Drain-Anschluss des PMOS-Transistors (430) und ein Source-Anschluss des NMOS-Transistors (440) mit dem zweiten Schaltungsknoten (190) gekoppelt sind, und wobei die Gate-Anschlüsse des PMOS-Transistors (430) und des NMOS-Transistors (440) mit der Kapazitätsschaltung (370) gekoppelt sind, um diese durch das Steuersignal ansteuerbar zu machen.
  23. Bistabile Kippstufenschaltung (300) nach einem der Ansprüche 17 bis 22, bei der die Transmissionsschaltung (350) einen dritten Schaltungsknoten, der mit dem zweiten Schaltungsknoten (190) gekoppelt ist, eine Serienschaltung eines ersten PMOS-Transistors (450) und eines zweiten PMOS-Transistors (460), die zwischen ein Versorgungspotenzial (160) und den dritten Schaltungsknoten gekoppelt sind, und eine Serienschaltung eines ersten NMOS-Transistors (480) und eines zweiten NMOS-Transistors (470) aufweist, die zwischen den dritten Schaltungsknoten und ein Bezugspotenzial (120) gekoppelt sind, wobei ein Gate-Anschluss des ersten PMOS-Transistors (450) und des ersten NMOS-Transistors (480) mit dem Inverter (360) gekoppelt sind, um das zweite Signal erfassbar zu machen, und wobei ein Gate-Anschluss des zweiten PMOS-Transistors (460) und des zweiten NMOS- Transistors (470) mit der Kapazitätsschaltung (370) gekoppelt sind, um das Steuersignal empfangbar zu machen.
  24. Verfahren zur Kompensation einer Störung bei einer bistabilen Kippstufenschaltung (300) mit einem ersten (140) und einem zweiten Schaltungsknoten (190), die über einen Rückkopplungspfad miteinander gekoppelt sind, aufweisend: Detektieren einer Änderung eines ersten Signals an dem ersten Schaltungsknoten (140) innerhalb einer ersten Zeitspanne; Erzeugen eines zweiten Signals basierend auf dem ersten Signal derart, dass erst nach einem Verstreichen einer zweiten Zeitspanne, die länger als die erste Zeitspanne ist, eine Änderung des ersten Signals zu einer Änderung des zweiten Signals führt; und wenn eine Änderung des ersten Signals detektiert wurde Koppeln des zweiten Signals an den zweiten Schaltungsknoten (190) mit einer größeren Kopplungsstärke, und wenn keine Änderung des ersten Signals detektiert wurde Koppeln des zweiten Signals an den zweiten Schaltungsknoten (190) mit einer geringeren Kopplungsstärke; oder Entkoppeln des zweiten Signals von dem zweiten Schaltungsknoten (190).
  25. Verfahren zur Kompensation einer Störung bei einer bistabilen Kippstufenschaltung (300) mit einem ersten (140) und einem zweiten Schaltungsknoten (190), die über einen Rückkopplungspfad miteinander gekoppelt sind, aufweisend: Bereitstellen eines ersten invertierten Signals basierend auf einem ersten Signal an dem ersten Schaltungsknoten (140) hin; Detektieren einer Änderung des ersten invertierten Signals innerhalb einer ersten Zeitspanne; Bereitstellen eines Steuersignals, das die Änderung des ersten invertierten Signals anzeigt; Bereitstellen eines zweiten Signals basierend auf einer Invertierung des ersten invertierten Signals; Koppeln eines Versorgungspotenzials oder eines Bezugspotenzials in Abhängigkeit von dem zweiten Signal mit einer von dem Steuersignal abhängenden Kopplungsstärke an den zweiten Schaltungsknoten (190).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111010163A (zh) * 2019-12-26 2020-04-14 中北大学 面向高频电路应用的低冗余可抗电荷共享的d锁存器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2827165A1 (de) * 1977-06-27 1979-01-04 Hughes Aircraft Co Bistabile kippstufe mit fixierbarem schaltzustand
DE69121074T2 (de) * 1990-12-28 1996-12-19 Texas Instruments Inc Synchronisierte impulsgesteuerte Schaltung und Verfahren mit Vorgriff
US20030117199A1 (en) * 2001-12-13 2003-06-26 Francois Jacquet Integrated circuit component, protected against random logic events, and associated method of manufacture
DE102006019075A1 (de) * 2006-04-25 2007-10-31 Infineon Technologies Ag Integrierte Schaltung zur Speicherung eines Datums

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2827165A1 (de) * 1977-06-27 1979-01-04 Hughes Aircraft Co Bistabile kippstufe mit fixierbarem schaltzustand
DE69121074T2 (de) * 1990-12-28 1996-12-19 Texas Instruments Inc Synchronisierte impulsgesteuerte Schaltung und Verfahren mit Vorgriff
US20030117199A1 (en) * 2001-12-13 2003-06-26 Francois Jacquet Integrated circuit component, protected against random logic events, and associated method of manufacture
DE102006019075A1 (de) * 2006-04-25 2007-10-31 Infineon Technologies Ag Integrierte Schaltung zur Speicherung eines Datums

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111010163A (zh) * 2019-12-26 2020-04-14 中北大学 面向高频电路应用的低冗余可抗电荷共享的d锁存器
CN111010163B (zh) * 2019-12-26 2022-04-26 中北大学 面向高频电路应用的低冗余可抗电荷共享的d锁存器

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