DE69121074T2

DE69121074T2 - Synchronisierte impulsgesteuerte Schaltung und Verfahren mit Vorgriff

Info

Publication number: DE69121074T2
Application number: DE69121074T
Authority: DE
Inventors: Jay A Maxey; Kevin M Ovens
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-12-28
Filing date: 1991-12-17
Publication date: 1996-12-19
Anticipated expiration: 2011-12-18
Also published as: KR100263289B1; JP3213626B2; EP0492943A2; EP0492943B1; JPH04335421A; KR920013105A; US5150385A; DE69121074D1; EP0492943A3

Description

TECHNISCHES GEBIET DER ERFINDUNG

Die Erfindung bezieht sich allgemein auf integrierte Schaltungsbauelemente und insbesondere auf eine Impulsvorgriffschaltung und ein Impulsvorgriffverfahren für synchronisierte Bauelemente, die synchron mit der Steuerung/dem Takt für das Bauelement Vorgriffoperationen ausführen. Noch spezieller führen die Impulsvorgriffschaltung und das Impulsvorgriffverfahren im Zusammenhang mit Speicherbauelementen (wie etwa Flipflops) sowohl HI- und LO-Vorgriffoperationen aus, indem sie das Bauelement umgehen, um die Steuerung der Daten, die während einer mit dem Steuertakt synchronisierten Vorgriffperiode ausgegeben werden, zu übernehmen und dann in den inaktiven Zustand überzugehen, wenn das Bauelement die Steuerung ausführt (d. h. nach der zugehörigen Laufzeitverzögerung).

HINTERGRUND DER ERFINDUNG

Speichervorrichtungen wie etwa Flipflops und Register führen Gatterverzögerungen zwischen dem Zeitpunkt, in dem die Daten bekannt sind, und dem Zeitpunkt, in dem die Daten zwischengespeichert und dann zum Ausgangstreiber geschickt werden, ein. Es werden oftmals Vorgriffschaltungen verwendet, um diese Laufzeitverzögerung zu reduzieren, wodurch die Geschwindigkeit der Datenausgabeoperation gesteigert wird.
Das spezifische Problem, auf das die Erfindung anwendbar ist, ist eine verbesserte Vorgrifftechnik zum Reduiieren der bei Speicherbauelementen vorhandenen Verzögerungen, wobei dennoch die erforderliche Synchronisation mit den Steuertaktimpulsen gewährleistet ist. Im Idealfall könnte eine solche verbesserte Vorgrifftechnik sowohl in der HI-Phase als auch LO-Phase der Speicheroperation verwendet werden.
Das Vorgriffkonzept ist allgemein auf synchronisierte Bauelemente anwendbar, bei denen ein Ergebnis oder eine Ausgabe vor der zugeordneten Steuerung oder dem zugeordneten Taktereignis, das das Bauelement synchronisiert, bekannt ist. Für Flipflops nutzt der typische Lösungsweg den Vorteil ihrer zweistufigen Master-Slave-Konfiguration aus, in der Daten zunächst in einem Master-Abschnitt zwischengespeichert und dann zum Slave-Abschnitt geschickt werden und von dort an einen Ausgangstreiber für die DATEN-Leitung geschickt werden. Diese Speicheroperation umfaßt drei Gatterverzögerungen - den internen Takt, den Master-Abschnitt und den Slave-Abschnitt - , die in der derzeitigen Technologie typischerweise zu ungefähr 6 ns (Nanosekunden) führen, obwohl Bauelemente mit 4 ns erhältlich sind.
Vorgriffoperationen werden unter Verwendung der Logikpegel des Master-Abschnitts ausgeführt, um einen Ausgangswert zu erzeugen, wobei der Slave-Abschnitt und die zugehörige Laufzeitverzögerung umgangen werden. Bei Verwendung des Bauelements selbst für Vorgriffoperationen wird die Synchronizität mit dem Steuertakt aufrechterhalten.
Diese Vorgrifftechnik kann jedoch nur für die eine Phase der Speicheroperation verwendet werden. Genauer, wenn der zugeordnete Ausgangstransistor auf Durchlaß geschaltet ist, kann die Abstiegsflanke, die auf den Master schaltet, auch dazu verwendet werden, den Ausgangstransistor in den Sperrzustand zu schalten - dies ist eine LO-Phasen-Vorgrifftechnik, die nicht verwendet werden kann, wenn der Ausgangstransistor im Sperrzustand ist, weil die Hinzufügung eines Invertierers, der für die Abstiegsflanke im Masterverwendet wird, um den Ausgangstransistor auf Durchlaß zu schalten (HI-Phase), eine Gatterverzögerung einführen würde, die die Zeit kompensieren würde, die durch den Vorgriff des Slave-Abschnitts eingespart wird.
Darüber hinaus wird selbst für den LO-Phasen-Vorgriff das Flipflop nicht vollständig umgangen, statt dessen wird lediglich die mit dem Slave-Abschnitt verbundene Gatterverzögerung vermieden. Die Gatterverzögerungen, die mit dem internen Takt und mit dem Master-Abschnitt zusammenhängen, sind noch immer vorhanden.
Somit können bei Verwendung der derzeitigen Vorgrifftechniken 6 ns-Bauelemente für die LO-Phase im Bereich von 4 oder 5 ns arbeiten.
Folglich besteht ein Bedarf an einer verbesserten Vorgrifftechnik für synchronisierte Bauelemente wie etwa Speicherbauelemente, die das Bauelement umgeht und dabei die Synchronizität der Steuerung/des Takts aufrechterhält Das IBM Technical Disclosure Bulletin, Band 15, Nr. 7, Seite 2077, beschreibt eine Schaltung für ein Flipflop, die Logikgatter verwendet. Das Flipflop wird durch die Anstiegsflanke eines TAKTIMPULSES getriggert. Solange der TAKT-Impuls hoch ist, ist der Datenausgang direkt mit dem Dateneingang verbunden. Wenn der Takt- Impuls endet, wird die Verbindung des Datenausgangs mit dem Dateneingang unterbrochen, anschließend wird der Datenausgang mit dem Ausgang des Flipflops verbunden.
Die Erfindung schafft eine synchronisierte Impulsvorgriffschaltung für ein synchronisiertes Bauelement, das synchron mit STEUER-Signalen auf Multiphasen-DATEN-Eingaben antwortet und nach einer Laufzeitverzögerung des synchronisierten Bauelements entsprechende DATEN-Ausgaben schafft, wobei die Vorgriffschaltung enthält: einen Abschnitt zum Liefern eines Impulses, der synchron mit dem STEUER-Signal in den aktiven Zustand übergeht und dann, nach einer Vorgriffperiode, die wenigstens so lang wie die Laufzeitverzögerung des synchronisierten Bauelements ist, in den inaktiven Zustand übergeht; einen DATEN-Erfassungs- und -Steuerabschnitt, der durch den Impuls freigegeben wird und auf wenigstens eine DATEN-Eingabephase antwortet, um während der zugeordneten Vorgriffperiode die DATEN-Ausgabe des synchronisierten Bauelements unabhängig in der Weise zu steuern, daß die entsprechende DATEN-Ausgabephase nach einer vorgegebenen Vorbereitungszeit Tsu, die kürzer als die zugehörige Laufzeitverzögerung des synchronisierten Bauelements ist, erzeugt wird; dadurch gekennzeichnet, daß der Abschnitt zum Liefern eines Impulses ein LAPP-Abschnitt ist, der enthält: wenigstens eine LAPP-Initialisierungskomponente, die auf ein STEUER-Signal anspricht, um einen LAPP-Impuls zu erzeugen; und eine Zeitgeberkomponente, die den LAPP-Impuls nach einer vorgegebenen Haltezeit, die die Vorgriffperiode definiert, selektiv in den inaktiven Zustand versetzt.
Die Erfindung schafft außerdem ein synchronisiertes Impulsvorgriffverfahren für ein synchronisiertes Bauelement, das synchron mit STEUER-Signalen auf Multiphasen-DATEN-Eingaben antwortet und nach einer zugeordneten Laufzeitverzögerung entsprechende DATEN-Ausgaben schafft, mit den Schritten: Erzeugen eines Impulses, der synchron mit dem STEUER-Signal in den aktiven Zustand übergeht und dann, nach der Vorgriffperiode, in den inaktiven Zustand übergeht; als Antwort auf einen solchen Impuls und auf wenigstens eine DATEN-Eingabephase Steuern der DATEN-Ausgabe des synchronisierten Bauelements in unabhängiger Weise während der zugeordneten Vorgriffperiode, so daß die entsprechende DATEN-Ausgabephase nach einer vorgegebenen Vorbereitungszeit, die kürzer als die zugeordnete Laufzeitverzögerung des synchronisierten Bauelements ist, erzeugt wird; und Zurückgeben der Steuerung der DATEN-Ausgabe an das synchronisierte Bauelement am Ende der Vorgriffperiode; gekennzeichnet durch: Erfassen des STEUER-Signals und Erzeugen des Impulses als Antwort darauf; zeitlich Abstimmen einer vorgegebenen Haltezeit, so daß sie wenigstens so lang wie die zugeordnete Laufzeitverzögerung des synchronisierten Bauelements ist; und Versetzen des Impulses in den inaktiven Zustand und Beenden der Vorgriffperiode am Ende der zeitlich abgestimmten Haltezeit.
Die synchronisierte Impulsvorgriffschaltung und das synchronisierte Impulsvorgriffverfahren führen synchronisierte Impulsvorgriffoperationen aus, um die Bauelementausgabe während vorgegebener Vorgriffperioden zu steuern, die ausreichend lang sind, damit sie Bauelement-Laufzeitverzögerungen, nach denen die Vorgriffsteuerung beendet wird, überspannen. Diese Vorgrifftechnik umgeht das Bauelement unter Beibehaltung der Synchronizität mit den Steuer-/Taktsignalen, wodurch Laufzeitverzögerungen umgangen werden und Vorgriffoperationen sowohl in den HI- als auch in den LO-Phasen ermöglicht werden.
Die synchronisierte Impulsvorgriffschaltung kann verwendet werden, um Vorgriffoperationen sowohl für HI- als auch für LO- DATEN-Eingabe-Iausgabephasen von Flipflops oder anderen synchronisierten Speicherbauelementen auszuführen.
Der LAPP-Abschnitt kann einen LAPP-Ausgangstransistor und einen monostabilen Zeitgeber enthalten. Der LAPP-Ausgangstransistor wird durch eine Abstiegsflanke des internen Flipflop-Taktes auf Durchlaß geschaltet, wodurch ein LAPP-Impuls initiiert wird, und dann nach der vorgegebenen Dauer Th der Vorgriffperiode durch einen monostabilen Zeitgeber in den Sperrzustand geschaltet, wodurch der LAPP-Impuls beendet wird.
Der DATEN-Erfassungs- und -Steuerabschnitt kann einen HI- Phasen-Ausgangssteuertransistor und einen LO-Phasen-Ausgangssteuertransistor enthalten, wovon jeder mit einem Vorbereitungs-Vorspannungsnetzwerk versehen ist. Jeder Ausgangssteuertransistor spricht auf einen LAPP-Impuls und auf einen DATEN- Eingang der entsprechenden Phase an, um ein Ausgangssteuersignal zu erzeugen, das den Flipflop-Ausgang steuert, um den zugeordneten HI/LO-DATEN-Ausgang zu erzeugen. Das Vorbereitungs-Vorspannungsnetzwerk wird dazu verwendet, die Vorbereitungszeit Tsu für die Erzeugung des Ausgangssteuersignals nach dem Initiieren des LAPP-Impulses zu schaffen.
Zu den technischen Vorteilen der Erfindung gehören die folgenden: Die synchronisierte Impulsvorgrifftechnik kann dazu verwendet werden, die mit einem synchronisierten Bauelement verbundenen Laufzeitverzögerungen wirksam zu umgehen. Vorgriffoperationen werden durch LAPP-Impulse ausgeführt, die mit der internen Steuerung/dem internen Takt synchronisiert sind. Sowohl für die Haltezeit Th (die Dauer des LAPP-Impulses) als auch für die Vorbereitungszeit Tsu (die Zeit zwischen dem Initiieren eines LAPP-Impulses und dem Erreichen der DATEN- Ausgangssteuerung) ist eine unabhängige Steuerung möglich, wodurch diese Parameter kooperativ in Übereinstimmung mit einer gewünschten Metastabilitätseigenschaft für das synchronisierte Bauelement gewählt werden können. Im Zusammenhang mit Speicherbauelementen kann die Impulsvorgriffschaltung sowohl HI- als auch LO-Phasen der DATEN erfassen und ein geeignetes Steuersignal an den Ausgangstreiber für das Speicherbauelement (während es von einem LAPP-Impuls freigegeben ist) erzeugen. Als Nebeneffekt kann der Leistungsverbrauch in einem synchronisierten Bauelement, der den reduzierten Laufzeitverzögerungen zugeschrieben werden kann, erheblich reduziert werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Für ein vollständigeres Verständnis der Erfindung und für weitere Merkmale und Vorteile wird nun auf die folgende genaue Beschreibung einer beispielhaften Ausführungsform der Erfindung in Verbindung mit den beigefügten zeichnungen Bezug genommen, in welchen:
FIG. 1 ein funktionales Blockschaltbild der synchronisierten Impulsvorgrifftechnik der Erfindung ist;
FIG. 2 ein Schaltbild einer beispielhaften synchronisierten Impulsvorgriffschaltung ist, die einen LAPP-Abschnitt für die Erzeugung eines synchronisierten LAPP-Impulses und einen DATEN-Erfassungs- und -Steuerabschnitt für die Ausführung synchronisierter Impulsvorgriffoperationen enthält.

GENAUE BESCHREIBUNG DER ERFINDUNG

Die genaue Beschreibung einer beispielhaften Ausführungsform der synchronisierten Impulsvorgriffschaltung und des synchronisierten Impulsvorgriffverfahrens ist wie folgt gegliedert:
1. Technik des synchronisierten Impulsvorgriffs
2. Synchronisierte Impulsvorgriffschaltung
2.1. LAPP-Abschnitt
2.2. DATEN-Erfassungs- und -Steuerabschnitt
2.3. Optimierung der Vorbereitungs- und Haltezeiten
3. Schluß
Die beispielhafte Ausführungsform wird im Zusammenhang mit der Implementierung von synchronisierten Impulsvorgriffoperationen für Flipflops beschrieben. Die Erfindung besitzt jedoch eine allgemeine Anwendbarkeit auf Speicherbauelemente (wie etwa Register und Signalspeicher zusätzlich zu Flipflops) und andere synchronisierte Bauelemente, die synchron mit einer Steuerung/einem Takt in der Weise arbeiten, daß die DATEN- Ausgabe auf einer bekannten Eingabe und der Steuerung/dem Takt basiert, was Laufzeitverzögerungen bei der Erzeugung der DATEN-Ausgabe zur Folge hat. Beispiele anderer Vorgriffanwendungen wären A/B-Wählkomponenten und Freigabe/Sperr-Bustreiber.

1. Technik des synchronisierten Impulsvorgriffs.

Fig. 1 veranschaulicht in funktionaler Weise die erfindungsgemäße Technik des synchronisierten Impulsvorgriffs. Eine synchronisierte Impulsvorgriffschaltung 10 führt Vorgriffoperationen für ein Flipflop 20 aus.
Das Flipflop 20 empfängt EINGANGSDATEN- und CLK-Eingänge, speichert die DATEN-Eingabe synchron mit dem CLK und erzeugt die geeignete HI/LO-Phasen-Ausgabe, um einen DATEN-Ausgangstreiber 25 zu steuern, der seinerseits die AUSGANGSDATEN- Leitung steuert.
Im Normalbetrieb führt das Flipflop 20 eine Laufzeitverzögerung von ungefähr 6 ns (Nanosekunden) zwischen den EINGANGS- DATEN und den AUSGANGSDATEN ein. Das heißt, die Laufzeitverzögerung tritt ein zwischen dem Zeitpunkt, in dem EINGANGSDATEN und ein synchronisierendes CLK-Signal als Eingang am Flipflop auftreten, und dem Zeitpunkt, in dem DATEN zwischengespeichert und zum DATEN-Ausgangstreiber geschickt werden, der die AUS- GANGSDATEN-Leitung entsprechend steuert.
Die Technik des synchronisierten Impulsvorgriffs kann dazu verwendet werden, die normale Laufzeitverzögerung des Flipflops zu umgehen, wodurch die gesamte DATEN-Ausgabeverzögerung auf ungefähr 2 ns reduziert wird. Die synchronisierte Impulsvorgriffschaltung 10 empfängt EINGANGSDATEN und CLK und umgeht effektiv das Flipflop, um dessen DATEN-Ausgangstreiber unabhängig zu steuern und dadurch die AUSGANGSDATEN-Leitung zu steuern.
Die beispielhafte Technik des synchronisierten Impulsvorgriffs umfaßt: (a) Erzeugen eines LAPP-Impulses synchron mit CLK, um eine Vorgriffoperation freizugeben; (b) Erfassen der HI/LO- Phase der EINGANGSDATEN und Steuern des DATEN-Ausgangstreibers 25 in unabhängiger Weise, um die geeigneten Ausgangsdaten zu erzeugen; und (c) am Ende des LAPP-Impulses Sperren der Vorgriffoperation und Zurückgeben der Steuerung des DATEN-Ausgangstreibers an das Flipflop 20, das die Zwischenspeicherung der EINGANGSDATEN beendet hat.
Die synchronisierte Impulsvorgriffschaltung 10 enthält einen LAPP-Abschnitt (Vorgriffleistungsimpuls-Abschnitt) 12 und einen DATEN-Erfassungs- und -Steuerabschnitt 14. Die CLK- und EINGANGSDATEN-Eingaben in das Flipflop 20 werden außerdem in den LAPP-Abschnitt 12 bzw. in den DATEN-Erfassungs- und -Steuerabschnitt 14 eingegeben.
Um eine Vorgriffoperation zu beginnen, triggert der LAPP- Abschnitt 12 synchron mit der Steuerflanke des CLK, wodurch die LAPP-Leitung in den aktiven Zustand versetzt wird und der DATEN-Erfassungs- und -Steuerabschnitt 14 freigegeben wird. Wenn der DATEN-Erfassungs- und -Steuerabschnitt freigegeben ist, empfängt er die EINGANGSDATEN und erfaßt deren Phase. In Abhängigkeit von der Phase der EINGANGSDATEN erzeugt der Daten-Erfassungs- und -Steuerabschnitt die geeigneten Logikpegel für den DATEN-Ausgangstreiber 25, der dann die geeigneten AUSGANGSDATEN erzeugt
Nach der Laufzeitverzögerung beendet das Flipflop 20 das Zwischenspeichern der DATEN und ist bereit, den DATEN-Ausgangstreiber und die Ausgangsdaten-Leitung zu steuern.
Nach einer vorgegebenen Vorgriffperiode versetzt der LAPP- Abschnitt 12 die LAPP-Leitung in den inaktiven Zustand, wodurch der LAPP-Impuls beendet wird. Im Ergebnis wird der DATEN-Erfassungs- und -Steuerabschnitt 14 gesperrt, wobei die Steuerung über den DATEN-Ausgangstreiber 25 zum Flipflop 20 zurückkehrt.
Der LAPP-Abschnitt ist so konfiguriert, daß die Vorgriffperiode des LAPP-Impulses wenigstens so lang wie die erwartete Laufzeitverzögerung des Flipflops, jedoch nicht erheblich länger ist. Somit erzeugt der LAPP-Abschnitt ein Vorgriffenster um jeden CLK-Impuls, das geöffnet wird, um die übertragung von EINGANGSDATEN zur AUSGANGSDATEN-Leitung zu ermöglichen, bevor das Flipflop seine Zwischenspeicheroperation beendet, es wird jedoch dann geschlossen, um andere DATEN-Transporte auf der AUSGANGSDATEN-Leitung vor dem nächsten synchronisierenden CLK-Impuls zu verhindern.
Durch geeignete Wahl der Vorgriffperiode des LAPP-Impulses kann dieses Vorgriffenster gesteuert werden, um Laufzeitverzögerungen in Verbindung mit dem Flipflop zu steuern und die Synchronisation mit dem internen CLK aufrechtzuerhalten. Durch Umgehen des Flipflops kann die Technik des synchronisierten Impulsvorgriffs Vorgriffoperationen sowohl für die HI- als auch für die LO-DATEN-Phasen ausführen. 2. Synchronisierte Impulsvorgriffschaltung. Fig. 2 ist ein vereinfachtes Schaltbild einer beispielhaften Implementierung einer synchronisierten Impulsvorgriffschaltung, die einen LAPP-Abschnitt 30 und einen DATEN-Erfassungs- und -Steuerabschnitt 40 enthält. Die synchronisierte Impulsvorgriffschaltung führt Vorgriffoperationen im Zusammenhang mit einem Flipflop 50 und dessen zugeordneten DATEN-Ausgangstreiber 60 aus.
Gemäß einem herkömmlichen Logikentwurf ist für die beispielhafte synchronisierte Impulsvorgriffschaltung in der CLK- Leitung ein Invertierer 52 enthalten, der eine externe Anstiegsflanken-Zeitsteuerung in die interne Abstiegsflanken- Zeitsteuerung, die typischerweise von Flipflops verwendet wird, umsetzt. Das heißt, CLK-Impulse mit ansteigender Vorderflanke werden invertiert, um /CLK-Impulse mit fallender Vorderflanke zu erzeugen.

2.1. LAPP-Abschnitt.

Der LAPP-Abschnitt 30 enthält einen PNP-Transistor Q1, einen NPN-Transistor Q2 und einen monostabilen Zeitgeber 32. Das CLK-Signal wird an die Basis von Q1 angelegt, während der LAPP-Impuls vom Emitter von Q2 ausgegeben wird. Das /CLK-Signal wird auch in den monostabilen Zeitgeber 32 eingegeben.
Vor dem Beginn der Vorgriffoperation, d. h. bei niedrigem CLK und hohem /CLK, ist der PNP-Transistor Q1 auf Durchlaß geschaltet, wodurch Q2 im gesperrten Zustand gehalten wird. Bei gesperrtem Q2 ist die LAPP-Leitung inaktiv.
Als Antwort auf die Anstiegsflanke eines CLK-Impulses wird Q1 gesperrt, wodurch Q2 auf Durchlaß geschaltet wird, so daß die LAPP-Leitung in den aktiven Zustand versetzt wird und ein LAPP-Impuls initiiert wird. Somit ist der LAPP-Impuls mit CLK und daher mit /CLK synchronisiert, der seinerseits das Flipflop 50 synchronisiert.
Nach einer Gatterverzögerung von ungefähr 2 ns erscheint die Anstiegsflanke des CLK-Impulses als /CLK-Abstiegsflanke am Ausgang des Invertierers 52. /CLK wird sowohl in das Flipflop 50 als auch in den monostabilen Zeitgeber 32 eingegeben.
Der monostabile Zeitgeber 32 verwendet herkömmliche monostabile Zeitsteuerungstechniken, um einen monostabilen Impulsausgang mit vorgegebener Verzögerung auszugeben, nachdem er durch /CLK getriggert worden ist. Der monostabile Impulsausgang vom monostabilen Zeitgeber 32 versetzt Q2 in den gesperrten Zustand.
Wenn Q2 durch den monostabilen Zeitgeberimpuls gesperrt wird, wird die LAPP-Leitung in den inaktiven Zustand versetzt, wodurch der LAPP-Impuls beendet wird. Somit bestimmt für die beispielhafte synchronisierte Impulsvorgriffschaltung die vorgegebene Verzögerung, die durch den monostabilen Zeitgeber 32 eingeführt wird, auch die Vorgriffperiode des LAPP-Impulses - die Dauer dieser Vorgriffperiode kann als Haltezeit Th bezeichnet werden. Wie oben diskutiert, sollte diese Haltezeit Th in der Weise gewählt werden, daß die Vorgriffperiode für den LAPP-Impuls wenigstens so lang ist wie die mit der Flipflop-Zwischenspeicheroperation verbundene Laufzeitverzögerung
Für den beispielhaften LAPP-Abschnitt ist der monostabile Zeitgeber unter Verwendung eines Flipflops verwirklicht. Dieser Weg stellt sicher, daß die Vorgriffperiode des LAPP- Impulses im wesentlichen gleich der mit der Zwischenspeicheroperation des Flipflops 50 in Verbindung stehenden Laufzeitverzögerung ist, wodurch sichergestellt wird, daß der LAPP-Impuls aktiv bleibt und der DATEN-Erfassungs- und -Steuerabschnitt der synchronisierten Impulsvorgriffschaltung freigegeben bleibt, bis das Flipflop die EINGANGSDATEN zwischengespeichert hat und die Steuerung der AUSGANGSDATEN- Leitung übernimmt. Das heißt, sowohl der monostabile Zeitgeber 32 als auch das Flipflop 50 werden durch /CLK getriggert (ungefähr 2 ns, nachdem CLK den LAPP-Impuls initiiert), so daß das monostabile Flipflop ungefähr zur gleichen Zeit kippt, zu der das Flipflop 50 die EINGANGSDATEN zwischenspeichert, typischerweise 4 ns nach dem /CLK-Impuls.
Nach der Erzeugung des LAPP-Impulses erreicht die fallende Hinterflanke des CLK die Basis des PNP-Transistors Q1 und den Invertierer 52. Q1 wird auf Durchlaß geschaltet, wodurch Q2 gesperrt gehalten wird. Nach der Gatterverzögerung des Invertierers von 2 ns kippt die ansteigende Hinterflanke von /CLK in Vorbereitung des nächsten CLK-Impulses den monostabilen Flipflop-Zeitgeber 32. 2.2. DATEN-Erfassungs- und -Steuerabschnitt. Der DATEN-Erfassungs- und -Steuerabschnitt 40 enthält NPN-Transistoren Q3 und Q4. Q3 ist durch den Widerstand R3 vorgespannt, während Q4 durch den Widerstand R4 und Dioden Dl und D2 vorgespannt ist.
Die LAPP-Leitung ist mit der Basis von Q3 und über eine Schottky-Diode SD1 mit dem Emitter von Q3 und außerdem mit der Basis von Q4 verbunden. Die EINGANGSDATEN-Leitung ist mit dem Emitter von Q3 und über die Schottky-Diode mit der Basis von Q4 verbunden.
Vor dem Beginn der Vorgriffoperation, d. h. bei inaktiver LAPP-Leitung sind sowohl Q3 als auch Q4 gesperrt, außerdem ist der DATEN-Erfassungs- und -Steuerabschnitt 40 gesperrt. Insbesondere werden die in den DATEN-Erfassungs- und -Steuerabschnitt eingegebenen EINGANGSDATEN nicht zum DATEN-Ausgangstreiber 60 durchgelassen, der durch das Flipflop 50 gesteuert wird.
Ein LAPP-Impuls auf der LAPP-Leitung gibt den DATEN-Erfassungs- und -Steuerabschnitt frei, der die HI/LO-Phase der EINGANGSDATEN erfaßt und entsprechend den DATEN-Ausgangstreiber steuert. Falls die EINGANGSDATEN den LO-Pegel besitzen - ein LO-Phasen-Vorgriff -, schaltet Q3 auf Durchlaß (Q4 bleibt gesperrt) und zieht Q5 im DATEN-Ausgangstreiber in den gesperrten Zustand, so daß die AUSGANGSDATEN den LO-Pegel besitzen. Falls die EINGANGSDATEN den HI-Pegel besitzen - ein HI-Phasen-Vorgriff -, schaltet Q4 auf Durchlaß (Q3 bleibt gesperrt) und zieht Q5 des DATEN-Ausgangstreibers in den gesperrten Zustand, so daß die AUSGANGSDATEN den HI-Pegel besitzen. Somit erfaßt der DATEN-Erfassungs- und -Steuerabschnitt, wenn er durch einen LAPP-Impuls freigegeben wird, die HI/LO-Phase der EINGANGSDATEN und erzeugt die geeigneten Logikpegel zum Steuern des DATEN-Ausgangstreibers und daher der AUSGANGSDATEN-Leitung.
Die Vorspannungsnetzwerke für Q3 (R3) und Q4 (R4/D2/D3) bestimmen, wie schnell diese Transistoren auf einen LAPP-Impuls antworten, indem sie die EINGANGSDATEN erfassen und Q5 auf Durchlaß schalten, und daher, wie schnell der DATEN-Erfassungs- und -Steuerabschnitt die Steuerung über den DATEN- Ausgangstreiber (d. h. die AUSGANGSDATEN-Leitung) übernimmt. Somit bestimmt für die beispielhafte synchronisierte Impulsvorgriffschaltung die Antwortzeit, die von diesen Vorspannungsnetzwerken geschaffen wird, auch die Zeit nach dem Empfang eines CLK-Impulses (d. h. der aktiven LAPP-Leitung), nach der der DATEN-Erfassungs- und -Steuerabschnitt die Steuerung über den DATEN-Ausgangstreiber übernimmt - die Dauer der Antwortzeit kann als Steuerungs-Vorbereitungszeit Tsu bezeichnet werden. Diese Vorbereitungszeit Tsu kann durch geeignete Konfiguration der Vorbereitungs-Vorspannungsnetzwerke für Q3 und Q4 gewählt werden.
Der DATEN-Erfassungs- und -Steuerabschnitt 40 steuert den DATEN-Ausgangstreiber und die AUSGANGSDATEN-Leitung, wenn sie durch einen LAPP-Impuls freigegeben sind. Wenn die LAPP-Leitung in den inaktiven Zustand übergeht, werden sowohl Q3 als auch Q4 gesperrt, wodurch der DATEN-Erfassungs- und -Steuerabschnitt gesperrt wird.
Bei gesperrtem DATEN-Erfassungs- und -Steuerabschnitt wird der Transistor Q5 im DATEN-Ausgangstreiber 60 durch das Flipflop 50 über einen Schnittstellentransistor Q6, der mit der Basis von Q5 verbunden ist, gesteuert.

2.3. Optimierung der Vorbereitungs- und Haltezeiten.

Die Vorgriffoperationen, die von der beispielhaften synchronisierten Impulsvorgriffschaltung ausgeführt werden, können für besondere Anwendungen oder Betriebsumgebungen durch geeignete Auswahl der Vorbereitungszeit Tsu und der Haltezeit Th kundenspezifisch angepaßt werden. Diese Parameter bestimmen, wie schnell bzw. wie lang die synchronisierte Impulsvorgriffschaltung die Steuerung über die AUSGANGSDATEN-Leitung übernimmt.
Beispielsweise können diese Parameter zur kundenspezifischen Anpassung des Entwurfes der synchronisierten Impulsvorgriffschaltung für eine optimale Metastabilitätseigenschaft verwendet werden. Das heißt, für diese Flipflops und für andere synchronisierte Bauelemente ist es möglich, daß sie einen metastabilen Zwischenzustand annehmen, der weder HI noch LO ist. Das Flipflop bewegt sich schnell aus diesem metastabilen Zwischenzustand entweder in den HI- oder den LO-Zustand, obwohl der Endzustand nicht vorhersagbar ist.
Durch geeignete Wahl von Th und insbesondere von Tsu kann die Metastabilitätseigenschaft optimiert werden.

3. Schluß.

Obwohl die Erfindung mit Bezug auf eine spezifische, beispielhafte Ausführungsform beschrieben worden ist, sind für den Fachmann viele verschiedene Änderungen und Abwandlungen denkbar. Obwohl z. B. die beispielhafte synchronisierte Impulsvorgriffschaltung und das beispielhafte synchronisierte Impulsvorgriffverfahren dazu verwendet werden, Vorgriffoperationen sowohl für die HI- als auch für LO-DATEN- Phasen zu implementieren, könnte auch ein Einzelphasen-Vorgriff ausgeführt werden. Außerdem könnte eine Abwägung zwischen der Reduzierung der Laufzeitverzögerung und der Reduzierung des Leistungsverbrauches vorgenommen werden.
Es ist beabsichtigt, daß die Erfindung irgendwelche derartigen Änderungen und Abwandlungen umfaßt, soweit sie in den Umfang der beigefügten Ansprüche fallen.

Claims

1. Synchronisierte Impulsvorgriffschaltung (10) für ein synchronisiertes Bauelement (20), das synchron mit STEUER- Signalen auf Multiphasen-DATEN-Eingaben antwortet und nach einer Laufzeitverzögerung des synchronisierten Bauelements entsprechende DATEN-Ausgaben schafft, wobei die Vorgriffschaltung enthält: einen Abschnitt (12) zum Liefern eines Impulses, der synchron mit dem STEUER-Signal in den aktiven Zustand übergeht und dann, nach einer Vorgriffperiode, die wenigstens so lang wie die Laufzeitverzögerung des synchronisierten Bauelements (20) ist, in den inaktiven Zustand übergeht; einen DATEN- Erfassungs- und -Steuerabschnitt (14), der durch den Impuls freigegeben wird und auf wenigstens eine DATEN-Eingabephase antwortet, um während der zugeordneten Vorgriffperiode die DA- TEN-Ausgabe des synchronisierten Bauelements (20) unabhangig in der Weise zu steuern, daß die entsprechende DATEN-Ausgabephase nach einer vorgegebenen Vorbereitungszeit (Tsu), die kürzer als die zugehörige Laufzeitverzögerung des synchronisierten Bauelements (20) ist, erzeugt wird; dadurch gekennzeichnet, daß der Abschnitt (12) zum Liefern eines Impulses ein LAPP-Abschnitt ist, der enthält: wenigstens eine LAPP-Initialisierungskomponente (Q1), die auf ein STEUER-Signal anspricht, um einen LAPP- Impuls zu erzeugen; und eine Zeitgeberkomponente (32), die den LAPP-Impuls nach einer vorgegebenen Haltezeit (Th), die die Vorgriffperiode definiert, selektiv in den inaktiven Zustand versetzt.

2. Synchronisierte Impulsvorgriffschaltung nach Anspruch 1 für ein synchronisiertes Bauelement (20), das ein Speicherbauelement ist, das zwei Eingabe/Ausgabe-Phasen besitzt, die mit HI und LO bezeichnet sind.

3. Synchronisierte Impulsvorgriffschaltung nach Anspruch 2, die sowohl auf die HI- als auch auf die LO-Phase der DATEN- Eingabe anspricht.

4. Synchronisierte Impulsvorgriffschaltung nach Anspruch 3, in der das Speicherbauelement ein Flipflop ist und jedes STEUER-Signal die Vorderflanke eines internen Taktimpulses ist.

5. Synchronisierte Impulsvorgriffschaltung nach irgendeinem der Ansprüche 1 bis 4, in der die LAPP-Initialisierungskomponente einen Transistor (Q1) enthält, der durch das STEUER- Signal auf Durchlaß geschaltet wird.

6. Synchronisierte Impulsvorgriffschaltung nach irgendeinem der Ansprüche 1 bis 5, in der die Zeitgeberkomponente einen monostabilen Zeitgeber (32) mit einer wählbaren Periode enthält.

7. Synchronisierte Impulsvorgriffschaltung nach irgendeinem der Ansprüche 1 bis 6, die für die Verwendung mit einem STEUER-Signal ausgelegt ist, das die Vorderflanke eines internen Takts ist.

8. Synchronisierte Impulsvorgriffschaltung nach irgendeinem der Ansprüche 1 bis 7, in der der DATEN-Erfassungs- und

-Steuerabschnitt (14) enthält: wenigstens eine DATEN-Erfassungs- und -Steuerkomponente, die auf eine entsprechende DATEN- Eingabephase anspricht, um ein DATEN-Ausgabe-Steuersignal zu erzeugen, um eine DATEN-Ausgabe mit der geeigneten Phase auszuführen; und ein Vorbereitungsnetzwerk zum Herstellen der vorgegebenen Vorbereitungszeit (Tsu), um das DATEN-Ausgabe- Steuersignal zu erzeugen.

9. Synchronisierte Impulsvorgriffschaltung nach Anspruch 8, in der die DATEN-Erfassungs und -Steuerkomponente einen Transistor (Q3, Q4) enthält, der durch den LAPP-Impulse und eine entsprechende DATEN-Eingangssignalphase auf Durchlaß geschaltet wird, um das DATEN-Ausgabe-Steuersignal zu erzeugen, wobei der Transistor durch das Vorbereitungsnetzwerk (R3; R4, D2, D3) vorgespannt wird.

10. Synchronisierte Impulsvorgriffschaltung nach Anspruch 8 oder Anspruch 9 für die Verwendung mit einem synchronisierten Bauelement (20), das ein Speicherbauelement ist, das zwei mit HI und LO bezeichnete Eingabe/Ausgabe-Phasen besitzt, und in der der DATEN-Erfassungs- und -Steuerabschnitt (14) enthält: HI- und LO-Phasen-DATEN-Erfassungs- und -Steuerkomponenten (Q3, Q4), wovon jede auf den LAPP-Impuls und auf entsprechende HI- bzw. LO-Phasen-DATEN-Eingaben anspricht, um nach der vorgegebenen Vorbereitungszeit (Tsu) entsprechende HI- bzw. LO-Phasen- DATEN-Ausgabe-Steuersignale zu erzeugen, so daß das synchronisierte Bauelement (20, 50) entsprechende HI- bzw. LO-Phasen- DATEN-Aus gaben ausführt.

11. Synchronisierte Impulsvorgriffschaltung nach irgendeinem der Ansprüche 1 bis 10, in der die vorgegebene Haltezeit (Th) für den LAPP-Abschnitt (12) und die vorgegebene Vorbereitungszeit (Tsu) für den DATEN-Erfassungs- und -Steuerabschnitt (14) kooperativ entsprechend einer vorgegebenen Metastabilitätseigenschaft des synchronisierten Bauelements (20) gewählt werden.

12. Schaltung, die eine synchronisierte Impulsvorgriffschaltung (10) nach irgendeinem der Ansprüche 1 bis 11 in Kombination mit einem geeigneten synchronisierten Bauelement (20) enthält.

13. Synchronisiertes Impulsvorgriffverfahren für ein synchronisiertes Bauelement (20), das synchron mit STEUER-Signalen auf Multiphasen-DATEN-Eingaben antwortet und nach einer zugeordneten Laufzeitverzögerung entsprechende DATEN-Ausgaben schafft, mit den Schritten: Erzeugen eines Impulses, der synchron mit dem STEUER-Signal in den aktiven Zustand übergeht und dann, nach der Vorgriffperiode, in den inaktiven Zustand übergeht; als Antwort auf einen solchen Impuls und auf wenigstens eine DATEN-Eingabephase Steuern der DATEN-Ausgabe des synchronisierten Bauelements (20) in unabhängiger Weise während der zugeordneten Vorgriffperiode, so daß die entsprechende DATEN- Ausgabephase nach einer vorgegebenen Vorbereitungszeit (Tsu), die kürzer als die zugeordnete Laufzeitverzögerung des synchronisierten Bauelements ist, erzeugt wird; und Zurückgeben der Steuerung der DATEN-Ausgabe an das synchronisierte Bauelement am Ende der Vorgriffperiode; gekennzeichnet durch: Erfassen des STEUER-Signals und Erzeugen des Impulses als Antwort darauf; zeitlich Abstimmen einer vorgegebenen Haltezeit (Th), so daß sie wenigstens so lang wie die zugeordnete Laufzeitverzögerung des synchronisierten Bauelements (20) ist; und Versetzen des Impulses in den inaktiven Zustand und Beenden der Vorgriffperiode am Ende der zeitlich abgestimmten Haltezeit.

14. Synchronisiertes Impulsvorgriffverfahren nach Anspruch 13, in dem das synchronisierte Bauelement (20, 50) ein Speicherbauelement ist, das zwei Eingabe/Ausgabe-Phasen besitzt, die mit HI und LO bezeichnet sind, und in dem der Schritt des Steuerns der Datenausgabe die Schritte enthält: Steuern der DATEN-Ausgabe des synchronisierten Bauelements als Antwort auf LAPP-Impulse und die HI- und LO-DATEN-Eingabephasen während der zugeordneten Vorgriffperiode unabhängig in der Weise, daß die entsprechenden DATEN-Ausgabephasen nach der Vorbereitungszeit (Tsu), die kürzer als die zugeordnete Laufzeitverzögerung des synchronisierten Bauelements ist, erzeugt werden.

15. Synchronisiertes Impulsvorgriffverfahren nach Anspruch 13 oder Anspruch 14, mit dem Schritt des kooperativen Auswählens der vorgegebenen Haltezeit (Th) und der vorgegebenen Vorbereitungszeit (Tsu) entsprechend einer vorgegebenen Metastabilitätseigenschaft des synchronisierten Bauelements.