JPH04335421A - 同期すると共にパルスを加えられたルックアヘッド回路と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に集積回路の素
子に関し、更に詳しくは、素子に対する制御／クロック
と同期してルックアヘッド動作を行う同期した素子用の
パルスを加えたルックアヘッド回路と方法に関する。更
に詳しくは、このパルスを加えられたルックアヘッド回
路と方法は、記憶素子（フリップフロップのような）と
組み合わされてＨＩとＬＯの両方のルックアヘッド動作
を行い、制御クロックに同期したルックアヘッドの期間
中素子をバイパスしてデータ出力の制御を行い、次にこ
の素子が制御を行うと（すなちち、関連する伝播遅延の
後）動作を停止する。

【０００２】

【従来の技術】フリップフロップおよびレジスタのよう
な記憶素子は、データが既知である時刻とデータがラッ
チされて次に出力ドライバに供給される時刻との間にゲ
ート遅延を導入する。この伝播遅延を小さくするため、
しばしばルックアヘッド回路が使用され、これによって
データの出力動作の速度を速くしている。

【０００３】本発明を適用可能な特定な問題は、制御ク
ロック・パルスとの必要な同期をなお保証しながら、記
憶素子と関連する遅延を小さくする改良されたルックア
ヘッド技術である。理想的には、このような改良された
ルックアヘッド技術は記憶動作のＨＩ相とＬＯ相の両方
で使用することが可能である。ルックアヘッドの概念は
、素子を同期させる関連制御またはクロックの事象の前
に結果または出力が分かっている同期した素子に一般的
に適用することができる。フリップフロップの場合、一
般的なアプローチはそれらの２つの段階、すなわち、マ
スター／スレープの構成を利用し、この場合データは先
ずマスター・セクションにラッチされ、次にスレーブ・
セクション−に伝えられ、その後データ線用の出力ドラ
イバに伝えられる。この記憶動作は、３つのゲート遅延
−内部クロック・マスター・セクションおよびスレーブ
・セクション−を有し、これは、現在の技術では、一般
的に約６ｎｓ（ナノセカンド）であるが、４ｎｓの素子
が入手可能である。

【０００４】

【発明が解決しようとする課題】ルックアヘッド動作は
、マスター・セクションの論理水準を使用して出力値を
発生し、これによってスレーブ・セクションおよび関連
する伝播遅延をバイパスすることによって行われる。 ルックアヘッド動作のために素子自身を使用することに
より、制御クロックとの同期が保持される。しかし、こ
のルックアヘッド技術は、記憶動作の１つの相に対して
のみ使用することが可能である。特に、関連する出力ト
ランジスタがオンである場合、マスターをラッチするＬ
に向かうエッジを使用して出力トランジスタをオフに切
り替えることができるが、これは、出力トランジスタが
オフである場合、使用することのできないＬＯ相のルッ
クアヘッド技術である。この理由は、インバータを付け
加えてＬに向かうエッジをマスターに使用して出力トラ
ンジスタをオン（ＨＩ相）に切り替えると、ゲート遅延
が導入されてスレーブ・セクションをルックアヘッドし
て節約した時間が相殺されてしまうからである。

【０００５】更に、ＬＯ相のルックアヘッドの場合でさ
え、フリップフロップは完全にバイパスされず、スレー
ブ・セクションと関連するゲート遅延のみが避けられる
。内部クロックおよびマスター・セクションと関連する
ゲート遅延はなお存在している。従って、このルックア
ヘッド技術を使用すると、６ｎｓの素子はＬＯ相の場合
、４または５ｎｓ範囲で動作することができる。

【０００６】従って、制御／クロックとの同期を保持し
ながら、記憶素子のような同期した素子をバイパスする
改良されたルックアヘッド技術に対する必要性が存在す
る。

【０００７】

【課題を解決するための手段】本発明は、同期した素子
（フリップフロップのような）用の同期すると共にパル
スを加えられたルックアヘッド回路と方法であり、この
発明は、同期すると共にパルスを加えられたルックアヘ
ッド動作を実行し、素子の伝播遅延を受け入れるには十
分長い所定のルックアヘッドの期間素子の出力を制御し
、その後ルックアヘッド制御を停止する。このルックア
ヘッド技術は、制御・クロック信号との同期を保持しな
がら、この素子をバイパスし、これによって伝播遅延を
バイパスし、ＨＩ相とＬＯ相の両方でルックアヘッド動
作を可能にする。

【０００８】本発明の１つの特徴では、同期すると共に
パルスを加えられたルックアヘッド回路は、ＬＡＰＰ（
ルックアヘッド・パワー・パルス）セクションとデータ
検出および制御セクションを有する。ＬＡＰＰセクショ
ンは同期したＬＡＰＰパルスを発生し、このＬＡＰＰパ
ルスの各々は制御信号を同期して活性になり、次に所定
の保持時間Ｔｈのルックアヘッド期間の後不活性に切り
替わる。データ検出および制御セクションはＬＡＰＰパ
ルスによって動作され、データの少なくとも１相に応答
し、関連するルックアヘッドの期間中、同期した素子の
データ出力を独立して制御する。

【０００９】同期した素子に対して関連する伝播遅延よ
り短い所定のセットアップ時間の後、ＬＡＰＰパルスに
応答して、対応するデータ出力相が発生される。ＬＡＰ
Ｐパルスの保持時間Ｔｈは、少なくとも伝播遅延と同じ
長さだけ持続し、その結果、ＬＡＰＰパルスの端部で、
同期した素子は、データ出力に対して制御を行う。従っ
て、同期すると共にパルスを加えられたルックアヘッド
の方法の１つの特徴は、（ａ）制御信号を同期して活性
になり、次いで所定のルックアヘッド期間の後不活性に
切り替わる同期したＬＡＰＰ（ルックアヘッド・パワー
・パルス）を発生するステップ、（ｂ）選択したルック
アヘッド期間の間この素子のデータ出力を独立して制御
するステップ・および（ｃ）関連する伝播遅延の後、ル
ックアヘッド期間の終わりにデータ出力の制御をこの素
子の戻すステップを有する。

【００１０】本発明の更に特定の特徴では、同期すると
共にパルスを加えられたルックアヘッド回路を使用して
フリップフロップおよびその他の同期した記憶素子のＨ
ＩおよびＬＯのデータ入力／出力相の両方に対してルッ
クアヘッド動作を実行する。ＬＡＰＰセクションは、Ｌ
ＡＰＰ出力トランジスタとワンショット・タイマーによ
って構成される。ＬＡＰＰ出力トランジスタは、ＬＡＰ
Ｐパルスを開始する内部フリップフロップ・クロックの
立ち下がり区間でオンに切り替わり、次いでＬＡＰＰパ
ルスを終了させるルックアヘッド期間の所定の持続時間
Ｔｈの後ワンショット・タイマーによってオフに切り替
えられる。

【００１１】データ検出および制御セクションはＨＩ相
の出力制御トランジスタとＬＯ相の出力制御トランジス
タによって構成され、各トランジスタはセットアップ・
バイアス・ネットワークを有している。各出力制御トラ
ンジスタはＬＡＰＰパルスと各相のデータ入力に応答し
て出力制御信号を発生し、この出力制御信号はフリップ
フロップの出力を制御して関連するＨＩ／ＬＯデータ出
力を発生する。セットアップ・バイアス・ネットワーク
を使用し、ＬＡＰＰパルスの開始後、出力制御信号を発
生するためのセットアップ時間Ｔｓｕを設ける。

【００１２】本発明の技術的利点は下記を含む。同期す
ると共にパルスを加えられたルックアヘッド技術を使用
して同期した素子と関連する伝播遅延を効率的にバイパ
スすることができる。ルックアヘッド動作は、内部制御
／クロックと同期するＬＡＰＰパルスによって行われる
。保持時間Ｔｈ（ＬＡＰＰパルスの持続時間）とセット
アップ時間Ｔｓｕ（ＬＡＰＰパルスの開始とデータ出力
制御の達成の間の時間）の両方に対して独立した制御が
可能であり、これにより、同期した素子に対する所望の
準安定性能に従ってこれらのパラメータを協働して選択
することが可能である。記憶素子の関連では、パルスを
加えられたルックアヘッド回路は、データのＨＩ相とＬ
Ｏ相の両方を検出することが可能であり、記憶素子の出
力ドライバに適当な制御信号を加える（ＬＡＰＰ信号に
よって動作されながら）。補足的な利点として、伝播遅
延を減少させるのに貢献する同期した素子の電力消費は
、大巾に減少する。

【００１３】

【実施例】本発明をより完全に理解し、更にその特徴と
利点をより完全に理解するため、添付図と組み合わせて
本発明の代表的な実施例の以下の詳細な説明を参照する
。同期すると共にパルスを加えられたルックアヘッドの
回路と方法の代表的な実施例の詳細な説明は、下記のよ
うに構成される。

【００１４】１．同期すると共にパルスを加えられたル
ックアヘッド技術 ２．同期すると共にパルスを加えられたルックアヘッド
回路 ２．１．ＬＡＰＰセクション ２．２．データの検出と制御セクション２．３．セット
アップ時間および保持時間の最適化３．結論 フリップフロップに対する同期すると共にパルスを加え
られたルックアヘッドの動作の実行に関連して代表的な
実施例を説明する。しかし、本発明は、制御／クロック
と同期して動作し、その結果、データ入力は既知の入力
人に基礎を置き、その結果としてデータ出力を発生する
場合に伝播遅延を生じる記憶素子（フリップフロップ以
外にレジスタやラッチのような）およびその他の同期し
た素子に対して一般的な適用可能性を有している。他の
ルックアヘッドの用途の例には、Ａ／Ｂ選択部品、イネ
ーブル／ディスエーブル・バス・ドライバがある。

【００１５】１．同期すると共にパルスを加えられたル
ックアヘッド技術 図１は、本発明の同期すると共にパルスを加えられたル
ックアヘッド技術を機能的に示す。同期すると共にパル
スを加えられたルックアヘッド回路１０は、フリップフ
ロップ２０に対してルックアヘッド動作を行う。フリッ
プフロップ２０はデータ入力とクロック入力を受け取り
、このクロックと同期してこのデータ入力をラッチし、
適当なＨＩ／ＬＯ相の出力を供給してデータ出力ドライ
バ２５を制御し、このデータ出力ドライバ２５は次にデ
ータ出力線を制御する。

【００１６】通常の動作の場合、フリップフロップ２０
は、データ入力とデータ出力の間に約６ｎｓ（ナノセカ
ンド）の伝播遅延を加える。すなわち、伝播遅延は、デ
ータ入力と同期クロック信号がフリップフロップの入力
に現れる時刻とこのデータがラッチされ、データ出力線
をこれに従って制御するデータ出力ドライバに伝えられ
る）時刻との間に発生する。

【００１７】同期すると共にパルスを加えられたルック
アヘッド技術は、フリップフロップの通常の伝播遅延を
バイパスするために使用することが可能であり、これに
よってデータ出力の合計遅延を約２ｎｓに減少させるこ
とができる。同期すると共にパルスを加えられたルック
アヘッドサーキッド１０はデータ入力とクロックを受け
取り、フリップフロップを効果的にバイパスしてそのデ
ータ出力ドライバを独立して制御し、これによってデー
タ出力線を制御する。

【００１８】代表的な同期すると共にパルスを加えられ
たルックアヘッド技術は、（ａ）クロックと同期してＬ
ＡＰＰを発生し、ルックアヘッド動作を可能にするステ
ップ、（ｂ）データ入力のＨＩ／ＬＯ相を検出してデー
タ出力ドライバ２５を独立して制御し、適当なデータ出
力を供給するステップ、とよび（ｃ）ＬＡＰＰパルスの
終端で、ルックアヘッド動作を不能にしてデータ出力ド
ライバの制御をデータ入力のラッチを終了したフリップ
フロップ２０に戻すステップが含まれる。

【００１９】同期すると共にパルスを加えられたルック
アヘッド回路１０は、ＬＡＰＰ（ルックアヘッド・パワ
ー・パルス）セクション１２とデータ検出および制御セ
クション１４を有する。フリップフロップ２０に対する
クロック入力とデータ入力はまたそれぞれＬＡＰＰセク
ション１２とデータ検出および制御セクション１４に入
力される。

【００２０】ルックアヘッドの動作を開始するには、Ｌ
ＡＰＰセクション１２はクロックの制御端部と同期して
トリガーを行い、ＬＡＰＰ線を活性に切り替え、データ
検出および制御セクション１４を動作させる。動作中、
データ検出および制御セクションはデータ入力を受け取
り、その相を検出する。データ入力の相によって、デー
タ検出および制御セクションはデータ出力ドライバ２５
に適当な理論水準を与え、このドライバ２５は次に適当
なデータ出力を供給する。

【００２１】ところで、伝播遅延の後、フリップフロッ
プ２０はデータのラッチを完了し、データ出力ドライバ
とデータ出力線を制御する準備を整える。所定のルック
アヘッドの期間の後、ＬＡＰＰセクション１２はＬＡＰ
Ｐ線は不活性に切り替え、ＬＡＰＰパルスを終了する。 その結果、データ検出および制御セクション１４の動作
が停止され、データ出力ドライバ２５に対する制御がフ
リップフロップ２０に戻される。

【００２２】ＬＡＰＰパルスのルックアヘッドの期間が
少なくともフリップフロップと関連する予想伝播遅延と
同じくらい長く、かも非常に長くならない程度にＬＡＰ
Ｐセクションを構成する。従って、ＬＡＰＰセクション
は各クロック・パルスの周囲にルックアヘッド・ウイン
ドを設け、このウインドが開くと、フリップフロップが
そのラッチ動作を終了する前にデータ入力をデータ出力
線に転送することが可能になるが、しかし次のこのウイ
ンドを閉じると、次の同期クロック・パルスの前に他の
データの遷移がデータ出力線に進むのが防止される。

【００２３】ＬＡＰＰパルスのルックアヘッドの期間を
適当に選択することにより、このルックアヘッド・ウイ
ンドを制御し、内部クロックとの同期を保持しながら、
フリップフロップと関連する伝播遅延を避けることがで
きる。フリップフロップをバイパスすることにより、同
期すると共にパルスを加えられたルックアヘッド技術は
ＨＩおよびＬＯのデータ相に対してルックアヘッド動作
を行うことができる。

【００２４】２．同期すると共にパルスを加えられたル
ックアヘッド回路図２は同期すると共にパルスを加えら
れたルックアヘッド回路の代表的な実行例の簡略化した
概略図であり、この回路は、ＬＡＰＰセクション３０と
データ検出および制御セクション４０によって構成され
る。この同期すると共にパルスを加えられたルックアヘ
ッド回路は、フリップフロップ５０およびこれの関連す
るデータ出力ドライバ６０と協働してルックアヘッド動
作を実行する。

【００２５】従来の論理設計によれば、代表的な同期す
ると共にパルスを加えられたルックアヘッド回路の場合
、インバータ５２がクロック線に含まれ、外部立ち上が
り区間のタイミングを一般的にフリップフロップが使用
する内部立ち下がり区間のタイミングに変換する。すな
ほち、上向きの立ち上がり区間を有するクロックパルス
は下向きの立ち上がり区間を有する反転クロックパルス
を発生するように反転される。

【００２６】２．１．ＬＡＰＰセクションＬＡＰＰセク
ション３０は、ＰＮＰトランジスタＱ１、ＮＰＮトラン
ジスタＱ２、およびワンショット・タイマー３２を有す
る。クロック信号はＱ１のベースに入力され、ＬＡＰＰ
パルスはＱ２のエミッタから出力される。 反転クロック信号がまたワンショット・タイマー３２に
入力される。

【００２７】ルックアヘッド動作を行う前、すなわち、
クロックがＬであり、反転クロックがＨである場合、Ｐ
ＮＰトランジスタＱ１はオンの状態にあり、これによっ
てＱ２はオフの状態に保持される。Ｑ２がオフになると
、ＬＡＰＰ線は不活性になる。クロック・パルスの立ち
上がり区間に応答して、Ｑ１がオフされ、これによって
Ｑ２がオンになり、ＬＡＰＰ線を活性に切り替わり、Ｌ
ＡＰＰパルスを開始する。従って、ＬＡＰＰパルスはク
ロックに同期され、従ってフリップフロップ５０を同期
させる反転クロックに同期される。

【００２８】約２ｎｓのゲート遅延の後、クロックパル
スの立ち上がり区間がインバータ５２の出力で反転クロ
ックの立ち下がり区間として現れる。反転クロックはフ
リップフロップ５０とワンショット・タイマー３２の両
方に入力される。ワンショット・タイマー３２は、従来
のワンショット・タイミング技術を使用し、反転クロッ
クによってトリガーされた後、ワンショット・パルス出
力に所定の遅延を与える。ワンショット・タイマー３２
からのワンショット・パルス出力によって、Ｑ２がオフ
される。

【００２９】Ｑ２がワンショット・タイマーのパルスに
よってオフされると、ＬＡＰＰ線は不活性に切り替えら
れ、ＬＡＰＰパルスを終了する。従って、代表的な同期
すると共にパルスを加えられたルックアヘッド回路の場
合、ワンショット・タイマー３２によって導入される所
定の遅延によって、またＬＡＰＰパルスのルックアヘッ
ド期間が決定される、すわなち、このルックアヘッド期
間の持続時間は保持時間Ｔｈとして表される。上で論じ
たように、ＬＡＰＰパルスに対するルックアヘッド期間
がフリップフロップのラッチ動作と関連する伝播遅延と
同じくらい長いように、この保持時間Ｔｈを選択しなけ
ればならない。

【００３０】代表的なＬＡＰＰセクションの場合、ワン
ショット・タイマーはフリップフロップを使用して実行
される。このアプローチによって、ＬＡＰＰパルスのル
ックアヘッド期間がフリップフロップ５０のラッチ動作
と関連する伝播遅延と実質的に等しいことが保証され、
これによって、フリップフロップがデータ入力をラッチ
してデータ出力線の制御を行う迄、ＬＡＰＰパルスが活
性のままであり、同期すると共にパルスを加えられたル
ックアヘッド回路のデータ検出および制御セクションが
動作されたままであることが保証される。すなわち、ワ
ンショット・タイマー３２とフリップフロップ５０の両
方が反転クロックによってトリガーされ（クロックがＬ
ＡＰＰパルスを開始した後約２ｎｓ）、その結果、ワン
ショット・フリップフロップは、フリップフロップ５０
がデータ入力をラッチするのと畧同じ時間で、一般的に
は反転クロックパルスの後４ｎｓで、トグルする。

【００３１】ＬＡＰＰパルスを発生した後、クロックの
下向きの立ち下がり区間は、ＰＮＰトランジスタＱ１の
ベースとインバータ５２に達する。Ｑ１はオンされ、Ｑ
２はオフのまま保持される。インバータの２ｎｓのゲー
ト遅延の後、反転クロックの上向きの立ち下がり区間（
ｒｉｓｉｎｇ　ｔｒａｉｌｉｎｇ　ｅｄｇｅ）　は次の
クロックパルスに備えてワンショット・フリップフロッ
プのタイマー３２をトグルする。

【００３２】２．２．データ検出および制御セクション
データ検出および制御セクション４０は、ＮＰＮトラン
ジスタＱ３とＱ４を有する。Ｑ３は抵抗Ｒ３によってバ
イアスされ、Ｑ４は抵抗ＲとダイオードＤ１とＤ２によ
ってバイアスされる。ＬＡＰＰ線はＱ３のベースに接続
され、ショットキ・ダイオードＳＤ１を介してＱ３のエ
ミッタに接続され、かつＱ４のベースに接続される。デ
ータ入力線は、Ｑ３のエミッタに接続され、かつショッ
トキ・ダイオードＳＤ１を介しＱ４のベースに接続され
る。

【００３３】ルックアヘッド動作を開始する前、すなわ
ちＬＡＰＰ線が不活性である場合、Ｑ３とＱ４はいずれ
もオフであり、データ検出および制御セクション４０は
動作不能になる。特に、データ検出および制御セクショ
ンに対するデータ入力はデータ出力ドライバ６０に供給
されず、このデータ出力ドライバ６０はフリップフロッ
プ５０によって制御されているＬＡＰＰ線のＬＡＰＰパ
ルスによって、データ検出および制御セクションが動作
され、この制御セクションはデータ入力のＨＩ／ＬＯ相
を検出し、これに従って、データ出力ドライバを制御す
る。もしデータ入力がＬＯ、すなわちＬＯ相のルックア
ヘッドであり、したがって、Ｑ３がオンし（Ｑ４はオフ
のままである）、データ出力ドライバ内のＱ４をオフに
すれば、その結果、データ出力はＬＯになる。もしデー
タ入力がＨＩ、すなわちＨＩ相のルックアヘッドーであ
り、したがって、Ｑ４がオンし（Ｑ３はオフのままであ
る）、データ出力ドライバのＱ５をオフにすれば、その
結果、データ出力はＨＩになる。したがって、ＬＡＰＰ
パルスによって動作されると、データ検出および制御セ
クションはデータ入力のＨＩ／ＬＯ相を検出し、したが
って、適当な論理水準を与えてデータ出力ドライバ６０
を制御し、したがってデータ出力線を制御する。

【００３４】データ入力を検出しＱ５をオンすることに
よって、Ｑ３とＱ４がどの程度迅速にＬＡＰＰパルスに
応答し、したがって、データ検出および制御セクション
がどの程度迅速にデータ出力ドライバ（すなわち、デー
タ出力線）を制御するかは、Ｑ３（Ｒ３）およびＱ４（
Ｒ４／Ｄ２／Ｄ３）のバイアスネットワークによって決
定される。したがって、同期すると共にパルスを加えら
れた代表的なルックアヘッド回路の場合、これらのバイ
アス・ネットワークによって設けられた応答時間によっ
て、またクロック・パルスを受け取った後（すなわち、
ＬＡＰＰ線が活性になった後）データ検出および制御セ
クションがデータ出力ドライバを制御する時間が決定さ
れ、−−応答時間の持続は、制御セットアップ時間Ｔｓ
ｕで示すことができる。Ｑ３とＱ４に対するセットアッ
プのバイアス・ネットワークを適当に形成することによ
り、このセットアップ時間Ｔｓｕを選択することができ
る。

【００３５】ＬＡＰＰパルスによって動作させれている
間、データ検出および制御セクション４０は、データ出
力ドライバとデータ出力線を制御する。ＬＡＰＰ線が不
活性に切り替わると、Ｑ３とＱ４はいずれもオフに取り
替えられ、データ検出および制御セクションの動作を停
止する。データ検出および制御セクションの動作を停止
されると、データ出力ドライバ６０内のトランジスタＱ
５はＱ５のベースに接続されたインターフェース・トラ
ンジスタＱ６を介してフリップフロップ５０によって制
御される。

【００３６】２．３．セットアップ時間と保持時間の最
適化代表的な同期すると共にパルスを加えられたルック
アヘッド回路によって実行されるルックアヘッド動作は
、セットアップ時間Ｔｓｕと保持時間Ｔｈを適当に選択
することにより、特定の用途または動作環境に対してカ
スタム化することができる。どの程度迅速にかつどの程
度長くこの同期すると共にパルスを加えられたルックア
ヘッド回路がデータ出力線を制御するかは、それぞれこ
れらのパラメータによって決定される。

【００３７】例えば、これらのパラメータを使用して最
適な準安定性能を得るために同期すると共にパルスを加
えられたルックアヘッド回路の設計をカスタム化するこ
とができる。すなわち、フリップフロップおよびその他
の同期された素子は、ＨＩでもなくＬＯでもない中間的
な準安定状態をとることが可能である。フリップフロッ
プはこの中間的な準安定状態から急速にＨＩの状態また
はＬＯの状態に遷移するが、しかし、最終の状態は予測
不能である。

【００３８】Ｔｈを適当に選択し、特にＴｓｕを適当に
選択することにより、準安定性能を最適化することが可
能である。 ３．結論 本発明を特定の代表的な実施例に関して説明してきたが
、当業者には種々の変更と変形が可能である。例えば、
この代表的な同期すると共にパルスを加えられたルック
アヘッド回路と方法を使用して、ＨＩのデータ相とＬＯ
のデータ相の両方に対してルックアヘッド動作を実行す
るが、単相のルックアヘッドを実行することも可能であ
る。また、伝播遅延を減少させることと電力消費を減少
させることの間で、若干の二者択一を行うことが可能で
ある。

【００３９】本発明は、これらの全ての変形と変更を上
記の請求項の範囲内にあるものとして包含することを意
図する。以上の記載に関連して、以下の各項を開示する
。 １．制御信号と同期して多相データ入力に応答し、関連
する伝播遅延の後、対応するデータ出力を発生する同期
した素子用の同期すると共にパルスを加えられたルック
アヘッド回路に於て、上記の回路は：上記の制御信号に
応答して活性に切り替わり、所定の保持時間Ｔｈの後、
次に不活性に切り替わる同期したＬＡＰＰパルスを発生
するＬＡＰＰセクション；およびＬＡＰＰパルスによっ
て動作されて少なくとも１つのデータ入力に応答し、関
連するルックアヘッドの期間中、上記の同期した素子の
データ出力を独立して制御するデータ検出および制御セ
クションであって、その結果、上記の同期した素子に対
する関連した伝播遅延より短い所定のセットアップ時間
Ｔｓｕの後、応答するデータ出力相が発生される上記の
データ検出および制御セクション；によって構成される
ことを特徴とする同期すると共にパルスを加えられたル
ックアヘッド回路。

【００４０】２．上記の同期した素子は、ＨＩとＬＯで
示す２つの入力／出力相を有する記憶素子であることを
特徴とする前記項１記載の同期すると共にパルスを加え
られたルックアヘッド回路。 ３．上記のルックアヘッド回路は、上記のデータ入力の
ＨＩ相とＬＯ相の両方に応答することを特徴とする前記
項２記載の同期すると共にパルスを加えられたルックア
ヘッド回路。

【００４１】４．上記の記憶素子はフリップフロップで
あり、各制御信号は内部クロック・パルスの立ち上がり
区間であることを特徴とする前記項３記載の同期すると
共にパルスを加えられたルックアヘッド回路。 ５．上記のＬＡＰＰセクションは：ＬＡＰＰパルスを動
作するための制御信号に応答する少なくとも１つのＬＡ
ＰＰ開始部品；および所定の保持時間Ｔｈの後、各ＬＡ
ＰＰパルスを選択的に切り替えるタイマー部品；によっ
て構成されることを特徴とする前記項１記載の同期する
と共にパルスを加えられたルックアヘッド回路。

【００４２】６．上記のＬＡＰＰ開始部品は、制御信号
によってオンに切り替えられるトランジスタによって構
成されることを特徴とする前記項５記載の同期すると共
にパルスを加えられたルックアヘッド回路。 ７．上記のタイマー部品は、選択可能な期間Ｔｈを有す
るワンショット・タイマーによって構成されることを特
徴とする前記項５記載の同期すると共にパルスを加えら
れたルックアヘッド回路。

【００４３】８．上記の制御信号は、内部クロックの立
ち上がり区間であることを特徴とする前記項５記載の同
期すると共にパルスを加えられたルックアヘッド回路。 ９．各データ入力相に応答してデータ出力制御信号を発
生し、適当な相のデータを出力する少なくとも１つのデ
ータ検出および制御部品；および所定のセットアップ時
間Ｔｓｕを設け、上記のデータ出力制御信号を発生する
セットアップ・ネットワーク；よって構成されることを
特徴とする前記項１記載の同期すると共にパルスを加え
られたルックアヘッド回路。

【００４４】１０．上記のデータ検出および制御部品は
、上記のＬＡＰＰパルスと各データ入力相によってオン
に切り替えられ、上記のデータ出力制御信号を発生する
トランジスタによって構成され、上記のトランジスタは
上記のセットアップ・ネットワークによってバイアスさ
れることを特徴とする前記項９記載の同期すると共にパ
ルスを加えられたルックアヘッド回路。

【００４５】１１．上記の同期した素子は、ＨＩとＬＯ
で示す２つの入力／出力相を有する記憶素子であり、上
記の検出および制御セクションは、各々がＬＡＰＰパル
スと各ＨＩ相とＬＯ相のデータ入力に応答し、所定のセ
ットアップ時間Ｔｓｕの後、各ＨＩ相とＬＯ相のデータ
出力制御信号を発生するＨＩ相とＬＯ相のデータ検出お
よび制御部品であって、その結果、上記の同期した素子
が各ＨＩ相とＬＯ相のデータ出力を発生する上記のＨＩ
相とＬＯ相のデータ検出および制御部品によって構成さ
れることを特徴とする前記項９記載の同期すると共にパ
ルスを加えられたルックアヘッド回路。

【００４６】１２．上記の記憶素子はフリップフロップ
であり、各制御信号は内部クロック・パルスの立ち上が
り区間であることを特徴とする前記項９記載の同期する
と共にパルスを加えられたルックアヘッド回路。 １３．上記のＬＡＰＰセクションに対する上記の所定の
保持時間Ｔｈと上記のデータ検出および制御セクション
に対する上記の所定のセットアップ時間Ｔｓｕは、上記
の同期した素子に対する所定に準安定性能に従って協働
して選択されることを特徴とする前記項１記載の同期す
ると共にパルスを加えられたルックアヘッド回路。

【００４７】１４．制御信号に同期して多相データ入力
に応答し、関連する伝播遅延の後、対応するデータ出力
を発生する同期した素子用の同期すると共にパルスを加
えられたルックアヘッド回路の方法に於いて、上記の方
法は；上記の制御信号に応答して活性に切り替わり、少
なくとも上記の伝播遅延と少なくとも同じ長さである所
定の保持時間Ｔｈのルックアヘッド期間の後、次に不活
性に切り替わる同期したＬＡＰＰパルスを発生するステ
ップ；ＬＡＰＰパルスおよび少なくとも１つのデータ入
力相に応答し、上記の関連するルックアヘッド期間の間
上記の同期した素子のデータ出力を独立して制御するス
テップであって、その結果、上記の同期した素子に対す
る上記の関連する伝播遅延よりも短い所定のセットアッ
プ時間Ｔｓｕの後、上記の対応するデータ出力相が発生
される上記のステップ；および伝播遅延が終了すると、
上記のルックアヘッド期間の終了時点で上記のデータ出
力の制御を上記の同期した素子に戻すステップ；によっ
て構成されることを特徴とする同期すると共にパルスを
加えられたルックアヘッドの方法。

【００４８】１５．上記の同期した素子は、ＨＩとＬＯ
で示す２つの入力／出力相を有する記憶素子であり、上
記のデータ相を制御する上記のステップは、ＬＡＰＰパ
ルスとＨＩとＬＯのデータ入力相に応答して上記の関連
するルックアヘッドの期間中、上記の同期した素子のデ
ータ出力を独立して制御するステップによって構成され
、その結果、上記の同期した素子に対する上記の関連す
る伝播遅延よりも短い時間Ｔｓｕの後、各データ出力相
が発生されることを特徴とする前記項１４記載の同期す
ると共にパルスを加えられたルックアヘッドの方法。

【００４９】１６．上記の同期した素子に対する所定の
準安定性能に従って、上記の所定の保持時間Ｔｈと上記
の所定のセットアップ時間Ｔｓｕを協働して選択するス
テップによって更に構成されることを特徴とする前記項
１４記載の同期すると共にパルスを加えられたルックア
ヘッドの方法。 １７．制御信号と同期してＨＩ相とＬＯ相のデータ入力
に応答し、関連する伝播遅延の後、対応するＨＩ相とＬ
Ｏ相のデータ出力を発生する記憶素子用の同期すると共
にパルスを加えられたルックアヘッド回路に於て、上記
の回路は：上記の制御信号に応答して活性に切り替わり
、所定の保持時間Ｔｈの後、次に不活性に切り替わる同
期したＬＡＰＰパルスを発生するＬＡＰＰセクション；
およびＬＡＰＰパルスによって動作されて各ＨＩ相とＬ
Ｏ相のデータ入力に応答し、関連するルックアヘッドの
期間中、上記の記憶素子のデータ出力を独立して制御す
るデータ検出および制御セクションであって、その結果
、上記の記憶素子に対する関連した伝播遅延より短い所
定のセットアップ時間Ｔｓｕの後、対応するデータ出力
相が発生される上記のデータ検出および制御セクション
；によって構成されることを特徴とする同期すると共に
パルスを加えられたルックアヘッド回路。

【００５０】１８．上記の記憶素子はフリップフロップ
であり、各制御信号は内部クロック・パルスの立ち上が
り区間であることを特徴とする前記項１７記載の同期す
ると共にパルスを加えられたルックアヘッド回路。 １９．上記のＬＡＰＰセクションは：制御信号に応答し
てＬＡＰＰを動作させるＬＡＰＰ開始部品；および選択
可能な期間Ｔｈを有するワンショット・タイマ；によっ
て構成されることを特徴とする前記項１７記載の同期す
ると共にパルスを加えられたルックアヘッド回路。

【００５１】２０．上記のデータ検出および制御セクシ
ョンは：上記のＬＡＰＰパルスおよび各ＨＩ相とＬＯ相
のデータ入力によって動作され各データ出力制御信号を
発生して対応するデータ出力相を発生するＨＩおよびＬ
Ｏ検出および制御部品；および各データ出力制御信号に
対してセットアップ時間Ｔｓｕを設定する各セットアッ
プ・ネットワーク；によって構成されることを特徴とす
る前記項１７記載の同期すると共にパルスを加えられた
ルックアヘッド回路。

【００５２】２１．上記のＬＡＰＰセクションに対する
上記の所定の保持時間Ｔｈと上記のデータ検出および制
御セクションに対する上記の所定のセットアップ時間は
、上記の同期した素子に対する所定に準安定性能に従っ
て協働して選択されることを特徴とする前記項１記載の
同期すると共にパルスを加えられたルックアヘッド回路
。

【図面の簡単な説明】

【図１】本発明の同期すると共にパルスを加えられたル
ックアヘッド技術の機能ブロック図である。

【図２】同期したＬＡＰＰパルスを発生するためのＬＡ
ＰＰセクションと、同期すると共にパルスを加えられた
ルックアヘッド動作を実行するためのデータ検出および
制御セクションを有する代表的な同期すると共にパルス
を加えられたルックアヘッド回路の概略図である。

【符号の説明】

１０　　同期すると共にパルスを加えられたルックアヘ
ッド回路 １２、３０　　ＬＡＰＰセクション １４、４０　　データ検出および制御セクション２０、
５０　　フリップフロップ ２５、６０　　データ出力ドライバ ３２　　ワンショット・タイマー ５２　　インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御信号に同期して多相データ入力に
   応答し、関連する伝播遅延の後、対応するデータ出力を
   発生する同期した素子用の同期すると共にパルスを加え
   られた回路に於て、上記の回路は：上記の制御信号に応
   答して活性に切り替わり、所定の保持時間Ｔｈの後、次
   に不活性に切り替わる同期したＬＡＰＰパルスを発生す
   るＬＡＰＰセクション；およびＬＡＰＰパルスによって
   動作されて少なくとも１つのデータ入力に応答し、関連
   するルックアヘッド期間中、上記の同期した素子のデー
   タ出力を独立して制御するデータ検出および制御セクシ
   ョンであって、その結果、上記の同期した素子に対する
   関連した伝播遅延より短い所定のセットアップ時間Ｔｓ
   ｕの後、対応するデータ出力相が発生される上記のデー
   タ検出および制御セクション；によって構成されること
   を特徴とする同期すると共にパルスを加えられたルック
   アヘッド回路。