DE102007058828A1

DE102007058828A1 - Speicherbauelement und Fehlerkorrekturverfahren

Info

Publication number: DE102007058828A1
Application number: DE102007058828A
Authority: DE
Inventors: Yong Tae Suwon Yim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-12-29
Filing date: 2007-11-28
Publication date: 2008-07-03
Also published as: US8091010B2; CN101211667A; US20080163033A1; KR100856129B1; KR20080062306A; JP2008165808A

Abstract

Die Erfindung bezieht sich auf ein Speicherbauelement mit Codierer und Decodierer zur Fehlerüberprüfung und Fehlerkorrektur (ECC) und auf ein entsprechendes Fehlerkorrekturverfahren. Ein erfindungsgemäßes Speicherbauelement umfasst einen ECC-Codierer (420), der Syndromdaten erzeugt, die, basierend auf Informationsdaten und einem Generatorpolynom, eine h-Bit-Fehlerkorrektur freigeben, wobei h eine ganze Zahl größer oder gleich zwei ist, und codierte Daten ausgibt, welche die Informationsdaten und die Syndromdaten umfassen, und einen ECC-Decodierer (430), der die codierten Daten empfängt und in einem entsprechenden Betriebsmodus, basierend auf den codierten Daten, in Bezug auf ein Maximum von h-j Bits eine Fehlerposition in den Informationsdaten detektiert, wobei "j" eine ganze Zahl größer oder gleich eins ist. Verwendung z. B. in der Halbleiterspeichertechnik mit ECC-Fehlerkorrektur.

Description

Die Erfindung bezieht sich auf ein Speicherbauelement mit Codierer und Decodierer zur Fehlerüberprüfung und Fehlerkorrektur (ECC) und auf ein entsprechendes Fehlerkorrekturverfahren.
Mit der Zunahme der Speicherkapazität in Halbleiterspeicherbauelementen ist eine Fehlerkorrekturschaltung erforderlich, die Fehler in defekten Speicherzellen erkennen kann. Herkömmliche Fehlerkorrekturschaltungen können in Fehlerkorrekturschaltungen, die eine Redundanzspeicherzelle verwenden, und in Fehlerkorrekturschaltungen aufgeteilt werden, die eine Fehlerüberprüfung und Fehlerkorrektur (ECC) verwenden.
Ein Halbleiterspeicherbauelement, das eine Fehlerkorrekturschaltung aufweist, die eine Redundanzspeicherzelle verwendet, weist normale Speicherzellen und Redundanzspeicherzellen auf. Hierbei ersetzt das Halbleiterspeicherbauelement eine Speicherzelle, die einen Fehler aufweist, durch eine Redundanzspeicherzelle, wenn Daten geschrieben oder gelesen werden. Normalerweise verwenden dynamische Speicher bauelemente mit direktem Zugriff (DRAM) solche Fehlerkorrekturschaltungen, die Redundanzspeicherzellen benutzen.
Andererseits erzeugt und speichert ein Halbleiterspeicherbauelement, das eine Fehlerkorrekturschaltung aufweist, welche ECC verwendet, Redundanzdaten, die als Paritätsdaten oder Syndromdaten bezeichnet werden, sowie ein Datenbit und bestimmt danach das Auftreten oder das Nichtauftreten eines Fehlers unter Verwendung von Paritätsbits, um den Fehler zu korrigieren. Die Fehlerkorrekturschaltung, welche ECC verwendet, wird normalerweise für Nurlesespeicherbauelemente (ROM-Bauelemente) und insbesondere für Flashspeicherbauelemente verwendet, welche elektrisch löschbare und programmierbare Nurlesespeicherzellen (EEPROM-Zellen) aufweisen.
Wenn jedoch Fehler über einen fehlerkorrigierbaren Bereich hinaus auftreten, korrigiert die Fehlerkorrekturschaltung, welche ECC verwendet, diese Fehler möglicherweise nicht richtig. Das bedeutet, dass sie eine Falschkorrekturwahrscheinlichkeit aufweist. Beispielsweise beträgt in einem Fall, in dem ein Fehlerdetectionscode (EDC) von 5 Bit und ein 4-Bit-ECC in Bezug auf 528-Byte-Informationsdaten verwendet werden, die Falschkorrekturwahrscheinlichkeit ungefähr P6 × 0,0015, wobei P6 die Wahrscheinlichkeit des Auftretens von 6 oder mehr Bitfehlern ist. Meistens ergibt sich mit einer solchen Fehlerkorrekturleistungsfähigkeit kein Problem während des Systembetriebs. In einer besonderen Situation, wenn beispielsweise aufgrund einer plötzlichen Verschlechterung des Halbleiterspeicherbauelements eine große Anzahl von Fehlern auftreten oder wenn mehrere Bündel- bzw. Burstfehler aufgrund eines Energieausfalls auftreten, kann jedoch auch eine moderate Falschkorrekturwahrscheinlichkeit die Systemstabilität verschlechtern. Entsprechend ist ein Ansatz zum Reduzieren der Falschkorrekturwahrscheinlichkeit erforderlich.
Herkömmlicherweise werden, um die Falschkorrekturwahrscheinlichkeit zu reduzieren, zyklische Redundanzüberprüfungsdaten (CRC-Daten) addiert und eine Falschkorrektur bei der ECC wird unter Verwendung der CRC-Daten detektiert. 1 ist ein funktionales Blockdiagramm eines herkömmlichen Codierers. Bezugnehmend auf 1 umfasst ein herkömmliches Halbleiterspeicherbauelement einen CRC-Codierer 12 und einen ECC-Codierer 14, um Informationsdaten zu codieren.
Der CRC-Codierer 12 empfängt Hostschreibdaten, d. h. Informationsdaten, von einem Host. Der CRC-Codierer 12 erzeugt CRC-Daten bzw. CRC-Paritätsdaten und addiert die CRC-Daten oder die CRC-Paritätsdaten zu den Informationsdaten. Die CRC-Parität kann z. B. 16-Datenbits umfassen, wie in 2 dargestellt ist.
Der ECC-Codierer 14 erzeugt ECC-Paritätsdaten oder Syndromdaten für die ECC in Bezug auf die Informationsdaten mit den CRC-Daten, d. h. in Bezug auf „Hostschreibdaten + CRC-Parität". Wenn der ECC-Codierer 14 ein 4-Bit-ECC-Codierer ist, kann die ECC-Parität ein 52-Bit-Datenwort sein. Wenn ein gerades Paritätsbit oder ein ungerades Paritätsbit addiert wird, kann die ECC-Parität ein 53-Bit-Datenwort sein, wie in 2 dargestellt ist.
2 zeigt ein Beispiel der Struktur von herkömmlichen codierten Daten. Bezugnehmend auf 2 entsprechen die codierten Daten nach der Verarbeitung durch den CRC-Codierer 12 dem Ausdruck „Hostschreibdaten + CRC-Parität". Nach der Verarbeitung durch den ECC-Codierer 14 entsprechen die codierten Daten, die im Speicher gespeichert sind, dem Ausdruck „Hostschreibdaten + CRC-Parität + ECC-Parität".
3 zeigt ein funktionales Blockdiagramm eines herkömmlichen Decodierers. Bezugnehmend auf 3 umfasst ein herkömmliches Halbleiterspeicherbauelement einen ECC-Decodierer 22, einen CRC-Decodierer 24 und einen Selektor 26. Das herkömmliche Halbleiterspeicherbauelement führt eine Decodierung in umgekehrter Reihenfolge zur Codierreihenfolge aus, was bedeutet, dass eine CRC-Decodierung nach der ECC-Decodierung von aus dem Speicher gelesenen Daten durchgeführt wird.
Der ECC-Decodierer 22 detektiert eine Fehlerposition durch Ausführen der ECC-Decodierung in Bezug auf die Daten, die aus dem Speicher gelesen werden, und korrigiert ein Fehlerbit entsprechend der detektierten Fehlerposition. Der CRC-Decodierer 24 empfängt die korrigierten Daten vom ECC-Decodierer 22, erzeugt CRC-Daten auf die gleiche Weise wie der CRC-Codierer 12, vergleicht die erzeugten CRC-Daten mit CRC-Daten, die aus dem Speicher gelesen werden, und bestimmt das Auftreten oder das Nichtauftreten eines Fehlers. Der CRC-Decodierer 24 gibt ein Bestanden/Durchgefallen-Signal entsprechend dem Bestimmungsergebnis aus. Der Selektor 26 wählt in Reaktion auf das Bestanden/Durchgefallen-Signal entweder die korrigierten Daten, die vom ECC-Decodierer 22 ausgegeben werden, oder vorbestimmte unkorrigierbare Fehlerdaten aus und gibt die ausgewählten Daten als Hostlesedaten an den Host aus.
Im oben beschriebenen herkömmlichen Verfahren, das CRC und ECC kombiniert, ist die Falschkorrekturwahrscheinlichkeit des 5-Bit-EDC/4-Bit-ECC auf P6 × 0,0015 × 2^–16 reduziert, wobei P6 die Wahrscheinlichkeit des Auftretens von 6 oder mehr Bitfehlern ist. Dies ist eine Verbesserung im Vergleich zu Verfahren, die keine CRC-Schaltung verwenden. Wenn die CRC-Schaltung hinzugefügt wird, ist es jedoch erforderlich, einen CRC-Codec, d. h. einen CRC-Codierer und einen CRC-Decodierer, und eine Steuerlogik zum Steuern des CRC-Codec hinzuzufügen. Da die CRC während der Codierung und der Decodierung durchgeführt werden soll, ist zudem eine zusätzliche Zeitspanne erforderlich, d. h. eine zusätzliche Taktperiode.
Als technisches Problem liegt der Erfindung die Bereitstellung eines Speicherbauelements der eingangs genannten Art und eines zugehörigen Fehlerkorrekturverfahrens zugrunde, welche die Falschkorrekturwahrscheinlichkeit der ECC-Verfahren effektiv reduzieren und gleichzeitig die erforderliche zusätzliche Hardware und Fehlerkorrekturzeit minimieren.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicherbauelements mit den Merkmalen des Patentanspruchs 1 und eines Fehlerkorrekturverfahrens mit den Merkmalen des Patentanspruchs 14 oder 17. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung stellt eine Fehlerkorrekturschaltung zur Verfügung, die weniger ECC-Bits zum Decodieren als zum Codieren verwendet, um die Falschkorrekturwahrscheinlichkeit zu reduzieren. Zudem stellt die Erfindung eine Schaltung zur Verfügung, die dafür eingerichtet ist, basierend auf einer Wahrscheinlichkeit des Auftretens von Mehrbitfehlern selektiv in einem von zwei alternativen Modi zu arbeiten. Die Erfindung vermeidet in vorteilhafter Weise die Notwendigkeit eines CRC-Codierers, eines CRC-Decodierers und zugehöriger Logikschaltungen. Entsprechend reduziert die Erfindung die erforderliche Hardware und verkürzt die Fehlerkorrekturzeit im Vergleich mit herkömmlichen Lösungen, die einen CRC-Codec verwenden.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein funktionales Blockdiagramm eines herkömmlichen Codierers,
2 eine Struktur von herkömmlichen codierten Daten,
3 ein funktionales Blockdiagramm eines herkömmlichen Decodierers,
4 ein funktionales Blockdiagramm eines Halbleiterspeicherbauelements gemäß der Erfindung,
5 ein funktionales Blockdiagramm eines weiteren Halbleiterspeicherbauelements gemäß der Erfindung,
6 Strukturen von Daten vor und nach Codierung gemäß der Erfindung,
7 ein detailliertes Blockdiagramm des Halbleiterspeicherbauelements gemäß 5,
8 ein detailliertes Blockdiagramm des Halbleiterspeicherbauelements gemäß 4 und
9 ein funktionales Blockdiagramm eines Fehlerüberprüfungs- und Fehlerkorrekturcodierers (ECC-Codierers) gemäß der Erfindung.
Die vorliegende Erfindung wird nun detaillierter unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, in denen Ausführungsbeispiele der Erfindung dargestellt sind. In den Zeichnungen bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten, welche gleiche oder analoge Funktionen ausführen. Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element gekoppelt sein kann, wenn in der Beschreibung angegeben wird, dass ein Element mit einem anderen Element „verbunden" oder „gekoppelt" ist. Im Gegensatz dazu beschreiben die Ausdrücke „direkt verbunden" bzw. „direkt gekoppelt" jeweils Zustände, bei welchen ein Element ohne Zwischenelemente mit einem anderen Element verbunden bzw. gekoppelt ist.
4 veranschaulicht ein Halbleiterspeicherbauelement 300 gemäß Ausführungsformen der Erfindung. Das Halbleiterspeicherbauelement 300 umfasst einen Speicherkern 310, der mit einer Fehlerüberprüfungs- und Fehlerkorrekturschaltung (ECC-Schaltung) gekoppelt ist, die einen ECC-Codierer 420 und einen ECC-Decodierer 430 umfasst.
Der ECC-Codierer 420 erzeugt Syndromdaten, die eine h-Bit-Fehlerkorrektur ermöglichen, wobei „h" eine ganze Zahl größer oder gleich 2 ist, basierend auf Informationsdaten WR_DATA, die von einem nicht dargestellten Host empfangen werden, und einem Generatorpolynom. In anderen Worten ausgedrückt, codiert der ECC-Codierer 420 die Informationsdaten WR_DATA unter Verwendung eines h-Bit-ECC-Generatorpolynoms, was später beschrieben wird. Die codierten Daten, welche die Informationsdaten WR_DATA und die Syndromdaten umfassen, werden im Speicherkern 310 gespeichert.
6 zeigt Daten vor und nach der Codierung gemäß Ausführungsformen der Erfindung. Bezugnehmend auf 6 sind die Daten (a) vor der Codierung Informationsdaten und die codierten Daten (b) sind die Informationsdaten mit den Syndromdaten. Die codierten Daten (b) werden hier auch als ein ECC-Wort bezeichnet.
Unter weiterer Bezugnahme auf 4 ist der Speicherkern 310 ein Speicherblock, z. B. ein Speicherzellenfeld, zum Speichern von Daten. Das Speicherzellenfeld kann elektrisch löschbare und programmierbare Nurlesespeicherzellen (EEPROM-Zellen) umfassen, die ein floatendes Gate aufweisen, die Erfindung ist jedoch nicht darauf beschränkt.
Der ECC-Decodierer 430 berechnet eine Fehlerposition unter Verwendung der codierten Daten, die aus dem Speicherkern 310 gelesen werden. Die Fehlerposition zeigt eine Position eines Bits an, das einen Fehler aufweist. Der ECC-Decodierer 430 kann die Bits auch korrigieren, die gemäß der berechneten Fehlerposition einen Fehler aufweisen. Im dargestellten Ausführungsbeispiel ist der ECC-Decodierer 430 ein (h – j)-Bit-ECC-Decodierer, der bis zu (h – j) Fehlerbits korrigieren kann. Der ECC-Decodierer 430 kann auch ein Decodierer sein, der (h – j + 1) Fehlerbits detektieren kann. In anderen Worten ausgedrückt, der ECC-Decodierer 430 kann z. B. ein (h – j)-Bit-ECC/(h – j + 1)-Bit-Fehlerdetektionscode(EDC)-Decodierer sein. Hierbei entspricht „j" einer ganzen Zahl größer oder gleich 1. Fehlerkorrigierte Daten RD_DATA werden vom ECC-Decodierer 430 an den Host ausgegeben.
Wie oben ausgeführt, führt die Fehlerkorrekturschaltung in entsprechenden Ausführungsbeispielen der Erfindung eine Codierung unter Verwendung eines h-Bit-ECC-Generatorpolynoms aus, das z. B. 5-Bit umfasst, wodurch ein Hamming-Abstand zwischen den Codes vergrößert wird, führt aber eine Fehlerkorrektur durch eine Decodierung von weniger als h Bits aus, z. B. mit 4-Bit, wodurch ein Fehlerkorrekturradius verkleinert wird. Daraus resultiert, dass eine Falschkorrekturwahrscheinlichkeit auf ungefähr P6 × 0,0015 × 2^–13 reduziert wird, wenn eine 5-Bit-ECC-Codierung und eine 4-Bit-ECC-Decodierung verwendet wird, wobei P6 die Wahrscheinlichkeit des Auftretens von 6 oder mehr Bitfehlern ist.
5 veranschaulicht ein Halbleiterspeicherbauelement 500 gemäß anderen Ausführungsformen der Erfindung. Das Halbleiterspeicherbauelement 500 umfasst einen Speicherkern 310, der mit einer ECC-Schaltung gekoppelt ist. Die ECC-Schaltung umfasst den ECC-Codierer 420 und einen ECC-Decodierer 530. Der Speicherkern 310 und der ECC-Codierer 420 wurden bereits unter Bezugnahme auf 4 beschrieben, so dass hier auf eine nochmalige detaillierte Beschreibung verzichtet werden kann.
Der ECC-Decodierer 530 arbeitet in Reaktion auf ein Betriebsmodussignal MODE, das vom Host empfangen wird, in einem ersten Betriebsmodus oder in einem zweiten Betriebsmodus. Im ersten Betriebsmodus berechnet der ECC-Decodierer 530 eine Fehlerposition unter Verwendung codierter Daten, die aus dem Speicherkern 310 gelesen werden, in Bezug auf ein Maximum von „h" Bits und korrigiert Bits, die einen Fehler aufweisen, gemäß der berechneten Fehlerposition. Im zweiten Betriebsmodus berechnet der ECC-Decodierer 530 eine Fehlerposition unter Verwendung der codierten Daten, die aus dem Speicherkern 310 gelesen werden, in Bezug auf ein Maximum von „h – j" Bits und korrigiert Bits, die einen Fehler aufweisen, gemäß der berechneten Fehlerposition. Hierbei entspricht „j" einer ganzen Zahl größer oder gleich 1. In anderen Worten ausgedrückt, arbeitet der ECC-Decodierer 530 als ein h-Bit-ECC-Decodierer oder als ein (h – j)-Bit-ECC-Decodierer basierend auf dem Betriebsmodussignal MODE. Wenn der ECC-Decodierer 530 als (h – j)-Bit-ECC-Decodierer arbeitet, entspricht seine Funktion der Funktion des ECC-Decodierer 430 gemäß der Ausführungsform aus 4. Wenn der ECC-Decodierer 530 als h-Bit-ECC-Decodierer arbeitet, kann er (h + 1) Fehlerbits detektieren, d. h. er arbeitet als h-Bit-ECC/(h + 1)-Bit-EDC-Decodierer. Die folgende Tabelle fasst die auswahlbaren Konfigurationen des ECC-Decodierers 530 in Bezug auf den h-Bit-ECC-Codierer 420 zusammen.

Betriebsmodus ECC-Bits EDC-Bits

erster h h + 1

zweiter h – j h – j + 1
Fehlerkorrigierte Daten RD_DATA werden vom ECC-Decodierer 530 an den Host ausgegeben. Wie weiter unten ausgeführt, kann der erste Betriebsmodus für einen normalen Betriebszustand am besten geeignet sein, in welchem eine relativ geringe Wahrscheinlichkeit für das Auftreten von Mehrbitfehlern vorhanden ist, und der zweite Betriebsmodus kann für einen abnormalen Betriebszustand am besten geeignet sein, in welchem eine relativ hohe Wahrscheinlichkeit für das Auftreten von Mehrbitfehlern vorhanden ist.
7 zeigt detaillierter eine vorteilhafte Realisierung des Halbleiterspeicherbauelements 500 gemäß 5 mit dem Speicherkern 310, einer ECC-Schaltung 520 und einer Rostschnittstellen- und Logikeinheit 330, die in Reihe geschaltet sind.
Die Rostschnittstellen- und Logikeinheit 330 kann die Steuerung und Pufferung für den Datenaustausch zwischen einem Host 200, z. B. einer Steuereinheit für ein mobiles Gerät oder einem Rechnerbauelement, und dem Speicherkern 310 durchführen. Die Rostschnittstellen- und Logikeinheit 330 kann einen Speicher, wie einen nicht dargestellten statischen Speicher mit direktem Zugriff (SRAM) umfassen. Wenn der Rost 200 Daten in das Halbleiterspeicherbauelement 500 schreibt, werden die Daten durch die ECC-Schaltung 520 codiert und dann in den Speicherkern 310 aufgenommen, der z. B. als Flashspeicherkern ausgeführt ist. Wenn Daten aus dem Speicherkern 310 gelesen werden, werden die Daten einer Fehlerdetektion und Fehlerkorrektur durch die ECC-Schaltung 520 unterworfen und dann im SRAM der Rostschnittstellen- und Logikeinheit 330 gespeichert. Der Host 200 kann dann die im SRAM gespeicherten fehlerkorrigierten Daten lesen. Die Rostschnittstellen- und Logikeinheit 330 kann parallele d-Bit-Daten an den Host 200 übertragen und vom Host 200 empfangen, wobei „d" eine ganze Zahl größer oder gleich 2 ist.
Die ECC-Schaltung 520 umfasst einen ECC-Wrapper 410, der mit dem ECC-Codierer 420 und dem ECC-Decodierer 530 gekoppelt ist. Der ECC-Wrapper 410 empfängt „k" Bits an Informationsdaten von der Rostschnittstellen- und Logikeinheit 330, wobei „k" eine ganze Zahl größer oder gleich 2 ist, z. B. 4096. Der ECC-Wrapper 410 addiert (n – k) Dummy-Datenbits, von denen jedes einen vorbestimmten logischen Wert von z. B. „0" aufweist, zu den Informationsdaten, wobei „n – k" eine ganze Zahl größer oder gleich 1 ist, z. B. 66. Der ECC-Wrapper gibt dann „n" Datenbits, z. B. 4096 + 66 = 4162 Bits, parallel oder in Reihe an den ECC-Codierer 420 aus.
9 ist ein funktionales Blockdiagramm des ECC-Codierers 420 gemäß Ausführungsformen der Erfindung. Der ECC-Codierer 420 umfasst in diesem Beispiel einen Syndromgenerator 421 und einen Exklusiv-ODER-Operator (XOR-Operator) 423. Die Eingabe des Syndromgenerators 421 ist mit einem ersten Eingang des XOR-Operators 423 gekoppelt und die Ausgabe des Syndromgenerators 421 ist mit einem zweiten Eingang des XOR-Operators 423 gekoppelt.
Der Syndromgenerator 421 empfängt n-Datenbits, d. h. „k" Bits + (n – k) Dummy-Datenbits, vom ECC-Wrapper 410 und teilt die empfangenen n Datenbits durch vorbestimmte Daten, wodurch (n – k)-Restdatenbits erzeugt werden, d. h. Syndromdaten von (n – k) Bits. Die vorbestimmten Daten entsprechen einem Generatorpolynom G(x) und die Zahl (n – k) ist durch eine maximale Anzahl von korrigierbaren Fehlerbits und/oder einer maximalen Anzahl von detektierbaren Fehlerbits bestimmt.
Der XOR-Operator 423 führt eine XOR-Verknüpfung der n Datenbits, die vom ECC-Wrapper 410 empfangen werden, mit den Syndromdaten durch. In anderen Worten ausgedrückt, der XOR-Operator 423 ersetzt (n – k) Dummy-Datenbits durch die Restdaten. Als Konsequenz addiert der ECC-Codierer 420 die (n – k) Restdatenbits bzw. Syndromdaten zu den k-Bit Informationsdaten, wodurch n-Bit codierte Daten erzeugt werden. Wenn die Informationsdaten, die Syndromdaten und die codierten Daten durch I(x), S(x) bzw. C(x) repräsentiert werden, kann ihr Zusammenhang durch folgende Gleichung (1) ausgedrückt werden: S(x) = x(n-k)I(x)% G(x), C(x) = x(n-k)I(x) + S(x) = Q(x)G(x), (1)wobei x^(n-k)I(x) durch Verschieben der k-Bit Informationsdaten 1(x) in Richtung des höchstwertigsten Bits (MSB) um (n – k) Bits erhalten wird, %G(x) eine Moduln-G(x)-Funktion bezeichnet und Q(x) der Quotient ist, wenn C(x) durch G(x) geteilt wird.
In Ausführungsformen der Erfindung ist z. B. der ECC-Codierer 420 ein 5-Bit-ECC-Codierer und der ECC-Decodierer 530 ein 5-Bit-ECC/4-Bit-ECC-Decodierer. In anderen Worten ausgedrückt, es ist dann „h" gleich 5 und „j" gleich 1. In diesem Fall ist (n – k) gleich 66, G(x) ist ein Polynom 66-ter Ordnung und S(x) ist ein Polynom 65-ter Ordnung.
Die n-Bit codierten Daten werden in den Speicherkern 310 eingegeben. Das im Speicherkern 310 enthaltene Speicherzellenfeld kann in einen Bereich zum Speichern der Informationsdaten und in einen Bereich zum Speichern der Syndromdaten aufgeteilt sein. Alternativ können die n-Bit codierten Daten im Speicherzellenfeld ohne Trennung eines Syndromdatenbereichs und eines Informationsdatenbereichs gespeichert werden.
Wenn die im Speicherkern 310 gespeicherten codierten Daten ausgegeben werden, werden n-Bit codierte Daten, die k-Bit Informationsdaten und (n – k)-Bit Paritätsdaten umfassen, aus dem Speicherkern 310 gelesen und in den ECC-Wrapper 410 eingegeben. Hierbei kann der ECC-Wrapper 410 die n-Bit codierten Daten Puffern.
Der ECC-Decodierer 530 umfasst fünf Teilsyndromgeneratoren 431, 433, 435, 437 und 439, die mit dem ECC-Wrapper 410 gekoppelt sind, einen Koeffizientenberechner 541, der mit den fünf Teilsyndromgeneratoren 431, 433, 435, 437 und 439 gekoppelt ist, einen Modussetzer 551, der mit dem Koeffizientenberechner 541 gekoppelt ist, einen Fehlerpositionsdetektor 552, der mit dem Koeffizientenberechner 541 gekoppelt ist, und einen Fehlerkorrektor 443, der mit dem Modussetzer 551 und dem Fehlerpositionsdetektor 552 gekoppelt ist.
Der ECC-Decodierer 530 kann auch einen Paritätsprüfer 444 umfassen, der mit dem ECC-Wrapper 410 und dem Fehlerkorrektor 443 gekoppelt ist. Der Paritätsprüfer 444 kann ein gerader Paritätsprüfer oder ein ungerader Paritätsprüfer sein. Wenn der ECC-Decodierer 530 den Paritätsprüfer 444 aufweist, umfasst der ECC-Codierer 420 weiter einen nicht dargestellten Paritätsbitgenerator, der in Bezug auf die codierten Daten ein gerades oder ungerades Paritätsbit erzeugt, das nachfolgend als erstes Paritätsbit bezeichnet wird. Der Paritätsprüfer 444 erzeugt in Bezug auf die codierten Daten, die aus dem Speicherkern 310 gelesen werden, ein gerades oder ungerades Paritätsbit, das nachfolgend auch als zweites Paritätsbit bezeichnet wird, und vergleicht es mit dem ersten Paritätsbit, wodurch bestimmt wird, ob die codierten Daten einen Fehler aufweisen.
Die fünf Teilsyndromgeneratoren 431, 433, 435, 437 und 439 teilen die n-Bit codierten Daten, die vom Speicherkern 310 ausgegeben werden, jeweils durch ihre eigenen vorbestimmten Daten, wodurch Teilsyndrome S₁, S₃, S₅, S₇ und S₉ erzeugt werden. Wenn die vom Speicherkern 310 ausgegebenen n-Bit codierten Daten mit R(x) und die vorbestimmten Daten, d. h. die Teilgeneratorpolynome jedes der fünf Teilsyndromgeneratoren 431, 433, 435, 437 und 439 mit m₁(x), m₃(x), m₅(x), m₇(x) bzw. m₉(x) bezeichnet werden, kann der Zusammenhang zwischen diesen Daten durch folgende Gleichung (2) ausgedrückt werden: S1(x) = R(x)% m1(x), S3(x) = f{R(x)% m3(x)}, S5(x) = f{R(x)% m5(x)}, S7(x) = f{R(x)% m7(x)}, S9(x) = f{R(x)% m9(x)}, (2)wobei S₁(x), S₃(x), S₅(x), S₇(x) und S₉(x) die Teilsyndrome S₁, S₃, S₅, S₇ und S₉, die durch je einen der fünf Teilsyndromgeneratoren 431, 433, 435, 437 und 439 erzeugt werden, und % eine Modulo-Funktion bezeichnet. Wie in Gleichung (2) dargestellt ist, kann S₁(x) direkt aus R(x)%m₁(x) berechnet werden, und S₃(x), S₅(x), S₇(x) und S₉(x) können unter Verwendung von R(x)% m₃(x), R(x)% m₅(x), R(x)% m₇(x) bzw. R(x)% m₉(x) berechnet werden.
Der Zusammenhang zwischen dem Generatorpolynom G(x) und den Teilgeneratorpolynomen m₁(x), m₃(x), m₅(x), m₇(x) und m₉(x) der fünf Teilsyndromgeneratoren 431, 433, 435, 437 und 439 kann durch folgende Gleichung (3) definiert werden: G(x) = m1(x)·m3(x)·m5(x)·m7(x)·m9(x) (3)wobei „*" eine Galois-Feld-Multiplikation bezeichnet.
Wenn die fünf Teilsyndrome S₁, S₃, S₅, S₇ und S₉ alle null sind, gibt es keinen Fehler in den codierten Daten. Wenn nur eines der fünf Teilsyndrome S₁, S₃, S₅, S₇ und S₉ nicht null ist, tritt ein Fehler in wenigstens einem Bit der codierten Daten auf.
Wenn ein Fehler auftritt, berechnet der Koeffizientenberechner 541 in Reaktion auf ein Steuersignal CON des Modussetzers 551 unter Verwendung von allen oder einigen der fünf Teilsyndrome S₁, S₃, S₅, S₇ und S₉ einen Koeffizienten einer Fehlerpositionsgleichung. Der Modussetzer 551 setzt den Betriebsmodus in Reaktion auf das Betriebsmodussignal MODE, das vom Host gesendet wird, und erzeugt das Steuersignal CON. Wenn z. B. der Betriebsmodus auf den ersten Betriebsmodus gesetzt wird, berechnet der Koeffizientenberechner 541 einen Koeffizienten einer ersten Fehlerpositionsgleichung unter Verwendung der fünf Teilsyndrome S₁, S₃, S₅, S₇ und S₉. Wenn der Betriebsmodus auf den zweiten Betriebsmodus gesetzt wird, berechnet der Koeffizientenberechner 541 einen Koeffizienten einer zweiten Fehlerpositionsgleichung unter Verwendung der vier Teilsyndrome S₁, S₃, S₅ und S₇.
Die Fehlerpositionsgleichung weist einen Kehrwert eines Fehlerbits als Wurzel auf. Der Zusammenhang zwischen Koeffizienten σ₁, σ₂, σ₃, σ₄ und σ₅ der Fehlerpositionsgleichung und den Teilsyndromen S₁, S₃, S₅, S₇ und S₉ kann durch verschiedene Algorithmen erhalten werden, einschließlich der nachstehenden Gleichungen (4) und (5).
Gleichung (4) ist ein Beispiel der Fehlerpositionsgleichung zur Korrektur eines 1-Bit-Fehlers: σ1x + 1 = 0 (4) wobei σ₁ = S₁ und ein Kehrwert einer Wurzel eine Gleichung erster Ordnung erfüllt, d. h. Gleichung (4) zeigt die Position des 1-Bit-Fehlers an.
Gleichung (5) ist ein Beispiel der Fehlerpositionsgleichung zur Korrektur eines 2-Bit-Fehlers. σ2x2 + σ1x + 1 = 0 (5)wobei σ₁ = S₁, σ₂ = (S₁ ³ + S₃)/S₁ und ein Kehrwert einer Wurzel eine Gleichung zweiter Ordnung erfüllt, d. h. Gleichung (5) zeigt die Position des 2-Bit-Fehlers an.
Auf die gleiche oben beschriebene Weise können Koeffizienten der Fehlerpositionsgleichung zur Korrektur von 3- oder mehr Bit-Fehlern berechnet werden.
Im gezeigten Ausführungsbeispiel der Erfindung kann der Koeffizientenberechner 541 im ersten Betriebsmodus die Koeffizienten σ₁, σ₂, σ₃, σ₄ und σ₅ der ersten Fehlerpositionsgleichung berechnen, was die Korrektur von maximal 5 Fehlerbits ermöglicht. Zudem ist der Koeffizientenberechner 541 konfiguriert, um im zweiten Betriebsmodus die Koeffizienten σ₁, σ₂, σ₃ und σ₄ der zweiten Fehlerpositionsgleichung zu berechnen, was die Korrektur von maximal 4 Fehlerbits ermöglicht.
Der Fehlerpositionsdetektor 552 detektiert die Positionen von Fehlerbits unter Verwendung der Koeffizienten σ₁, σ₂, σ₃ und σ₄ oder der Koeffizienten σ₁, σ₂, σ₃, σ₄ und σ₅, welche vom Koeffizientenberechner 541 berechnet werden. Die Positionen der Fehlerbits können identifiziert werden, wenn die Wurzel der Fehlerpositionsgleichung erhalten wird. Dazu ist eine Fehlerpositionsgleichung i-ter Ordnung entsprechend der Anzahl von Fehlerbits zu lösen, z. B. i = 1, 2, 3, 4 oder 5. Da es schwierig ist, eine allgemeine Lösung für eine vierte oder fünfte Fehlerpositionsgleichung zu erhalten, kann ein Chien-Suchalgorithmus verwendet werden, um die Wurzel des Polynoms zu bestimmen. Der Chien-Suchalgorithmus macht Gebrauch von der Tatsache, dass die Wurzeln Potenzen eines primitiven Elements α sind. Eine Testwurzel kann daher durch α^–j über den Bereich von j = 0 bis j = (n – 1):α^–0, α^–1, α^–2, α^–3, ..., α^-(n-1) ausgedrückt werden. Wenn α^–j eine Fehlerpositionsgleichung erfüllt, wird vom j-ten Bit festgestellt, dass es einen Fehler aufweist. Dieser Vorgang kann in Bezug auf jeden Code mit der Größe von n ausgeführt werden, um zu bestimmen, ob die wiederholte n-malige Substitution von j in der Fehlerpositionsgleichung die Gleichung erfüllt, wobei j im Bereich von 0 bis n – 1 verändert wird.
Der Fehlerkorrektor 443 korrigiert basierend auf einem Detektionsergebnis des Fehlerpositionsdetektors 552 ein Fehlerbit. Der Fehlerkorrektor 443 kann einen Fehler basierend auf der Fehlerpositionsinformation, die vom Fehlerpositionsdetektor 552 ausgegeben wird, durch Invertieren eines logischen Wertes eines Bits mit einem Fehler in den codierten Daten oder den Informationsdaten korrigieren. Der Fehlerkorrektor 443 kann sich auch auf ein Ausgabesignal des Paritätsüberprüfers 444 und auf ein Ausgabesignal des Modussetzers 551 beziehen, um die Existenz/Nichtexistenz eines Fehlers und einer Fehlerposition genauer zu bestimmen. Fehlerkorrigierte Daten, die vom Fehlerkorrektor 443 ausgegeben werden, werden dem Host 200 über die Rostschnittstellen- und Logikeinheit 330 zur Verfügung gestellt.
Es kann durch Versuche festgestellt werden, dass in einer normalen Betriebsumgebung des Halbleiterspeicherbauelements 500 wenigstens 90% der Fehler 1-Bit-Fehler sind, und die verbleibenden Fehler sind 2-Bit- oder Mehrbit-Fehler. Entsprechend ist die Wahrscheinlichkeit, dass in einem normalen Zustand ein Mehrbitfehler von z. B. 6 Bits auftritt, sehr gering, und daher tritt eine Falschkorrektur durch eine 5-Bit-Fehlerkorrekturschaltung kaum auf. Aus diesem Grund kann der Host 200 im normalen Zustand das Betriebsmodussignal MODE für den Betrieb des Halbleiterspeicherbauelements 500 im ersten Betriebsmodus erzeugen. Im ersten Betriebsmodus kann das Halbleiterspeicherbauelement 500 unter Verwendung von weniger Hardware als die herkömmliche, in den 1 bis 3 dargestellte 5-Bit-EDC/4-Bit-ECC + CRC-16-Fehlerkorrekturschaltung (wobei CRC eine zyklische Redundanzprüfung bezeichnet) eine 5-Bit-Fehlerkorrektur ausführen und ist daher effizienter.
Wenn jedoch die Wahrscheinlichkeit, dass massive Fehler auftreten, wesentlich ansteigt, beispielsweise aufgrund einer Verschlechterung des Halbleiterspeicherbauelements 500 oder eines Energieausfalls, nimmt die Falschkorrekturwahrscheinlichkeit im Betriebsverhalten der 5-Bit-Fehlerkorrektur ebenfalls zu. In einem solchen abnormalen Zustand kann der Host 200 das Betriebsmodussignal MODE für den Betrieb des Halbleiterspeicherbauelements 500 im zweiten Betriebsmodus erzeugen. Im zweiten Betriebsmodus wird die 5-Bit-Fehlerkorrektur gesperrt und nur die 4-Bit-Fehlerkorrektur wird ausgeführt. Entsprechend führt die ECC-Schaltung (420, 430 oder 420, 530) im zweiten Betriebsmodus eine Codierung unter Verwendung eines h-Bit-ECC-Generatorpolynoms mit beispielsweise 5 Bit während der Codierung durch, und dadurch wird ein Abstand zwischen Codes, d. h. ein Hamming-Abstand, erhöht. Hierbei wird die Fehlerkorrektur durch eine Decodierung bis zu einer Bitanzahl von weniger als „h" Bit durchgeführt, beispielsweise bis zu 4 Bit, und dadurch nimmt ein Fehlerkorrekturradius ab. Daraus resultiert, dass auch die Falschkorrekturwahrscheinlichkeit abnimmt.
Entsprechend behält die Erfindung die Fehlerkorrekturleistungsfähigkeit und die Falschkorrekturwahrscheinlichkeit der herkömmlichen 5-Bit- EDC/4-Bit-ECC + CRC-16-Fehlerkorrekturschaltung mit weniger Hardware, wodurch die ECC effizienter ausgeführt wird. Während die herkömmliche, in den 1 bis 3 dargestellte 5-Bit-EDC/4-Bit-ECC + CRC-16-Fehlerkorrekturschaltung Redundanzdaten mit 69 Bits aufweist, d. h. CRC-Parität mit 16 Bit + ECC-Parität mit 53 Bit, weist eine erfindungsgemäße Fehlerkorrekturschaltung Redundanzdaten mit 66 Bit auf, was bei gleichen Bedingungen weniger als bei der herkömmlichen Fehlerkorrekturschaltung ist.
8 veranschaulicht detaillierter das Halbleiterspeicherbauelement 300 gemäß 4 mit der ECC-Schaltung 320, die mit dem Speicherkern 310 und der Rostschnittstellen- und Logikeinheit 330 gekoppelt ist. Die ECC-Schaltung 320 umfasst den ECC-Wrapper 410, der mit dem ECC-Codierer 420 und dem ECC-Decodierer 430 gekoppelt ist. Der Speicherkern 310, die Rostschnittstellen- und Logikeinheit 330, der ECC-Wrapper 410 und der ECC-Codierer 420 entsprechen den unter Bezugnahme auf 7 beschriebenen Komponenten. Daher wird hier auf eine nochmalige detaillierte Beschreibung verzichtet.
Der ECC-Decodierer 430 umfasst vier Teilsyndromgeneratoren 431, 433, 435 und 437, einen Koeffizientenberechner 441, der mit den vier Teilsyndromgeneratoren 431, 433, 435 und 437 gekoppelt ist, einen Fehlerpositionsdetektor 452, der mit dem Koeffizientenberechner 441 gekoppelt ist, und einen Fehlerkorrektor 443, der mit dem Fehlerpositionsdetektor 452 gekoppelt ist. Verglichen mit dem in 7 dargestellten ECC-Decodierer 530 arbeitet der ECC-Decodierer 430 als 4-Bit-ECC-Decodierer und erfordert den fünften Teilsyndromgenerator 439 und den Modussetzer 551 nicht. Der ECC-Decodierer 430 arbeitet auf ähnliche Weise wie der ECC-Decodierer 530, wenn dieser im zweiten Betriebsmodus betrieben wird. Daher wird auf eine wiederholte detaillierte Beschreibung des Betriebs des ECC-Decodierers 430 verzichtet.
Bei den oben beschriebenen Ausführungsformen der Erfindung ist der Fehlerkorrektor 443 im ECC-Decodierer 430 oder 530 enthalten. Die Erfindung ist jedoch nicht darauf beschränkt. Die Hostschnittstellen- und Logikeinheit 330 kann beispielsweise basierend auf einer Fehlerpositionsinformation, die vom ECC-Decodierer 430 oder 530 zur Verfügung gestellt wird, einen Fehler durch Invertieren eines logischen Wertes eines Bits, das einen Fehler aufweist, in den codierten Daten korrigieren. Alternativ kann die Hostschnittstellen- und Logikeinheit 330 die vom ECC-Decodierer 430 oder 530 zur Verfügung gestellte Fehlerpositionsinformation zusammen mit den n-Bit codierten Daten oder nur mit den k-Bit Informationsdaten, die aus dem Speicherkern 310 gelesen werden, an den Host 200 übertragen. In anderen Worten ausgedrückt, der Host 200 kann den Fehler durch Invertieren des logischen Wertes des Bits, das einen Fehler aufweist, in den codierten Daten oder den Informationsdaten korrigieren, basierend auf den vom ECC-Decodierer 430 oder 530 zur Verfügung gestellten Fehlerpositionsinformationen.
Alle hier beschriebenen Funktionen können je nach Designwahl in Hardware, in Software oder in einer Kombination von Hardware und Software ausgeführt werden. Zudem können Softwarefunktionen als prozessorausführbarer Code ausgedrückt werden und der Code kann in einem prozessorlesbaren Medium, wie in einem Speicher mit direktem Zugriff (RAM), in einer Festplatte oder in einer Kompaktdisk (CD) gespeichert werden.
Wie oben zu einigen Ausführungsformen der Erfindung ausgeführt, kann eine Falschkorrekturwahrscheinlichkeit mit einer minimalen zusätzlichen Hardware und einer minimalen Erhöhung der Fehlerkorrekturzeit reduziert werden. Entsprechend kann die Datenzuverlässigkeit erhöht werden.

Claims

Speicherbauelement mit – einem ECC-Codierer (420) zur Erzeugung von Syndromdaten, die basierend auf Informationsdaten und einem Generatorpolynom eine h-Bit-Fehlerkorrektur freigeben, wobei h eine ganze Zahl größer oder gleich zwei ist, und zur Ausgabe von codierten Daten, welche die Informationsdaten und die Syndromdaten umfassen, und – einem ECC-Decodierer (430, 530) der die codierten Daten empfängt und in einem ersten Betriebsmodus in Bezug auf ein Maximum von h – j Bits in den Informationsdaten basierend auf den codierten Daten eine Fehlerposition detektiert, wobei „j" eine ganze Zahl größer oder gleich eins ist.
Speicherbauelement nach Anspruch 1, wobei der ECC-Decodierer (430) umfasst: – einen Teilsyndromgenerator (431, 433, 435, 437), der unter Verwendung der codierten Daten wenigstens zwei Teilsyndrome erzeugt, – einen Koeffizientenberechner (441), der unter Verwendung der wenigstens zwei Teilsyndrome Koeffizienten einer Fehlerpositionsgleichung berechnet, und – einen Fehlerpositionsdetektor (452), der basierend auf den Koeffizienten die Fehlerposition detektiert.
Speicherbauelement nach Anspruch 1 oder 2, wobei der ECC-Decodierer (530) dafür eingerichtet ist, in einem zweiten Betriebsmodus eine Fehlerposition in Bezug auf ein Maximum von h Bits in den Informationsdaten basierend auf den codierten Daten zu detektieren, wobei der ECC-Decodierer (530) in Reaktion auf ein vom Host (200) empfangenes Betriebsmodussignal im ersten Betriebsmodus oder im zweiten Betriebsmodus arbeitet.
Speicherbauelement nach Anspruch 3, wobei der ECC-Decodierer (530) umfasst: – einen Modussetzer (551), der konfiguriert ist, um einen Betriebsmodus in Reaktion auf das Betriebsmodussignal zu setzen und ein Steuersignal zu erzeugen, – einen Teilsyndromgenerator (431, 433, 435, 437, 439), der konfiguriert ist, um unter Verwendung der codierten Daten wenigstens zwei Teilsyndrome zu erzeugen, – einen Koeffizientenberechner (541), der konfiguriert ist, um basierend auf dem Steuersignal unter Verwendung der wenigstens zwei Teilsyndrome Koeffizienten einer ersten Fehlerpositionsgleichung oder Koeffizienten einer zweiten Fehlerpositionsgleichung zu berechnen, und – einen Fehlerpositionsdetektor (552), der konfiguriert ist, um basierend auf den vom Koeffizientenberechner (541) ausgegebenen Koeffizienten die Fehlerposition zu detektieren.
Speicherbauelement nach einem der Ansprüche 1 bis 4, wobei der ECC-Decodierer (430, 530) einen Fehlerkorrektor (443) umfasst, der konfiguriert ist, um die codierten Daten basierend auf der detektierten Fehlerposition zu korrigieren.
Speicherbauelement nach einem der Ansprüche 1 bis 5, wobei – der ECC-Codierer (420) einen Syndromgenerator (421) umfasst, der konfiguriert ist, um in Bezug auf die codierten Daten ein erstes Paritätsbit zu erzeugen, – der ECC-Decodierer (430, 530) einen Paritätsprüfer (444) umfasst, der konfiguriert ist, um unter Verwendung der codierten Daten ein zweites Paritätsbit zu erzeugen und das zweite Paritätsbit mit dem ersten Paritätsbit zu vergleichen, und – das erste und/oder zweite Paritätsbit als gerades Paritätsbit oder als ungerades Paritätsbit ausgeführt ist.
Speicherbauelement nach einem der Ansprüche 1 bis 6, weiter einen Speicherkern (310) umfassend, der mit dem ECC-Codierer (420) und dem ECC-Decodierer (430, 530) gekoppelt ist, wobei der Speicherkern (310) konfiguriert ist, um die codierten Daten zu speichern.
Speicherbauelement nach Anspruch 7, wobei der Speicherkern (310) EEPROM-Zellen umfasst.
Speicherbauelement nach Anspruch 7 oder 8, weiter eine Rostschnittstellen- und Logikeinheit (330) umfassend, die mit dem ECC-Decodierer (430, 530) gekoppelt ist und konfiguriert ist, um die aus dem Speicherkern (310) gelesenen codierten Daten und die Fehlerpositionsdaten an einen Host (200) zu übertragen, wobei der Rost (200) konfiguriert ist, die codierten Daten basierend auf den Fehlerpositionsdaten zu korrigieren.
Fehlerkorrekturverfahren vom ECC-Typ, mit folgenden Schritten: – Erzeugen von Syndromdaten, die basierend auf Informationsdaten und einem Generatorpolynom eine h-Bit-Fehlerkorrektur freigeben, wobei „h" eine Zahl größer oder gleich zwei ist, – Speichern der codierten Daten in einem Speicher, wobei die codierten Daten die Informationsdaten und die Syndromdaten umfassen, – Lesen der codierten Daten aus dem Speicher, – Detektieren einer Fehlerposition wenigstens in einem ersten Betriebsmodus in Bezug auf ein Maximum von h – j Bits in den Informationsdaten basierend auf den codierten Daten, wobei „j" eine ganze Zahl größer oder gleich 1 ist, und – Korrigieren der codierten Daten basierend auf der detektierten Fehlerposition.
Fehlerkorrekturverfahren nach Anspruch 10, wobei das Detektieren der Fehlerposition umfasst: – Erzeugen von wenigstens zwei Teilsyndromen unter Verwendung der codierten Daten, – Berechnen von Koeffizienten einer Fehlerpositionsgleichung unter Verwendung der wenigstens zwei Teilsyndrome und – Detektieren der Fehlerposition basierend auf den Koeffizienten.
Fehlerkorrekturverfahren nach Anspruch 10 oder 11, weiter umfassend: – Erzeugen eines ersten Paritätsbits basierend auf den Informationsdaten und/oder den codierten Daten vor dem Speichern der codierten Daten und – Erzeugen eines zweiten Paritätsbits basierend auf den Informationsdaten und/oder den codierten Daten nach dem Lesen der codierten Daten, – wobei das Detektieren der Fehlerposition einen Vergleich des ersten Paritätsbits mit dem zweiten Paritätsbit umfasst.
Fehlerkorrekturverfahren nach einem der Ansprüche 10 bis 12, wobei zusätzlich ein zweiter Betriebsmodus vorgesehen ist, in welchem die Fehlerposition in Bezug auf ein Maximum von h Bits in den Informationsdaten unter Verwendung der codierten Daten detektiert wird, wobei festgelegt wird, ob das Detektieren mit dem ersten Betriebsmodus oder dem zweiten Betriebsmodus erfolgt.
Fehlerkorrekturverfahren nach Anspruch 13, wobei die Festlegung, ob das Detektieren mit dem ersten Betriebsmodus oder mit dem zweiten Betriebsmodus erfolgt, basierend auf einem Betriebsmodussignal erfolgt, das von einem Host (200) ausgegeben wird.
Fehlerkorrekturverfahren nach einem der Ansprüche 10 bis 12, wobei der zweite Betriebsmodus im Vergleich zum ersten Betriebsmodus für Betriebszustände mit einer erhöhten Anzahl von zu erwartenden Mehrbitfehlern in den Informationsdaten gewählt wird.