DE69112624T2

DE69112624T2 - Mehrfehlerkorrektur eines rechnerspeichers.

Info

Publication number: DE69112624T2
Application number: DE69112624T
Authority: DE
Inventors: Michael Benton; John Janssen; Andrew Jennings
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1990-06-08
Filing date: 1991-06-07
Publication date: 1996-04-25
Anticipated expiration: 2011-06-08
Also published as: EP0535086A1; WO1991019253A1; JPH05508042A; EP0535086B1; DE69112624D1; US5164944A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Diese Erfindung betrifft allgemein Fehlerkorrekturkode (ECC) Techniken und insbesondere ein ECC-Verfahren, bei welchem Datenworte für ECC-Zwecke in mehrere Bereiche unterteilt werden.

Beschreibung des Standes der Technik

Die Verwendung von Fehlerkorrektur- und Erfassungstechniken beim Übertragen und Speichern binärer Daten ist von vitaler Bedeutung zum Sicherstellen der Datenintegrität in digitalen Datenverarbeitungssystemen. In jedem Digitalsystem kann Rauschen in dem Kanal zwischen Sender und Empfänger Fehler einfügen, so daß einzelne Bits invertiert werden und eine falsche Mitteilung empfangen werden kann. Lineare Blockkodierungen wurden entworfen, um Fehler zu erfassen und zu korrigieren, um die Datenintegrität zu verbessern. Bei der Verwendung dieser Kodierungen besteht die übertragene Mitteilung aus Informationsbits und einer Anzahl von Paritätsbits oder Prüfbits. Die Prüfbits werden beim Sender errechnet und erzeugt. Prüfbits werden mit den aktuellen Informationsbit übertragen und durch den Empfänger dekodiert.
Syndrombits werden beim Empfänger erzeugt durch Dekodieren der empfangenen Informations- und Prüfbits. Durch Verwenden der Syndrombits ist es möglich, zu bestimmen, ob ein oder mehrere Fehler aufgetreten sind und, bei einigen Kodierungen, die Bitpositionen in dem binären Wort, an welcher die Fehler aufgetreten sind. Die Anzahl der Fehler, welche erfaßt und/oder korrigiert werden können, hängt von der verwendeten Kodierung ab.
Hamming-Kodes wurden als effizienteste im Sinne der kleinsten Anzahl von Paritätsbits für eine vorgegebene Anzahl von Informationsbits erkannt und sie werden allgemein in Datenverarbeitungssystemen verwendet. Bei Verwenden eines Hamming-Kodes mit einer Hamming-Distanz von 3 (d.h. jedes Wort in dem Kode, Datenbits und Prüfbits unterscheiden sich von jedem anderen Wort in wenigstens drei verschiedenen Bitpositionen) können Einzelbitfehler korrigiert und Doppelbitfehler erfaßt werden. Wenn es erforderlich ist, mehr als eine Einzelbitfehlerkorrektur zu implementieren, muß die Hamming-Distanz des Kodes erhöht werden. Die Fehlerkorrekturmöglichkeit eines Kodes wird durch die folgende Formel ausgedrückt:
Fehlerkorrekturmöglichkeit = [(Dmin - 1 )/2]
wobei Dmin die minimale Hamming-Distanz ist. Die eckigen Klammern [] bezeichnen den ganzzahligen Teil von (Dmin-1 )/2. Aus dieser Gleichung ist erkennbar, daß eine minimale Hamming-Distanz von 4 ebenfalls Einzelbitfehler korrigiert und Doppelbitfehler erkennt.
In der Datenverarbeitung und in Computersystemen wird typisch ein modifizierter Hamming-Kode mit einer Distanz von 4 zur Fehlerkorrektur und Erkennung verwendet. Um die Hamming-Distanz eines Kodes und dadurch die Fehlerkorrekturmöglichkeit zu erhöhen, ist es erforderlich, die Anzahl der Prüfbits zu erhöhen.
Ein in dem U.S.-Patent 4,817,091 für Katzman et al. verwendetes Fehlerkorrekturschema ist ein typisches Beispiel für einen Fehlerkorrekturkode. In diesem exemplarischen System ist ein 16-Bit-Datenfeld geschützt durch ein 6-Bit-Prüffeld. Das verwendete Kodierungsschema ist ein modifizierter Hamming-Kode der Distanz 4, bei welchem jedes Datenbit durch 3 Prüfbits geschützt ist. D.h., ein Fehler in einem Datenbit veranlaßt 3 der 6 Prüfbits, ihren Zustand zu ändern. Wenn das Syndrom durch Vergleichen der alten Prüfbits mit den neuen Prüfbits berechnet wird, weist das Syndrom eine ungerade Parität auf. Dies zeigt, daß ein Einzelbitfehler aufgetreten ist und die Bitposition des Fehlerortes kann leicht gefunden werden durch Heranziehen der Fehlerkodeerzeugungstabelle. Die Prüfbits werden auf das 16-Bit- Wort angewendet und die Datenbits und die Prüfbits sind in dem gleichen physikalischen Speicherbereich angeordnet.
Es ist möglich, eine ECC einer zweiten Ebene in einem Datenverarbeitungssystem auszuführen. Das US-Patent 4,745,604 für Patel et al. lehrt eine Zwei-Ebenen-ECC, die für auf einem Plattenlaufwerk gespeicherte Daten verwendet wird. Die Daten werden in Unterblöcke aufgeteilt und jedem Unterblock ist ein ECC einer ersten Ebene zugeordnet. Zusätzlich ist ein ECC einer zweiten Ebene für den gesamten Block bestimmt, einschließlich der Unterblocks und der ECC-Bits der ersten Ebene. Dieses Verfahren erfordert zusätzliche Zeit zum Berechnen des ECC der zweiten Ebene, da jede Ebene sequentiell berechnet wird.
Beim Ausbilden eines fehlertoleranten Speichersystems ist es erwünscht, die Wirkungen von Wortgröße, Fehlerkorrekturmöglichkeit, wahlfreier Zugriffspeicher- (RAM)-Fehlermodi und die durchschnittliche Zeit zwischen Fehlern (MTBF) zu berücksichtigen. Eine Untersuchung von MTBF'n für unterschiedliche Wortgrößen zeigt eine inverse Beziehung zwischen Wortgröße und MTBF. Größere Wortgrößen resultieren in der Speicherung oder Übertragung einer größeren Anzahl von Bits mit zunehmender Wahrscheinlichkeit, daß ein Fehler an wenigstens einer Bitposition des Wortes auftritt. Wenn die zu korrigierende Anzahl von Fehlern von 1 auf 2 erhöht wird, werden für die gleiche Anzahl von Informationsbits mehr Prüfbits benötigt. Diese Zunahme des Volumens der gespeicherten (oder übertragenen) Daten kann die MTBF tatsächlich verringern.
Felduntersuchungen der Fehlermodi von dynamischen wahlfreien Zugriffsspeichern (DRAMS) zeigen, daß Fehler voll integrierter Schaltungen (ICs) einen wesentlichen Einfluß auf die MTBF haben. Einzelbitfehler treten häufiger auf als Gesamt-IC- Fehler, aber der Fehler eines isolierten Bits ist durch einen Einzelbitfehlerkorrekturkode leicht korrigierbar. Der Fehler eines gesamten IC resultiert typisch in einer größeren Anzahl falscher Bits, als ECC-Verfahren korrigieren können. Aufgrund der Anzahl von Bits in einem DRAM führt der Fehler eines gesamten IC zu vielen Systemfehlern.
Das U.S.-Patent 4,747,080 für Yamada betrifft einen Halbleiterspeicher mit einer Eigenkorrekturfunktion Das Speicherfeld hat redundante Datenzellen. Sowohl horizontales als auch vertikales Fehlerprüfen wird verwirklicht. Die einzelnen Speicherzellen sind in Gruppen derart angeordnet, daß keine zwei Zellen einer Gruppe die gleiche horizontale oder die gleiche vertikale Parität aufweisen. Wenn die horizontale und vertikale Paritätsprüfung ausgeführt sind, kann eine fehlerhafte Zelle im Schnittpunkt der horizontalen und vertikalen Paritätsprüfwerte lokalisiert werden. Wenn eine fehlerhafte Zelle lokalisiert ist, wird sie durch eine der Ersatzzellen ersetzt. Obwohl ein selbstkorrigierende Speicherbereiche verwendetes System gegen Einzelbitfehler geschützt ist, kann das Versagen des gesamten IC in diesem System nicht einfach korrigiert werden.
Das europäische Patent EP-A-0 278 415 lehrt ein System, in welchem ein in einen Speicher zu schreibendes Datenwort in kleinere Teile (d.h. Bytes) zur separaten ECC-Erzeugung/Prüfung aufgeteilt werden kann.
Das europäische Patent EP-A-0 080 354 offenbart ein Computerspeicherprüfungssystem, in welchem das Datenwort, das Daten und Prüfstellen enthält, partitioniert wird, und bei welchem die Partitionen des Datenwortes in verschiedenen physikalischen Geräten gespeichert werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Im Stand der Technik stellen in Speichersystemen verwendete Fehlerkorrekturschemata keinen Schutz für große Datenworte ohne eine große Anzahl von Prüfbits bereit. Das Speichern dieser zusätzlichen Prüfbits hat eine nachteilige Wirkung auf die durchschnittliche Zeit zwischen Fehlern des Speichersystems durch die zusätzlich erforderliche Hardware. Somit ist eine Zunahme der Datensicherheit typisch begleitet von einer Abnahme der Zuverlässigkeit des Systems. Bei der vorliegenden Erfindung werden Datenworte in Zonen aufgeteilt, wobei jede Zone ihren eigenen Fehlerkorrekturkode aufweist. Durch Aufteilen von Worten in kleinere Zonen und Ausführen von Fehlerkorrektur für mehrere Zonen gleichzeitig können mehrere Fehler in einem einzelnen Wort korrigiert werden. Gleichzeitige Fehlerkorrektur in jeder Zone erlaubt die Systemwiederherstellung in wesentlich kürzerer Zeit als eine Einzelzonenfehlerverarbeitung.
Ein anderes vorteilhaftes Merkmal der vorliegenden Erfindung ist die Belegung von Daten in dem physikalischen Speicher. Diese Ausführungsform der vorliegenden Erfindung verwendet ein Dual-In-Line-Speichermodul oder DIMM zur Daten- und ECC-Speicherung. Ein DIMM besteht aus sechs integrierten dynamischen RAM- (DRAM)-Schaltungen, die als Einzelpackung konfiguiert sind. Jede der integrierten DRAM-Schaltungen kann 1 Bit mal 1 ein Megabit speichern. Für jedes gegebene Datenwort wird nicht mehr als ein Bit pro ECC-Zone in einem DIMM gespeichert. Daher sind, wenn ein DIMM vollständig versagt, die in ihm enthaltenen sechs Megabits Daten einzeln durch eine separate ECC-Zone geschützt. Somit kann das System wiederhergestellt werden, d.h., jeden Einzelbitfehler korrigieren, auch wenn ein gesamtes DIMM versagt. Die vorliegende Erfindung weist die vorstehend erwähnten Vorteile entsprechend den Ansprüchen auf.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1a ist ein Blockschaltbild eines parallelen Computersystems, in welchem mehrere zentrale Verarbeitungseinheiten (CPU's) oder Prozessoren an
Fig. 1b ist eine Darstellung eines in mehrere Zonen aufgeteilten einzelnen Datenwortes;
Fig. 2 ist ein Blockschaltbild, welches die Organisation der in Fig. 1b gezeigten Datenworte im Speicher zeigt;
Fig. 3 ist ein Blockschaltbild, welches die Anordnung von in mehreren DIMMs gespeicherten Datenworten zeigt;
Fig. 4 ist eine Datenanordnungsdarstellung, welche Gruppen von ECC-Bits zu ihren korrespondierenden Datenzonen und Adressfeldern in Beziehung setzt;
Fig. 5 ist ein Blockschaltbild, welches eine Datenpfad-IC-Zwischenverbindung zum physikalischen Speicher (DIMMs) zeigt;
Fig. 6 ist ein Blockschaltbild, welches die logische Organisation eines einzelnen DIMM darstellt;
Fig. 7a ist eine kommentierte Tabelle, welche das Kodierungsschema zeigt, das zum Erzeugen von Syndrombits aus Datenbits und Adressbits verwendet wird;
Fig. 7b ist eine kommentierte Tabelle, die das Kodierungsschema zeigt, das zum Erzeugen von Syndrombits aus dem Cache-Status und den Adressbits verwendet wird;
Fig. 7c bis 7e sind kommentierte Tabellen, die den Syndromkode zu den in den Datenbits und Cache-Statusbits erfaßten Fehlern in Beziehung Setzen;
Fig. 8a ist ein vereinfachtes Blockschaltbild der Datensektion einer integrierten Datenpfadschaltung (IC), das die wichtigsten Datenflußpfade und Daten-ECC zeigt;
Fig. 8b ist ein vereinfachtes Blockschaltbild der Cache-Statussektion des Datenpfad-IC, welches die Hauptdatenflußwege des Cache-Statuswortes und des Cache-Status-ECC zeigt.
Datenpfad-IC, welches die Hauptdatenflußwege des Cache-Statuswortes und des Cache-Status-ECC zeigt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Das Folgende ist eine Beschreibung eines beispielhaften, erfindungsgemäßen ECC- Schemas.

Überblick

Fig. 1a ist ein Blockschaltbild eines parallelen Computersystems, in welchem mehrere CPU's 200 an einen Hauptspeicher 202 gekoppelt sind, der als Speichereinheit (MSU) bezeichnet ist.
In Fig. 1a ist nur eine CPU 200 gezeigt. Die CPU 200 beinhaltet eine Kodeeinheit 212, eine Ausführungseinheit 214, eine Referenzeinheit 216 und einen Cache- Speicher 218. Die Kodeeinheit fragt Befehle von dem MSU 202 ab und dekodiert sie teilweise. Jede Speicherreferenz in dem durch die Kodeeinheit verarbeiteten Kode wird durch die Referenzeinheit 216 gehandhabt. Der Datencachespeicher 218 ist über eine Speicherzugriffseinheit (MAU) 220 an die MSU 202 gekoppelt. Wenn eine Adressreferenz in einem Befehl in dem Cachespeicher 218 nicht gefunden werden kann, veranlaßt der Cachespeicher die MAU 220, eine Zugriffsanforderung zu dem Hauptspeicher 202 auszuführen.
Der Cache 218 kann gleichzeitig eine Hol- und eine Speicher-Operation von der MAU 220 anfordern. Die MAU 220 analysiert die Anforderungen und ordnet ihnen Prioritäten zu, um Interferenzen zwischen gleichzeitigen Speicheroperationen zu minimieren.
Der exemplarische Cachespeicher 218 ist ein löschfreier Cache. Datenwerte sind in dem Cachespeicher 218 in Vierwortsätzen gespeichert. Der Status jedes Vierwortsatzes in dem Cache ist mit den Originaldaten in der MSU 202 gehalten. Wenn somit eine der mehreren CPUs, zum Beispiel Prozessor A, einen Vierwortsatz aus dem Speicher holt und beabsichtigt, die Daten in dem Satz zu modifizieren, wird der Cachestatuseintrag für die Daten in dem Hauptspeicher 202 anzeigen, daß die Daten dieses Satzes von Prozessor A exklusiv gehalten werden. Jeder Versuch, zum Beispiel durch Prozessor B, auf die gleichen Daten in dem Hauptspeicher 202 zuzugreifen, wird erfolglos sein, bis die modifizierten Daten durch Prozessor A zurück in den Hauptspeicher geschrieben wurden.
Alternativ kann Prozessor A Daten aus dem Hauptspeicher abfragen, welche nicht modifiziert werden. In diesem Fall wird der Cachestatuseintrag für den Vierwortsatz anzeigen, daß Prozessor A die Daten in einem gemeinsam genutzten Zustand hat. Prozessor B kann ebenfalls auf geteilte Daten zugreifen, kann jedoch keinen ausschließlichen (z.B. Schreib-)Zugriff auf die Daten erhalten, bis der Satz in dem Cache von Prozessor A ungültig geworden ist. Somit spielt die Cachestatusinformation eine vitale Rolle im Steuern des Mehrfachprozessorzugriffs auf einen gemeinsam genutzten Hauptspeicher.
In dieser Ausführungsform der Erfindung ist ein Cachestatuseintrag entsprechend jedem Vierwortdatensatz mit den Daten selbst im Hauptspeicher 202 gespeichert. Jeder Vierwortdatensatz ist durch mehrere Fehlerkorrekturkodebereiche geschützt und jeder korrespondierende Cachestatuseintrag ist unabhängig durch seinen eigenen ECC-Bereich geschützt. Ein Speicherzugriff auf jeden Vierwortdatensatz ist gleichzeitig begleitet von einem Zugriff auf den korrespondierenden Cachestatuseintrag. Steuerungsschaltungen in der MSU 202, welche auf den Cachestatus reagieren, bestimmen, ob die Speicherzugriffsanforderung erlaubbar ist.

Detaillierte Beschreibung

Fig. 1b zeigt, wie ein einzelnes Datenwort 10a im Hauptspeicher 202 in mehrere Fehlerkorrekturzonen 20a-c geteilt werden kann. Das 54-Bit Wort 10a ist zum Zweck der ECC in drei 18-Bit Segmente oder Zonen 20a-c aufgeteilt. Die Bits in jeder Zone sind von Bit 0 bis Bit 17 numeriert. In Fig. 2 werden während des Speicherbetriebes zwei Datenworte 10a und 10b gleichzeitig für die ECC-Erzeugung verarbeitet. Ebenso werden Worte 10c und 10d gleichzeitig verarbeitet. Innerhalb jedes Wortes 10a werden die drei Zonen 20a-c ebenfalls gleichzeitig verarbeitet. Fig. 2 zeigt eine vorteilhafte Organisation von Daten und ECC. Die Datenworte 10a-d umfassen jeweils 54 Bits. Das nächste Feld sind Daten-ECC 12. Dieses Feld enthält 21 Bits, oder 7 Bits für jeden der drei abgedeckten Fehlerbereiche. Das ECC-Feld 1 2 enthält die Korrekturkodes, welche die Integrität der Datenworte 10a-d sicherstellen. Das nächste Feld ist der Cachestatus 14, welcher 18 Bits breit ist, gefolgt durch das Cachestatus-ECC-Feld 16, welches 18 Bits breit ist.
Fig. 2 zeigt außerdem die Beziehung zwischen der Datenorganisation und dem physikalischen Speicher. Eine an ein Dual-In-Line-Speichermodul (DIMM) 18 abgegebene DRAM-Adresse spricht die sechs DRAMS als drei Datenbits 22a, 22b und 22c für jede der zwei Gruppen von zwei Datenworten an. In Fig. 2 beinhaltet die erste Gruppe die Worte 10a und 10b und die zweite Gruppe beinhaltet die Worte 10c und 10d. Jedes der durch eine einzelne DRAM-Adresse auf dem DIMM angesprochenen 6 Bits ist in einer separaten integrierten DRAM-Schaltung gespeichert, die 1 Bit breit und 1 Megabit tief ist. Daten, Cachestatus und ECC belegen zusammen 55 DIMMs in dieser Ausführungsform.
In der exemplarischen Konfiguration gehört jedes durch eine einzelne DRAM- Adresse angesprochene Bit zu einer unterschiedlichen ECC-Zone 20a-c. Durch Erweitern der Daten derart, daß keine 2 Bits einer einzelnen ECC-Zone in demselben DIMM 18 gespeichert werden, sind die Daten gegen Datenverlust oder Veränderung durch das Versagen eines DIMM oder das Versagen einer einzelnen integrierten DRAM-Schaltung des DIMM geschützt.
Der in der vorliegenden Erfindung verwendete Fehlerkorrekturkode ist ein modifizierter Hamming-Kode der Distanz 4, so daß innerhalb eines Fehlerbereiches Einzelbitfehler korrigiert und Doppelbitfehler erkannt werden.
Ein 7-Bit-ECC 1 2 wird für jede der folgenden Daten- und Adresskombinationen (Fehlerbereiche) erzeugt:
(WORT0A bezeichnet hier Wort0, Zone A; ebenso bezeichnet WORT0B WORT ,ZoneB; WORT0C bezeichnet WORT0, Zone C; eine gleiche Nomenklatur wird auf die anderen unten erläuterten Zonen angewendet)
WORT0A(BIT0-BIT17) WORT1A(BIT0-BIT17) Adresse (8-Bits);
WORT0B(BIT0-BIT17) WORT1B(BIT0-BIT17) Adresse (8-Bits);
WORT0C(BIT0-BIT17) WORT1C(BIT0-BIT17) Adresse (8-Bits).
Zwei weitere Worte, WORT2 und WORT3 sind ebenso durch einen 7-Bit-ECC für jeden dieser Bereiche geschützt:
WORT2A(BIT0-BIT17) WORT3A(BIT0-BIT17) Adresse (8-Bits);
WORT2B(BIT0-BIT17) WORT3B(BIT0-BIT17) Adresse (8-Bits);
WORT2C(BIT0-BIT17) WORT3C(BIT0-BIT17) Adresse (8-Bits).
Durch Teilen jedes Wortes in drei Zonen, zusammenfassen einer Zone von jedem der zwei oder mehr verschiedenen Worte in einem Bereich und Erzeugen eines ECC für jeden Bereich ist es möglich, mehrere Bitfehler in einem einzelnen Wort durch Verwenden eines Einzelbitfehlerkorrekturschemas für jede Zone zu korrigieren, solange nicht mehr als ein Fehler pro Bereich vorhanden ist.
Fig. 3 ist ein Blockschaltbild, welches illustriert, wie vier Datenworte zwischen 36 DIMMs aufgeteilt werden. Die Datenworte sind physikalisch in DRAM-Modulen angeordnet, die als Dual-In-Line-Speichermodule (DIMMs) 18 bezeichnet werden. Jedes DIMM besteht aus sechs DRAM-Speichern 30a-f, die jeder eine Zelle breit und ein Megabit tief sind. Die Zellen sind in zwei Bänken 32a, 32b aus jeweils drei Zellen organisiert. Die Datenworte WORTO (10a) bis WORT3 (10d) sind derart in den DIMMs 18 gespeichert, daß jedes DIMM lediglich drei Bits (mit einer Tiefe von einem Megabit) von zwei verschiedenen Worten enthält, von denen jedes Bit zu einem anderen Fehlerbereich gehört.
Wenn der Fehlerkorrekturkode für einen bestimmten Bereich verarbeitet wird, zieht der ECC-Generator Daten aus unterschiedlichen DIMMS. Somit kann, auch wenn ein gesamter DIMM versagt, jeder Einzelbitfehler korrigiert werden. Die Wirkung eines DIMM-Versagens kann mit bezug auf Fig. 3 verstanden werden. Wenn eines der DIMMS 18 vollständig versagt, fehlt ein Bit in jedem der sechs unterschiedlichen Fehlerbereiche. In diesem Beispiel fehlen, bezugnehmend auf Fig. 1b, WORT2 BIT0 22c, BIT 18 22b und BIT36 22a und WORT0 BIT0 22c, BIT18 22b und BIT36 22a. Diese Bitpositionen innerhalb des Datenwortes sind in Fig. 1b gezeigt. Die Einzelbitfehlerkorrekturmöglichkeit der vorliegenden Erfindung erlaubt die Korrektur der fehlenden Bits, solange keine anderen Bitfehler in WORT0 10a oder WORT2 10c in den anderen DIMMs auftreten.
Fig. 3 zeigt die Zuordnung von Datenworten zwischen DIMMs. In dieser Ausführungsform der Erfindung erfordert eine Datenwortgröße von 54 Bits neun der DIMMs 18 zur Speicherung. Die gezeigten 36 DIMMs 18 werden zum Halten von vier 54-Bits-Datenworten verwendet.
Fig. 4 zeigt, wie die Prüfbits 42, 44, 46 auf jeden der Fehlerbereiche angewendet werden. In dieser Ausführungsform sind acht Adressbits in den geschützten Datenwortzonen enthalten. Die sieben Prüfbits 42 schützen den Bereich 52, die nächsten sieben Prüfbits 44 schützen den Bereich 50 und die nächsten sieben Prüfbits 46 schützen den Bereich 48. In dieser Fig. sind nur WORT0 10a und WORT1 10b dargestellt. Ebenso sind Prüfbits für Daten und Adressbits von WORT2 10c und WORT3 10d vorgesehen. Somit ist in der exemplarischen Ausführungsform eine Zone aus zwei verschiedenen Worten zu einem einzelnen Fehlerbereich zusammengefaßt. Andere Ausführungsformen können eine Zone aus einem Einzelwort oder zusammengesetzte Zonen aus einer Anzahl von Worten zum Bilden eines Fehlerbereiches verwendet.
In den Fehlerbereichen sind Adressbits enthalten und Adressfehler werden erfaßt und an die CPU bei Abrufen aus dem Hauptspeicher berichtet. Als Teil des Aufrechterhaltens des Cachestatus besteht jedes CPU-Holen oder Speichern aus einem Lesen-Modifizieren-Schreiben-Zyklus der DRAMS innerhalb der MSU. Während eines Lesen-Modifizieren-Schreiben-Zyklus wird eine ECC-Prüfung der Adresse vor der Übergabe an die Schreiboperation ausgeführt. Ein Adressfehler, wie er durch das Syndrom angezeigt wird, zeigt, daß die während des Leseteils des Zyklus erhaltenen Daten von einer anderen Hauptspeicheradresse als der vorgesehenen stammen.
Fig. 5 ist ein Blockschaltbild, das die Zwischenverbindungen der drei Datenpfad-ICs 60a-c, die parallel arbeiten, mit den 55 DIMMs zeigt. Die in Fig. 5 gezeigte Schaltung ist in der MSU 202 in Fig. 1a enthalten. In dieser Ausführungsform der Erfindung werden die Fehlerkorrekturkodes durch Datenpfad-ICs 60a-c für in den DIMMS 18 gespeicherte Daten erzeugt. Die ICs 60a-c führen ebenfalls die Fehlererkennung und Korrektur der aus den DIMMS 18 abgefragten Daten aus. Das Datenpfad-IC 60a-c ist ein Multifunktions-IC, welches Datenworte speichert, ECC's nach Schreiboperationen erzeugt, Fehler während Leseoperationen erfaßt und korrigiert und Daten zu dem zugeordneten DIMM leitet. Die 55 DIMM 18 halten die Daten, den Cachestatus und die ECC-Daten, welche durch diese exemplarische Ausführungsform der Erfindung verwendet werden.
Die drei Datenpfadbausteine 60a-c sind jeweils zum Unterstützen der Daten-, Cache-Status- und ECC-Übertragungen zwischen der CPU und den DIMMS in der Lage. Während einer CPU-Speicheroperation werden nach dem Empfang eines Vierwortsatzes von der CPU zwei aufeinanderfolgende DIMM-Schreibzugriffe durch die drei Datenpfadbausteine ausgeführt. Bei dem ersten Schreiben schreibt das Datenpfad-IC 60a WORT0 Zone A und WORT1 Zone A in die DIMMs, während das Datenpfad-IC 60b WORT0 Zone B und WORT1 Zone B und das Datenpfad-IC 60c WORT0 Zone C und WORT1 Zone C schreibt. Somit verwirklicht die erste Schreiboperation das Speichern von WORT0 und WORT1 in den DIMMs. Bei dem nächsten Schreiben schreibt das Datenpfad-IC 60a WORT2 Zone A und WORT3 Zone A, Datenpfad-IC 60b schreibt WORT2 Zone B und WORT3 Zone B und Datenpfad-IC 60c schreibt WORT2 Zone C und WORT3 Zone C in die DIMMs.
Nach dem Empfang der Speicherdaten von der CPU und vor dem Schreiben in die DIMMs berechnet die in den Datenpfadbausteinen 60a-c enthaltene ECC-Verarbeitungslogik Prüfbits basierend auf den zwei Datenwortzonen und 24 Adressbits. Jeder Datenpfadbaustein berechnet die ECC basierend auf den zwei Datensegmenten, die er empfängt und acht der insgesamt 24 Adressbits. Die Adressbits werden somit in drei Zonen segmentiert, vergleichbar mit den Datenzonen. Die Adresse ist somit durch ECC geschützt, und obwohl Adressfehler nicht korrigiert werden, werden sie berichtet, wenn sie auftreten. Die resultierenden 21 Prüfbits werden zusammen mit den 108 Datenbits an die zugeordneten DIMMs ausgegeben. Prüfbits für den Cachestatus werden getrennt von den Prüfbits für Daten berechnet. Jedes Datenpfad-IC 60a-c handhabt ein Drittel des 18-Bits-Cachestatuswortes und jedes IC berechnet Prüfbits basierend auf seinem Teil des Cachestatus. Diese Segmentierung des Cachestatuswortes in Zonen zum Zweck der ECC ergibt gleiche Vorteile wie das Segmentieren der Datenworte, d.h., mehrfache Bitfehler können durch gleichzeitige Verarbeitung jeder Zone erkannt werden.
Fig. 6 ist ein Blockschaltbild, welches die Struktur eines repräsentativen DIMM 18 darstellt. Das DIMM 18 besteht aus sechs DRAM-Speichern 70, 72, 74, 76, 78 und 80, mit jeweils 1 Bit mal 1 Megabit, organisiert in zwei Bänken von je drei Bits. Die DRAMs 70, 72 und 74 bilden die erste Bank, während die DRAMs 76, 78 und 80 die zweite Bank bilden. Jede Bank des DIMM 18 ist mit getrennten Zeilenadressimpulsen (RAS) und Spaltenadressimpulsen (CAS), gemeinsamen Schreibfreigabe-(WE) und Adressleitungen versehen. Das Signal DATAINO wird an die Dateneingabeleitungen der DRAMs 70 und 76 abgegeben, während das Signal DATAIN1 an die Dateneingabeleitungen der DRAMs 72 und 78 und das Signal DATAIN2 an die Dateneingabeleitungen der DRAMs 74 und 80 abgegeben wird. Das Vorhandensein unabhängiger Adressimpulse erlaubt eine unabhängige Steuerung beim Schreiben jeder Bank.
In dieser Ausführungsform der Erfindung sind die Datenausgabeleitungen der DRAMS nicht miteinander verbunden. Stattdessen sind die Datenausgabeleitungen jedes Paares von DRAMs 70, 76; 72, 78 und 74, 80 an entsprechenden Eingangsanschlüssen von drei Zweikanalmultiplexern 82, 84 und 86 vorgesehen. Das Adressbit 1 (das zweitniedrigste Adressbit) selektiert zwischen Bank 1 (DIMMs 70, 72 und 74) und Bank 2 (DIMMS 76, 78, 80). Die Signale DATAOUT0, DATAOUT1 und DATAOUT2 werden auf separaten Eingabeleitungen an die Datenpfadbausteine 60a-c abgegeben.
Jedes Datenpfad-IC 60a-c beinhaltet Register (in Fig. 5 nicht dargestellt), welche jedes Wort speichern, wie es von den DIMMs 18 bereitgestellt wird, und Schaltungen (ebenfalls in Fig. 5 nicht dargestellt), welche die Syndrombits aus den Prüfbits und den Datenworten erzeugen. Innerhalb jeder Zone werden Einzelbitdatenfehler, Einzelbit-Cachefehler und Prüfbitfehler korrigiert. Innerhalb jeder Zone werden Adressfehler, Mehrfachdatenfehler und Mehrfach-Cachefehler an den Prozessor berichtet. Die interne Anordnung der ICs 60a-c ist nachfolgend mit Bezug auf die Fig. 8a und 8b beschrieben.
Die Fig. 7a und 7b sind Tabellen, die zeigen, wie Daten- und Adressbits durch Prüfbits geschützt werden. In dieser Ausführungsform der Erfindung wird ein modifizierter Hammingkode der Distanz vier verwendet. Ein modifizierter Hammingkode der Distanz vier ist erwünscht, um eine Einzelfehlerkorrektur und eine Doppelfehlererkennung zu verwirklichen. Die Anzahl K der Prüfbits, die verwendet wird, um einen Informationsvektor mit M Datenbits zu schützen, so daß der resultierende Kode eine Hammingdistanz von vier aufweist, kann aus der folgenden Ungleichung gefunden werden:
2K-1 > = M + K
Um eine Fehlerkorrekturabdeckung für den in Fig. 7a gezeigten Bereich bereitzustellen, der 36 Datenbits, 18 Bits von WORT0 und WORT1 (oder WORT2 und WORT3) plus 8 Adressbits umfaßt, sind 7 Prüfbits erforderlich. Da die Anzahl der Informationsbits M in dieser Ausführungsform 44 ist (18 + 18 + 8) ist K gleich 7.
Prüfbits werden erzeugt durch die Modulo-2-Addition (Exklusiv-Oder) jedes in jeder Reihe mit einem "X" markierten Bits. Das Kodierungsschema in dieser exemplarischen Ausführungsform der Erfindung ist so ausgebildet, daß jedes Informationsbit in dem Bereich verwendet wird, um drei oder fünf Prüfbits zu berechnen. Wenn ein einzelnes Informationsbit verändert ist, sind somit entweder drei oder fünf Prüfbits invertiert. Das resultierende Syndrom wird eine ungerade Parität aufweisen.
Ein anderer vorteilhafter Aspekt des verwendeten Kodes ist, daß die Paritätsbaumbreite, also die Anzahl der zum Berechnen jedes Prüfbits verwendeten Informationsbits annähernd gleich ist. In dieser Ausführungsform der Erfindung weist jedes der Prüfbits C0, C1, C2 und C4 eine Paritätsbaumbreite von 21 auf, während C3 eine Paritätsbaumbreite von 22 und C5 und C6 je eine Paritätsbaumbreite von 23 aufweisen. Ein Wählen des Kodes derart, daß die Paritätsbaumbreiten ähnlich sind, optimiert die Geschwindigkeit des Kodierers und minimiert die relativen Ausbreitungsverzögerungen.
Der in der vorliegenden Erfindung verwendete Prüfbitgenerator kann ein Netzwerk aus Exklusiv-Oder-(XOR)-Gattern sein, wie in dem U.S.-Patent 4,817,091 für Katzman et al. gezeigt, auf das hierdurch bezug genommen wird. Der in dem Katzman-Patent gezeigt Prüfbitgenerator unterscheidet sich von dem in der vorliegenden Erfindung verwendeten dadurch, daß in der vorliegenden Erfindung nur ungerade Paritätsbäume verwendet werden. Das Katzman-Patent beschreibt außerdem die Prinzipien der Syndromerzeugung. Unter Anwendung dieser Prinzipien kann ein Durchschnittsfachmann leicht einen Syndromgenerator zur Verwendung in der vorliegenden Erfindung schaffen.
Das folgende Beispiel demonstriert, wie der in dieser Ausführungsform der Erfindung verwendete besondere Kode Prüfbits erzeugt. Für dieses Beispiel sei die folgende Kombination von Daten- und Adressbits angenommen, die durch ECC zu schützen ist:
00 0000 0000 0000 0011 00 0000 0000 0000 0001 1010 1000
Dieses Bitmuster (oder der Informationsvektor) repräsentiert ein beispielhaftes WORT0 Zone A (18-Bits), gefolgt von WORT1 Zone A (18-Bits), gefolgt von 8 Adressbits. Die in dem Beispiel verwendeten Werte sind wie folgt:
WORT0 Zone A = 00003 Hexadezimal
WORT1 Zone A = 00001 Hexadezimal
Adresse = A8 Hexadezimal
Die Prüfbits werden erhalten durch Überlagern des Informationsvektors über die ECC-Abdeckungstabelle und Exklusiv-Oder-Verknüpfen der Informationsbits, welche an jeder mit X markierten Bitposition existieren, um jedes Prüfbit zu erzeugen. In diesem Beispiel ergibt der gegebene Informationsvektor die folgenden Gleichungen für die Prüfbits:
C0 = 0
C1 = 0
C2 = 1
C3 = 1 + 1 = 0
C4 = 1 + 1 = 0
C5 = 1 + 1 + 1 + 1 + 1 = 1
C6 = 1 + 1 + 1 + 1 = 0
wobei "+" die Exklusiv-Oder-Funktion repräsentiert.
Das vollständige Prüfbitwort ist dann 0100100. Dieser Wert wird zusammen mit den Datenworten in den DIMMs (18) gespeichert.
Ein 7-Bit-Syndromwort wird durch die ECC-Schaltung des Datenpfad-ICs erzeugt und verwendet, um Einzelbitfehler zu identifizieren. Das Syndrom ist beschrieben als die Exklusiv-Oder-Summe des alten Prüfbitwortes und des neuen Prüfbitwortes. D.h., jedes Bit Cn des aus den DIMMs 18 gelesenen alten Prüfwortes wird Exklusiv- Oder-verknüpft mit dem korrespondierenden Bit Cn, das aus den Daten generiert wird, die aus den DIMMs gelesen werden. Das resultierende Syndromwort zeigt an, ob Fehler in Daten, Adresse oder Prüfbits vorhanden sind und wenn nur ein Fehler vorhanden ist, dessen Position. Die Fig. 7c, 7d und 7e sind Tabellen,die jeden möglichen Wert des Syndromwortes für den Daten- und Cache-Status zeigen, und die durch jedes mögliche Syndrom repräsentierten Fehler. SYNDROM SYNDROM SYNDROM SYNDROM TABELLE 7 ¹ Kein Fehler ² Prüfbitfehler - Bit 7 des ECC-Kodes ist fehlerhaft ³ Mehrfachbitfehler &sup4; Adressfehler &sup5; Mehrfachbitfehler (überschreibt SBE-Flag) &sup6; Einzelbitfehler, Bit 5 von CS ist fehlerhaft
Der primäre Zweck der Datenpfad-ICs ist es, Einrichtungen zum Kanalisieren von Daten in geeignete Richtungen für jede Speicheroperation bereitzustellen. Die Datenpfad-ICs erfassen den Daten- und den Cache-Status, errechnen ECC-Bits für den Daten- und den Cache-Status, führen Fehlerkorrektur- und Erfassungsfunktionen aus und leiten den Daten- und den Cache-Status vom Hauptspeicher zu dem anfordernden Prozessor. Zum Betrieb der Datenpfad-ICs 60a-c erforderliche Steuerungsinformationen werden durch Schaltungen außerhalb des Datenpfad-ICs erzeugt.
Die interne Anordnung jedes der Datenpfad-ICs 60a-c ist identisch. Die Fig. 8a und 8b zeigen die Hauptdatenflußpfade durch das Datenpfad-IC 60a. Fig. 8a repräsentiert den Teil des Datenpfad-IC, welcher die Datenworte 10a-d und Teile des Adresswertes handhabt, während Fig. 8b den Teil des IC's repräsentiert, welcher den Cachestatus und den verbleibenden Teil des Adresswertes handhabt.
In Fig. 8a werden Datenregister 100a-d verwendet, um eine Zone von jedem der Systemdatenworte 10a-d während der Speicheroperationen zu halten. Jedes Datenregister 100a-d enthält 18 Bitpositionen. Die Datenregister 100a-d erhalten Datenwerte von den jeweiligen Multiplexern 102a-d. Diese Multiplexer 102a-d selektieren Daten von einer der folgenden Quellen:
1. SUDI: Daten von dem den Speicherzugriff anfordernden Prozessor
2. DATAI: Eingabedaten von den Hauptspeicher-DIMMs 18
3. korrigierte Daten: von der internen ECC-Schaltung 108.
Die Datenregister 100a-d liefern Datenbits an einen Multiplexer 118. Dieser Multiplexer selektiert 18 Bits von durch eines der vier Datenregister 102a-d bereitgestellten Daten und liefert diese über die Signalleitungen SUDO an die externen Prozessoren. Die Datenregister 100a-d sind ebenfalls gekoppelt, um Daten an einen ECC-Generator 106 und eine ECC-Korrekturschaltung 108 durch einen Multiplexer 104 abzugeben. Die Ausgangsanschlüsse der Register 100a und 100b sind miteinander verknüpft, wie die Ausgangsanschlüsse der Register 100c und 100d. Diese verknüpften Ausgangsanschlüsse stellen zwei 36-Bit-Werte für den Multiplexer 104 bereit. Diese zwei 36-Bit-Werte werden außerdem an einen Multiplexer 114 angelegt, welcher das Datenausgangssignal DATAO an die DIMMs 18 des Hauptspeichers 202 anlegt.
Ein 8-Bit-Adressregister 116 speichert die gültige Adresse der SUDI-Eingangsleitungen zwischen und behält sie zur Verwendung in der ECC-Erzeugungslogik 106.
Der Daten-ECC von den DIMMs 18 wird auf der Signalleitung DECI an das Datenpfad-IC 60a abgegeben. Ein Multiplexer 110 selektiert zwischen korrigierten Prüfbits und DECI-Prüfbits von den DIMMS. Das Daten-ECC-Register 112 enthält die durch den Multiplexer 110 selektierten Prüfbits. Die Prüfbits in diesem Register 112 werden über die Signalleitung DECO ebenfalls an die DIMMs geliefert.
Bei einer typischen Speicheroperation liefert die MAU 220 (in Fig. 1 gezeigt) vier Worte, jedes 54 Bits lang, und eine 24-Bit-Adresse an die MSU 202. Zuerst wird die Adresse abgegeben, gefolgt durch WORT0, WORT1, WORT2 und WORT3, jeweils eins zur Zeit. Adresse und Daten werden über die Signalleitung SUDI an die Datenpfad-ICs 60a-c abgegeben. Acht Adressbits werden in das Register 116 geladen und die folgenden Datenbits werden mit einem 18-Bit-Segment zur Zeit in Datenregister 100a-d geladen. D.h., WORT0 wird in Register 100a geladen, WORT1 in Register 100b, WORT2 in Register 100c und WORT3 in Register 100d. Da jedes der drei Datenpfad-IC's 60 ein Drittel der Daten- und Adress-Worte geladen hat, sind jetzt die gesamten vier Worte und die vollständige Adresse in den drei Datenpfad-ICs 60a-c gespeichert und die Berechnung des ECC ist jetzt möglich.
Sobald die entsprechenden Teile der Datenworte in die Register 100a-d geladen sind, werden sie verknüpft und durch den Multiplexer 104 zu dem ECC-Generator 106 geleitet. Zuerst werden die 36-Bits von WORT0 und WORT1 zu dem Generator 106 geleitet. Der Generator 106 verknüpft die 36 Datenbits mit dem Acht-Bit-Adresswert aus Register 116 und erzeugt einen Sieben-Bit-ECC-Wert wie vorstehend erläutert. Dieser Sieben-Bit-ECC-Wert wird dann durch den Multiplexer 110 in das Daten-ECC-Register A 112 geladen. Daran anschließend errechnet der Generator 106 einen ECC-Wert für die 36 Datenbits, die Teile von WORT2 und WORT3 repräsentieren. Dieser Sieben-Bit-ECC-Wert wird durch den Multiplexer 120 in dem Daten-ECC-Register B 122 gespeichert.
Das Daten-ECC-Register A 112 und das Daten-ECC-Register B 122 sind durch den Multiplexer 124 mit dem Ausgangsanschluß DEC0 des Datenpfad-ICs 60a gekoppelt. Der die Verknüpfung des Inhalts der Register 100a und 100b repräsentierende 36-Bit-Datenwert wird ebenfalls an den Multiplexer 114 angelegt, dessen Ausgangsanschluß der Ausgangsanschluß DATA0 des Datenpfad-ICs 60a ist. Die Ausgangsanschlüsse DATA0 und DEC0 stellen 43 binäre Bits zur Speicherung in den DIMMs 18 bereit, wie in Fig. 5 gezeigt.
Während die Teile von WORT0 und WORT1 durch das Datenpfad-IC 60a verarbeitet werden, werden entsprechende Teile von WORT2 und WORT3 in die Register 100c und 100d geladen. Während die Worte WORT0 und WORT1 von den Datenpfad-ICs 60a, 60b und 60c in den DIMMs 18 gespeichert werden, werden die durch die Register 100c und 100d gehaltenen entsprechenden Teile von WORT2 und WORT3 in der gleichen Weise verarbeitet. Somit werden während einer MSU-Speicheroperation WORT0- und WORT1-Datenbits auf DATA0 zusammen mit den zugeordneten ECC-Bits auf DEC0 ausgegeben und dann werden die WORT2- und WORT3-Datenbits auf DATA0 und die zugeordneten ECC-Bits auf DEC0 ausgegeben.
Die Bestimmung, ob die durch einen bestimmten Prozessor versuchte MSU- Speicheroperation gültig ist, wird durch Lesen des Cache-Status ausgeführt. Die Cache-Status-ECC-Logik korrigiert Einzelbitfehler und verifiziert, daß die richtige Adressposition gelesen wurde. Die vorstehend beschriebene Daten-ECC-Logik wird verwendet, um einen Daten-ECC vor dem Ausführen einer gültigen MSU-Speicherung zu erzeugen.
Wie oben erläutert, werden MSU-Hol-Operationen in dieser Ausführungsform der Erfindung als Lesen-Modifizieren-Schreiben-Zyklus ausgeführt. Wenn die Daten aus den DIMMS 18 gelesen sind, werden 36 Datenbits für den Eingangsanschluß DATAI bereitgestellt und sieben ECC-Bits werden für den Eingangsanschluß DEC1 von jedem der Datenpfad-ICs 60a, 60b und 60c bereitgestellt. Die an das IC 60a abgegebenen 36 Datenbits werden in zwei 18-Bit-Teile geteilt, welche durch die jeweiligen Multiplexer 102a und 102b in die Register 100a und 100b geladen werden. Der Sieben-Bit-ECC-Wert wird durch den Multiplexer 110 in das Daten- ECC-Register A 112 geladen.
Die von den Registern 100a und 100b gehaltenen Datenwerte werden an den ECC- Generator 106 und die ECC-Korrekturschaltung 108 abgegeben, wie oben erläutert. Die ECC-Korrekturschaltung erzeugt Syndrombits aus den von Multiplexer 104 bereitgestellten Daten und aus dem durch das Daten-ECC-Register A 112 bereitgestellten ECC und korrigiert die Daten entsprechend. Diese korrigierten Daten werden in die Register 100a und 100b geladen. Wenn der Korrektor 108 anzeigt, daß ein Fehler in einem der Prüfbits aufgetreten ist, wird der korrekte ECC für die Daten-ECC-Register A und B (112 und 122) durch den ECC-Generator 106 bereitgestellt. Als nächstes werden die in den Registern 100a und 100b gehaltenen Datenwerte sequentiell zu der MAU 220 gesendet, welche über den Multiplexer 118 und den Ausgangsanschluß SUDO an den anfordernden Prozessor gekoppelt ist. Gleichzeitig werden diese Datenwerte und der Sieben-Bit-ECC-Wert, die durch das Daten-ECC-Register A 112 gehalten werden, in die DIMMs 18 zurückgeschrieben, wie oben erläutert.
Während die 43 Bits der korrigierten Daten und des ECC von dem Datenpfad-IC 60a verarbeitet werden, können die nächsten 43 Bits der unkorrigierten Daten und deren ECC in die Register 100c, 100d und das Daten-ECC-Register B 122 zur gleichartigen Verarbeitung geladen werden.
Die Steuerungsignale für die verschiedenen Multiplexer und Register der Datenpfad- ICs 60a, 60b und 60c werden erzeugt durch eine Steuerungsschaltung (nicht dargestellt), die auf ein Zehn-Bit-Steuerungswort reagiert, welches durch den anfordernden Prozessor MAU 220 zusammen mit acht der vierundzwanzig Adressbits bereitgestellt werden. Dieser Wert zeigt zum Beispiel den Typ der Speicheranforderung (Speichern oder Holen) an. Als Reaktion auf diesen Wert steuert die Steuerungsschaltung die Datenpfadschaltung, wie vorstehend erläutert. Ein Durchschnittsfachmann für das Entwerfen digitaler Logikschaltungen kann aus der vorstehenden Beschreibung leicht eine geeignete Datenpfadschaltung schaffen.
Fig. 8b zeigt die Sektion des Datenpfad-IC 60a, die den Fluß des Cachestatuswortes und der Cachestatus-Prüfbits handhabt. Das Cachestatusregister 150 speichert entweder direkt von den DIMMs auf der Eingangsleitung CSln erhaltene Cachestatusbits oder ein neues Cachestatuswort, welches auf CSCWIN durch eine externe Steuerungslogik geliefert wird. Der Multiplexer 154 selektiert entweder das vorherige Cachestatuswort von den DLMMS (das am Ausgang des Cachestatusregisters 150 verfügbar ist) oder ein extern auf CSCWIN geliefertes neues Cachestatuswort. Das resultierende Wort wird an den ECC-Generator 160 abgegeben. Ebenso werden in den ECC-Bereich einzuschließende 8 Adressbits an den ECC- Generator 160 abgegeben. Das Cachestatusregister 150 liefert weiterhin Cachestatusbits auf den Signalleitungen CSOUT zu den DIMMs.
Cachestatus-Prüfbits von den DIMMS werden über die Signalleitung CECI abgegeben. Diese Bits werden mit den durch den ECC-Generator 160 erzeugten Prüfbits durch einen Multiplexer 156 gemultiplext. Die selektierten Prüfbits werden in dem ECC-Register 152 gespeichert. Die Cachestatus-Prüfbits werden auf den Signalleitungen CECO an die DIMMs ausgegeben. Eine Einzelbitfehlerkorrektur findet in der Fehlerkorrekturschaltung 162 statt. Korrigierte Cachestatusbits werden dann auf der Ausgabeleitung CSCWOUT an eine externe Steuerung abgegeben.
Eine Zusammenfassung der Wirkungsweise des Cachestatusteiles des Datenpfad-IC 60a wird jetzt gegeben. Ein Lesen-Modifiziereren-Schreiben-Zyklus folgt in gleicher Weise wie bei dem oben beschriebenen Datenteil. Eine Leseoperation aus den DIMMs 18 tritt auf, welche den Cachestatus zu der Eingabeleitung CSln und den korrespondierenden ECC zu der Eingabeleitung CECI bringt. Dieser Cachestatus wird in dem CS-Register 150 und der ECC in dem Register 152 gespeichert. Der Inhalt dieser zwei Register wird dann an die Korrekturschaltung 162 abgegeben, welche den korrigierten Cachestatus auf der Ausgabesignalleitung CSCWOUT an die MSU sendet. Externe Steuerungsschaltungen, die hier nicht erläutert werden, aktualisieren den Cachestatus. Der neue Cachestatus wird auf der Eingangsleitung CSCWIN abgegeben und in das Cachestatusregister 150 geladen. Gleichzeitig wird CSCWIN an den ECC-Generator 160 abgegeben und der neue ECC wird in das ECC-Register 152 geladen. Dann werden die Inhalte der Register 150 und 152 auf den Signalleitungen CSOUT und CECO jeweils in die DIMMs 18 geschrieben.
Für den Durchschnittsfachmann ist es klar, daß vielfältige Variationen der hier beschriebenen Ausführungsform in Betracht kommen. Diese beinhalten unterschiedliche Wortgrößen, unterschiedliche Anzahlen von Prüfbits, unterschiedliche Anzahlen von Zonen pro Wort und unterschiedliche Anzahlen von Zonen pro Fehlerbereich.

Claims

1. Verfahren zum Speichern und Abrufen von Datenworten in Speichergeräten, bei dem Fehlerkorrekturbits während des Speicherns in die Datenworte hineincodiert werden oder während des Abrufens der Datenworte herauscodiert werden, gekennzeichnet durch die Schritte:

a) Aufteilen von Datenworten in Bereiche durch Dividieren jedes Wortes in mehrere Abschnitte und Zusammenfügen eines Abschnittes von jedem von wenigstens zwei Worten, einen der Bereiche zu bilden;

b) Hinzufügen von Fehlerkorrekturbits zu jedem Bereich, deren Anzahl ausreicht, um wenigstens Ein-Bit-Fehler in dem Bereich zu erkennen und zu korrigieren;

c) Aufteilen jedes Bereiches in eine Vielzahl von Komponentenabschnitten;

d) Speichern jedes Komponentenabschnittes innerhalb eines Bereiches in einem jeweils unterschiedlichen physikalischen Speichergerät;

e) Abrufen der Bereiche aus den Speichergeräten;

f) Verarbeiten der Fehlerkorrekturbits in jedem abgerufenen Bereich und Berechnen eines Syndroms für jeden Bereich;

g) Berechnen des Ortes für jeden Bitfehler innerhalb jedes abgerufenen Bereiches in Abhängigkeit von dem Syndrom;

h) Korrigieren jedes falschen Bits in jedem abgerufenen Bereich; und

i) Wiederzusammenfügen der abgerufenen Bereiche zu Worten.

2. Verfahren nach Anspruch 1, bei welchem der Schritt des Aufteilens jedes Bereiches in eine Mehrzahl von Komponentenabschnitten die Schritte des Aufteilens jedes Bereiches in einzelne Bits umfaßt.

3. Verfahren nach Anspruch 1, bei welchem der Schritt des Aufteilens der Datenworte in Bereiche weiterhin den Schritt des Anfügens von Adressbits an jeden Bereich umfaßt.

4. Verfahren nach Anspruch 1, bei welchem der Schritt des Hinzufügens von Fehlerkorrekturbits zu jedem Bereich gleichzeitig für mehrere Bereiche ausgeführt wird.

5. Verfahren nach Anspruch 1, bei welchem der Schritt des Verarbeitens der Fehlerkorrekturbits in jedem abgerufenen Bereich und des Berechnens eines Syndroms für jeden abgerufenen Bereich gleichzeitig für mehrere Bereiche ausgeführt wird.

6. Verfahren zum Übertragen von Datenworten zwischen einem Cache-Speicher und einer Mehrzahl von Speichergeräten unter Verwendung eines in einem der Ansprüche 1-5 beanspruchten Verfahrens, bei welchem

- in Schritt c) jedem Bereich Cache-Statusbits und Cache-Statusfehlerkorrekturbits zugeordnet werden,

- in Schritt d) jeder Bereich in der Mehrzahl der Speichergeräte gespeichert wird,

und

die weiteren Schritte ausgeführt werden:

j) Verarbeiten der Cache-Statusfehlerkorrekturbits nach dem Abrufen aus dem Speicher; und

k) Korrigieren jedes falschen Bits in dem abgerufenen Cache-Status, wie durch die Fehlerkorrekturbits für die abgerufenen Bereiche, welche die Cache-Statusbits beinhalten, angezeigt.

7. Verfahren nach einem der Ansprüche 1-5, in welchem flüchtige Speichergeräte als Speichergeräte verwendet werden, wobei

- in Schritt b) eine Fehlerkorrekturcodierung für jeden Bereich ausgeführt wird,

- in Schritt d) ein Speichern jedes Komponentenabschnittes in einem anderen flüchtigen Speichergerät stattfindet,

- in Schritt e) die Mehrzahl der Komponentenabschnitte für jeden Bereich aus dem entsprechenden flüchtigen Speichergerät abgerufen wird,

- in Schritt f) die decodierende Verarbeitung jedes abgerufenen Bereiches ausgeführt und ein entsprechender Syndrom wert für jeden abgerufenen Bereich berechnet wird, und

- in den Schritten g) und h) die Bitwerte in den abgerufenen Bereichen in Abhängigkeit von den entsprechenden Syndromwerten verändert werden, welche einen Fehlerzustand anzeigen.

8. System zum Speichern von Daten in einer Mehrzahl flüchtiger Speicherelemente und zum Abrufen von Daten aus den Speicherelementen, bei welchem Fehlerkorrekturbits in den Daten während des Speicherns codiert und während des Abrufens decodiert werden,

gekennzeichnet durch

- Einrichtungen zum Aufteilen der Datenworte in Bereiche durch Aufteilen jedes Wortes in mehrere Abschnitte und Zusammenfügen eines Abschnittes aus jedem von wenigstens zwei Worten, um einen der Bereiche zu bilden;

- Fehlerkorrektur-Codiereinrichtungen zum Erzeugen eines Fehlerkorrektur- Codewertes für jeden Bereich;

- Einrichtungen zum Aufteilen jedes Bereiches in eine Mehrzahl von Komponentenabschnitten;

- Einrichtungen zum Speichern jedes Komponentenabschnittes innerhalb eines Bereiches in einem jeweils verschiedenen flüchtigen Speicherelement;

- Einrichtungen zum Abrufen der Mehrzahl der Komponentenabschnitte aus den entsprechenden Speichergeräten für jeden Bereich;

- Fehlererkennungseinrichtungen zum Erzeugen von Syndromwerten für jeden der abgerufenen Bereiche;

- Fehlerkorrektureinrichtungen zum Ändern von Datenbitwerten in den abgerufenen Bereichen in Abhängigkeit von den entsprechenden Syndromwerten, die einen Fehlerzustand anzeigen; und

- Einrichtungen zum Wiederzusammenfügen der abgerufenen Bereiche zu Datenworten.

9. System nach Anspruch 8, bei welchem die Komponentenabschnitte jedes Bereiches jeweils verschiedene Bits sind, jedes Bit eines Speicherelementes somit Teil eines entsprechend unterschiedlichen Bereiches ist und durch einen entsprechend unterschiedlichen ECC-Bereich abgedeckt wird, was eine Vielfachbit-Fehlerkorrektur bei dem Auftreten eines Gesamtspeicherelementfehlers bereitstellt.

10. System nach Anspruch 9, bei welchem jedes der Speicherelemente einen Adresseingangsanschluß beinhaltet, an welchen ein Adresswert angelegt wird, um Datenspeicherstellen innerhalb des Speicherelementes zu identifizieren, in welchen entsprechende Bits der Bereiche abgelegt sind, wobei das System weiterhin beinhaltet:

- an die Aufteilungseinrichtungen gekoppelte Einrichtungen zum Verknüpfen mindestens eines Teiles des Adresswertes und des Bereiches; und

- an die Fehlerkorrekturcodiereinrichtung gekoppelte Einrichtungen zum Erzeugen eines Fehlerkorrekturcodes aus dem verknüpften Bereichs- und Adresswert.