JPH05508042A - コンピュータメモリにおける多数のエラー訂正 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般に誤り訂正コード（ＥＣＣ）技術に関するものであり、より特定 的にはデータワードがＥＣＣ目的のために多数の領域に分割されるＥＣＣ方法に 関するものである。

先行技術の説明 エラー訂正および検出技術の使用は２進データを送信するか、またはストアする とき、デジタルデータ処理システムにおけるデータ一貫性を確実にするために極 めて重要である。いかなるデジタルシステムにおいても、送信器と受信器との間 のチャネルのノイズは、個々のビットが反転され、不適切なメツセージが受取ら れるようなエラーを導入し得る。線形ブロックコードはエラーを検出し、訂正し てデータ統合性を改良するために考案されてきた。これらのコードを使用して、 送信されるメツセージは情報ビットおよびいくつかのパリティビット、またはチ ェックビットからなる。チェックビットは送信器で計算され、発生される。

チェックビットは実際の情報ビットとともに送信され、受信器によってデコード される。

シンドロームビットは受信された情報およびチェックビットをデコードすること によって受信器で発生される。シンドロームビットを使用して、１つまたはそれ より多いエラーが発生したかどうか、およびいくつかのコードについてエラー発 生した２進ワードのビット位置を判別するとができる。検出および／または訂正 されるであろうエラーの数は使用されるコードによる。

ハミングコードは、与えられた数の情報ビットのための最小数のパリティピット に関して最も効率的であるように決定されており、それらはデータ処理システム において一般に使用される。３のハミング距離（すなわちコードの各ワード、デ ータビットおよびチェックビットが少なくとも３つの異なるビット位置でどのワ ードとも異なる。）を有するハミングコードを使用して、１ビツトエラーが訂正 され、２ビツトエラーが検出されることができる。もし１ビツトより多いビット エラー訂正を組込むことが必要であれば、コードのハミング距離が増加されねば ならない。コードのエラー訂正能力は次の公式によって与えられる。

エラー訂正能力＝　［（Ｄｍ　ｉ　ｎ　−１）　／２］ここでＤｍｉｎは最小の ハミング距離である。大括弧［］は（Ｄｍｉｎ　−１）／２の整数部分を示す。

この等式から、４の最小ハミング距離も１ビツトエラーを訂正し、２ビツトエラ ーを検出するであろうことが理解される。

データ処理およびコンピュータシステムは典型的にエラー訂正および検出のため に距離４の修正されたハミングコードを使用する。コードのハミング距離を増加 し、それによってエラー訂正能力を高めるために、チェックビットの数を増加す ることが必要である。

カッラマン（Ｋ２【ヱのａｎ）らへの米国特許第４．８１７．０９１号に使用さ れるエラー訂正スキームはエラー訂正コードの典型例である。この例示的システ ムおいて、１６ビツトデータフイールドは６ビツトチエツクフイールドによって 保護される。使用されるコード化スキームは距離４の修正されたハミングコード であり、各データビットは３つのチェックビットによって保護される。すなわち 、データビット中のエラーによって６つのチェックビットのうち３つが状態を変 化する。シンドロームが計算され、新しいチェックビットに対して古いチェック ビットを比較するとき、シンドロームは奇数パリティを有するであろう。このこ とは、１ビツトエラーが発生され、そのエラー場所のビット位置がエラーコード 発生表を調べることによって容易に見つかるであろうということを示す。チェッ クビットは１６ビツトワードにわたって適用され、データビットおよびチェック ビットはいずれも同じ物理メモリアレイに置かれる。

データ処理システムにおいてＥＣＣの第２レベルを行なうことが可能である。ペ イチル（Ｐａｔｅｌ　）らへの米国特許第４．７４５．６０４号はディスクドラ イブ上にストアされたデータのために使用される２レベルＥＣＣを教示する。デ ータはサブブロックに分割され、各サブブロックは策ルベルＥＣＣを割当てられ る。さらに、篤２レベルＥＣＣはサブブロックおよび第２レベルＥＣＣビツトを 含むブロック全体について規定される。この方法は各レベルが順次計算されるの で、第２レベルＥＣＣの計算のための予備時間を必要とする。

フォルトートレラントメモリシステムを設計する際、ワードサイズ、エラー訂正 能力、ランダムアクセスメモリ（ＲＡＭ）故障モード、および平均故障間隔時間 （ＭＴＢＦ）の影響を考慮することが望ましい。異なるワードサイズについての ＭＴＢＦ分析はワードサイズとＭＴＢＦとの逆関係を示す。ワードサイズが大き くなるほど、より多数のビットが記憶または送信され、ワードの少なくとも１つ のビット位置においてエラーが発生するであろう可能性を増加させる。もし訂正 されるべきエラーの数が１から２へ増加されると、同数の情報ビットについてよ り多くのチェックビットが必要とされる。記憶された（または転送された）デー タの量におけるこのような増加はＭＴＢＦを実際に短縮するであろう。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の故障モードの分野研究は、 全集積回路（ＩＣ）の故障がＭＴＢＦに実質的影響を及ぼすことを示す。１ビツ ト故障は全ＩＣ故障よりしばしば発生するが、孤立ビットの故障は１ビツトエラ ー訂正コードによって容易に訂正される。全ＩＣの故障の結果、典型的にＥＣＣ 方法が訂正することができるより多数の訂正されないビットが生じる。ＤＲＡＭ 内のビットの数のために、ＩＣ全体の故障は多くのシステム故障の原因となる。

ヤマダ（Ｙａａｕｄａ）　ヘの米国特許第４．７４７．０８０号は自己訂正機能 を有する半導体メモリに関するものである。メモリアレイは冗長データセルを有 する。水平方向および垂直方向の両方のエラーチェックが行なわれる。個々のメ モリセルは群に配列され、１つの群の２つのセルは同じ水平方向または同じ垂直 方向のパリティビットを有さない。水平方向および垂直方向の両方のパリティチ ェックが行なわれているとき、誤ったセルが水平方向および垂直方向のパリティ チェック値の交点に位置決めされ得る。誤ったセルは位置決めされるとき、予備 セルの１つによって置換される。

自己訂正メモリアレイを使用するシステムは１ビツト故障に対して保護されるが 、ＩＣ全体の故障はこのシステムでは容易に訂正されることができない。

発明の概要 先行技術では、メモリ記憶システムに使用されるエラー訂正スキームは多数のチ ェックビットなしで大きいデータワードに対する保護を与えない。これらの追加 のチェックビットの記憶は、必要とされる予備のハードウェアのためにメモリシ ステムの平均故障間隔時間に悪影響を及ぼす。

したがって、データ精度の向上は典型的にシステムの信頼性の低下を伴う。この 発明において、データワードはゾーンに分割され、各ゾーンはそれ自身のエラー 訂正コードを有する。より小さいゾーンにワードを分割し、同時に多数のゾーン 上でエラー訂正を行なうことによって、１つのワード内の複数のエラーが訂正さ れるであろう。各ゾーンにおける同時のエラー訂正によって１つのゾーンエラー 処理に関して実質的により短い時間でシステム回復が許容される。

この発明の別の有利な特徴は物理メモリにおけるデータの割当てである。この発 明のこの実施例はデータおよびＥＣＣ記憶のためにデュアル・イン−ライン・メ モリ・モジュール（Ｄｕａｌ　Ｉｎ−Ｌｉｎｅ　Ｍ！ｍｏｒ７　Ｍｏｄｕｌｅ） 　、またはＤＩＭＭを使用する。ＤＩＭＭは６つのダイナミックＲＡＭ　（ＤＲ ＡＭ）集積回路からなり、単一のパッケージとして構成される。ＤＲＡＭ集積回 路の各々は１メガビツトにつき１ビツトをストアすることができる。いかなる与 えられたデータワードに対しても、ＥＣＣゾーンごとに１ビツトだけしかＤＩＭ Ｍ内にストアされない。したがって、もしＤＩＭＭが壊滅的に故障すると、それ が含む６メガビツトのデータは別々のＥＣＣゾーンによって各々保護される。し たがって、このシステムはたとえＤＩＭＭ全体が故障しても回復することができ る（すなわち各１ビツトエラーを訂正することができる）。

図面の簡単な説明 図１ａは多数の中央処理装置（ＣＰ　Ｕ）またはプロセッサがメインメモリに結 合されてもよい並列にパイプライン処理されたコンピュータシステムのブロック 図である。ＣＰＵｌｌ０が１つだけこの図で示される。

図１ｂは１つのデータワードを多数のゾーンに分けて表わす図である。

図２はメモリ全体にわたる図１ｂに示されるようなデータワードの構成を示すブ ロック図である。

図３は多数のＤＩＭＭ上にストアされるデータワードのマツピングを示すブロッ ク図である。

図４はＥＣＣビットの群をそれらの対応するデータゾーンおよびアドレスフィー ルドへ関係させるデータ構造図である。

図５は物理メモリへのデータ経路ＩＣ相互接続（ＤＩＭＭ）を示すブロック図で ある。

図６は１つのＤＩＭＭの論理構成を示すブロック図である。

図７ａはデータビットおよびアドレスビットからシンドロームビットを発生する ために使用されるコード化スキームを示す注釈を付けられた表である。

図７ｂはキャッシュ状態およびアドレスビットからシンドロームビットを発生す るために使用されるコード化スキームを示す注釈を付けられた表である。

図７０ないし図７ｅはデータビットおよびキャッシュ状態ビットにおいて検出さ れたエラーへシンドロームコードを関係させる注釈を付けられた表である。

図８ａはデータ経路集積回路（ＩＣ）のデータセクションの簡略化されたブロッ ク図であり、主要データフロー経路およびデータＦＣＣを示す。

図８ｂはデータ経路ＩＣのキャッシュ状態セクションの簡略化されたブロック図 であり、キャッシュ状態ワードおよびキャッシュ状態ＥＣＣの主要データフロー 経路を示す。

好ましい実施例の詳細な説明 以下はこの発明に従う例証的なＥＣＣスキームの説明である。

概観 図１ａはメモリ記憶ユニット（ＭＳＵ）と呼ばれる、多重ＣＰＵ２００がメイン メモリ２０２に結合される並列パイプライン状にされたコンピュータシステムの ブロック図である。

ただ１つのＣＰＵ２００°のみが図１ａに示される。ＣＰＵ２００はコードユニ ット２１２、実行ユニット２１４、基準ユニット２１６、およびキャッシュメモ リ２１８を含む。コードユニットはＭＳＵ２００からの命令を検索し、それらを 部分的にデコードする。コードユニットによって処理されるコードの任意のメモ リ基準は基準ユニット２１６によって処理される。データキャッシュメモリ２１ ８はメモリアクセスユニット（ＭＡＵ）２２０を経てＭＳＵ２０２に結合される 。

命令からのアドレス基準がキャッシュメモリ２１８で発見され得ない場合、キャ ッシュメモリはＭＡＵ２２０をメインメモリ２０２にアクセス要求するように条 件付ける。

キャッシュ２１８はＭＡＵ２２０からのフェッチおよびストア動作の双方を同時 に要求してもよい。ＭＡＵ２２０はその要求を分析し、同時発生メモリ動作の間 の干渉を最小限にするようにそれらに優先順位を付ける。

例証的なキャッシュメモリ２１８はパージのないキャッシュである。データ値は ４ワードの組のキャッシュメモリ２１８にストアされる。キャッシュの任意の４ ワードの組の状態はＭＳＵ２０２においてもとのデータで保持される。

このように、もし多数のＣＰＵのうちの１つ、たとえばプロセッサＡ１がメモリ から４ワードの組をフェッチし、そのデータをその組で修正しようとするなら、 メインメモリ２０２のデータのためのキャッシュ状態エントリは組の中のデータ はプロセッサＡによって排他的に保持されることを示すであろう。メインメモリ ２０２のその同一のデータへのたとえばプロセッサＢによるアクセスしようとす るいかなる試みも、修正されたデータがプロセッサＡによってメインメモリに書 き戻されてしまうまで成功しないであろう。

代替的に、プロセッサＡは修正されないであろうメインメモリからデータを要求 してもよい。この場合、４ワードの組のためのキャッシュ状態エントリはプロセ ッサＡは共用状態のデータを有することを示すであろう。プロセッサＢもまた共 用データにアクセスしてもよいが、その組がプロセッサＡのキャッシュで無効に されてしまうまでデータへの排他的（つまり書込）アクセスを得ることはできな い。

このように、キャッシュ状態情報は共用メインメモリへの多数のプロセッサアク セスを規制する際に重要な役割を果たす。

この発明のこの実施例において、各４ワードのデータ組に対応するキャッシュ状 態エントリはデータ組それ自体でメインメモリ２０２にストアされる。各４ワー ドのデータ組は数個のエラー訂正コード領域によって保護され、各対応スるキャ ッシュ状態エントリはそれ自体のＥＣＣ領域によって独自に保護される。各４ワ ードのデータ組へのメモリアクセスには対応するキャッシュ状態エントリへのア クセスが同時に伴う。キャッシュ状態に応答するＭＳＵ２０２の制御回路はメモ リアクセス要求が許容可能であるかどうかを判別する。

詳細な説明 図１ｂはメインメモリ２０２における１つのデータワード１０ａがどのように多 数のエラー訂正ゾーン２０ａ−ｃに分割され得るかを示す。５４−ビットワード １０ａはＥＣＣの目的のために、３つの１８−ビットセグメントまたはゾーン、 ２０ａｃに分類される。各ゾーンのビットはＢＩＴＯないしＢＩＴ１７と番号が 付けられる。図２を参照して、メモリ動作中、２つのデータワード１０ａおよび １０ｂはＦＣＣ発生のために同時に処理される。同様に、ワード１０ｃおよび１ ０ｄは同時に処理される。各ワード１０ａ内で、３つのゾーン２０ａ−ｃもまた 同時に処理される。図２はデータおよびＥＣＣの有利な編成を示す。データワー ド１０ａ−ｄは各々５４のビットを含む。次のフィールドはデータＥＣＣ１２で ある。このフィールドは２１のビット、つまりカバーされる３つのエラー領域の 各々につき７のビットを含む。ＥＣＣフィールド１２はデータワード１０ａ−ｄ の一体化を確実にする訂正コードを含む。

次のフィールドはキャッシュ状態１４であり、それは１８ビット幅であり、その 後１８ビット幅のキャッシュ状態ＥＣＣフィールド１６が続く。

図２はまたデータ編成と物理的メモリとの間の関係を示す。デュアルインライン メモリモジュール（ＤＩＭＭ）１８に与えられた１つのＤＲＡＭアドレスは、２ つのワードの２つのグループの各々に対してデータの３つのビット、２２ａ、２ ２ｂおよび２２ｃとして６つのＤＲＡＭをアドレス指定する。図２において、第 １のグループはワード１０ａおよび１０ｂを含み、第２のグループはワード１０ ｃおよび１０ｄを含む。ＤＩＭＭ上の１つのＤＲＡＭアドレスによってアクセス される６つのビットの各々は１ビット幅×１メガビット深さの別個のＤＲＡＭ集 積回路上でストアされる。データ、キャッシュ状態およびＥＣＣはこの実施例に おいて、合せて５５ＤＩＭＭを占有する。

例証的な構成において、１つのＤＲＡＭアドレスによってアドレス指定された各 ビットは異なったＥＣＣゾーン２０ａ−ｃに属する。１つのＦＣＣゾーンからの ２つのビットが同一のＤＩＭＭ１８にストアされないようにデータを広げること によって、データはＤＩＭＭの故障、またはＤＩＭＭの個々のＤ　ＲＡ　Ｍ集積 回路の故障によるデータ喪失または変造から保護される。

この発明で使用されるエラー訂正コードは距離４の修正されたハミングコードて あり、その結果エラー領域内で、１ビツトエラーが修正され、２ビツトエラーが 検出される。

７−ビットＥＣＣ１２は以下のデータおよびアドレス組合わせ（エラー領域）の 各々に対して発生され、（ＷＯＲＤＯＡは、：、：、でＷＯＲＤＯ、シー：／Ａ を指す。

同様に、ＷＯＲＤＯＢはＷＯＲＤＯ、ゾーンＢを指す。ＷＯＲＤＯＣはＷＯＲＤ Ｏ、ゾーンＣを指す。類似の命名法が以下に論じられる他のゾーンに適用される 。）ＷＯＲＤＯＡ　（Ｂ　ＩＴＯ−Ｂ　ＩＴＩ　７）ＷＯＲＤＩＡ（ＢＩＴＯ− ＢＩＴ１７）アドレス（８ビツト）、ＷＯＲＤＯＢ　（ＢＩＴＯ−ＢＩＴ１７） ＷＯＲＤＩＢ（ＢＩＴＯ−ＢＩＴ１７）アドレス（８ビツト）、ＷＯＲＤＯＣ（ ＢＩＴＯ−ＢＩＴ１７）ＷＯＲＤＩＣ（ＢＩＴＯ−ＢＩＴ１７）アドレス（８ビ ツト）。

２つのさらなるワード、ＷＯＲＤ２およびＷＯＲＤ３は同様にこれらの領域の各 々に対して７−ビットＥＣＣによって保護され、 ＷＯＲＤ２Ａ　（ＢＩＴＯ−ＢＩＴ１７）ＷＯＲＤ３Ａ（Ｂ　Ｉ　Ｔｏ−Ｂ　Ｉ 　Ｔｌ　７）アドレス（８ビツト）、ＷＯＲＤ２Ｂ　（ＢＩＴＯ−ＢＩＴ１７） ＷＯＲＤ３Ｂ（Ｂ　ＩＴＯ−Ｂ　ｌＴ１７）アドレス（８ビツト）、ＷＯＲＤ２ Ｃ（ＢＩＴＯ−ＢＩＴ１７）ＷＯＲＤ３Ｃ（ＢＩＴＯ−ＢＩＴ１７）アドレス（ ８ビツト）。

各ワードを３つのゾーンに分割し、２つ以上の異なったワードの各々からの１つ のゾーンを領域に組合わせ、かつ各領域に対してＥＣＣを発生することによって 、領域につき多くて１つのエラーしかない限り、各ゾーンに対して１ビツトエラ ー訂正スキームを使用する１つのワードにおける多数のビットエラーを訂正する ことが可能である。

図３は４つのデータワードがどのように３６のＤＩＭＭの間で分割されるかを例 示するブロック図である。データワードはデュアルインラインメモリモジュール （Ｄ　Ｉ　Ｍ　Ｍ　）１８と呼ばれるＤＲＡＭモジュール上に物理的に置かれる 。

各Ｄ　Ｉ　Ｍ　Ｍは６つのＤ　ＲＡ　Ｍメモリ３０ａ−ｆがらなり、各々は１セ ル幅×１メガビット深さである。セルは各々３つのセルの２つのバンク３２ａ、 ３２ｂに編成される。デー９ワ−ＦＷＯＲＤＯ（１０ａ）　ないＬＷＯＲＤ３　 （１０Ｃ）は各ＤＩＭＭが２つの異なったワードの３つのビット（１メガビツト の深さを有する）のみを含み、各ビットは異なったエラー領域に属するように、 ＤＩＭＭ１８にストアされる。

エラー訂正コードが特定の領域のために処理される場合、ＥＣＣ発生器は３６の 異なったＤＩＭＭからデータを引出す。このように、たとえ全体のＤＩＭＭが故 障しても、各１ビツトエラーは訂正され得る。ＤＩＭＭの故障の影響は図３を参 照することによって理解され得る。もしＤＩＭＭ１８の１つが壊滅的に故障すれ ば、１つのビットが６つの別個のエラー領域の各々でなくなっている。この例に おいて、図１ｂを参照して、ＷＯＲＤ２　ＢＩＴＯ２２ｃ。

ＢＩＴ１８　２２ｂ、およびＢＩＴ３６　２２ａ、およびＷＯＲＤＯＢＩＴＯ２ ２ｃＳＢＩＴ１８　２２ｂ、およびＢＩＴ３６　２２ａがなくなっているであろ う。データワード内のこれらのビット位置は図１ｂで示されるとおりである。こ の発明の１ビツトエラー訂正能力は、他のＤＩＭＭにおｉするＷＯＲＤＯ１０ａ またはｗｏＲＤ２１０Ｃに他のビットエラーがない限り、なくなっているビット の訂正を可能にする。

図３はＤＩＭＭの間のデータワードの割当を示す。この発明のこの実施例におい て、５４ビツトのデータワードサイズは記憶のためにＤＩＭＭ１８のうちの９つ を必要とする。示される３６のＤＩＭＭ１８は４つの５４ビツトデータワードを 保持するために使用される。

図４はチェックビット４２．４４．４６がどのようにエラー領域の各々に与えら れるかを示す。この実施例において、保護されたデータワードゾーンとともに８ のアドレスビットが含まれる。７のチェックビット４２は領域５２を保護し、次 の７のチェックビット４４は領域５０を保護し、次の７のチェックビット４６は 領域４８を保護する。この図において、ＷＯＲＤＯ１０ａおよびＷＯＲＤＩ　１ ０ｂのみが表わされる。同様に、チェックビットはデータに与えられ、アドレス ビットはＷＯＲＤ２　１０ｃおよびＷＯＲＤ３　１０ｄに与えられる。このよう に、例証的な実施例において、２つの異なったワードからの各１つのゾーンは１ つのエラー領域に組合わされる。しかしながら、同一の精神にある他の実施例は 、エラー領域を形成するために、１つのワードからの１つのゾーンを使用しても よいし、または多数のワードからのゾーンを組合わせてもよい。

アドレスビットがエラー領域に含まれ、アドレスエラーが検出され、メインメモ リからのフェッチがあるとＣＰＵに報告される。キャッシュ状態を維持する部分 として、すべてのＣＰＵフェッチまたはストアはＭＳＵ内のＤ　ＲＡ　Ｍの読出 −修正書込サイクルからなる。読出−修正−書込サイクルの間、ＥＣＣチェック は書込動作をする前にアドレス上で行なわれる。アドレスエラーは、シンドロー ムによって示されるように、サイクルの書込部分の間に得られたデータは意図さ れたものとは異なるメインメモリアドレスからのものであることを示す。

図５は５５のＤＩＭＭで、並行に動作する３つのデータ経路ＩＣ６０ａ−ｃの相 互接続を示すブロック図である。

図５に示される回路は図１ａのＭＳＵ２０２に含まれる。

この発明のこの実施例において、エラー訂正コードはＤＩＭＭ１８にストアされ たデータのためのデータ経路ＩＣ６０ａ−ｃによって発生される。ＩＣ６０ａ− ｃはまたＤＩＭＭ１８から受信されたデータのエラー検出および訂正、を行なう 。データ経路ＩＣ６０ａ−ｃはデータワードをストアし、書込動作があるとＥＣ Ｃを発生し、読出動作の間エラーを検出しかつ訂正し、さらにデータを適切なり ＩＭＭに送る多重機能ＩＣである。５５のＤＩＭＭ１８はこの発明のこの例証的 な実施例によって使用されるデータ、キャッシュ状態およびＦＣＣデータを保持 する。

３つのデータ経路チップ６０ａ−ｃは各々ＣＰＵとＤＩＭＭとの間のデータ、キ ャッシュ状態およびＥＣＣ転送を支持することが可能である。ＣＰＵストア動作 の間、ＣＰ−Ｕから４ワードの組を受信した後、２つの連続するＤＩＭＭ書込が ３つのデータ経路チップによって行なわれる。第１の書込があると、データ経路 ＩＣ６０ａはＷＯＲＤＯゾーンＡおよびＷＯＲＤＩゾーンＡをＤＩＭＭに書込み 、一方データ経路ＩＣ６０ｂはＷＯＲＤＯゾーンＢおよびＷＯＲＤＩゾーンＢを 書込み、データ経路ＩＣ６０ＣはＷＯＲＤＯゾーンＣおよびＷＯＲＤＩゾーンＣ を書込む。このように、第１の書込動作はＤＩＭＭへのＷＯＲＤＯおよびＷＯＲ Ｄｌの記憶を達成する。次の書込があると、データ経路ＩＣ６０ａはＷＯＲＤ２ ゾーンＡおよびＷＯＲＤ３ゾーン八を書込み、データ経路ＩＣ６０ｂはＷＯＲＤ ２ゾーンＢおよびＷＯＲＤ３ゾーンＢを書込み、かつデータ経路ＩＣ６０ｃはＷ ＯＲＤ２ゾーンＣおよびＷＯＲＤ３ゾーンＣをＤＩＭＭに書込む。

ＣＰＵからストアデータを受信した後であって、ＤＩＭＭに書込む前に、データ 経路チップ６０ａ−ｃに含まれたＥＣＣ処理論理は２つのデータワードゾーンお よび２４のアドレスビットに基づいてチェックビットを計算する。各データ経路 チップはそれが受信する２つのデータセグメントおよび合計２４のアドレスビッ トのうちの８つに基づいてＥＣＣを計算する。アドレスビットはこのようにデー タゾーンと同様に３つのゾーンに区分される。アドレスはこのようにＥＣＣによ って保護され、アドレス故障は訂正されないが、それらはもし発生すれば報告さ れる。結果として生じる２１のチェックビットは１０８のデータビットとともに 適切なりＩＭＭに出力される。キャッシュ状態のためのチェックビットはデータ のためのチェックビットとは別に計算される。各データ経路ＩＣ６０ａ−ｃは１ ８−ビットキャッシュ状態ワードの３分の１を処理し、各ＩＣはキャッシュ状態 のその部分に基づいてチェックビットを計算する。ＦＣＣの目的のためのキャッ シュ状態ワードのゾーンへのこの区分化はデータワードを区分化する場合、つま り多数のビットエラーが各ゾーンを処理することによって同時に検出され得る場 合と類似の利点を与える。

図６は代表的なりＩＭＭ１８の構造を例示するブロック図テアル。ＤＩＭＭ１８ ｊ、ｔ６つ（７）ＤＲＡＭメ−！−！Ｊ、７０゜７２．７４．７６．７８および ８０からなり、各々１ビツト×１メガビツトであり、各３ビツトの２つのバンク に編成される。ＤＲＡＭ７０．７２および７４は第１のバンクを構成し、一方Ｄ ＲＡＭ７６．７８および８０は第２のバンクを構成する。ＤＩＭＭ１８の各バン クには別個の行アドレスストローブ（ＲＡＳ）および列アドレスストローブ（Ｃ ＡＳ）　、共通の書込イネーブル（ＷＥ）およびアドレスラインが設けられる。

信号ＤＡＴＡＩＮＯはＤ　ＲＡ　Ｍ　７０および７６のデータ入力ラインに与え られ、一方信号ＤＡＴＡＩＮＩはＤＲＡＭ７２および７８のデータ入力ラインに 与えられ、信号ＤＡＴＡ　Ｉ　Ｎ２はＤＲＡＭ７４および８０のデータ入力ライ ンに与えられる。独立したアドレスストローブの存在は各バンクを書込む際の独 立した制御を可能にする。

この発明のこの実施例において、ＤＲＡＭのデータ出力ラインは相互接続されて いない。その代わりに、ＤＲＡＭ７０．７６；７２．７８および７４．８０の多 対のデータ出力ラインは３つの２人カマルチプレクサ８２．８４および８６のそ れぞれの入力端子に与えられる。アドレスビット１　（２番目に最も低いアドレ スビット）はバンク１　（ＤＩＭＭ７０．７２および７４）かバンク２　（Ｄ　 Ｉ　ＭＭ７６．７８．８０）かを選択する。信号ＤＡＴＡＯＵＴＯＳＤＡＴＡＯ ＵＴ１およびＤＡＴＡＯＵＴ２１を別個の入力ライン上のデータ経路チップ５Ｑ ａ−ｃに供給される。

各データ経路ＩＣ６０ａ−ｃは各ワードをそれがＤＩＭＭ１８によって与えられ たときに記憶するレジスタ（図５に図示せず）、ならびにチェックおよびデータ ワードからシンドロームビットを発生する回路（やはり図５に図示せず）を含む 。各ゾーン内で、１ビツトデータエラー、１ビツトキヤツシユエラーおよびチェ ックビットエラーが訂正される。各ゾーン内で、アドレスエラー、多数のデータ エラーおよび多数のキャッシュエラーはプロセッサに報告される。ＩＣ６０ａ− ｃの内部構造は図８ａおよび図８ｂを参照して以下に説明される。

図７ａおよび図７ｂはデータおよびアドレスビットがチェックビットによってど のように保護されるかを示すテーブルである。この発明のこの実施例において、 距離４の修正されたハミングコードが使用される。距離４の修正されたハミング コードは１つのエラー訂正および２つのエラー検出を達成するために望ましい。

結果として生じるコードが４のハミング距離を有するように、Ｍビットのデータ を有する情報ベクトルを保護するために使用されるチェックビットの数には以下 の不等式からめられる。

２”　＞＝Ｍ＋Ｋ ＥｉＵ７ａに示され、３６ビツトのデータを含む領域であって、ＷＯＲＤＯおよ びＷＯＲＤＩ　（またはＷＯＲＤ２およびＷＯＲＤ３）から各々１８ビツトプラ ス８アドレスビツトを含む領域のためのエラー訂正カバレージを与えるために、 ７つのチェックビットが必要とされる。この実施例の情報ビットＭの数は４４　 （１８＋１８＋８）であるので、Ｋは７に等しい。

チェックビットは各行でｒＸＪと印が付けられた各ビットのモジュロ−２追加（ 排他的ＯＲ）によって発生される。

この発明のこの例証的な実施例におけるコード化スキームは領域のすべての情報 ビットが３つまたは５つのチェックビットを計算するために使用されるように設 計される。このように、もし１情報ビツトが変造されれば、３つまたは５つのい ずれかのチェックビットが反転される。結果として生じるシンドロームは奇数パ リティを有するであろう。

使用されるコードの他の有利な局面はパリティツリー幅、つまり、各チェックビ ットを計算するために使用される情報ビットの数、はほとんど等しいということ である。この発明のこの実施例において、チェックビットＣ０１Ｃ１、Ｃ２、お よびＣ４の各々は２１のパリティツリー幅を有し、一方Ｃ３は２２のパリティツ リー幅を有し、Ｃ５およびＣ６は各々２３のパリティツリー幅を有する。パリテ ィツリー幅が類似であるようにコードを選択することは、エンコーダの速度を最 適化し、かつ相対的な伝搬遅延を最小限にする。

この発明で使用されるチェックビット発生器はカッラマン（ＫｘｔｚＩＩｌｘｎ 　）他の米国特許第４．８１７．０９１号に示されるような排他的ｏｒ（ＸＯＲ ）ゲートのネットワークであってもよく、この特許は引用によりここに援用され る。カッラマン特許に示されるチェックビット発生器は奇数のパリティツリーの みがこの発明で使用されるという点においてこの発明で使用されるものと異なる 。カッラマン特許はまたシンドローム発生の原理を説明する。これらの原理を使 用すれば、当業者はこの発明とともに使用するためのシンドローム発生器を容易 に作ることが可能である。

以下の例はこの発明のこの実施例に使用される特定のコードがどのようにチェッ クビットを発生するかを示す。この例のために、データおよびアドレスビットの 以下の組合わせはＥＣＣによって保護され得ると仮定されたい。

このビットパターン（または情報ベクトル）は例証的なＷＯＲＤＯゾーンＡ（１ ８ビツト）を表わし、その後ＷＯＲＤＩゾーンＡ（１８ビツト）が続き、その後 ８アドレスビツトが続く。この例に使用される値は以下のとおりである。

ＷＯＲＤＯゾーンＡ＝００００３　１６進数ＷＯＲＤＩゾーンＡ＝００００１　 １６進数アドレス＝Ａ８　１６進数 チェックビットはＥＣＣカバレージテーブル上に情報ベクトルを重畳し、Ｘと印 が付けられた各ビット位置に存在する情報ビットの排他的ＯＲを取って、各チェ ックビットを生出すことによって得られる。この例において、所与の情報ベクト ルはチェックビットに対して以下の等式を生じる。

Ｃ３＝１＋１＋１＋１＋１＝１ Ｃ６＝１＋１＋１＋１＝０ ここで、「＋」は排他的ＯＲ機能を表わす。

完全なチェックビットワードはそのとき０１００１００である。この値はデータ ワードとともにＤＩＭＭ１８にストアされる。

７ビツトシンドロームワードはデータ経路ＩＣのＥＣＣ回路によって発生され、 １ビツトエラーを識別するために使用される。シンドロームは古いチェックビッ トワードと新しいチェックビットワードとの排他的ＯＲ合計として規定される。

つまり、ＤＩＭＭ（１８）から読出された古いチェックワードの各ビットＣ，， はＤＩＭＭから読出されたデータから発生された対応するビットＣｎと排他的Ｏ Ｒをとられる。結果として生じるシンドロームワードはデータ、アドレス、チェ ックビットにエラーがあるかどうかを示し、もし１つしかエラーがなければその 場所を示す。図７ｃ。

図７ｄおよび図７ｅはデータおよびキャッシュ状態の双方のためのシンドローム ワードの各可能な値、および各可能なシンドロームによって表わされたエラーを 示すテーブルである。（以下余白） シンドローム　ＳＢＥ　ＫＢＥ　ＡＥ　ＣＢＥ　ＢＩＴ　ＳＢＥ　ＭＥＥ　ＡＥ 　ＣＢＥ　ＢＩＴシント°ローム　ＳＢＥ　ＫＢＥ　ＡＥ　ＣＢＥ　Ｂ工Ｔ　Ｓ ＢＥ　嶋−２’ＡＥＣＢＥＢ工Ｔランド［１Ｉ−４ＳＢＥ　％Ｊ３Ｅ　ＡＥ　Ｃ ＢＥ　ＢＩＴ２チェックビットエラー−ＥＣＣコードのビット７は誤５マルチー ビツトエラー（ＳＢＥフラグに重畳する）６１−ビットエラー、Ｃ８のビット５ は誤っている。

データ経路ＩＣの主要な目的は各メモリ動作に対して適切な方向にデータを伝え るための手段を提供することである。

データ経路ＩＣはデータおよびキャッシュ状態を取得し、データおよびキャッシ ュ状態双方のためにＥＣＣビットを計算し、エラー訂正および検出機能を行ない 、データおよびキャッシュ状態をメインメモリから要求しているプロセッサに送 る。データ経路Ｉ　Ｃ６０ａ　−ｃの動作のために必要な制御情報はデータ経路 Ｃの外部の回路によって発生される。

データ経路ＩＣ６０ａ−ｃの各々の内部構造は同一である。図８ａおよび図８ｂ はデータ経路ＩＣ６０ａを通る主要データフロー経路を示す。図８ａはデータワ ード１０ａ−ｄおよびアドレス値の一部を処理するデータ経路ＩＣの部分を表わ し、一方図８ｂはキャッシュ状態およびアドレス値の残りを処理するＩＣの部分 を表わす。

図８ａにおいて、データレジスタ１００ａないし１００ｄはメモリ動作の間シス テムデータワード１０ａ−ｄの各１つのゾーンを保持するために使用される。各 データレジスタ１００ａないし１００ｄは１８ビツト位置を含む。データレジス タ１００ａ−ｄはそれぞれのマルチプレクサ１０２ａ−ｄからデータ値を入手す る。これらのマルチプレクサ１０２ａ−ｄは以下のソースの１つからデータを選 択する。

１．５ＵＤＩ：メモリアクセスを要求しているプロセッサからのデータ ２、ＤＡＴＡＩ　：メインメモリＤＩＭＭ１８からの入力データ ３、訂正データ：内部ＥＣＣ回路１０８からデータレジスタ１００ａ−ｄはマル チプレクサ１１８にデータビットを供給する。このマルチプレクサは４つのデー タレジスタ１０２ａないし１０２ｄのうちの１つによって与えられた１８ビツト のデータを選択し、それを信号ライン５ＵＤＯを経て外部プロセッサに与える。

データレジスタ１００ａ−ｄはまたマルチプレクサ１０４を介してＥＣＣ発生器 １０６およびＥＣＣ訂正回路１０８にデータを与えるために結合される。レジス タ１００ａおよび１００ｂの出力ポートはレジスタ１００Ｃおよび１００ｄの出 力ポートのように連接される。これらの連接された出力ポートは２つの３６−ビ ット値をマルチプレクサ１０４に与える。これらの２つの３６−ビット値はまた データ出力信号、ＤＡＴＡＯをメインメモリ２０２のＤＩＭＭ１８に与えるマル チプレクサ１１４に与えられる。

８ビツトアドレスレジスタ１１６は５ＵＤＩ入カラインから現在のアドレスをラ ッチし、ＥＣＣ発生論理１０６で使用するためにそれを保持する。

ＤＩＭＭ１８からのデータＥＣＣは信号ラインＤＥＣＩ上のデータ経路ＩＣ６０ ａに供給される。マルチプレクサ１１０は訂正チェックビットかＤＩＭＭからの ＤＥＣＩチニックビットかのいずれかを選択する。データＥＣＣレジスタ１１２ はマルチプレクサ１１０によって選択されたチェックビットを含む。このレジス タ１１２におけるチェックピットもまた信号ラインＤＥＣＯを経てＤＩＭＭに供 給される。

典型的なメモリストア動作において、ＭＡＵ２２０（図１に示される）は４つの ワード、各々５４ビツト長さ、および２４ビツトアドレスをＭＳＵ２０２に与え る。このアドレスがまず与えられ、その後ＷＯＲＤＯ１ＷＯＲＤＩ、ＷＯＲＤ２ 、およびＷＯＲＤ３が一度に１つ続く。アドレスおよびデータの双方は信号ライ ン５ＵＤＩに沿ってデータ経路ＩＣ６０ａ−ｃに与えられる。８つのアドレスビ ットはレジスタ１１６にロードされ、後続のデータビットが一度に１つの１８ビ ツトセグメントでデータレジスタ１００ａないし１００ｄにロードされる。つま り、ＷＯＲＤＯはレジスタ１００ａにロードされ、ＷＯＲＤｌはレジスタ１００ ｂに、ＷＯＲＤ２はレジスタ１００ｃに、か−）　Ｗ　０ＲＤ３はレジスタ１０ ０ｄにロードされる。３つのデータ経路ＩＣ６０の各々はデータおよびアドレス ワードの３分の１をロードしたので、ここで全体の４つのワードおよび完全なア ドレスは３つのデータ経路ＩＣ５９ａ−ｃ内にストアされ、ＥＣＣの計算がここ で可能である。

データワードのそれぞれの部分が一旦レジスタ１００ａないし１００ｄにロード されてしまえば、それらは連接され、マルチプレクサ１０４を介してＥＣＣ発生 器１０６へと通される。まず、ＷＯＲＤＯおよびＷＯＲＤＩからの３６ビツトが 発生器１０６に通される。発生器１０６は３６データピツトをレジスタ１１６か らの８−ビットアドレス値と組合わせ、上に述べられたように７−ビットＥＣＣ 値を発生する。この７−ビットＥＣＣ値はそれからマルチプレクサ１１０を介し てデータＥＣＣレジスタＡ１１２にロードされる。これに続いて、発生器１０６ はＷＯＲＤ２およびＷＯＲＤ３の部分を表わす３６データピツトのためにＥＣＣ 値を計算する。この７−ビットＥＣＣ値はマルチプレクサ１２０を介してデータ ＥＣＣレジスタＢ１２２にストアされる。

データＥＣＣレジスタＡ１１２およびデータＥＣＣレジスタＢはマルチプレクサ １２４を介してデータ経路ＩＣ６０ａの出力ポートＤＥＣＯに結合される。レジ スタ１００ａおよび１００ｂの内容の連接を表わす３６−ピッドデータ値はまた マルチプレクサ１１４に与えられ、その出力ポートはデータ経路ＩＣ６０ａの出 力ポートＤＡＴＡＯである。出力ポートＤＡＴＡＯおよびＤＥＣＯは図５に示さ れるようにＤＩＭＭ１８における記憶のために４３の２進ビツトを与える。

ＷＯＲＤＯおよびＷＯＲＤ１１７）部分がデータ経路ＩＣ６０ａによって処理さ れつつある間、ＷＯＲＤ２およびＷＯＲＤ３の対応する部分はレジスタ１００ｃ および１００ｄにロードされている。ワードＷＯＲＤＯおよびＷＯＲＤＩがデー タ経路ＩＣ６０ａ、６０ｂおよび６０ｃからＤＩＭＭ１８にストアされている間 、レジスタ１００ｃおよび１００ｄによって保持されたＷＯＲＤ２およびＷＯＲ Ｄ３のそれぞれの部分は同一の態様で処理される。このように、ＭＳＵストア動 作の間、第１のＷＯＲＤＯおよびＷＯＲＤ１データビットはＤＥＣＯ上の適切な ＥＣＣビットとともにＤＡＴＡＯ上で出力され、それからＷＯＲＤ２およびＷＯ ＲＤ３データビットはＤＡＴＡＯで出力され、適切なＥＣＣビットはＤＥＣＯ上 で出力される。

特定のプロセッサによって企てられたＭ　Ｓ　Ｕストア動作が有効であるかどう かの判別はキャッシュ状態を読出すことによって行なわれる。キャッシュ状態Ｅ ＣＣ論理は１ビツトエラーを訂正し、正しいアドレス場所が読出されたことを実 証する。上述のようなデータＥＣＣ論理は有効なＭＳＵストアを実行するのに先 立ってデータＥＣＣを発生するために使用される。

上述のように、この発明のこの実施例のためのＭＳＵフェッチ動作は読出−修正 −書込サイクルとして行なわれる。

データがＤＩＭＭ１８から読出された場合、３６ビツトのデータは入力ポートＤ ＡＴＡ　Ｉに与えられ、７ビツトのＥＣＣはデータ経路ＩＣ６０ａ、６０ｂおよ び６０ｃの各々の入力ポートＤＥＣＩに与えられる。ＩＣ６０ａに与えられた３ ６のデータビットは２つの１８−ビット部分に分割され、それらはそれぞれのマ ルチプレクサ１０２ａおよび１０２ｂを介してレジスタ１００ａおよび１００ｂ にロードされる。７−ビットＥＣＣ値はマルチプレクサ１１０を介してデータＥ ＣＣレジスタＡ１１２にロードされる。

レジスタ１００ａおよび１００ｂによって保持されたデータ値は上述のようにＥ ＣＣ発生器１０６およびＥＣＣ訂正器回路１０８に与えられる。ＥＣＣ訂正器回 路はマルチプレクサ１０４によって与えられたデータから、およびデータＥＣＣ レジスタＡ１１２によって与えられたＥＣＣからシンドロームビットを発生し、 かつそれに従ってデータを訂正する。この訂正データはレジスタ１００ａおよび １００ｂにロードされる。もし訂正器１０８がエラーがチェックピットのうちの １つで発生したことを示せば、訂正ＥＣＣはＥＣＣ発生器１０６によってデータ ＥＣＣレジスタＡおよびＢ（１１２および１２２）に与えられる。次にぐレジス タ１００ａおよび１００ｂに保持されたデータ値はマルチプレクサ１１８および 出力ポート５ＵＤｏを経て要求しているプロセッサに結合されたＭＡＵ２２０に 順次に送られる。同時に、これらのデータ値、およびデータＥＣＣレジスタＡ１ １２によって保持された７−ビットＥＣＣ値は上述のようにＤＩＭＭ１８に書き 戻される。

４３ビツトの訂正データおよびＥＣＣがデータ経路ＩＣ６０ａによって処理され ている間に、次の４３ビツトの訂正されていないデータおよびそのＦＣＣは同様 の処理のためにレジスタ１００ｃ、１００ｄおよびデータＥＣＣレジスタＢ１２ ２にロードされ得る。

データ経路ＩＣ６０ａ、６０ｂおよび６０ｃの様々なマルチプレクサおよびレジ スタのための制御信号は制御回路（図示せず）によって発生され、それは２４ア ドレスビツトのうちの８つとともに要求しているプロセッサＭＡＵ　２２０によ って与えられた１０−ビット制御ワードに応答する。この値は、たとえばメモリ 要求の型（ストアまたはフェッチ）を示す。この値に応答して、制御回路は上述 のようにデータ経路回路を循環する。デジタル論理設計の当業者は上述の説明か ら適切なデータ経路回路を容易に組立てることができるであろう。

図８ｂはキャッシュ状態ワードおよびキャッシュ状態チェックビットのフローを 処理するデータ経路ＩＣ６０ａのそのセクションを示す。キャッシュ状態レジス タ１５０は入力ラインＣ５Ｉｎ上のＤＩＭＭから直接入手されたキャッシュ状態 ビットか、外部制御論理によってＣＳ　ＣＷ　Ｉ　Ｎ上に供給される新しいキャ ッシュ状態ワードのいずれかをストアする。マルチプレクサ１５４はＤＩＭＭか らの以前のキャッシュ状態ワード（キャッシュ状態レジスタ１５０の出力で利用 可能である）か、またはＣ３ＣＷＩＮ上に外部から供給された新しいキャッシュ 状態ワードのいずれかを選択する。結果として生じるワードはＥＣＣ発生器１６ ０に与えられる。同様に、８つのアドレスビットはＥＣＣ発生器１６０に供給さ れてＦＣＣ領域に含まれる。キャッシュ状態レジスタ１５０はまた信号ラインＣ ３ＯＵＴ上のＤＩＭＭにキャッシュ状態ビットを供給する。

ＤＩＭＭからのキャッシュ状態チェックビットは信号ラインＣＥＣＩを経て供給 される。これらのビットはマルチプレクサ１５６によってＥＣＣ発生器１６０に よって発生されたチェックビットでマルチプレクサされる。選択されたチェック ビットはＥＣＣレジスタ１５２にストアされる。

キャッシュ状態チェックビットは信号ラインＣＥＣ０上のＤＩＭＭに供給される 。１ビツトエラー訂正はエラー訂正回路１６２で発生する。訂正キャッシュ状態 ビットはそれから出力ラインＣ３ＣＷＯＵＴ上の外部制御に供給される。

データ経路ＩＣ６０ａのキャッシュ状態部分の動作の要約を次に与える。続出− 修正−書込サイクルは上述のデータ部分に類似の態様で続けられる。ＤＩＭＭ１ ８から読出動作が発生し、それはキャッシュ状態を入力ラインＣ５Ｉｎにもたら し、かつ対応するＥＣＣを入力ラインＣＥＣＩにもたらす。このキャッシュ状態 はＣＳレジスタ１５０でストアされ、ＥＣＣはレジスタ１５２でストアされる。

これらの２つのレジスタの内容は訂正器回路１６２に供給され、それは訂正キャ ッシュ状態を出力信号ラインｃｓｃｗＯＵＴ上のＭＳＵに送る。外部制御回路は 、ここに論じられていないが、キャッシュ状態を更新する。新しいキャッシュ状 態は入力ラインＣ３ＣＷＩＮ上に供給され、キャッシュ状態レジスタ１５０にロ ードされる。同時に、Ｃ３ＣＷＩＮはＥＣＣ発生器１６０に与えられ、新しいＥ ＣＣはＥＣＣレジスタ１５２にロードされる。そのときレジスタ１５０および１ ５２の内容はそれぞれ信号ラインＣ５ＯＵＴおよびＣＥＣ０上のＤＩＭＭ１８に 書込まれる。

当業者にはここに述べられた実施例の様々な変形が考えられることが理解される 。これらは異なったワードサイズ、異なった数のチェックビット、ワードごとの 異なった数のゾーン、およびエラー領域ごとの異なった数のゾーンを含む。この 発明を例証的な実施例によって説明してきたが、添付の請求の範囲の精神および 範囲内にある修正で上に概略を示されたように実行され得ることが考えられる。

ＦＩＧ、ｌａ テ°ゝフ　Ｅ０口　ＦＩＧ、４ Ｉ＋＋　Ｘ　ｘ　Ｘ　の　×　Ｘ　ｘ　×　×−口 ＦＩＧ、７ｂ ＰＳＸＸＸＸＸＸＸ ζ　−＾ 要　約　書 メモリシステムはエラー検出および訂正のための方法を提供する。大きいデータ ワードは多数のエラー訂正ゾーンに分割−される（図１ｂ）。２つまたはそれよ り多いワードの各々からの１つのゾーンが組合わされてエラー領域を形成する。

アドレスビットも領域に含まれる。チェックビットが各領域内のデータビットか ら発生され、データとともにストアされる。データ検索の間、各領域が別々に処 理され、各領域についてシンドロームを発生する。シンドロームはビットエラー を示し、各領域の１ビツトエラーの訂正を許容する。多ビツトエラーがしたがっ て１ビツトエラー訂正コードを使用して各ワード内で訂正されるであろう。

データは物理メモリに分配され、それによって各領域内で１データビツトだけし か同じメモリ装置内にストアされない。この方法は、多数のパッケージにおける 故障によって１つのエラー訂正領域内に多数のエラーが生じない限り、壊滅的な メモリパッケージの故障の存在において全体的エラー訂正能力を与える。続出お よび書込双方の動作の間、エラー訂正コード処理は多数の領域について並行して 行なわれ、性能を高めるであろう。

国際調査報告

Claims (11)

【特許請求の範囲】
1. １．メモリ装置においてデータワードをストアし、かつ検索するための方法であ って、エラー訂正ビットは記憶中にデータワードにコード化されるか、または検 索中にデータワードからデコードされ、この方法は、ａ）データワードを領域に 分割するステップと、ｂ）その領域において少なくとも１ビットエラーを検出し 、訂正するために十分な数だけエラー訂正ビットを各領域へ加えるステップと、 ｃ）各領域を複数の成分部分に分割するステップと、ｄ）それぞれ異なる物理メ モリ装置に領域内の各成分部分をストアするステップと、 ｅ）領域を前記メモリ装置から検索するステップと、ｆ）検索された領域の各々 においてエラー訂正ビット処理し、各領域についてシンドロームを計算するステ ップと、ｇ）シンドロームに応答して検索された領域の各々内のいかなるビット エラーの場所も判別するステップと、ｈ）検索された領域の各々におけるいかな る誤ったビットも訂正するステップと、 ｉ）検索された領域をワードに再び組立てるステップとを含む、方法。
2. ２．各領域を複数の成分部分に分割するステップは、各領域を個々のビットに分 割するステップ含む、請求項１に記載の方法。
3. ３．データワードを領域に分割するステップは、アドレスビットを各領域へ付加 するステップをさらに含む、請求項１に記載の方法。
4. ４．ワードを領域に分割するステップは、ａ）各ワードを多重ゾーンに分割する ステップと、ｂ）少なくとも２つのワードの各々から１つのゾーンを組合わせて 、前記領域の１つを形成するステップとをさらに含む、請求項１に記載の方法。
5. ５．エラー訂正ビットを各領域に加えるステップは多数の領域について同時に行 なわれる、請求項１に記載の方法。
6. ６．検索された領域の各々においてエラー訂正ビットを処理して、検索された領 域の各々についてシンドロームを計算するステップは、多数の領域について同時 に行なわれる、請求項１に記載の方法。
7. ７．キャッシュメモリおよび複数のメモリ装置の間でデータワードを転送する方 法であって、エラー訂正ビットは記憶中にデータワードにコード化されるか、ま たは検索中にデータワードからデコードされ、この方法は、ａ）ワードを領域に 分割するステップと、ｂ）その領域において少なくとも１ビットエラーを検出し 、訂正するために十分な数だけエラー訂正ビットを各領域に加えるステップと、 ｃ）キャッシュ状態ビットおよびキャッシュ状態エラー訂正ビットを各領域に付 加するステップと、ｄ）前記複数のメモリ装置に各領域をストアするステップと 、 ｅ）領域を前記メモリ装置から検索するステップと、ｆ）検索された領域の各々 においてエラー訂正ビットを処理して、各領域についてシンドロームを計算する ステップと、 ｇ）シンドロームに応答して検索された領域の各々内のいかなるビットエラーの 場所も判別するステップと、ｈ）検索された領域の各々におけるいかなる誤った ビットも訂正するステップと、 ｉ）検索された領域をワードに再び組立てるステップと、ｊ）メモリからの検索 と同時にキャッシュ状態エラー訂正ビットを処理するステップと、 ｋ）キャッシュ状態ビットを含む検索された領域のエラー訂正ビットによって示 されるような検索されたキャッシュ状態におけるいかなる誤ったビットも訂正す るステップとを含む、方法。
8. ８．揮発メモリ装置にデータをストアして、前記メモリ装置からデータを検索す るための方法であって、エラー訂正ビットは記憶中にデータでコード化され、検 索中にデコードされ、この方法は、 ａ）データワードをデータセグメントに分割するステップと、 ｂ）各データセグメントにおいてエラー訂正のコード化を行なうステップと、 ｃ）各データセグメントを複数の成分部分に分割するステップと、 ｄ）それぞれ異なる揮発メモリ装置に各セグメントの各成分部分をストアするス テップと、 ｅ）各データセグメントについてそれぞれの揮発メモリ装置から複数の成分部分 を検索するステップと、ｆ）前記検索されたデータセグメントの各々のデコード 処理を行ない、検索されたデータセグメントの各々についてそれぞれシンドロー ム値を計算するステップと、ｇ）エラー条件を示すそれぞれのシンドローム値に 応答して前記検索されたデータセグメントでデータビット値を変更するステップ と、 ｈ）前記検索されたデータセグメントをデータワードに再び組立てるステップと を含む、方法。
9. ９．複数の揮発メモリ記憶エレメントにデータを記憶して、前記メモリ記憶エレ メントからデータを検索するためのシステムであって、エラー訂正ビットは記憶 中にデータでコード化され、かつ検索中にデコードされ、このシステムは、 データワードをデータセグメントに分割するための手段と、 各データセグメントについてエラー訂正コード値を発生するためのエラー訂正コ ード化手段と、各データセグメントを複数の成分部分に分割するための手段と、 それぞれ異なる揮発メモリ記憶エレメントにセグメント内の各成分部分をストア するための手段と、各データセグメントについてそれぞれの揮発メモリ装置から 複数の成分部分を検索するための手段と、前記検索されたデータセグメントの各 々についてシンドローム値を発生するためのエラー検出手段と、エラー条件を示 すそれぞれのシンドローム値に応答して前記検索されたデータセグメントでデー タビット値を変更するためのエラー訂正手段と、 前記検索されたデータセグメントをデータワードに再び組立てるための手段とを 含む、システム。
10. １０．各領域の成分部分はそれぞれ異なるビットであり、記憶エレメントの各ビ ットはしたがってそれぞれ異なるデータセグメントの部分であり、それぞれの異 なるＥＣＣ領域によってカバーされ、したがって全体の記憶エレメント故障の事 象に多ビットエラー訂正を与える、請求項９に記載のシステム。
11. １１．前記メモリ記憶エレメントの各々はアドレス入力ポートを含み、前記デー タセグメントのそれぞれのビットがその中にストアされるべき前記メモリ記憶エ レメント内のデータ記憶場所を識別するためにこのポートにアドレス値が与えら れ、さらに、 前記分割手段に結合され、前記アドレス値の少なくとも一部分を前記データセグ メントへ連接するための手段と、前記エラー訂正コード化手段に結合され、連接 されたデータセグメントおよびアドレス値からエラー訂正コードを発生するため の手段とを含む、請求項１０に記載のシステム。