JPS58501791A - 低いストレ−ジオ−バヘッドおよび速い訂正を持つエラ−訂正メモリ - Google Patents

Abstract

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Description

【発明の詳細な説明】 低いストレージオーバヘッドおよび速い訂正メカニズムを持つエラー訂正メモリ 発明の背景 この発明はディジタルメモリに関し、より特定的にはエラー訂正能力を持つディ ジタルメモリに関する。

先行技術において、非常に広範囲のディジタルメモリが存在する。それらの中に は、ダイナミックＲＡ〜Ｉ　（ＴＲＡＭン、スタティックＲＡＭ　（ＳＲＡＭｅ 　、電気的プログラマブルリードオンリメモリ＜ＥＦＲＯＭ＞、およびマスクプ ログラマブルリードオンリメモリ（ＲＯＭ）が含まれる。

これらのメモリはたとえば、１９８０年Ｔ　ｅＸａｓ　Ｉ　ｎｓｔｒｕｗ８ｎｔ ＳのＴｈｅ　ＭＯＳ　Ｍ＋ｖｏｒｙ　Ｑａｔａ　Ｂｏｏｋ　ｆｏｒ　［）ｅｓｉ ｇｎＥ　ｎｇｉｌｌｅｅｒｓという題の本に説明されている。

理想的には、すべてのこれらのメモリは、データが必要であるときにそのメモリ から読出されるディジタルデータビットをストアするようにオペレートする。し かしまたこれらのメモリはすべて、メモリから読出されるデータがメモリ内にス トアされたくまたはストアされる゛ように意図され社）データとは異なるように するエラーを起こしやすい。

広範囲の種類の失敗のメカニズムのいかなるものも、これらのエラーの原因とな り得る。たとえばダイナミックＲＡＭにおいて、アルファ粒子の形態における放 射は、メモリのセルの中の１つにおいてデータビットを破壊する。他の例として マスクプログラマブルリードオンリメモリにおいでは、メモリをプログラムする マスクにおける些細な欠陥はエラーデータがセル内に永久的に書込まれるように する。

したがってメモリエラーを検出および訂正するために、種々の構造が先行技術に おいて考案されてきた。これらの構造のうちの１つは、データの各ワードをハミ ングコードにエンコードし、かつこれらのエンニードされたワードをメモリ内に ストアすることを含む。その模データワードが読出されるときに、ハミングコー ドはデータワードが正しいコードであるかどうかを見るためにチェックし、そし てもし正しくなければ、エラーのあうビットはハミングエラー訂正手順に従って 訂正される。

しかしこのハミングアプローチは、データビットとコードピットとを収容するた めにメモリのストレージ能力が非常に増大されなければならないので魅力的では ない。このことは第１図を調べれば明らかである。第１図にはワードごとのデー タビットの数が左端行にリストされており、１ビツトエラーを検出および訂正す るために必要なワードごとのハミングチェックビットの対応する数が中位行にリ ストされており、またメモリストレージ能力における対応するオーバヘッドまた は増加が左端行にリストされている。

左端行が示すように、８ビツトおよび１６ビツトの長さの共通に用いられるワー ドに対するこのオーバヘッドは、７−１１それ６２．５％および３７．５％であ る。このことはタトえば、、１９６７年トー！　ａｒｔｌｅｌ’ｊ　Ｈｅｌ　１ ｅｎｔ！ｎ著Ｑ　１ｇ１ｔａｌＣｏ［ｉｐ＊ｔｅｒ　３　、Ｓｃｕｍ　Ｐ　ｒｉ ｎｅｉｐｌｅｓの３２１頁の議論によって確認され得る。

ハミ〉グコードアブローチよりも少ないメモリオーバー＼ッドで足りるメモリエ ラーを検出および訂正するための他のメカニズムが、最近の記事すなわちＣｏｍ ｐｕｔｅｒ　［）ｅｓｉｇｎ　。

１９８１年７月、ＩＪＩ）、１４３−１４８のＬ　ｅａ　Ｅ　ｄｗａｒｄｓによ るｒ　ＬＱＸＩ　Ｃｏａｔ　Ａ　ｌｔｅ＋’ｎａｔｉｖｅ　ｔｏ　）（ａｌｌｔ ｎ（ｌ　ＱＯｄｅ　Ｃ）ｏｒｒｅｃｔｓ　Ｍｅｍｏｒｙ　Ｅ　ｒｒｏｒｓ　Ｊに おいて説明されている。

そこではメモリは、第２図に示されるようにブロックに分割される。各ブロック はいくつかのデータワードを含む。

ワーｉバリテ１ビットが、ブロック内の各データワードと関連している。１ワー ドの垂直パリティピットが、ブロック内のプベてのデータワードと関連している 。

第２図を見ると、エドワーズメカニズムが必要とするメモリ万一バヘッドは、ハ ミングメカニズムと比べて実際に減少されるということがわかる。しかしこのエ ドヮーズメカニズムは、そのエラー訂正手順が非常に遅いという新たな問題を発 生する。

データワードがエドワーズメモリブロックから読出されるとき、そのデータワー ドと関連するパリティビットがチェックされる。次にもしそのチェックがデータ ワードがエラーであることを示しているなら、ワードを読出す装置（たとえばコ ンピュータ）はエラールーチンにトラップしてそのブロック内のすべての他のワ ードを顎に読出す。

ブロック内のすべてのワードのこの読出は、多大な時間を消費するオペレーショ ンである。しかしこれらのワードは読出されなければならず、それによってその ブロックの垂直パリティワードが再計算され得る。次にこの再計算された垂直パ リティワードは、ストアされた垂直パリティワードと比較されて、原取出データ ワードにおけるいずれのピットがエラーであるかが決定される。たとえば、エド ワーズが彼の論文の１４５頁において提案しているように、各ブロックが２０４ ８ワードを持ちかつ１つのブロックにおけるデータのワードごとのアクセス＠間 が１００ナノ秒であったとする。そのときはエラーを訂正するのに２０４８回の １００ナノ秒または２０４マイクロ秒かかり、さらに垂直パリティピットを再計 算するのに時間が必要である。

もちろんエドワーズメカニズムにおけるエラー訂正時間は、ブロックごとのワー ドの数を減少させることによって短縮され得る。しかしブロックごとのワードの 数が減少するにつれて、ブロックごとのデータビットに、対するパリティビット の割合は増加する。したがって言い換えれば、メモリオーバヘッドが増加する。

したがってこの発明の主な目的は、改良されたエラー訂正メモリを提供すること である。

この発明の他の目的は、比較的少ないチェックビットを必要としかつ比較的速や かにエラーを訂正するエラー訂正メモリを提供することである。

発明の概要 上述の目的およびその他の目的は、複数のメモリアレイを備える改良されたエラ ー訂正メモリによってこの発明に従って達成され、各アレイはデータビットをス トアするための行および列に配列されるメモリビルと、複数の各７レイにおける ある１つのが・列対で１つのセルを同時に選択することによってこれらのｆ−タ ビットのワードを読出す手段とを含む。

この発明の一実施例においＣは、前記アレイの対応する列におけるデータビット から計算されるパリ１イビツトをス１−アするための前記複数の７レイの各・９ の列ごとにおける付加的なメモリセル手段と、対応する行・列対での前記複数の ？レイにあけるデータビットのコードがら計算される各行・列対でのパリディビ ットをストアするための行および列に配列されるメモリセルを含む付加的なメモ リアレイ手段とが含まれる。

他の実施例においては対応する列における“データビットから計算される少な鳴 とも１つ、のコードピットをストアするための前記′ａ敗の７レイの各々の列ご とにおけるストレージ手段と、前記複数のアレイとそれぞれ接続される複数のチ ェック手段とが含まれ、前記チェック手段の各々は前記ワードを形成するｌこめ に前記１つのセルが選択されるその対応するアレイの列におけるすべてのデータ ビットおよびコードビットを受けかつチェックする。

図面の簡単な説明 この発明の種々の特徴および効果は、添付の図面と関連して行なう以下の詳細な 説明において説明される。

第１図は、データワードがハミングコードを用いてエンコードされる先行技術の エラー訂正メモリにおけるメモリオーバヘッドを比較のために示すつ 第２図は、先行技術の他のエラー訂正メモリにおけるデータビット　ワー］ζパ リティごット＋　＋Ｄよび垂直パリディピットの配列を比較のために示す１１ 第３図は、この発明の好ましい一実１刃に８１プ５メモリセルの機構／１５Ｊ： び！１ｉｉｉ渾するバ１ノアＣチェック論理回路を示す。

第４図は、第３図の実施例に１伴するエラ・−訂正およびパリティ発生論理回路 を示す。

第５図は、第３図の実施例におけるメモリ、千−バヘットを示す曲線のセットで ある。

第６図は、この発明の弛の好ましい実施例、にあけるメモリセルの機構およびそ の随伴するパリティチェック論理回路を示す。

発明の詳細な説明 ここで第３図および第４図を９照して、この発明の好ましい一実施例を詳細に藝 明すシ。一般的に第３因はこの実施例のメモリセルの機構およびその随伴するパ リティチェック論理回路を示しており、第４図はこの実施例のエラー゛訂正およ びパリティ発生論理回路を示している。

第３図において、すべてのメモリセルはアレイＡ、〜Ａズヤ１に配列されており 、ここで「×」はデータシードごとのピットの数である。すなわらメ亡りが読出 ＳれるときにはＸピットの長さのデータワードが取出され、またメモリが書Δま れるこきに：ユＸビーｚ・トの長さのデータワードがストアされるが、全メモリ 内のアレイの故はＸ＋１である。

各アノイ内のメモリセルは、配列６よσＮ＋１行に配列される。第１列はＲ１１ ，ｌ：指定さｎ、第２列はＲ２に指定され、・・・また第Ｍ　７ＪはＲＭに指定 される。同碌にして第１行は０　に指定さ４、・・・第Ｎ−「１行はｕｗ＋＋ｉ ニー指定される。

１つのメ〔リセルが、ｆ！ｒ行・列対の反差Ｊゑに存在ｔ６．。

アレイ内のメモリセルのいくっがはデータビットそス１〜７４６が、池のセルは パリアイピッ１をストアする。荷にデータビブ：・は７レイハ、〜Ａｘにａ５け るＣ７〜ＣＮ行のすｌり３のメモリセ・）にストアされる。よｉζパリティヒツ トは、ｆべυの残りのメ〔すビルにストアざね２る。ずなゎらバッチ１′ビｙ　 ｔ゛・はアレイハ、〜Ａ工のＮ　＋　１行６よびアレイ八７．＋１のずべＣの） ヒリＬ７ｉしにストアさイａ、る。

アレ１′Ａ、の特定の列における各パリティごツを−は、ぞの同一の列に；Ｊ３ ける’Ｆ−タビノド１．戸ら発生６れる。たとえばアレ・１′、へ、におけるｔ ＜　：　７１１．　Ｃｙ＋　：行でのバリティビットは、その同一の７レイのＲ ４列におけるすべてのデータビットから発生される。同様にアレイＡ　＋におけ るＲ２列。

Ｃｕ　−？　１行でのパリティピットは、そのアレイのＲ２列におけるすべての データビットから発生される。

アレイＡ　Ｘ＋１を除く他のすべてのアレイに対する０１１１行におけるパリテ ィビットは、同様の方法で発生されろ。

したがってたとえば、アレイＡｘのＲ１列、　０４１１行におけるパリティビッ トは、アＬ／−イＡ、のＲ１列におけるすべてのデータピッ［・から発生される 。

この実施例からデータのワードを読出すために、各メモリアレイにおける１つの 行・列対でメモリセルが選択される。１＝とえば＠ａ図において参照数字′１１ によって示されるメモリセル内にストアされたデータワードは、各７レイにおい て１列および１行を選択することによって読出される。

アレイＡ　ｘ４＋のＲ，＝−８Ｍ列およびＣ、−、Ｃ綽行におけるバリテ＜　Ｌ ′：ｙトの各々は　他のアレイ八１〜Ａｘにおける対応する行・列対でのデータ ワードかＪジ発生される。たどえばアレイへ工、１の８０列、Ｃ１行でのパリア イピットは、すべてのアレイ、Ａ、−・ＡえのＲ７り１．Ｃ，ｆテでのデータワ ードから発生される。同様にＲ２列、０１１行でのアレイＡｘ＋＋にｊ３けるパ リティピッ＋−１，ｔ、７レイＡ１〜Ａ０におけるＲ２列、ＣＮτテでのデータ ワードから発生される。

アレイＡ１１．のＣＨ＋τ２１におけるパリティビシ１１−は、すべての他のア レイＡ、〜Ａ、のＣＩＩ＋＋行におけるパリティビットから発生される。たとえ ばアレイＡｘ□のＲ８列。

Ｃｖｔ＋行におけるパリティビットは、すべての７レイＡ。

〜ＡｘのＲ４列＋　ＣＮ＋＋行におけるパリティビットから発生される。

Ｘ＋１列パリティチェッカがメモリセルのこれらのＸ＋１７レイに伴う。それら は第３図において、ＲＰＣ，〜ＲＰＣｘ＋＋　とじて示されている。チェッカＲ ＰＣＩはアレイＡ、における列パリティをチェックし、・・・チェッカＲＰＣ８ はアレイＡｘにおける列パリティをチェックし、またチェッカＲＰ　Ｃｘ＋、は アレイム０七、における列パリティをチェックする。

また第３図には２つの行パリティチェッカがあり、それらはＣＰＣ，およびＣＰ Ｃ２として示されている。チェッカＣＰＣ７は、アレイＡ、〜Ａｘから読出され るデータワードにおけるパリティをチェックする。またチェッカＣＰＣ２は、す べての７レイＡ、〜Ａｘ＋のＣＮ＋１行におけるパリティをチェックする。

ここで、特定のピットがエラーであるかどうかを決定するために上のチェッカが どのように用いられるかということについて考える。たとえば、参照数字２０に よって示されるアレイＡ、におけるデータビットがエラーであるとする。そのと きはそのデータビットがデータワードの一部として読出されると、チェッカＲＰ Ｃ＋はエラーを検出しまたチェッカｃｐｃ、もエラーを検出する。この組合せは 、続出データワードにおけるデータビットＢ、がエラーであることを示している 。

他の例として、参照数字２１によって示されるアレイ飼におけるデータビットが エラーであるとする。そのときはそのデータビットを含むデータワードがアレイ Ａ、〜Ａ。

から読出されると、チ・レカＲＰＣｘおよびＣＰＣＩは同時にエラーを検出する 。この組合せは、読出されたデータワードにおけるピットＢｘがエラーであるこ とを示している。

さらに他の例として、アレイＡｘのセル２２におけるパリティビットがエラーで あるとする。そのときは第２列におけるいかなるワードがメモリアレイＡ、〜Ａ ｘから読出されても、チェッカＲＰＣＸおよびＣＰＣＩは同時にエラーを検出す る。この組合せは、アレイＡｘや、のＣ１−Ｃｌ１行から読出されたパリティビ ットが正しくないことを示している。

さらに例として、アレイＡｘヤ１におけるメモリセル２３内のパリティビットが エラーであるとする。そのときはいかなるデータワードがアレイＡ、〜Ａｘにお ける第１列から読出されても、チェッカＲＰＣ，ヤ、およびＣＰＣ２は同時にエ ラーを検出する。この組合せは、アレイＡｘ＋＋におけるＣ−↑７行から続出さ れたパリティビットがエラーであることを示している。

ここで第４図に移ると、上述のエラー検出を実行するための詳細・な論理回路お よびそれに伴うエラー訂正オペレーションが示されている。第４Ａ図のすべての 論理はアレイＡ、〜Ａｘの各々ごとに１回ずつ繰返される。この論理における記 号名には「ｉ」が下に付けられており、この論理かアレイＡ、と関連して用いら れるときは「ｉ」は１と等しく、この論理が次の７レイＡ２と関連して用いられ るときは［ｉｊは２と等しく、このように「ｉｊは「×」まで変化する。

第４Ａ図の論理がどのようにオペレートするかを理解するために、アレイＡ、〜 Ａ、から読出されるデータワードにおけるｉ番目のピットＢ、がエラーであると する。この場合においては、第１列パリティチェック（ＲＰＣ＋　）および行パ リティチェック１　（ＣＰＣ，）が同時にエラーを検出する。したがってアンド ゲート３０の出力は真である。

この出力は排他的オアゲート３１の入力となり、この排他的オアゲートの他の入 力は読出されているデータワードＢ１の＠１番目のピットである。したがっても しエラーがアンドグーｉ〜３０によって検出されると、そのときは排他約１アゲ ート３１はデータビットＢ：を逆転するようにオペレートするが、もし７ンドゲ ート３０の出力が偽であれば、そのときはピッ１−Ｂ、はゲート３１を通って直 接に送られる。

ゲート３１の出力は、フリップフロップ３２においてうツチされる。このフリッ プフロップは、メモリ内にある従来のタイミング回路によって発生されるタイミ ング信号によってクロックされる。フリップフロップ３２からの出力は、メモリ からの第ｉ番目のデータ出力ビットである。これは、メモリユーザに送られるデ ータワードにおける第ｉ番目のビットである。

このビットはまた、メモリ内部においてアンドゲート３３に送られる。次にこの ビットは、も１ノデータワードが読出命令に応答してメモリから読出されておれ ばアンドゲート３３を通過する。ゲート３３の出力はメモリアレイＡ１における 第ｉ番目のビットを再発生するように接続され、したがって訂正されたビットは もし最初に読出されたピッ１”　Ｂ　＋　がエラーであればアレイＡ１内に再ス トアされる。

しかしもし外部の供給源から新たなデータワードがメモリ内に溜込まれていると きであれば、そのときはその新たなデータワードの第１番目のビットは他の７リ ツプ７０・ツブ３４内にストアされる。またフリップフロップ３４の出力はアン ドゲート３５を通過して、その後第！番目のメモリアレイ、へ、におけるストレ ージのためのビットＢ、となる。

第４Ａ図の論理の残りのすべての部分は、アレイＡ１のＣＮ＋！行におけるパリ ティビットを訂正しかつ発生するために用いられ８５もしそのパリティビットが アレイからエラーで読出されれば、そのときはこの状態はＣＰＣ２およびＲＰ　 Ｃ＋　にあけるパリティエラーの同時発生によって検出される。この状態はアン ドゲート４０によって検出される。

ゲー１−４０の出力は排他的万アゲート１！１１と接続され、ゲート４１はまた 第ｉ番目の７レイにおけるＣＭヤ１行からの】ＪパリティビットＲＰｌを受取る 。したがって列パリティビットＲＰｉ　はもしそれがエラーであれば逆転され、 またうしそれがエラーひなければ逆転されない。次にこの結果はフリップフロッ プ４２にストアされる。

フリップフロップ４２の出力は、アンドゲート４３を通る。またゲート４３の出 力は、もし読出命令が実行中であれば、メモリアレイＡ１内に再び書込まれる。

逆にもし外部の供給源からの新しいデータ・フードがメモリ内に書込まれている ときであれば、そのときはアンドゲート４４の出力はアレイＡ、に対する新しい パリティピントとなる。

ゲート４４からのこのパリティビットは、フリップフロップ３２における読出デ ータビットをフリップフロップ３４における新しいデータビットとゲート４５を 通じて排他的にオアすることによって形成される。次にゲート４５の出力は、フ リップフロップ４２にお番プる読出パリティビットと排他的にオアされる。この メカニズムによって、もし読出データビットＤｏｔ　ｅよび書込まれるべき新し いデータビットＤＩ＋が互いに興なっておれば、パリティビットＲＰ＋　は逆転 される。

ここで第４Ｂ図の論理を考える。この論理は、アレイＡ　：＜　＋　＋のＣ１〜 Ｃ−行に対するパリティビットを訂正しかつ発生するようにオペレートする。続 出オペレーションの間において、アレイＡ　ｘ＋＋のＣ４〜Ｃ１１行のうちの１ つから選択されるパリティビットがＣＰ、として示されている。

このパリティビットは、排他的オアゲート５ｏに送られる。

このビットがエラーであるとき、チェッカＲＰＣ，ｆ、およびチェッカＣＰＣ， は共に正しくないパリティを検出する。この発生はアンドゲート５１によって検 出される。

ゲート５１の出力は、パリティビットＣＰ、と共に排他的オアゲート５０に送ら れる。したがってアンドゲート５１の出力が真であるときはパリティビットＣＰ 、は逆転され、またアンドゲート５１の出力が偽であるときはパリティビットＣ Ｐ、は逆転されない。

フリップフロップ５２は、排他的オアゲート５０の出力をラッチする。またこの フリップフロップの出力は、メモリが続出を実行しているときにアレイＡ１内、 内に再ストアされるべきパリティビットＣＰ、としてアンドゲート５３を通って 送られる。その反対にメモリが書込、を実行しているときには、全く新しいパリ ティビットがアレイＡ、〜Ａ７に対するすべてのフリップフロップ３４における データワードから発生され、またそのパリティビットはアンドゲート５４を通っ てアレイへ工＋、に送られる。

次に第４Ｃ図を考えると、同図はパリティビットＣＰ２を発生する論理を示しで いる。もしこのノン、：ティピッ１〜ｔＪ”エラーでアレイＡ　Ａ−、を内にス トアされておれば、そのときはチェッカＲＰＣｘヤ、およびＣＰＣｚは共にエラ ー・を検出する。この状態は、アントグー１〜６０によって挽出８ｒＬる。

ゲート６０の出力は排他的オアゲー１−６１に送られ、またその排他的オアゲー ト６１４．！パリーアイビ）１・ＣＰ　２をも受ける。した１メつてバリアーｒ ピッｔ・ＣＰン、は、それがアレー■′Ａ７＋１からエラーて読出ざ？’Ｌるか ど−〕かに依存して逆転８れまたは逆転されない。

フリップ２０ツノ６２は排他的万アゲ−ｒ−６１の出力をストアし、またこのフ リップフロッグの出力は読出の園にアンドゲート６３を通って送られて、７レイ Ａ　ｘ５＋に再Ｕス１−７される。これとは逆に書込；ｊ−ベレーンヨンの間に は、バ１ノデ−＋はアレイＡ、〜Ｍｘｉに対するすべての排他的オ７ゲー・−ト ４６の出力力＼ら発生され、またその結果は新しｂｙ’＜リティビットＣＰ　２ としてアレイメ＼Ｘｆｌ内にストレージｆるためにアンドゲート６４を通って送 られる。

上の説明から、データワードＢ、−Ｂ、におけるエラーが比較的速やかに検出さ れかつ訂正され得るということは明らｎ−である。特にビア１−Ｂ、に、おける エラーを検出しかつ訂正するｉこめにかかる時間は、並５１」にオペレートする チェッカＲＰＣ・　ＣＰＣ，での遅延時間と、論理ゲーｉ３０．３１およびフリ ップフロップ３２での遅延時間との、和である。この時間は、たとえば第２Ａ図 のエドワーズメカニズムのような多重データワー１−：がメモリがら読出される ことが必要であるメガスニムを通じてエラーを検出および訂正するのにかがる時 間よりも確実に非常に速いものである。

また上述の説明から、この発明におけるメモリオーバヘッドは比較的小さいとい うことは明らかである。このことは第５図においてざらに一層明らかにされるが 、第５図においてはｒＮｊ＜データピッ１−を含んでいるアレイごとの丘の数） の関数としておよび「×」　（ワードごとのデータビットの数）の関数としてメ モリオーバヘッドがプロットされている。

この発明に対するオーバヘッドは、数学的に（Ｎ　＋　ｌ）　（Ｍ）　（Ｘ　＋ 　１）（Ｎ）　（Ｍ）　（Ｘ） として表現され得る。この式において、分母はデータビット・をストアするメモ リセルの数と等しく、また分子はｆ−タビットをストアするメモリセルの数とパ リティビットをストアするメモリセルの数との和と等しい。

特別な例として、６５．５３６データピツ°トをスＩヘアしがつワードごどに８ データビツトを持つメモリを考える。

そのようなメモリに対してｒＸＪは８と等しく、また［Ｘ＋１」のアレイの各々 は１２８の行および６４の列を持つ。

言い換えればアレイごとの行の敗「Ｎ」は１２８であり、したが−；で第５図か らメモリオーバヘッドはわずか１．１３である。これに対してハミングタイプの エラー訂正メモリにおいて必要とされる対応するオーバヘッドは、第１図から１ ．６２５である。

他の例として、６５，５３６データピツトをストアしかつワードごとに１６ピツ トを持つメモリを考える。そのようなメモリにおいてはＸ＋１つまり１７のアレ イが存在し、かつ各７レイは６４の列および６４の行を持っている。したがって Ｎは６４と等しく、第６図からメモリオーバヘッドは１．０９である。これに対 して、ハミングタイプのエラー訂正メモリに対する対応するメモリオーバヘッド が１゜３７５であることを第１図が示している。

この発明の好ましい一実施例が、第３図および第４図と関連して詳細に説明され てきた。しかしざらに多くの変更および修正が、この発明の特徴および精神から 逸脱することなくこの実施例に対してなされ得る。ここでこれらの修正のいくつ かを説明する。

１つの変形として、第３図および第４図におけるすべての回路が１つの半導体チ ップ上にパッケージされてもよい。

この場合においては、メモリが実行するエラー検出およびエラー訂正オペレーシ ョンは、メモリのユーザに対して明白である。言い換えれば、従来のアドレッシ ング信号、電源信号、および続出／書込命令信号と共にデータ信号００ｉおよび ＤＩ、のみが、メモリチップに対して送られかつメモリチップから受取られる信 号である。

他の変形として、アレイム１〜Ａｘ士＋内のメモリセルは、ダイナミックＲＡＭ 、またはスタティックＲＡＭ、または電気的プログラマブルリードオンリメモリ 、またはマスクプログラマブルリードオンリメモリにおいて用いられるタイプの ものであってよい。この発明において重要なことは全体的なメモリ機構であって 、個々のメモリセルの詳細な構造ではない。

上の見地から、この発明は余分なデータセルを持つメモリチップに代わるものを 提供するということが理解されるべきである。そのようなメモリにおいては、デ ータビットをストアするための余分なまたはスペアメモリセルはチップ上に構成 され、またこれらのスペアメモリセルは正規のメモリセルが欠陥があると発見さ れたときに選択的にアドレスされる。この選択的アドレッシングは、チップの製 造プロセスの間にレーザ光線または電流パルスによって特定のアドレスラインを カッティングすることによってインプリメントされる。しかし第３図および第４ 図のエラー訂正メモリには、そのようなアドレス修正は全く必要でない。

また余分なメモリセルがマスクプログラマブルリードオンリメモリにおいて用い られれば、データセルアドレッシングがスペアメモリセルをアドレスするために 修正される必要があるばかりでなく、ざらにスペアメモリセルが消費者の個人化 されたまたときには占有のデータパターンに従って幾分プログラムされる必要が ある。この優者の要求は過去においては、すべてのデータセルが１００％冗長度 でデュプリケ−１〜されることを必要とした。たとえば、Ｅｌｅｃｔｒｏｎｉｃ ｓ、１９８１年７月２８日、ｐｐ、１１７−１１９のＪｏｈｎ　Ｇ、　Ｐｏｚａ による論文ｒ　Ｒａｄｕｎｄａｎｃｙ　、　Ｗｈａｔ　Ｔｏ　［）ｏ　Ｗｈｅｎ 　ｔｈｅ　８　ｉｔｓ　Ｇｏ　０ｕｔＪを参照されたい。これに対して第５図に 示されたように、この発明におけるメモリオーバヘッドは１００％よりも実質的 に少ない。

第３図および第４図の実施例に対するざらに他の変形として、論理ゲートは５正 不可能なエラーが発生したときを検出するようにされてもよい。このために論理 ゲート３０゜４０．５１．および６０の各々は、特別の入力を含むように拡張さ れる。この特別の入力は、その真の状態がこれらのゲートによって特定的にＡＮ Ｄされている２つのものとは別のチェッカが全くエラーを検出しなかったという ことを示す信号を運ぶ。

たとえばゲート３０に対する特別の入力上の信号は、行パリティチェッカＣＰＣ ２がエラーを検出せず、かつ第１番目の列パリティチェッカを除くすべての列パ リティチェッカが同様にエラーを検出しなかったときにのみ真である。

同様に論理ゲート５１に対する特別の入力は、行パリティチェッカｃｐｃ＝がエ ラーを検出才ずかつすべての列パリティチェッカＲＰＣ，〜ＲＰＣｘがエラーを 検出しなかったときにのみ真である。

これらの修正された論理デー１−３０．４０．５１および６ｏからの出力の各々 は、次にＯＲゲートによって共に論理的にＯＲされる。このＯＲゲートはまた、 エラーが全く検出されなかったことを示す他の信号を受ける。すなわちこの特別 のＯＲゲート入力は、チェッカｃｐｃ、、ｃｐｃ２、およびＲＰＣ，〜ＲＰＣｘ ＋＋がエラーを全く検出しなかったときに真である。

したがってこの論理ＯＲゲートからの出力は、ピットにエラーが全（ないかまた は１ビツトのみがエラーであったときはいつでも真である。したがってこのＯＲ ゲートからの偽の出力は、訂正不可能なエラーが発生したことを示す。

この出力はメモリのユーザによってモニタされ、もしすべてのメモリの回路が１ つの半導体チップ上にパッケージされておれば、このＯＲゲート出力はこのチッ プから送られてモニタされる。

ここで第６図に移って、この発明のざらの他の実施例を詳細に説明する。この実 施例は第３図および第４図のものと類似であるが、同一列上の隣合ったメモリセ ルにおける２ビツトエラーを検出しかつ訂正することができる。たとえばアルフ ァ粒子放射に影響されやすいダイナミックＲＡＭにおいては、アルファ粒子がエ ラーを引起こすときにはそのエラーは１つのメモリセルまたは２つの隣合ったメ モリセルにおいて最も起こりやすいので、この能力は最も望ましいものである。

第６図の実施例に含まれているのは、再びＡ１〜Ａｘや。

の記号の付けられたメモリセルのｒＸ＋１Ｊのアレイである。またこれらのアレ イの各々におけるすべてのメモリセルは、（Ｒ，〜Ｒ１，Ｉの記号の付けられた ）Ｍの列、および（Ｃ，〜Ｃ１１＋□の記号の付けられた）Ｎ＋２の行に配列さ れる。

データビットは、アレイＡ、〜Ａ５におけるＣ１〜ＣＭ行でのメモリセルにスト アされる。またパリティピットは、残りのメモリセルにストアされる。したがっ てアレイＡ。

〜ＡＸの各々はパリティピットをストアするための２行のメモリセルＣＮ　−、 ＩおよびＣｖ、ｔ２を含み、またアレイＡｘｒ＋はそのメモリセルのすべてにパ リティピットをストアする。

奇数行におけるデータビットに対するパリティはＣＩＩす。

行にストアされ、偶数行にお【プるデータビットに対するパリティはＣｉＩや２ 行にストアされる。たとえばアレイＡ、にａけるＲ　＋　ＣＩＩ＋ｌ　’Ｚ”の メモリセルは、データビットに対するパリティをアレイＡ、のＲ＋　Ｃ４，Ｒ＋ 　Ｃａ。

Ｒ４Ｃｓ、・・・にストアする。同様に７レイＡ、のに＋−Ｃｓ２２でのメモリ セルは、データビットに対するパリティを７レイＡ、のＲ＋　Ｃｚ、Ｒ５Ｃ−、 Ｒ−Ｃｓ、・・・にストアする。

同様に複数のパリティチェッカＲＰＣ，Ｏ，ｌ（）’Ｃ，Ｅ。

−ＲＰＣｘ＋、Ｏ，ＲＰＣｘすＥが、第６閏の実施例に含まれている。チェッカ ＲＰＣ，ＯはＯＮ−Ｆ　１行におけるパリティをアレイＡ１における選択された 列上の奇数行からのデータピッ１−と照合し、またチェッカＲＰＣ，ＥはＣＮ１ ２行におけるパリティを７レイＡ、における選択された列の偶数行におけるデー タビットと照合する。他のすべての列パリティチェッカは、これらの各アレイと 同様の方法でオペレートする。

アレイＡｘ＋＋のＲ４〜Ｒ，列およびＣＩ−０Ｍ行におけるパリティピットは、 アレイＡ１〜Ａ、におけるデータワードＢ、〜８．から発生される。たとえばア レイＡｘ＋＋の第１列ｗ４１行でのパリティピットは、すべてのアレイＡ。

〜ＡＹ（７）１１列第１行におけるデータワードから発生されるっこのパリティ ピットは、チェッカｃｐｃ、にょって対応するデータビットＢ、〜Ｂよと照合さ れる。

またアレイＡ　ｙ＋＋において、第０９１７行にストアされるパリティビーｌト は、すべての他のアレイＡ、〜Ａｘにおける＠　ＣＮ＋　１行のパリティヒント から発生される。たとえばアレイＡ８７．の第１列＠ｃ＋＋＋＋行でのパリティ ピットは、すべての７レイＡ１〜八〇の第１列第Ｃａ１ｌ−ＰＨ行におけるパリ ティピットから発生される。これらのパリティピッｌ〜は、奇数行でストアされ たビットを持つデータワードがアレイへ、〜ＡＶから続出されるどきに、バリデ ィチェッカＣＰＣ２０によって照合される。

同様にアレイＡ　ｘ　＋＋の第０１１千２行にストアされるパリティピッ１−は 、すべてのアレイＡ、〜Ａヶの第ＣＮ＋ｚ行にストアさ１ｔたパリティピットか ら発生される。これらのパリティピットは、ｇｉｉ数行でストアされたビット４ 持つデ・−タワードがアレイ戸Ｔ−ＡＸがら読出されるときに、パリティチェッ カＣＰＣｙＥによ・〕で照合される。

ここで第６図の実施例の成る１つの列上の２つの隣合ったデータビットに６３け る２ビツトエラーがいかにして検品されかつ訂正されるかについて考察する。た とえばアレイＡ１の第１列第１行および第１列第２行にＪジげるデータビットが エラーであったとする。そのときはすべての７レイＡ、〜Ａｘの筒１列第１行で のデータワードが読出されるときに、チェッカＣＰＣＩ　ＳよびＲＰＣ４０が共 にエラーを検出する。

もらろん遮６図の実ｔＡ＠はまｔ：、第３図の実施例と同様に、；−一の行での ２つの隣合っＩこデータピッむにあげるエラーを検出しかつ訂正する。たとえば アレイＡ１の第゛ｉ列第１イテおよび第２列第１行におけるデータビットがエラ ーで、８５）だとする。そのときはすべてのアレイＡ、〜Ａ、の第１列第１行で のデータワードが読出ご゛れるどきに、チェッカＵＰＣ，およびＣＰＣ！　ａが 共にエラーを検出する。

またすべての７レイ゛Ａ１〜Ａ８の第２列第１−′テでのデータワードが２出さ れるときに、チェッカｃｐｃ、およびＲＰＣ＋（つが共に再びエラーを検出する 。

ここで２つの隣合ったパリティピットにおいて２ビツトエラーがＲ１したとする 。より特定的に、アレイＡ、の第２列第ＣＮ？＋行および第２列第Ｃｌ１ｒ−２ ｈに５けるバリディピットがエラーであったとする。そのときはデータワードが ７レイＡ、〜Ａ、がら、第２列およびいずれかの奇数行から読出されるとき、ア レイＡ１の第２列第Ｃｉ＋＋１行におけるエラーパリティビットはチェッカＲＰ Ｃ，ＯおよびＣＰ　Ｃ２０によって検出される。同様にデータワードが７レイＡ 、〜Ａｘにおける第２列およびいずれかの偶数行がら読出されるとき、アレイＡ 、の第２列第ＣＭ＋２行でのエラーパリティピットはチェッカＲＰＣＩ　Ｅおよ びＣＰＣ２０によって検出される。

最後に、アレイＡｘオ、のある列における２つの隣接したワードパリティビット がエラーであるとする。たとえば、アレイＡ　ｘ＋＋における第１列第１および 第２行におけるパリティごットがエラーであるとする。そのときはすべてのアレ イＡ１〜Ａｘの第１列第１行でのワードが読出されるとき、アレイＡｘ＋を内の 第１列第１行でのパリティピットにおけるエラーがチェッカＣＰＣ，およびＲＰ Ｃｘヤ、０によって検出される。同様にすべてのアレイＡ、〜Ａｘの第１列第２ 行でのワードが読出されるとき、アレイＡ。、の第１列第２行でのパリティエラ ーがチェッカＣＰＣ，およびＲＰ　Ｃｘ＋、Ｅによって検出される。

第６図と関連して上に説明されたすべてのエラー　は、第４Ａ図〜第４Ｃ図と関 連して以前に説明したエラーと同様に論理回路によって訂正される。第４Ａ図に おいて列パリティチェック信号ＲＰＣＩは、ワードが奇数行または偶数はＲＰＣ Ｉ　−よってそれぞれ置換される。同様に第４Ｂ図および第４Ｃ図において、ワ ードが奇数行または偶数行のいずれにて読出されるかに依存して、信号ＲＰＣｘ ヤ、はＲＰＣｘ、、ＯまたはＲＰＣｘ＋−＋Ｅによって置換される。また第４Ｃ 図においては、ワードが奇数行で読出されるかまたは偶数行で読出されるかに依 存して、信号ＣＰＣ２は信号ＣＰＣ２０または信号ＣＰＣ２Ｅによって置換され る。

この発明のいくつかの好ましい実施例が詳細に説明されてきた。そしてこの説明 の観点において、この発明の特徴および精神から逸脱することなく種々の修正が これらの詳細に対してなされ得るということは明らかである。

たとえば数個のメモリセルが、対応する列におけるデータビットから計算される いかなるエラー訂正コードをもストアするために、アレイＡ、〜Ａｘにおける各 列に追加されてもよい。次にチェッカ回路は、これらのデータビットのいかなる ものがデータワードの一部として読出されるときにもデータビットの列における エラーを検出しかつ訂正するために、アレイにおけるすべての行と接続する。

さらに他の修正として、上述されたエラー検出および訂正メカニズムは、部分的 にのみメモリチップであるいがなる半導体チップ内にも組入れられ得る。たとえ ば第３図および第４図のメモリは、プロセッサのマイクロコマンドをストアする ためのコントロールメモリとしてマイク０７０セツサチツプ内に組入れられ得る 。

したがって上述の説明に対してそのような多くの修正が可能であるので、この発 明は上述の説明に限定されるものではな（添付の請求の範囲によって規定される ということが理解されるべきである。

ＦＩＧ、１．　Ｉ７６ ＦＩＧ、５゜ 手続補正書（方式） 昭和５８年８り／ｆ日 １、事件の表示 国際出願番号：　ＰＣＴ／ＵＳ８２１０１４３２２、発明の名称 低いストレージオーバヘッドおよび速い訂正を持つエラー訂正メモリ３、補正を する者 事件との関係　特許出願人 任　所　アメリカ合衆国、４８２３２　ミシガン州、デトロイトバロース・ブレ イス（番地なし） 名　称　バロース・コーポレーション 代表者　ウィリアムス、ウォルター・ジエイ４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一ビル５、補正命令の日付 ６、補正の対象 特許協力条約に基づく国際出願願書の翻訳文および明細書の翻訳文第１頁７、補 正の内容 （１）特許協力条約に基づく国際用１ｌｌｌｉｌ＊の翻訳文の新様式の用紙を使 用したものおよび■、欄　出願人の「アメリカ合衆国、ミシガン州法人コの「ア メリカ合衆国」を削除したものを別紙のとおり新たに１ｌＩＮシ、補充致します 。

（２）明細書第１頁の発明の名称の−の［低いストレージオーバヘッドおよび速 い訂正メカニズムを持つエラー訂正メモリ」とあるのを「低いストレージオーバ ヘッドおよび速い訂正を持つエラー訂正メモリ」に訂正したものを別紙のとおり 添付致します。

以上 低いストレージオーバヘッドおよび速い訂正を持つエラこの発明はディジタルメ モリに関し、より特定的にはエラー訂正能力を持つディジタルメモリに関する。

先行技術において、非常に広範囲のディジタルメモリが存在する。それらの中に は、ダイナミックＲＡＭ　（ＴＲＡＭ）、スタティックＲＡＭ　（ＳＲＡＭ）、 電気的プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、およびマスクプログ ラマブルリードオンリメモリ（ＲＯＭ＞が含まれる。

これらのメモリはたとえば、１９８０年Ｔｅｘａｓ　Ｉ　ｎ５ｔｒＬＩＩｅｎｔ ｓの７ｈｅ　ＭＯＳ　Ｍｅｍｏｒｙ　Ｄａｔａ　３ｏｃｋ　ｆｏｒ　Ｄｅｓｉｇ ｎＥ　ｎｇｔｎｅｅｒｓという題の本に説明されている。

理隠的には、すべてのこれらのメモリは、データが必要であるときにそのメモリ から読出されるディジタルデータビットをストアするようにオペレートする。し かしまたこれらめメモリはすべて、メモリから読出□されるデータがメモリ内に ストアされた（またはストアされるように意図された）データとは興なるように するエラーを起こしやすい。

広範囲の種煩の失敗のメカニズムのいかなるものも、これらのエラーの原因とな り得る。たとえばダイナミックＲＡＭにおいて、アルファ粒子の形態における放 射は、メモリのセルの中の１つにおいてデータビットを破壊する。他国際調査報 告

Claims (1)

【特許請求の範囲】
1. １．　複数のメモリアレイを備え、 前記アレイの各々はデータビットをストアするための列および行に配列されたメ モリセルを含み、前記複数の各７レイにおける成る１つの行・列対での１つのセ ルを同時に選択することによって前記データビットのワードを読出す手段と、 前記アレイの対応する列におけるデータビットから計算されるパリティとットを ストアするための、前記複数の各アレイの列ごとにおける付加的なメモリセル手 段と、対応する行・列対における前記複数のアレイ内のデータビットのワードか ら計算される各行・列対でのパリティビットをストアするための、列および行に 配列されるメモリセルを含む付加的なメモリアレイ手段をざらに備える、改良さ れたエラー訂正メモリ。 ２、　前記メモリセルおよび前記メモリセル手段は電気的プログラマブルである 、請求の範囲第１項記載のメモリ。 ３、　前記メモリセルおよび前記メモリセル手段はマスクプログラマプルである 、請求の範囲第１項記載のメモリ。 ４、　前記メモリセルおよび前記メモリセル手段は、前記情報ピッＩ−および前 記パリティピットをダイナミックにストアする、請求の範囲１１項記載のメモリ 。 ５、　前記メモリセルおよび前記メモリセル手段は、前記情報ビットおよび前記 パリティピットをスタティックにストアする、請求の範囲第１項記載のメモリ。 ６、　前記バ１リティビットは偶数パリティビットである、請求範囲第１墳記載 のメモリ。 ７、　前記パリティピットは奇数パリティビットである、請求の範囲第１項記載 のメモリ。 ８、　改良されたエラー訂正メモリであって、複数のメモリアレイを備え、 前記アレイの各々はデータビットをストアするための列および行に配列されるメ モリセルを含み、前記複数の７レイごとにおける成る１つの行・列対での１つの セルを同時に選択することによって前記データビットのワードを読出す手段と、 対応する列におけるデータビットから計算される少なくとも１つのコードピント をストアするための、前記複数の各７レイの列ごとにおけるス１〜レージ手段と 、前記複数の７レイとそれぞれ接続される複数のチェック手段とをざらに備え、 前記チェック手段の各々は、前記１つのセルが前記ワードを形成するために選択 されるその対応するアレイにおける列内のすべてのデータピントおよびコードビ ットを受けかつチェックする、改良されたエラー訂正メモリ。 ９、　前記ス１〜レージ手段の各々は、その対応する列における１つおきのｆ− タピットから計算される第１のパリティピットをストアし、かつその対応する列 における残りのデータビットから針環される第２のパリティビットを特徴とする 請求の範囲第８項記載のメモリ。 １Ｑ、　舶記スレージ手段の各々は、その対応する列におけるすべてのデータビ ットから計算されるエラー訂正コードを特徴とする請求の範囲第８１１記載のメ モリ。 １ｉ、ｆｔｆ￥スＮレージ手段の各々は、その対応する列におけるすべてのデー タビットから計算されるちょうど１つのパリティビットを特徴とする請求の範囲 第８墳記載のメモリ。 １２、　対応する行・４１対での前記複数のアレイにおけるデータビットのワー ドから針筒される各行・列対での少なくとも１つのコードビットをストアするた めの、列および行に配列されるストレージ手段を含む付加的なメモリアレイ手段 をざらに含む、請求の範囲第８項記載のメモリ。