DE112022001547T5

DE112022001547T5 - Speicheradressenschutz

Info

Publication number: DE112022001547T5
Application number: DE112022001547.0T
Authority: DE
Inventors: Peter John Waldemar Graumann
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2021-06-01
Filing date: 2022-05-26
Publication date: 2024-01-11
Also published as: US11663076B2; US20220382629A1; CN117280328A; WO2022256220A1

Abstract

Ein Verfahren zum Speicherschutz schließt das Empfangen einer Burst-Schreibanweisung ein, die Daten und eine Burst-Schreibadresse einschließt. Die Daten werden in eine Vielzahl von Datenblöcken segmentiert. Ein oder mehrere Bits der Burst-Schreibadresse oder ein Hash der Burst-Schreibadresse werden mit jeweiligen Datenblöcken verkettet, um Daten- und Schreibadressbitsegmente (DWAB-Segmente) zu erhalten. Ein SECDED-ECC wird an jeweiligen DWAB-Segmenten ausgeführt, um eine entsprechende Vielzahl von Sätzen von Paritätsbits (DWAB-PB) zu erzeugen. Jeweilige DWAB-PB werden mit dem entsprechenden Datenblock verkettet, um entsprechende Vorwärtsfehlerkorrekturblöcke (FEC-Blöcke) zu erzeugen, wobei keiner der FEC-Blöcke die Burst-Schreibadresse oder den Hash der Burst-Schreibadresse einschließt. Ein Burst-Schreibbefehl und ein jeweiliger Abschnitt eines jeweiligen FEC-Blocks werden während einer Vielzahl von Taktimpulsen an jeweilige Speichervorrichtungen gesendet, bis alle Taktimpulse des Burst-Schreibvorgangs gesendet wurden.

Description

VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht gemäß 35 U.S.C., § 119, den Nutzen des Prioritätsdatums der vorläufigen US-Patentanmeldung, Seriennummer 63/195,618 , eingereicht am 1. Juni 2021, deren gesamter Inhalt durch Bezugnahme aufgenommen ist, als wäre sie hierin vollständig aufgeführt.
HINTERGRUND
Direktzugriffsspeicher (random access memory, RAM) sind eine weitverbreitete Art von Halbleiterspeicher und schließen dynamische RAM (dynamic RAM, DRAM), synchrone DRAM (synchronous DRAM, SDRAM) und SDRAM mit doppelter Datenrate (DDR-SDRAM) ein, die Daten sowohl an der steigenden Flanke als auch an der fallenden Flanke jedes Taktimpulses übertragen. Einige DDR-SDRAM wie zum Beispiel DDR4-SDRAM und DDR5-SDRAM sind als Burst-orientierte Speicher betreibbar. Im Burst-Modus ermöglichen diese DDR-SDRAMs Datenübertragungen mit hoher Geschwindigkeit und hohem Durchsatz. Zum Beispiel übergeben Prozessoranweisungen, die auf Daten aus dem DDR-SDRAM zugreifen müssen, diesem die Adresse in einer Leseanforderungsanweisung und warten dann auf die angeforderten Informationen während einer Zeit, die der Taktgeschwindigkeit entspricht, mit der der Speicher läuft. Nach dem Lokalisieren eines ersten Blocks der angeforderten Daten wird eine Anzahl (z. B. 32) von Bytes in der unmittelbaren Umgebung des ersten Blocks, in derselben Transaktion in der Form eines „Burst“ von Speicheraktivität übertragen. In ähnlicher Weise wird zum Schreiben von Daten eine Anzahl (z. B. 32) von Bytes in der unmittelbaren Umgebung des ersten Blocks, in der gleichen Transaktion als „Burst“ von Speicheraktivität geschrieben.
DDR-SDRAM Iterationen, die es ermöglichen, Burst-Lese- und -Schreibvorgänge wie z. B. DDR4-SDRAM und DDR5-SDRAM, sind wünschenswert, da sie mit höheren Bitraten und/oder Frequenzen arbeiten können als frühere Generationen von DDR-SDRAM-Vorrichtungen. Derartige Speicher unterliegen jedoch fehlerhaften Leseadressereignissen wie z. B. Adressleitungsfehlern, bei denen unerwünschte Daten aus einer falschen Adresse wiederhergestellt werden.
Einige Adressleitungsfehler ergeben sich aus einer Ein-Bit-Umkehr (1-Bit-Umkehr) an einer bestimmten Stelle der betroffenen Leseradresse. Eine 1-Bit-Umkehr kann katastrophale Folgen im Zusammenhang mit dem zuverlässigen Betrieb von Datenzentren und anderen Entitäten mit hohen Datenverkehrsaufkommen haben. In derartigen Kontexten wird eine konsistente Erfassung der Adressleitungsfehler benötigt, um die Entstehung und anschließende Verbreitung derartiger Fehler zu verhindern. Fehlerkorrektur wird verwendet, um diese und verwandte Probleme zu verhindern oder zu abzumildern.
Adressfehler, manchmal als „Adressleitungs“-Fehler oder als „Fehladresse“ bezeichnet, treten auf, wenn das Lesen Daten aus dem Lesevorgang abruft, bei denen es sich infolge einer Nichtübereinstimmung zwischen der Burst-Schreibadresse und der Laseradresse, die zum Durchführen eines bestimmten Lesevorgangs verwendet wurde, nicht um die Daten handelt, die durch die Leseanweisung abgerufen werden sollten.
Einige Fehler treten während des Prozesses zum Schreiben der Daten in den DDR-SDRAM auf, die als „Burst-schreibbezogene Fehler“ bezeichnet werden können. Diese Fehlerarten können als Ergebnis einer Nichtübereinstimmung zwischen der Burst-Schreibadresse und der Adresse, die zum Durchführen eines bestimmten Schreibvorgangs verwendet wurde, oder als Ergebnis eines bestimmten anderen Fehlers in dem Schreibprozess auftreten. Eine „Verfälschungsbit“-Markierung („poisonbit“ marker) wird manchmal verwendet, um einen DDR-SDRAM-Burst als „defekt“ zu markieren, was bedeutet, dass der Burst in Bezug auf einen Adressleitungsfehler (oder einen anderen Fehler) defekt ist und die Daten somit in Bezug auf die Datenanforderung des Prozessors zu dem Zeitpunkt als beschädigt bekannt sind, zu dem die Daten geschrieben werden. Ein Burst-Schreib-bezogener Fehler oder ein anderer Fehler, der zum Zeitpunkt des Schreibprozesses bekannt ist, kann zusammen als „durch ein Verfälschungsbit angegebener Fehler“ bezeichnet werden, wenn eine Verfälschungsbitmarkierung verwendet wird, um den betreffenden Fehler zu kennzeichnen.
Bei herkömmlichen Fehlerkorrekturansätzen wird ein einzelnes Bit aus dem Fehlerkorrektursteuerungs-Paritätsfeld (ECC= Error Correction Control) verwendet, um eine Verfälschungsbitmarkierung zu bezeichnen. Die Verwendung des Paritätsfeldbits, um ein Verfälschungsbit zu markieren, ist unerwünscht, da die Anzahl der für ECC verfügbaren Bits reduziert wird. Ein weiterer herkömmlicher Ansatz kehrt eine Anzahl von Bits aus dem Burst-Block als Verfälschungsbitmarkierung um. Diese herkömmlichen Ansätze können zu einem markierten Block führen, der nicht ordnungsgemäß decodiert wird, sondern von einem normalen undecodierbaren Block nicht unterscheidbar ist (z. B. einem Block mit zu vielen Fehlern). Infolgedessen „verlieren“ die herkömmlichen Ansätze somit die Verfälschungsbitmarkierung selbst. Diese Ansätze können nicht nur zu einem völlig fehlerhaften Block führen, der nicht korrigiert werden kann, sondern auch der markierte Block unterliegt einer Fehlkorrektur. Insbesondere kann der markierte Block fälschlicherweise als „gut“ markiert werden, schließt aber tatsächlich vollständig falsche Daten ein. Im hierin verwendeten Sinne bezeichnet der Begriff „falsche Korrektur“ das Markieren eines Burst-Blocks zur Verarbeitung von Daten, die nicht beschädigt sind, die einer Speicheradresse in seinen Kopfdaten (header) entsprechen, aber in Wirklichkeit Daten einschließen, die nicht mit der angegebenen Adresse in Zusammenhang stehen, was somit wertlos und/oder kontraproduktiv für die weitere Verarbeitung ist.
Eine weitere Situation, die eine falsche Korrektur verursachen kann, sind Fehladressfehler, die auftreten, wenn das Lesen Daten aus dem Lesevorgang abruft, bei denen es sich infolge einer Nichtübereinstimmung zwischen der Burst-Schreibadresse und der Laseradresse, die zum Durchführen eines bestimmten Lesevorgangs verwendet wurde,-nicht um die Daten handelt, die durch die Leseanweisung abgerufen werden sollten, die als Burst-lesebezogener Fehler bezeichnet werden können. Dies kann als Ergebnis einer Nichtübereinstimmung zwischen der Burst-Leseadresse und der Leseadresse auftreten, die verwendet wurde, um einen bestimmten Lesevorgang durchzuführen.
Dementsprechend besteht ein Bedarf bezüglich eines Verfahrens und einer Vorrichtung, die eine Erkennung und Korrektur von Adressfehlern und durch Verfälschungsbits angegebenen Fehlern ermöglichen, um die Chancen von nicht korrigierbaren Fehlern zu reduzieren, die aus Verfälschungsblockmarkierung und falschen Korrekturen resultieren, während die Anzahl der zum Speichern von ECC-Paritätsbits verfügbaren Bits nicht beschränkt wird.
KURZDARSTELLUNG
Es wird ein Verfahren zum Speicherschutz offenbart, das Empfangen einer Burst-Schreibanweisung einschließt. Die Burst-Schreibanweisung schließt Daten und eine Burst-Schreibadresse ein. Die Daten werden in eine Vielzahl von Datenblöcken segmentiert. Ein oder mehrere Bits der Burst-Schreibadresse oder ein Hash der Burst-Schreibadresse werden mit jeweiligen Datenblöcken der Vielzahl von Datenblöcken verkettet, um eine Vielzahl von Daten- und Schreibadressbitsegmenten (DWAB-Segmenten, DWAB = data-and-write-address-bit) zu erhalten. Ein Einzelfehlerkorrektur-Doppelfehlererkennungs-Fehlerkorrekturcode (SECDED-ECC) (SECDED = Single Error Correction Double Error Detection) wird an jeweiligen DWAB-Segmenten der Vielzahl von DWAB-Segmenten ausgeführt, um eine entsprechende Vielzahl von Sätzen von Paritätsbits (DWAB-PB) zu erzeugen. Das jeweilige DWAB-PB wird mit dem entsprechenden Datenblock verkettet, um entsprechende Vorwärtsfehlerkorrekturblöcke (FEC-Blöcke, FEC = forward-error-correction) zu erzeugen. Zu beachten ist, dass keiner der FEC-Blöcke die Burst-Schreibadresse oder den Hash der Burst-Schreibadresse einschließt. Ein Burst-Schreibbefehl und ein jeweiliger Abschnitt eines jeweiligen der FEC-Blöcke werden an jeweilige einer Vielzahl von Speichervorrichtungen während jeweiliger Taktimpulse einer Vielzahl von Taktimpulsen gesendet, bis alle Taktimpulse des Burst-Schreibvorgangs gesendet wurden.
Bei einer Implementierung umfasst das Verketten eines oder mehrerer Bits der Burst-Schreibadresse oder eines Hash der Burst-Schreibadresse ferner das Verketten eines Verfälschungsangabebits und eines oder mehrerer Bits der Burst-Schreibadresse oder eines Hash der Burst-Schreibadresse mit entsprechenden Datenblöcken der Vielzahl von Datenblöcken, um die Vielzahl von DWAB-Segmenten zu erhalten. Keiner der FEC-Blöcke schließt das Verfälschungsangabebit, die Burst-Schreibadresse oder den Hash der Burst-Schreibadresse ein.
Ein Verfahren zum Speicherschutz schließt das Durchführen eines Burst-Lesevorgangs als Reaktion auf das Empfangen einer Burst-Leseanweisung ein, die eine Burst-Leseadresse einschließt, indem ein Burst-Lesebefehl an eine Vielzahl von Speichervorrichtungen gesendet wird und als Reaktion auf eine Vielzahl von Lese-Vorwärtsfehlerkorrekturblöcken (Lese-FEC-Blöcken) empfangen wird. Die Lese-FEC-Blöcke werden segmentiert, um eine Vielzahl von Datenabschnitten und eine Vielzahl von entsprechenden DWAB-PB zu erhalten. Ein oder mehrere Bits der Burst-Leseadresse oder ein Hash der Burst-Leseadresse werden mit jeweiligen Datenabschnitten der Vielzahl von Datenabschnitten verkettet, um eine Vielzahl von Daten- und Leseadressbitsegmenten (DRAB-Segmenten, DRAB = data-and-read-address-bit) zu erhalten. Entsprechende der Vielzahl von DRAB-Segmenten werden unter Verwendung des entsprechenden DWAB-PB und eines Einzelfehlerkorrektur-Doppelfehlererkennungs-Decodiervorgangs (SECDED-Decodiervorgangs) decodiert, um für jeweilige DRAB-Segmente einen Datenblock, und wenn eine Einzelereigniskorrektur (Single Event Correction, SEC) aufgetreten ist, die Bitposition des korrigierten Bits zu erkennen. Es wird festgestellt, dass ein Leseadressfehler aufgetreten ist, wenn eine SEC an einer Bitposition vorgenommen wurde, die dem einen oder den mehreren Bits der Burst-Leseadresse oder einem Hash der Burst-Leseadresse entspricht. Wenn der Leseadressfehler aufgetreten ist, schließt das Verfahren ein: Angeben, dass ein Adressfehler aufgetreten ist, Anfordern einer erneuten Übertragung der Burst-Leseanweisung oder Angeben, dass ein Adressfehler aufgetreten ist und Anfordern einer erneuten Übertragung der Burst-Leseanweisung.
Eine integrierte Schaltung (integrated circuit, IC) schließt eine Speichersteuereinheit ein, um eine Burst-Schreibanweisung zu empfangen. Die Burst-Schreibanweisung schließt Daten und eine Burst-Schreibadresse ein. Die Speichersteuereinheit segmentiert die Daten in eine Vielzahl von Datenblöcken. Ein oder mehrere Bits der Burst-Schreibadresse oder ein oder mehrere Bits des Hash der Burst-Schreibadresse werden mit jedem der Vielzahl von Datenblöcken verkettet, um eine Vielzahl von Daten- und Schreibadressbitsegmenten (DWAB-Segmenten) zu erhalten. Ein Einzelfehlerkorrektur-Doppelfehlererkennungs-Fehlerkorrekturcode (SECDED-ECC) wird an jeweiligen DWAB-Segmenten der Vielzahl von DWAB-Segmenten ausgeführt, um entsprechende Sätze von Paritätsbits (DWAB-PB) zu erzeugen. Der jeweilige Satz von Paritätsbits wird mit dem entsprechenden Datenblock verkettet, um entsprechende Vorwärtsfehlerkorrekturblöcke (FEC-Blöcke) zu erzeugen. Keiner der FEC-Blöcke schließt das eine oder die mehreren Bits der Burst-Schreibadresse oder das eine oder die mehreren Bits des Hash der Burst-Schreibadresse ein. Ein Burst-Schreibbefehl und ein jeweiliger Abschnitt eines jeweiligen der FEC-Blöcke werden an einzelne einer Vielzahl von Speichervorrichtungen während jeweiliger einer Vielzahl von Taktimpulsen gesendet, bis alle Taktimpulse des Burst-Schreibvorgangs gesendet wurden.
Die Verfahren und die Vorrichtungen der vorliegenden Erfindung ermöglichen den Schutz von Lesevorgängen von Speichervorrichtungen vor Adressfehlern und vor durch Verfälschungsbits angegebenen Fehlern durch wirksames Erkennen von Adressfehlern beim Auftreten und ermöglichen eine Verfälschungsbitmarkierung von durch Verfälschungsbits angegebenen Fehlern derart, dass die Anzahl der verfügbaren Bits zum Speichern von ECC-Paritätsbits nicht reduziert wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Einige veranschaulichende Gesichtspunkte, Merkmale und Elemente, die sich auf beispielhafte Implementierungen der vorliegenden Offenbarung beziehen, werden hierin unter Bezugnahme auf die folgende(n) Beschreibung und Zeichnungen beschrieben. Somit sind verschiedene Arten, in denen die hierin offenbarten Prinzipien praktisch implementierbar sind, beschrieben, und alle Gesichtspunkte und Äquivalente davon sollen innerhalb des Schutzumfangs des beanspruchten Gegenstands fallen. Die vorstehenden und andere Merkmale und Verwendungen der vorliegenden Offenbarung werden angesichts der folgenden Beschreibung in Verbindung mit jeder aufgezählten Figur (FIG.) der beigefügten Zeichnungen deutlicher. In der gesamten Patentschrift der vorliegenden Offenbarung beziehen sich die gleichen Bezugszeichen (wie in jeder FIG. der Zeichnungen gezeigt) im Allgemeinen auf die gleichen Komponenten, Merkmale und/oder Elemente.

1 stellt ein Speichersystem bildlich dar.
2 stellt ein Flussdiagramm eines Verfahrens zum Speicherschutz bildlich dar.
3 veranschaulicht Funktionen einiger der Strukturen des Speichersystems.
4A stellt ein Beispiel eines DWAB-Segments bildlich dar.
4B stellt ein Beispiel eines DWAB-Segments bildlich dar, das ein Verfälschungsangabebit einschließt.
5A veranschaulicht ein Beispiel der Ausführung eines ECC an dem DWAB-Segment von 4A.
5B veranschaulicht ein Beispiel der Ausführung eines ECC an dem DWAB-Segment von 4B.
6 veranschaulicht eine beispielhafte Ausführung eines SECDED-ECC an einem DWAB-Segment.
7 veranschaulicht eine beispielhafte Ausführung eines SECDED-ECC an einem DWAB-Segment, das ein Verfälschungsangabebit einschließt.
8 veranschaulicht ein Beispiel des Erzeugens eines FEC-Blocks und des Speicherns des FEC-Blocks.
9 veranschaulicht ein Beispiel des Speicherns von FEC-Blöcken auf Speichervorrichtungen.
10A veranschaulicht ein Beispiel des Speicherns von FEC-Blöcken auf Speichervorrichtungen in einem Burst, der sechzehn Taktimpulse aufweist, sodass alle Paritätsbits auf zwei einzelnen Speichervorrichtungen gespeichert werden.
10B veranschaulicht ein Beispiel des Speicherns von FEC-Blöcken auf Speichervorrichtungen in einem Burst, der sechzehn Taktimpulse aufweist, sodass alle Paritätsbits auf einer einzigen Speichervorrichtung gespeichert werden.
10C veranschaulicht ein Beispiel des Speicherns von FEC-Blöcken auf achtzehn Speichervorrichtungen in einem Burst, der acht Taktimpulse aufweist.
10D veranschaulicht ein Beispiel des Speicherns von FEC-Blöcken auf neun Speichervorrichtungen in einem Burst, der acht Taktimpulse aufweist.
11 stellt ein Flussdiagramm eines beispielhaften Verfahrens zum Speicherschutz bildlich dar.
12 veranschaulicht Funktionen einiger der Strukturen des Speichersystems in Bezug auf das Verfahren von 11.
13A veranschaulicht ein Beispiel des Decodierens eines DRAB-Segments.
13B veranschaulicht ein Beispiel des Decodierens eines DRAB-Segments, das ein Verfälschungsangabebit einschließt.

AUSFÜHRLICHE BESCHREIBUNG
1 zeigt ein System 1, das eine IC-Vorrichtung 3 und Speichervorrichtungen 2 einschließt. Die IC-Vorrichtung 3 schließt eine Speichersteuereinheit 5 und Speichervorrichtungen 2a ein, die mit der Speichersteuereinheit 5 verbunden sind. Die Speichervorrichtungen des Systems 1 können außerhalb der IC-Vorrichtung 3 (z. B. Speichervorrichtungen 2) oder intern in der IC-Vorrichtung 3 (Speichervorrichtungen 2a) oder sowohl interne (Speichervorrichtungen 2a) als auch externe (Speichervorrichtungen 2) der IC-Vorrichtung 3 sein. Die Speichersteuereinheit 5 schließt eine Schreibsteuereinheit 10, einen Codierer 11, eine Lesesteuereinheit 12, einen Decodierer 13, einen Taktgeber 14, eine Steuereinheit 15, einen Speicherbus 16 und eine Schnittstelle 18 ein. Die Schnittstelle 18 ermöglicht der IC-Vorrichtung 3, mit einer oder mehreren externen Vorrichtungen (oder anderen Entitäten) außerhalb der IC-Vorrichtung 3 zu Datenaustauschzwecken verbunden zu werden. Bei dem vorliegenden Beispiel schließt die Schnittstelle 18 einen Eingangs- und Ausgangsverbindung- (E/A-Verbindung) 19 ein, die einen Datenaustausch mit externen Vorrichtungen wie zum Beispiel einem Host-Datenverarbeitungssystem ermöglicht.
Der Speicherbus 16 verbindet eines oder mehreres der Schreibsteuereinheit 10, des Codierers 11, der Lesesteuereinheit 12, des Decodierers 13, des Taktgebers 14, der Steuereinheit 15, der Schnittstelle 18 und der Speichervorrichtungen 2 bis 2a und ermöglicht somit eine Datenübertragung zwischen beliebigen und allen dieser Komponenten. Die Steuereinheit 15 steuert eines oder mehreres der Schreibsteuereinheit 10, des Codierers 11, der Lesesteuereinheit 12, des Decodierers 13, des Taktgebers 14, des Speicherbusses 16, der Schnittstelle 18 und der Speichervorrichtungen 2 bis 2a.
Der Takt 14 erzeugt ein Taktsignal (CLK) 6, mit dem Speichervorgänge der Vorrichtung synchronisiert werden. Bei einer beispielhaften Implementierung sind die Speichervorrichtungen 2, die Speichervorrichtungen 2a oder sowohl die Speichervorrichtungen 2 als auch die Speichervorrichtungen 2a als DDR-SDRAM betreibbar, und der Takt 14 taktet die IC-Vorrichtung 3 an seiner steigenden Flanke ,Clk+' und wieder an seiner fallenden Flanke ,Clk-`. Zwei (2) aufeinanderfolgende Wörter sind somit bei jedem CLK 6 übertragbar; ein erstes der Wörter bei der steigenden Flanke von Clk+ und ein zweites der Wörter bei der fallenden Flanke davon Clk-. Beispielhafte Implementierungen von Speichervorrichtungen 2 bis 2a schließen ohne Einschränkung DDR4-SDRAM und/oder DDR5-SDRAM ein. Bei einer alternativen Implementierung wird der CLK 6 aus einer externen Taktquelle bereitgestellt.
Der Decodierer 13 schließt eine Decodier-Engine 56 und eine Decodierlogik 55 ein, die miteinander verbunden sind. Bei einem Beispiel führt eine Decodier-Engine 56 einen Decodiervorgang (z. B. einen SECDED-Decodiervorgang) an der Eingabe durch, die von der Decodierlogik 55 empfangen wurde. Bei dem vorliegenden Beispiel schließen eines oder mehreres der Speichersteuereinheit 5, der Schreibsteuereinheit 10, des Codierers 11, der Lesesteuereinheit 12, des Decodierers 13, des Taktgebers 14, der Steuereinheit 15, des Speicherbusses 16 und der Schnittstelle 18 Software, Hardware (kann z. B. einen Prozessor einschließen), Firmware oder eine Kombination aus Software und Hardware zum Durchführen von Aufgaben wie z. B. einigen oder allen der Schritte der nachstehend gezeigten Verfahren 100, 200 ein.
2 zeigt ein Flussdiagramm eines Verfahrens 100 zum Speicherschutz. Bei einem Beispiel führt die Speichersteuereinheit 5 von 1 alle Schritte des Verfahrens 100 durch. In der folgenden Erörterung der Verfahren 100 und 200 können die Speichervorrichtungen 2 bis 2a, auf die geschrieben oder von denen gelesen wird, sowohl intern in als auch extern zu der IC-Vorrichtung vorliegen, die einige oder alle der Schritte des betreffenden Verfahrens 100 oder des Verfahrens 200 durchführt, die nachstehend weiter beschrieben werden. 1 veranschaulicht ein System 1, in dem Speichervorrichtungen sowohl als interne (Speichervorrichtungen 2a) als auch externe (Speichervorrichtungen 2) gezeigt sind, um zu veranschaulichen, dass die verschiedenen Arten von Speichervorrichtungen in dem System 1 implementiert sein können. Obwohl das System 1 sowohl interne Speichervorrichtungen 2a als auch externe Speichervorrichtungen 2 einschließen kann, schließt das System 1 alternativ nur Speichervorrichtungen 2 ein, die sich außerhalb der IC-Vorrichtung 3 befinden (d. h., das System 1 schließt keine Speichervorrichtungen 2a ein), und die Lesevorgänge und Schreibvorgänge der Verfahren 100 und 200 werden nur auf Speichervorrichtungen 2 durchgeführt. Bei einem weiteren Beispiel schließt das System 1 nur interne Speichervorrichtungen 2a ein (d. h., das System 1 schließt keine Speichervorrichtungen 2 ein), und die Lesevorgänge und Schreibvorgänge der Verfahren 100 und 200 werden nur auf Speichervorrichtungen 2a durchgeführt.
Eine Burst-Schreibanweisung wird empfangen (101). Die Burst-Schreibanweisung schließt Daten und eine Burst-Schreibadresse ein. In 1 wird die Burst-Schreibanweisung (z. B. von einem Hostcomputer) über E/A-Verbindung 19 der Schnittstelle 18 empfangen und wird mit der Schreibsteuereinheit 10 über den Speicherbus 16 verbunden. 3 zeigt ein Beispiel einer Burst-Schreibanweisung 31, die Daten 32 und eine Burst-Schreibadresse 33 einschließt. Bei diesem Beispiel wird die Burst-Schreibanweisung 31 an der Schnittstelle 18 empfangen, die über den Speicherbus 16 mit der Schreibsteuereinheit 10 verbunden ist, wie durch den Pfeil 40 veranschaulicht.
In der folgenden Erörterung können Datenaustauschvorgänge, die angeben, dass ein Burst-Schreibvorgang oder ein Burst-Lesevorgang durchgeführt werden muss, als „Anweisung“ oder als „Befehl“ bezeichnet sein. Zwischen der Bedeutung des Begriffs „Anweisung“ und des Begriffs „Befehl“ besteht in dem in der vorliegenden Anmeldung verwendeten Sinne kein Unterschied. Zur Unterscheidung zwischen eingehenden und ausgehenden Anweisungen/Befehlen wird der Begriff „Anweisungen“ für eingehende Anforderungen an den IC verwendet, um einen Lesevorgang oder Schreibvorgang durchzuführen, und der Begriff „Befehl“ wird verwendet, um Anforderungen an Speichervorrichtungen zum Durchführen eines Lesevorgangs oder eines Schreibvorgangs zu bezeichnen.
Die Daten werden in eine Vielzahl von Datenblöcken segmentiert (102). In 3 segmentiert die Schreibsteuereinheit 10 die Daten 32 in eine Vielzahl von Datenblöcken 34. Bei einem Beispiel (102) werden die Daten 32 in eine Anzahl von Datenblöcken 34 segmentiert, die gleich der Anzahl der Taktimpulse des Burst-Schreibvorgangs sind. Bei einem Beispiel werden die Daten 32 in eine Vielzahl von 64-Bit-Datenblöcken 34 segmentiert. Alternativ werden die Daten 32 in größere oder kleinere Blöcke segmentiert, wie zum Beispiel ohne Einschränkung 128-Bit oder 256-Bit-Blöcke.
Ein oder mehrere Bits der Burst-Schreibadresse oder ein Hash der Burst-Schreibadresse werden mit jeweiligen Datenblöcken der Vielzahl von Datenblöcken verkettet (103), um eine Vielzahl von Daten- und Schreibadressbitsegmenten (DWAB-Segmenten) 36 zu erhalten. Jedes der Vielzahl von DWAB-Segmenten entspricht einem jeweiligen der Vielzahl von Datenblöcken 34. Der Begriff „verketten“ ist im hierin verwendeten Sinne so gemeint, dass er das Verbinden der Strukturen einschließt, von denen angegeben ist, dass die verkettet werden sollen. Die Schreibadressbits 35 können mit dem Ende des jeweiligen Datenblocks 34, dem Beginn des jeweiligen Datenblocks 34 oder an einer vorgegebenen Stelle innerhalb des jeweiligen Datenblocks 34 verkettet werden. In 1 führt die Speichersteuereinheit 5 das Verketten von Schritt 103 durch (z. B. führen eines oder mehreres der Schreibsteuereinheit 10, der Steuereinheit 15 und des Codierers 11 die Verkettung durch). Wenn ein Hash der Burst-Schreibadresse verwendet wird, berechnen die Schreibsteuereinheit 10, die Steuereinheit 15 und/oder der Codierer 11 den Hash der Burst-Schreibadresse. Bei dem in 3 gezeigten Beispiel verkettet die Schreibsteuereinheit 10 das eine oder die mehreren Bits der Burst-Schreibadresse oder einen Hash der Burst-Schreibadresse mit jedem der Datenblöcke 34, um DWAB-Segmente 36 zu erhalten. Das eine oder die mehreren Bits der Burst-Schreibadresse oder ein Hash der Burst-Schreibadresse können nachstehend als „Schreibadressbits“ bezeichnet sein und sind in 3 als Schreibadressbits 35 veranschaulicht. Der Begriff „Schreibadressbits“ schließt in dem in der vorliegenden Anmeldung verwendeten Sinne ein oder mehrere Bits einer Burst-Schreibadresse oder einen Hash einer Burst-Schreibadresse ein. Bei dem in 3 gezeigten Beispiel gibt die Schreibsteuereinheit 10 die DWAB-Segmente 36 an den Codierer 11 aus, wie durch den Pfeil 40a gezeigt.
4A zeigt ein Beispiel des DWAB-Segments 36, das den Datenblock 34 einschließt. Bei diesem Beispiel wurden Schreibadressbits 35 mit dem Ende des Datenblocks 34 verkettet. Es versteht sich jedoch, dass das DWAB-Segment 36 alternativ Schreibadressbits 35 einschließen könnte, die mit dem Anfang des Datenblocks 34 verkettet sind oder alternativ an vorgegebenen Stellen innerhalb des DWAB-Segments 36 derart verteilt sind, dass sie zwischen verschiedenen Bits des Datenblocks 34 verteilt sind.
Optional schließt Schritt 103 das Verketten (104) oder mehrere Bits der Burst-Schreibadresse oder eines Hash der Burst-Schreibadresse und eines Verfälschungsangabebits mit den jeweiligen Datenblöcken der Vielzahl von Datenblöcken ein, um die Vielzahl von DWAB-Segmenten zu erhalten. Bei dem Begriff „Verfälschungsangabebit“ handelt es sich in dem in der vorliegenden Anmeldung verwendeten Sinne um ein Bit, das einen Block kennzeichnet, der zum Zeitpunkt der Verkettung von Schritt 104 einen bekannten Schreibadressfehler oder einen anderen Fehler wie z. B. einen „defekten“ DDR-SDRAM-Burst aufweist. Bei dem Begriff „verfälschtes Bit“ handelt es sich in dem in der vorliegenden Anmeldung verwendeten Sinne um ein Verfälschungsangabebit, das einen Wert aufweist, der angibt, dass das betreffende Bit als Teil eines Bursts markiert wurde, der einen Fehler (z. B. einen nicht korrigierbaren Block) aufweist. Bei dem Begriff „nicht verfälschtes Bit“ handelt es sich in dem in der vorliegenden Anmeldung verwendeten Sinne um ein Verfälschungsangabebit, das einen Wert aufweist, der angibt, dass das betreffende Bit nicht als Teil eines Bursts markiert wurde, der einen Fehler aufweist. Dementsprechend ist jedes Verfälschungsangabebit entweder ein Verfälschungsbit (das einen Verfälschungsbitwert aufweist) oder ein nicht verfälschtes Bit (das einen Nichtverfälschten Bitwert aufweist). Bei dem Begriff „durch ein Verfälschungsbit angegebener Fehler“ handelt es sich in dem in der vorliegenden Anmeldung verwendeten Sinne um einen Fehler, der nicht korrigiert werden kann, indem der Block wie z. B. ein Schreibadressfehler oder eine andere Fehlerart einfach decodiert wird, und bezeichnet einen Fehler oder Fehler, die die Ursache dafür sind, dass die Verfälschungsangabebits eines bestimmten Burst-Schreibvorgangs als Verfälschungsbits markiert werden.
Bei dem in 3 gezeigten Beispiel verbindet die Schreibsteuereinheit 10 DWAB-Segmente 36 mit dem Codierer 11, und der Codierer 11 erzeugt das Verfälschungsangabebit 30 und verkettet die Schreibadressbits 35 und das Verfälschungsangabebit 30 mit jedem Datenblock 34, um DWAB-Segmente 36 zu bilden, die das Verfälschungsangabebit 30 einschließen. Bei diesem Beispiel erzeugt der Codierer 11 das Verfälschungsangabebit 30. Bei einem Beispiel schließt das DWAB-Segment, das von der Schreibsteuereinheit 10 zu dem Codierer 11 verbunden ist, ein nicht verfälschtes Bit als Platzhalter ein, und der Codierer 11 ändert den Wert des empfangenen nicht verfälschten Bits in einen Verfälschungsbitwert, wenn das DWAB-Segment 36 als verfälschtes Bit markiert werden soll, wodurch die Bildung des DWAB-Segments 36 bei dem Codierer 11 abgeschlossen wird. Wenn der Burst-Schreibvorgang keinen Fehler aufweist, wird das Verfälschungsangabebit 30 in jedem DWAB-Segment 36 bei dem Burst-Schreibvorgang auf einen ersten Wert (z. B. „0“) gesetzt, der als Nicht-verfälscht-Bitwert bezeichnet werden kann. Der Nicht-verfälscht-Bitwert gibt an, dass der Burst-Schreibvorgang keinen Fehler aufweist, der nicht korrigiert werden kann, indem der Block einfach decodiert wird (d. h., der Burst-Schreibvorgang weist keinen nicht korrigierbaren Fehler auf), d. h., das Verfälschungsangabebit 30 ist ein Nicht-verfälscht-Bit. Wenn der Burst-Schreibvorgang einen Fehler aufweist, wird das Verfälschungsangabebit 30 in jedem DWAB-Segment 36 bei dem Burst-Schreibvorgang auf einen zweiten Wert gesetzt, der sich von dem ersten Wert (z. B. „1“) unterscheidet, der als Gefälscht-Bitwert bezeichnet werden kann. Der Verfälschungsbitwert gibt an, dass der Burst-Schreibvorgang einen Fehler aufweist, der nicht korrigiert werden kann, indem der Block einfach decodiert wird (d. h., der Burst-Schreibvorgang weist einen nicht korrigierbaren Fehler auf), d. h., das Verfälschungsangabebit 30 ein Gefälscht-Bit.
4B zeigt ein Beispiel, bei dem ein Verfälschungsangabebit 30 mit dem Ende des Datenblocks 34 verkettet wurde, um das DWAB-Segment 36 zu bilden. Es versteht sich jedoch, dass die Schreibadressbits 35 alternativ mit dem Anfang des Datenblocks 34 verkettet werden könnten oder alternativ innerhalb des DWAB-Segments 36 so verteilt werden könnten, dass es zwischen verschiedenen Bits des Datenblocks 34 verteilt ist. In ähnlicher Weise könnte das Verfälschungsangabebit 30 mit dem Anfang des Datenblocks 34 verkettet, mit dem Ende der Schreibadressbits 35 verkettet oder alternativ zwischen Bits des Datenblöcken 34 oder den Schreibadressbits 35 verteilt werden.
Ein Einzelfehlerkorrektur-Doppelfehlererkennungs-Fehlerkorrekturcode (SECDED-ECC) wird an jeweiligen DWAB-Segmenten der Vielzahl von DWAB-Segmenten ausgeführt (105), um eine Vielzahl von Sätzen von Paritätsbits (DWAB-PB) zu erzeugen. Bei dem Beispiel von 3 empfängt der Codierer 11 die DWAB-Segmente 36 und führt einen SECDED-ECC-Vorgang an jedem DWAB-Segment 36 aus, um einen entsprechenden Satz von Paritätsbits für jedes DWAB-Segment 36 zu erzeugen, veranschaulicht als DWAB-PB 37.
5A zeigt ein Beispiel, bei dem das DWAB-Segment 36 dem Datenblock 34 und Adressbits 35 einschließt und bei dem der SECDED-ECC-Vorgang von Schritt 105 ein DWAB-PB 37 bildet. Bei diesem Beispiel sind die Datenbits 34 und die Adressbits 35 in dem DWAB-PB 37 widergespiegelt.
5B zeigt ein Beispiel, bei dem die Verkettung von Schritt 104 das DWAB-Segment 36 bildet, das den Datenblock 34, das Verfälschungsangabebit 30 und die Adressbits 35 einschließt, und bei dem SECDED-ECC-Vorgang von Schritt 105 ein DWAB-PB 37 bildet. Bei diesem Beispiel werden sind die Datenbits 34, das Verfälschungsangabebit 30 und die Adressbits 35 in dem DWAB-PB 37 widergespiegelt.
Bei einem Beispiel wird der in Schritt 105 durchgeführte abgeschlossene SECDED-ECC-Vorgang an einem DWAB-Segment 36 durchgeführt, das Schreibadressbits 35 aufweist, die gesamte Burst-Schreibadresse 33 einschließen. Wenn ein einfacheres SECDED-ECC-Schema verwendet wird, ist die maximale Größe des FEC-Blocks in einigen Fällen zu klein, um die Gesamtheit der Burst-Schreibadresse 33 einzuschließen, die zum Beispiel eine 40-bit-Adresse sein kann. In diesem Fall schließt eine beispielhafte Implementierung einen Abschnitt, z. B. eine Teilmenge der Bits der Burst-Schreibadresse 33s oder eine Hash-Tabellenversion der Burst-Schreibadresse 33 anstelle der vollständigen Burst-Schreibadresse 33 ein. Bei diesem Beispiel wird der in Schritt 105 durchgeführte SECDED-ECC an einem DWAB-Segment 36 durchgeführt, das Schreibadressbits 35 aufweist, die einen Hash der in Schritt 101 empfangenen Burst-Schreibadresse 33 einschließen, wobei der Hash eine Anzahl von Bits aufweist, die kleiner als die Anzahl von Bits in der gesamten Burst-Schreibadresse 33 ist.
6 zeigt ein Beispiel, bei dem der Datenblock 34 64 Datenbits einschließt und die Schreibadressbits 35 6 Adressbits (z. B. 6 der Bits in der Burst-Schreibadresse 33 oder einen Hash der Burst-Schreibadresse 33) einschließen und wobei jeder in Schritt 105 durchgeführte SECDED-ECC-Vorgang ein DWAB-PB bildet, das 8 Paritätsbits aufweist.
7 zeigt ein Beispiel, bei dem das DWAB-Segment 36 ein Verfälschungsangabebit 30, einen Datenblock 34, der 64 Datenbits und Schreibadressbits 35 aufweist, die 5 Bits aufweisen (z. B. 5 der Bits in der Burst-Schreibadresse 33 oder einen Hash der Burst-Schreibadresse 33) einschließt und bei dem jeder in Schritt 105 durchgeführte SECDED-ECC-Vorgang ein DWAB-PB 37 bildet, das 8 Paritätsbits aufweist.
Die in Schritt 105 erzeugten Sätze von Paritätsbits, d. h. das DWAB-PB, werden mit den entsprechenden Datenblöcken verkettet (106), um entsprechende Vorwärtsfehlerkorrekturblöcke (FEC-Blöcke) 38 zu erzeugen. 8 zeigt ein Beispiel eines FEC-Blocks 38, der durch die Verkettung von Schritt 106 gebildet wurde. Der FEC-Block 38 schließt nicht die Burst-Schreibadresse oder den Hash der Burst-Schreibadresse (106) ein. Wenn das DWAB-PB 37 durch Durchführen eines SECDED-ECC an einem DWAB-Segment 36 gebildet wird, das das Verfälschungsangabebit 30 einschließt, wie in 5B gezeigt, schließen die entsprechenden FEC-Blöcke 38 kein Verfälschungsangabebit 30 ein (106). In 3 verkettet der Codierer 11 jeweilige DWAB-PB 37 mit dem entsprechenden Datenblock 34, wobei der Datenblock 34 aus dem DWAB-Segment 36 erhalten wird, um entsprechende FEC-Blöcke 38 zu erzeugen. In 8 wurden die DWAB-PB 37 mit dem Ende des Datenblocks 34 verkettet. Es versteht sich jedoch, dass der FEC-Block 38 alternativ DWAB-PB 37 einschließen könnte, der mit dem Anfang des Datenblocks 34 verkettet sind, oder alternativ innerhalb des FEC-Blocks 38 verteilt ist, sodass die Paritätsbits von DWAB-PB 37 zwischen verschiedenen Bits des Datenblocks 34 verteilt sind.
Ein Burst-Schreibbefehl und ein jeweiliger Abschnitt eines jeweiligen der FEC-Blöcke 38 der Vielzahl von FEC-Blöcken 38 werden während jeweiliger einer Vielzahl von Taktimpulsen an jeweilige einer Vielzahl von Speichervorrichtungen gesendet (107), bis alle Taktimpulse des Burst-Schreibvorgangs gesendet wurden. Bei dem in 8 bis 9 gezeigten Beispiel werden ein Burst-Schreibbefehl und ein jeweiliger Abschnitt eines jeweiligen FEC-Blocks 38 an die zu schreibenden Datenträger gesendet, als Datenträger 41 veranschaulicht, die die Speichervorrichtungen 2, die Speichervorrichtungen 2a oder beide Speichervorrichtungen 2 und 2a einschließen können.
9 zeigt ein Beispiel eines auf den Datenträgern 41 gespeicherten Burst-Schreibvorgangs, der n FEC-Blöcke 38a bis 38n einschließt, die auf den Speichervorrichtungen 2 oder 2a gespeichert sind. Bei einem Beispiel beträgt n 16, sodass bei einem einzigen Burst-Schreibvorgang 16 FEC-Blöcke 38 gespeichert werden. Bei einem weiteren Beispiel beträgt n 8, sodass bei dem einzelnen Burst-Schreibvorgang 8 FEC-Blöcke 38 gespeichert werden. Anzumerken ist, dass keiner der FEC-Blöcke 38a bis 38n in dem Burst-Schreibvorgang das eine oder die mehreren Bits der Burst-Schreibadresse 33, das eine oder die mehreren Bits eines Hash der Burst-Schreibadresse 33 oder das Verfälschungsangabebit 30 einschließt.
Bei einem Beispiel ist die Burst-Schreibanweisung 31 eine DDR-Burst-Schreibanweisung, und die Anzahl der Datenblöcke, die Anzahl der FEC-Blöcke und die Anzahl der Vielzahl von Taktimpulsen sind gleich acht. Bei einem weiteren Beispiel sind die Anzahl der Datenblöcke, die Anzahl der FEC-Blöcke und die Anzahl der Vielzahl von Taktimpulsen gleich sechzehn. Bei dem Beispiel von 3 sendet der Codierer 11 die FEC-Blöcke 38 zu der Schreibsteuereinheit 10, wie durch den Pfeil 40b gezeigt. Als Reaktion auf das Empfangen von FEC-Blöcken 38 sendet die Schreibsteuereinheit 10 einen Burst-Schreibbefehl und einen jeweiligen Abschnitt eines der FEC-Blöcke (veranschaulicht als Block 39) an jeweilige der Vielzahl von Speichervorrichtungen 2 oder 2a, wie durch den Pfeil 40c veranschaulicht, bis alle der Vielzahl von FEC-Blöcken in dem Burst-Schreibvorgang an die Datenträger 41 gesendet wurden.
Bei den in 10A gezeigten Beispielen wird bei jedem Taktimpuls ein FEC-Block gebildet. Bei diesem Beispiel weist der DDR-Burst 22 16 Taktimpulse auf, die mit ,0' bis 15' nummeriert sind. Bei jedem Taktimpuls werden vier (4) Datenbits in jedem von acht (8) Chips (z. B. DDR-5-Speichervorrichtungen) gespeichert, die mit ,0' bis ,7' nummeriert sind, und Paritätsbits werden in einem neunten Chip 23, das mit ,8' nummeriert ist, und in einem zehnten Chip 24 gespeichert, das mit ,9' nummeriert ist. Bei einem Beispiel werden 8 Paritätsbits bei jedem Taktimpuls gespeichert (z. B. werden bei jedem Taktimpuls 4 Paritätsbits in dem Chip 23 gespeichert, und 4 Paritätsbits werden in dem Chip 24 gespeichert).
10B zeigt ein Beispiel, bei dem zwei Taktimpulse verwendet werden, um jeden FEC-Block 38 zu bilden, und bei dem die Parität in einem einzigen Chip gespeichert ist. Bei diesem Beispiel speichert der Burst 22 Daten und ECC in neun Chips (z. B. 9 DDR-5-Speichervorrichtungen), wobei Daten in acht Chips gespeichert werden und Paritätsbits in dem neunten Chip 23 gespeichert werden. Bei einem Beispiel schließt jedes DWAB-Segment 8 Paritätsbits (z. B. 4 Paritätsbits, die bei jedem Taktimpuls gespeichert werden) ein.
Bei dem in 10C gezeigten Beispiel wird ein gesamter FEC-Block 38 bei jedem Taktimpuls unter Verwendung eines DDR-Bursts 22, der 8 Taktimpulse aufweist, die mit ,0` bis ,7` nummeriert sind, zum Speichern von Daten und Paritätsbits des DWAB-PB 37 auf achtzehn Chips gespeichert. Bei diesem Beispiel werden vier (4) Datenbits in jedem von sechzehn (16) Chips (z. B. DDR-4-Speichervorrichtungen), die mit ,0` bis , 15' nummeriert sind, mit Paritätsbits des DWAB-PB 37 gespeichert, die in einem siebzehnten Chip (Chip 16) 25 und achtzehnten Chip (Chip 17) 26 gespeichert werden. Bei einem Beispiel schließt jedes DWAB-Segment 8 Paritätsbits ein (z. B. werden bei jeden Taktimpuls 4 Paritätsbits in dem Chip 25 gespeichert, und 4 Paritätsbits werden in dem Chip 26 gespeichert).
Bei dem in 10D gezeigten Beispiel wird ein gesamter FEC-Block 38 bei jedem Taktimpuls unter Verwendung eines DDR-Bursts 22, der 8 Taktimpulse aufweist, die mit ,0` bis ,7` nummeriert sind, zum Speichern von Daten und Paritätsbits des DWAB-PB 37 auf neun Chips gespeichert. Bei diesem Beispiel werden bei jedem Taktimpuls acht-Datenbits in jedem von acht Chips (z. B. DDR-4-Speichervorrichtungen) gespeichert, die mit ,0' bis ,7' nummeriert sind, wobei Paritätsbits in einem n-ten Chip (Chip 8) 23 gespeichert werden. Bei einem Beispiel schließt jedes DWAB-Segment 8 Paritätsbits ein (z. B. werden bei jedem Taktimpuls 8 Paritätsbits in dem Chip 23 gespeichert).
Bei den Beispielen, die in 10A bis 10D gezeigt sind, sind Daten und Parität zusammenhängend, wobei Paritätsbits auf bestimmten Chips gespeichert sind Daten auf anderen Chips gespeichert sind. Alternativ könnten die Paritätsbits jedoch mit Datenbits verschachtelt und nicht auf bestimmten Chips gespeichert werden. Obwohl die vorstehenden Beispiele 8 Paritätsbits verwenden, versteht es sich, dass alternativ mehr oder weniger Paritätsbits verwendet werden könnten.
Wenn Lesevorgänge des einen oder der mehreren FEC-Blöcke als Reaktion auf eine Burst-Leseanweisung durchgeführt werden, die eine Burst-Leseadresse einschließt, werden optional Leseadressfehler unter Verwendung der Burst-Leseadresse und des DWAB-PB in dem einen oder den mehreren FEC-Blöcken erkannt (108). Wenn ein Leseadressfehler erkannt wird, wird eine Korrekturmaßnahme vorgenommen. Optional werden, wenn die DWAB-Segmente eine Verfälschungsbitangabe einschließen, durch Verfälschungsbits angegebene Fehler unter Verwendung der Burst-Leseadresse und des DWAB-PB in dem einen oder den mehreren FEC-Blöcken erkannt, und wenn ein durch ein Verfälschungsbit angegebener Fehler erkannt wird, wird Korrekturmaßnahme vorgenommen. Bei einem Beispiel wird Schritt 108 von 1 unter Verwendung einiger oder aller Schritte des in 11 gezeigten Verfahrens 200 durchgeführt.
11 veranschaulicht ein Verfahren 200 zum Speicherschutz. Das Verfahren 200 kann unabhängig von dem Verfahren 100 durchgeführt werden. Alternativ werden einige oder alle Schritte des Verfahrens 100 und des Verfahrens 200 durchgeführt. Bei einem Beispiel führt die Speichersteuereinheit 5 von 1 alle der Schritte des Verfahrens 200 durch.
Ein Burst-Lesevorgang wird als Reaktion auf das Empfangen einer Burst-Leseanweisung durchgeführt (201), die eine Burst-Leseadresse einschließt, indem ein Burst-Lesebefehl an eine Vielzahl von Speichervorrichtungen gesendet wird und als Reaktion auf eine Vielzahl von Lese-FEC-Blöcken empfangen wird. Bei dem in 1 gezeigten Beispiel führt die Lesesteuereinheit 12 den Burst-Lesevorgang als Reaktion auf das Empfangen einer Burst-Leseanweisung durch, die eine Burst-Leseadresse einschließt, indem ein Burst-Lesebefehl an eine Vielzahl von Speichervorrichtungen 2 oder 2a gesendet wird, und die Lesesteuereinheit 12 empfängt als Reaktion auf eine Vielzahl von Lese-FEC-Blöcken. Bei dem in 12 gezeigten Beispiel wird an der Schnittstelle 18 eine Burst-Leseanweisung 61 empfangen, die eine Burst-Leseadresse 63 einschließt. Die Burst-Leseanweisung 61 ist über die Schnittstelle 18 mit der Lesesteuereinheit 12 verbunden, wie durch den Pfeil 57 gezeigt. Nach dem Empfangen der Burst-Lese-Leseanweisung an der Lesesteuereinheit 12 sendet die Lesesteuereinheit 12 einen Burst-Lesebefehl 66 an die zu lesenden Datenträger 41, wie durch den Pfeil 57a veranschaulicht. Als Reaktion empfängt die Lesesteuereinheit 12 eine Vielzahl von Lese-FEC-Blöcken 67, wie durch den Pfeil 57b veranschaulicht. Bei einem Beispiel sind die Datenträger 41 Speichervorrichtungen 2 oder 2a, die Burst-Leseanweisung 61 ist eine DDR-Burst-Leseanweisung, die an der Lesesteuereinheit 12 empfangen wird, und der Burst-Lesebefehl 66 ist ein DDR-Burst-Lesebefehl, der von der Lesesteuereinheit 12 an jede der Speichervorrichtungen 2 oder 2a gesendet wird.
Entsprechende Lese-FEC-Blöcke aus dem Burst-Lesevorgang von Schritt 201 schließen Leseparitätsbits ein, die Datenbits, ein oder mehrere Bits einer Burst-Schreibadresse oder einen Hash der Burst-Schreibadresse (die Schreibadressbits) und optional ein Verfälschungsangabebit widerspiegeln. Bei einem Beispiel sind die Lese-FEC-Blöcke die in dem Verfahren 100 gespeicherten FEC-Blöcke, sodass Adressbits 35 und optional Verfälschungsangabebit 30 in den Leseparitätsbits 37a jedes Lese-FEC-Blocks widergespiegelt werden. Die Lese-FEC-Blöcke werden segmentiert (202), um eine Vielzahl von Datenabschnitten und eine Vielzahl von entsprechenden Sätzen von Leseparitätsbits für die jeweiligen Datenabschnitte zu erhalten. In 12 sendet die Lesesteuereinheit 12 die Lese-FEC-Blöcke 67 und die Burst-Leseadresse 63 (oder einen Hash der Burst-Leseadresse 63) an den Decodierer 13, wie durch den Pfeil 57c veranschaulicht. Der Decodierer 13 segmentiert die Lese-FEC-Blöcke, um Datenabschnitte 64 zu erhalten, die die gleiche Größe wie die bei der Segmentierung von Schritt 102 aufweisen. Sofern in dem Decodierungsprozess kein unkorrigierter Fehler vorliegt, erzeugt der Decodierer Datenabschnitte 64, die dieselben sind wie die, die den Datenblöcke 34 entsprechen, die in Schritt 107 gespeichert werden, und entsprechende Leseparitätsbits 37a, die dieselben sind wie die entsprechenden DWAB-PB 37, die in Schritt 107 gespeichert werden. Bei dem vorliegenden Beispiel ist den Leseparitätsbits die Nummer 37a vergeben, die sich von der Nummer unterscheidet, die den in dem Verfahren 100 gespeicherten Paritätsbits 37 vergeben ist, um die Tatsache widerzuspiegeln, dass ein Fehler auftreten könnte, der bewirkt, dass die aus dem Lesevorgang erhaltenen Paritätsbits sich von den ursprünglich gespeicherten Paritätsbits 37 unterscheiden. Bei einer beispielhaften Implementierung sind die Anzahl der Datenabschnitte 64, die Anzahl der Lese-FEC-Blöcke 67 und die Anzahl der Taktimpulse in dem Lesevorgang von Schritt 201 jeweils gleich 8. Bei einer weiteren beispielhaften Implementierung ist die Anzahl der Datenabschnitte 64, die Anzahl der Lese-FEC-Blöcke 67 und die Anzahl der Taktimpulse bei dem Lesevorgang von Schritt 201 jeweils gleich 16.
Ein oder mehrere Bits der Burst-Leseadresse oder ein Hash der Burst-Leseadresse werden mit jeweiligen Datenabschnitten der Vielzahl von Datenabschnitten verkettet (203), um eine Vielzahl von Daten- und Leseadressbitsegmenten (DRAB-Segmenten) zu erhalten. In 12 berechnet die Decodierlogik 55 einen Hash der Burst-Leseadresse 63, wenn ein Hash erforderlich ist. Die Decodierlogik 55 verkettet ein oder mehrere Bits der Burst-Leseadresse 63 oder einen Hash der Burst-Leseadresse mit einem jeweiligen Datenabschnitt 64, um ein entsprechendes DRAB-Segment 68 zu bilden. Das eine oder die mehreren Bits der Leseadresse oder der Hash der Leseadresse, die in Schritt 203 verkettet werden, können als „Leseadressbits“ bezeichnet werden und sind als Leseadressbits 65 veranschaulicht. Bei einem Beispiel erzeugt jeder Burst-Lesevorgang 16 DRAB-Segmente 68, die zusammen mit den entsprechenden Leseparitätsbits 37a mit der Decodier-Engine 56 verbunden werden, wie durch den Pfeil 57d gezeigt. 13A zeigt ein Beispiel, bei dem die Verkettung von Schritt 203 ein DRAB-Segment 68 erzeugt, das den Datenabschnitt 64 und die Leseadressbits 65 einschließt.
Wenn das DWAB-PB 37 der FEC-Blöcke ein Verfälschungsangabebit widerspiegelt, werden optional in Schritt 203 das eine oder die mehreren Bits der Burst-Leseadresse oder ein Hash der Burst-Leseadresse und ein nicht verfälschtes Bit (ein Bit, das den Nichtverfäschungsbitwert aufweist) mit jeweiligen Datenabschnitten der Vielzahl von Datenabschnitten verkettet. Bei dem in 12 gezeigten Beispiel erzeugt die Decodierlogik 55 ein Nicht-verfälscht-Bit 60 (das z. B. auf den ersten Wert gesetzt wird, z. B. „0“) und führt die Verkettung durch. 13B zeigt ein Beispiel, bei dem die Verkettung von Schritt 204 ein DRAB-Segment 68 erzeugt, das den Datenabschnitt 64, die Leseadressbits 65 und das Nicht-verfälscht-Bit 60 einschließt. Die Positionierung des Nicht-verfälscht-Bits 60 ist bei einem Beispiel die gleiche wie die vorstehend in Schritt 104 ausgewählte Positionierung.
Die Verkettung der Schritte 203 entspricht der Verkettung der Schritte 103 oder 104, sodass die Größe des Datenabschnitts 64 derselbe wie des entsprechenden Datenblocks 34 ist (außerdem sollten sie dieselben Daten einschließen, wenn keine Fehler vorliegen). Des Weiteren weist DWAB-Segment 36 die gleiche Anzahl von Bits wie das DRAB-Segment 68 und optional eine Verfälschungsbitangabe 30 auf und sollte in derselben Reihenfolge wie der des Verfahrens 100 verkettet sein. Wenn zum Beispiel die Schreibadressbits 35 mit dem Ende jedes Datenblocks 34 in Schritt 103 verkettet werden, werden sie in Schritt 203 mit dem Ende jedes Datenabschnitts 64 verkettet; wenn Schreibadressbits 35 in Schritt 103 mit dem Anfang jedes Datenblocks 34 verkettet werden, werden sie ohne Einschränkung in Schritt 203 mit dem Anfang jedes Datenabschnitts 64 verkettet.
Entsprechende der Vielzahl von DRAB-Segmenten werden unter Verwendung der entsprechenden Leseparitätsbits 37a und unter Verwendung eines SECDED-Decodiervorgangs decodiert (204), um für jeweilige DRAB-Segmente den entsprechenden Datenblock, und wenn eine Einzelfehlerkorrektur (SEC) aufgetreten ist, die Bitposition des korrigierten Bits zu erkennen. Bei dem Beispiel der 12 sendet die Decodierlogik 55 DRAB-Segmente 68 und Paritätsbits 37a zu der Decodier-Engine 56, wie durch den Pfeil 57d gezeigt, und die Decodier-Engine 56 führt das Decodieren von Schritt 204 durch. Jedes Decodieren von Schritt 204 erzeugt ein decodiertes DRAB-Segment 59, das einen entsprechenden Datenblock einschließt, und erzeugt eine Decodierstatusangabe 62, die entweder ein fehlerfreies Decodieren, eine Doppelfehlererkennung (DED) oder eine SEC und eine Angabe der Bitposition des korrigierten Bits angibt. Das Decodieren von Schritt 204 wird unter Verwendung von DRAB-Segmenten 68 mit der gleichen Anzahl von Datenbits durchgeführt, um decodierte DRAB-Segmente 59 zu erzeugen, die Datenblöcke 34, die die gleiche Anzahl von Bits wie entsprechende Datenblöcke 34 aufweisen, die in Schritt 107 gespeichert wurden, von Leseadressbits 65, die die gleiche Anzahl von Bits wie entsprechende Schreibadressbits 35 aufweisen; und optional das Nicht-verfälscht-Bit 60 einschließen, das die gleiche Anzahl von Bits wie das Verfälschungsangabebit 30 aufweist. Wenn zum Beispiel der Codiervorgang von Schritt 105 ein SECDED-Codiervorgang an 48 Bits ist, ist das Decodieren von Schritt 205 ein SECDED-Decodiervorgang an 48 Bits.
Bei dem in 12 gezeigten Beispiel sind jedes decodierte DRAB-Segment 59 (das den Datenblock 34 einschließt) und die entsprechende Decodierstatusangabe 62 mit der Decodierlogik 55 verbunden, wie durch den Pfeil 57e gezeigt. Die Decodierstatusangabe kann in Form einer Nachricht gesendet oder in einem gemeinsamen Speicherbereich gespeichert werden, in dem sie sowohl durch die Decodier-Engine 56 als auch durch die Decodierlogik 55 zugänglich ist.
Die Decodierlogik 55 segmentiert die decodierten DRAB-Segments 59, um den Datenblock 34a und die Leseadressbits 65 zu erhalten, und verkettet den Datenblock 34a und die Leseadressbits 65, um ein Datenwort 69 zu bilden, das mit der Lesesteuereinheit 12 verbunden ist. Bei dem vorliegenden Beispiel ist dem Datenblock die Nummer 34a vergeben, die sich von der Nummer 34 unterscheidet, die dem in dem Verfahren 100 gespeicherten Datenblock 34 vergeben ist, um die Tatsache widerzuspiegeln, dass ein Fehler auftreten könnte, der bewirkt, dass der aus der Segmentierung erhaltene Datenblock sich von dem ursprünglich gespeicherten Datenblock 34 unterscheidet. Wenn die FEC-Blöcke ein Verfälschungsangabebit widerspiegeln, schließt das decodierte DRAB-Segment 59 ein Nicht-verfälscht-Bit 60 ein, das durch die Segmentierung und Verkettung entfernt wird, um ein Datenwort 69 zu erzeugen, das nicht ein Nicht-verfälscht-Bit 60 einschließt.
Unter erneuter Bezugnahme auf 11, wird, wenn das Decodieren eines DRAB-Segments eine SEC (205) ist und eine SEC in der Bitposition angibt, die dem Verfälschungsangabebit (210) entspricht, festgestellt, dass das decodierte DRAB-Segment verfälscht ist (211), und ein Verfälschungsbitsymbol wird an dem Decodierer erzeugt. Bei einem Beispiel ermittelt die Decodierlogik 55, wann eine SEC an der Bitposition aufgetreten ist, die dem Verfälschungsangabebit entspricht, sodass das decodierte DRAB-Segment verfälscht ist, und erzeugt das Verfälschungsbitsymbol an dem Decodierer. Bei einem Beispiel ist das Verfälschungsbitsymbol in dem durch den Decodierer 13 ausgegebenen Datenwort 69 anstelle einiger oder aller Leseadressbits eingeschlossen, um anzugeben, dass das betreffende decodierte DRAB-Segment 68 verfälscht ist. Bei dem in 7 gezeigten Beispiel, weist, wenn Verfälschungsangabebit 30 als Verfälschungsbit (auf einen Wert von 1 gesetzt) vor dem Codiervorgang von Schritt 105 markiert ist, der Decodiervorgang von Schritt 205 einen Einzelbitfehler an der Bitposition auf, die dem Verfälschungsbit 30 entspricht (da das Bit bei dem Codiervorgang auf 1 und bei dem Decodiervorgang auf 0 gesetzt wurde).
Die Anzahl der verfälschten DRAB-Segmente bei dem Burst-Lesevorgang (NPDS) wird mit einem Fehlerschwellenwert (error threshold, ET) verglichen (212). Bei einem Beispiel ist ET auf vier gesetzt. Bei dem in 12 gezeigten Beispiel zählt die Decodierlogik 55 die Anzahl von Decodierungen in dem Burst-Lesevorgang, die eine SEC an der Bitposition erzeugen, die dem Verfälschungsangabebit entspricht, um NPDS zu ermitteln. Bei einem Beispiel schließt die Decodierlogik 55 einen Zähler ein, der vor dem Decodieren von Schritt 204 null ist und der jedes Mal inkrementiert wird, wenn ein Decodiervorgang für einen bestimmten Burst-Lesevorgang eine SEC an der Bitposition erzeugt, die dem Verfälschungsangabebit entspricht. Die Decodierlogik 55 führt dann den Vergleich von Schritt 212 bis 213 durch.
Wenn ein NPDS in Block 213 ET nicht überschreitet, wird der Datenblock in dem DRAB-Segment an die Lesesteuereinheit 12 gesendet (219). Bei dem in 12 gezeigten Beispiel segmentiert die Decodierlogik 55 das decodierte DRAB-Segment 59, um den Datenblock 34a und die Leseadressbits 65 zu erhalten. Die Decodierlogik 55 verkettet den Datenblock 34a und die Leseadressbits 65, um ein Datenwort 69 zu bilden, das an die Lesesteuereinheit 12 gesendet wird. Wenn NPDS ET (213 bis 214) überschreitet, wird festgestellt, dass der Burst-Lesevorgang als verfälscht (214) markiert wurde.
Wenn festgestellt wurde, dass der Burst-Lesevorgang in Schritt 214 als verfälscht markiert wurde, wird festgestellt, dass ein Verfälschungsmarkierungangegeben-Fehler aufgetreten ist, und es wird eine Ausgabe erzeugt, die angibt, dass ein Fehler aufgetreten ist (z. B. eine Angabe, dass ein nicht korrigierbarer Fehler aufgetreten ist), und die Datenblöcke aus dem Burst-Lesevorgang werden nicht ausgegeben (215). Bei einem Beispiel ist die bei 215 erzeugte Ausgabe eine Fehlermeldung, die von der Speichersteuereinheit 5 an die Entität gesendet wird, die die Burst-Leseanweisung 61 (z. B. eine Fehlermeldung angibt, die einen nicht korrigierbaren Fehler in dem Burst-Lesevorgang aufgetreten ist) gesendet hat, und die decodierten Blöcke aus dem Burst-Lesevorgang werden nicht an die Entität gesendet, die die Burst-Leseanweisung 61 gesendet hat (z. B. werden sie durch die Lesesteuereinheit 12 verworfen).
Wenn ein Decodieren eines DRAB-Segments eine SEC (205) ist und eine SEC an der Bitposition angibt, die den Leseadressbits (216) entspricht, wird festgestellt, dass ein Leseadressfehleraufgetreten ist (217). Bei einem Beispiel ermittelt die Decodierlogik 55, wann eine SEC an der Bitposition aufgetreten ist, die den Leseadressbits 65 entspricht, und erzeugt an dem Decodierer ein Leseadressfehlersymbol. Bei einem Beispiel ist das Leseadressfehlersymbol in dem Datenwort 69 eingeschlossen, das durch den Decodierer 13 anstelle einiger oder aller der Leseadressbits ausgegeben wird, um der Lesesteuereinheit 12 anzugeben, dass ein Leseadressfehler aufgetreten ist. Wenn festgestellt wird, dass ein Leseadressfehler aufgetreten ist, setzt die Decodierlogik 55 außerdem einen einer Vielzahl von Merkern (flags) (z. B. einen Leseadressfehlermerker), um anzugeben, dass der Leseadressfehler aufgetreten ist. In 12 ist der eine der Merker 70 gesetzt, bei dem es sich um den Leseadressfehlermerker handelt.
Nunmehr unter Bezugnahme auf Schritt 218 schließt das Verfahren, wenn festgestellt wird, dass ein Leseadressfehler aufgetreten ist, das Erzeugen der Ausgabe ein, die angibt, dass ein Adressfehler aufgetreten ist, das Anfordern einer erneuten Übertragung der Burst-Leseanweisung oder das Erzeugen einer Angabe ein, die angibt, dass ein Adressfehler aufgetreten ist, und das Anfordern einer erneuten Übertragung der Burst-Leseanweisung ein. Bei dem Beispiel von 12 erzeugt die Lesesteuereinheit 12 nach dem Empfangen des Datenworts 69 und/oder als Reaktion auf das Setzen des Leseadressfehlermerkers entweder eine Fehlermeldung, die über die Schnittstelle 18 verbunden ist und an die externe Partei ausgegeben wird, die die Burst-Leseanweisung 61 gesendet hat; erzeugt eine Nachricht, die eine erneute Übertragung der Burst-Leseanweisung anfordert, die über die Schnittstelle 18 mit der externen Partei verbunden ist, die die Burst-Leseanweisung 61 gesendet hat; oder erzeugt sowohl die Fehlermeldung, die an die externe Partei ausgegeben wird, die die Burst-Leseanweisung 61 gesendet hat, und erzeugt die Nachricht, die eine erneute Übertragung der Burst-Leseanweisung anfordert, die an die externe Partei ausgegeben wird, die die Burstleseanweisung 61 gesendet hat. Wenn in Schritt 217 festgestellt wird, dass ein Leseadressfehler aufgetreten ist, werden optional die Datenblöcke 34a in dem Burst-Lesevorgang nicht ausgegeben. Bei einem Beispiel werden sie verworfen, und nur die Nachricht(en) von Schritt 218 werden ausgegeben.
Wenn ein Decodieren eines DRAB-Segments eine SEC ist, die keine SEC an der Bitposition angibt, die dem Verfälschungsangabebit oder in der Bitposition entspricht, die den Leseadressbits entspricht, wird der Datenblock in dem DRAB-Segment an die Lesesteuereinheit 12 gesendet (219). Bei dem in 12 gezeigten Beispiel segmentiert die Decodierlogik 55 das decodierte DRAB-Segment 59, um den Datenblock 34a und die Leseadressbits 65 zu erhalten. Die Decodierlogik 55 verkettet den Datenblock 34a und die Leseadressbits 65, um ein Datenwort 69 zu bilden, das an die Lesesteuereinheit 12 gesendet wird.
Wenn ein Decodieren eines DRAB-Segments eine DED (206) ist, ist ein nicht korrigierbarer Fehler aufgetreten, und es wird eine Ausgabe erzeugt (209), die angibt, dass ein Fehler aufgetreten ist, und die Datenblöcke des Burst-Lesevorgangs werden nicht ausgegeben. Bei dem in 12 gezeigten Beispiel ermittelt die Decodierlogik 55 als Reaktion auf das Empfangen der Decodierstatusangabe 62, wann die Decodierstatusangabe eine DED angibt, und setzt als Reaktion einen von vier Merkern, wie durch den Block 70 von 12 gezeigt (setzt z. B. den Decodierfehlermerker). Als Reaktion das Setzen des Decodierfehlermerkers erzeugt die Lesesteuereinheit 12 eine Ausgabe, die angibt, dass ein Fehler aufgetreten ist, und gibt die Datenblöcke 34a des Burst-Lesevorgangs nicht aus. Bei einem Beispiel ist die bei 209 erzeugte Ausgabe eine Fehlermeldung, die von der Speichersteuereinheit 5 an die Entität gesendet wird, die eine Burst-Leseanweisung 61 gesendet hat (z. B. eine Fehlermeldung, die einen nicht korrigierbaren Fehler in dem Burst-Lesevorgang angibt).
Die Verarbeitung jeweiliger DRAB-Segmente 68 wird fortgesetzt (bei 220, 204 und 219, 204), bis eine DED auftritt (206) oder bis alle DRAB-Segmente in dem Burst-Lesevorgang decodiert wurden (207 bis 208). Wenn keine DED 206, keine SEC 205 vorliegen und alle DRAB-Segmente in dem Burst-Lesevorgang nicht decodiert wurden 207, wird der Datenblock (220) an die Lesesteuereinheit 12 gesendet (z. B. in einem Datenwort 69, das die Leseadressbits und den Datenblock einschließt).
Wenn keine SEC 205 und keine DED bei dem Decodieren des Burst-Lesevorgangs (206) vorhanden sind und der Burst-Lesevorgang nicht als verfälscht (214) markiert wurde, werden Datenblöcke 64 des Burst-Lesevorgangs (208) als Ergebnis des Lesevorgangs aus der Speichersteuereinheit 5 an die Entität ausgegeben, die die Burst-Leseanweisung 61 gesendet hat.
Die Verfahren und die Vorrichtungen der vorliegenden Erfindung ermöglichen den Schutz von Lesevorgängen vor Adressfehlern durch wirksames Erkennen von Adressfehlern beim Auftreten und ermöglichen eine Verfälschungsbitmarkierung Adressfehlern derart, dass die Anzahl der verfügbaren Bits zum Speichern von ECC-Paritätsbits nicht reduziert wird. Insbesondere werden fehlerhafte Schreib- oder -Lesevorgänge von Adressen erkannt (z. B. durch den Decodierer), und es werden Korrekturmaßnahmen ergriffen, um zu verhindern, dass die zugehörigen fehlerhaften Daten möglicherweise den Betrieb des Systems beeinträchtigen können.
Obwohl die vorstehenden Beispiele 8 Paritätsbits verwenden, versteht es sich, dass alternativ mehr oder weniger Paritätsbits verwendet werden könnten.
Der Klarheit und Kürze halber sowie zur Vermeidung unnötiger oder unnützlicher, verwirrender, verschleiernder, blockierender oder verdeckender Merkmale oder Elemente eines Beispiels der Offenbarung wurden bestimmte Feinheiten und Details, die Fachleuten in verwandten Technologien allgemein bekannt sind, weggelassen oder in weniger als erschöpfendem Detail erörtert. Alle solchen Auslassungen oder Erörterungen gelten als unnötig zum Beschreiben von Beispielen der Offenbarung und/oder als nicht besonders relevant für das Verständnis signifikanter Merkmale, Funktionen und Gesichtspunkte der hierin beschriebenen Beispiele der Offenbarung.
Der Begriff „oder“ wird hierin in einem einschließenden und nicht ausschließenden Sinne verwendet (sofern in einem bestimmten Fall nicht ausdrücklich das Gegenteil angegeben ist), und die Verwendung des Begriffs „und/oder“ hierin schließt eine beliebige und alle Kombinationen von einem oder mehreren der zugehörigen aufgelisteten Elemente ein, die damit verbunden/davon getrennt sind. Innerhalb der vorliegenden Beschreibung werden der Begriff „einschließen“ und seine Pluralform „einschließt“ (und/oder, in einigen Kontexten, der Begriff „aufweisen“ und sein Konjugat „aufweist“) jeweils in demselben Sinne verwendet, wie die Begriffe „umfassen“ und „umfasst“ in den nachstehend dargelegten Ansprüchen, Änderungen daran, die potenziell darstellbar sind, und ihren Äquivalenten und Alternativen verwendet werden, und/oder sind somit als im Wesentlichen synonym dazu zu verstehen.
Die Figuren sind schematische, graphische, symbolische und/oder flussbezogene Darstellungen und sind daher nicht notwendigerweise maßstabsgetreu gezeichnet, sofern nicht ausdrücklich auf das Gegenteil hingewiesen wird. Sofern in Bezug auf eine bestimmte Verwendung nicht ausdrücklich auf das Gegenteil hingewiesen wird, sind bestimmte Begriffe, die hierin verwendet werden, als in einem generischen und/oder beschreibenden Sinne und nicht für irgendeinen Zweck der Einschränkung zu verstehen.
In der Patentschrift und den Figuren hierin werden Beispiele von Implementierungen somit in Bezug auf die nachstehend dargelegten Ansprüche beschrieben. Die vorliegende Offenbarung ist jedoch nicht auf solche Beispiele beschränkt, und die Patentschrift und die Figuren hierin sollen somit Durchschnittsfachleute in Technologien, die sich auf integrierte Schaltungen beziehen, in Bezug auf das Verständnis, das Begreifen und den Vorschlag von Alternativen und Äquivalenten dazu aufklären.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 63/195618 [0001]

Claims

Verfahren zum Speicherschutz, wobei das Verfahren umfasst: Empfangen einer Burst-Schreibanweisung, wobei die Burst-Schreibanweisung Daten und eine Burst-Schreibadresse einschließt; Segmentieren der Daten in eine Vielzahl von Datenblöcken; Verketten eines oder mehrerer Bits der Burst-Schreibadresse oder eines Hash der Burst-Schreibadresse mit jeweiligen Datenblöcken der Vielzahl von Datenblöcken, um eine Vielzahl von Daten- und Schreibadressbitsegmenten (DWAB) zu erhalten; Ausführen eines Einzelfehlerkorrektur-Doppelfehlererkennungs-Fehlerkorrekturcodes (SECDED-Fehlerkorrekturcodes) an jeweiligen DWAB-Segmenten der Vielzahl von DWAB-Segmenten, um eine entsprechende Vielzahl von Sätzen von Paritätsbits (DWAB-PB) zu erzeugen; Verketten eines jeweiligen DWAB-PB der Vielzahl von DWAB-PB mit dem entsprechenden Datenblock, um entsprechende Vorwärtsfehlerkorrekturblöcke (FEC-Blöcke) zu erzeugen, wobei die FEC-Blöcke nicht die Burst-Schreibadresse oder den Hash der Burst-Schreibadresse einschließen; und Senden eines Burst-Schreibbefehls und eines jeweiligen Abschnitts eines jeweiligen des FEC-Blocks der Vielzahl von FEC-Blöcken an jeweilige Speichervorrichtungen einer Vielzahl von Speichervorrichtungen während einer Vielzahl von Taktimpulsen, bis alle Taktimpulse des Burst-Schreibvorgangs gesendet wurden.
Verfahren nach Anspruch 1, wobei das Segmentieren der Daten das Segmentieren der Daten in eine Anzahl von Datenblöcken umfasst, die einer Anzahl von Taktimpulsen des Burst-Schreibvorgangs entsprechen.
Verfahren nach Anspruch 1, wobei das Verketten eines oder mehrerer Bits der Burst-Schreibadresse oder eines Hash der Burst-Schreibadresse ferner das Verketten jeweiliger Verfälschungsangabebits umfasst, um die DWAB-Segmente zu erhalten.
Verfahren nach Anspruch 1, umfassend: Durchführen eines Burst-Lesevorgangs als Reaktion auf das Empfangen einer Burst-Leseanweisung, die eine Burst-Lese-Adresse einschließt; und Ermitteln unter Verwendung der Burst-Leseadresse und der DWAB-PB in den jeweiligen FEC-Blöcken, wann Leseadressfehler aufgetreten sind.
Verfahren nach Anspruch 4, umfassend: wenn festgestellt wurde, dass ein Leseadressfehler aufgetreten ist, Angeben, dass ein Adressfehler aufgetreten ist, Anfordern einer erneuten Übertragung der Burst-Leseanweisung, oder Angeben, dass ein Adressfehler aufgetreten ist, und Anfordern einer erneuten Übertragung der Burst-Leseanweisung.
Verfahren nach Anspruch 4, wobei das Durchführen des Burst-Lesevorgangs und des Ermitteln, wann Leseadressfehler aufgetreten sind, umfasst: Durchführen des Burst-Lesevorgangs als Reaktion auf das Empfangen der Burst-Leseanweisung und Empfangen, als Reaktion darauf, einer Vielzahl von Lese-FEC-Blöcken; Segmentieren der Lese-FEC-Blöcke, um eine Vielzahl von Lesedatenabschnitten und eine Vielzahl von entsprechenden Leseparitätsbits zu erhalten; Verketten eines oder mehrerer Bits der Burst-Leseadresse oder eines Hash der Burst-Leseadresse mit jeweiligen Lesedatenabschnitten der Vielzahl von Lesedatenabschnitten, um eine Vielzahl von Daten- und Leseadressbitsegmenten (DRAB-Segmenten) zu erhalten; Decodieren, unter Verwendung eines SECDED-Decodiervorgangs, von jeweiligen der Vielzahl von DRAB-Segmenten unter Verwendung der entsprechenden Leseparitätsbits, um für jeweilige DRAB-Segmente einen Datenblock, und wenn eine Einzelereigniskorrektur (SEC) aufgetreten ist, eine Bitposition eines korrigierten Bits zu erkennen, wobei festgestellt wird, dass ein Leseadressfehler aufgetreten ist, wenn die SEC aufgetreten ist und die Bitposition des korrigierten Bits dem einen oder den mehreren Bits der Burst-Leseadresse oder einem Hash der Burst-Leseadresse entspricht.
Verfahren zum Speicherschutz, umfassend: Durchführen eines Burst-Lesevorgangs als Reaktion auf das Empfangen einer Burst-Leseanweisung ein, die eine Burst-Leseadresse einschließt, indem ein Burst-Lesebefehl an eine Vielzahl von Speichervorrichtungen gesendet wird und, als Reaktion darauf eine Vielzahl, von Lese-Vorwärtsfehlerkorrekturblöcken (FEC-Blöcken) empfangen wird; Segmentieren der Lese-FEC-Blöcke, um eine Vielzahl von Lesedatenabschnitten und eine Vielzahl von entsprechenden Sätzen von Leseparitätsbits zu erhalten; Verketten eines oder mehrerer Bits der Burst-Leseadresse oder eines Hash der Burst-Leseadresse mit jeweiligen Lesedatenabschnitten der Vielzahl von Lesedatenabschnitten, um eine Vielzahl von Daten- und Leseadressbitsegmenten (DRAB-Segmenten) zu erhalten; Decodieren jeweiliger der Vielzahl von DRAB-Segmenten unter Verwendung der entsprechenden Leseparitätsbits und Verwendung eines SECDED-Decodiervorgangs, um für jeweilige DRAB-Segmente einen Lesedatenblock, und wenn eine Einzelereigniskorrektur (SEC) aufgetreten ist, eine Bitposition eines korrigierten Bits zu erkennen; Feststellen, dass ein Leseadressfehler aufgetreten ist, wenn die SEC aufgetreten ist und die Bitposition des korrigierten Bits dem einen oder den mehreren Bits der Burst-Leseadresse oder dem Hash der Burst-Leseadresse entspricht, wenn der Leseadressfehler aufgetreten ist: Angeben, dass ein Adressfehler aufgetreten ist, Anfordern einer erneuten Übertragung der Burst-Leseanweisung, oder Angeben, dass ein Adressfehler aufgetreten ist, und Anfordern einer erneuten Übertragung der Burst-Leseanweisung.
Verfahren nach Anspruch 7, wobei die Leseparitätsbits einen Datenblock und ein oder mehrere Bits einer Burst-Schreibadresse oder einen Hash der Burst-Schreibadresse widerspiegeln.
Verfahren nach Anspruch 7, wobei das Verketten eines oder mehrerer Bits der Burst-Leseadresse oder des Hash der Burst-Leseadresse ferner das Verketten eines Nicht-Verfälschungs-Bits mit den jeweiligen Datenblöcken der Vielzahl von Datenblöcken umfasst, um die Vielzahl von DRAB-Segmenten zu erhalten.
Integrierte Schaltungsvorrichtung (IC-Vorrichtung), umfassend: eine Speichersteuereinheit zum: Empfangen einer Burst-Schreibanweisung, die Daten und eine Burst-Schreibadresse einschließt, Segmentieren der Daten in eine Vielzahl von Datenblöcken, Verketten eines oder mehrerer Bits der Burst-Schreibadresse oder eines Hash der Burst-Schreibadresse mit jeweiligen Datenblöcken der Vielzahl von Datenblöcken, um eine Vielzahl von Daten- und Schreibadressbitsegmenten (DWAB) zu erhalten, Ausführen eines Einzelfehlerkorrektur-Doppelfehlererkennungs-Fehlerkorrekturcodes (SECDED-Fehlerkorrekturcodes) an jeweiligen DWAB-Segmenten der Vielzahl von DWAB-Segmenten, um eine entsprechende Vielzahl von Sätzen von Paritätsbits (DWAB-PB) zu erzeugen, Verketten eines jeweiligen Satzes von Paritätsbits der Vielzahl von Sätzen von Paritätsbits mit dem entsprechenden Datenblock, um entsprechende Vorwärtsfehlerkorrekturblöcke (FEC-Blöcke) zu erzeugen, wobei die FEC-Blöcke nicht das eine oder die mehreren Bits der Burst-Schreibadresse oder den Hash der Burst-Schreibadresse einschließen, Senden eines Burst-Schreibbefehls und eines jeweiligen Abschnitts eines jeweiligen der FEC-Blöcke an einzelne der Vielzahl von Speichervorrichtungen während jedes der Vielzahl von Taktimpulsen, bis alle Taktimpulse des Burst-Schreibvorgangs gesendet wurden.
IC-Vorrichtung nach Anspruch 10, wobei die Speichersteuereinheit eine Schreibsteuereinheit und einen Codierer einschließt, der mit der Schreibsteuereinheit verbunden ist, die Schreibsteuereinheit zum: Empfangen der Burst-Schreibanweisung, Verketten des einen oder der mehreren Bits der Burst-Schreibadresse oder des Hash der Burst-Schreibadresse mit jeweiligen Datenblöcken der Vielzahl von Datenblöcken, um die Vielzahl von DWAB-Segmenten zu erhalten, und den Codierer zum: Ausführen des SECDED-Fehlerkorrekturcodes und Verketten des jeweiligen Satzes von Paritätsbits mit dem entsprechenden Datenblock, um die entsprechenden FEC-Blöcke zu erzeugen.
IC-Vorrichtung nach Anspruch 10, wobei die Vielzahl von Speichervorrichtungen innerhalb der IC-Vorrichtung vorliegen und mit der Speichersteuereinheit verbunden sind.
IC-Vorrichtung nach Anspruch 10, wobei das Verketten eines oder mehrerer Bits der Burst-Schreibadresse oder des Hash der Burst-Schreibadresse ferner das Verketten eines Verfälschungsangabebits mit jeweiligen Datenblöcken der Vielzahl von Datenblöcken umfasst, um die Vielzahl von DWAB-Segmenten zu erhalten, wobei keiner der FEC-Blöcke das Verfälschungsangabebit, das eine oder die mehreren Bits der Burst-Schreibadresse oder den Hash der Burst-Schreibadresse einschließt.
IC-Vorrichtung nach Anspruch 10, wobei das Segmentieren der Daten das Segmentieren der Daten in eine Anzahl von Datenblöcken umfasst, die einer Anzahl der Vielzahl von Taktimpulsen entsprechen.
IC-Vorrichtung nach Anspruch 10, wobei das eine oder die mehreren Bits der Burst-Schreibadresse oder der Hash der Burst-Schreibadresse mit dem Ende eines jeweiligen der Vielzahl von Datenblöcken verkettet sind.
IC-Vorrichtung nach Anspruch 10, wobei das eine oder die mehreren Bits der Burst-Schreibadresse oder der Hash der Burst-Schreibadresse mit dem Anfang eines jeweiligen der Vielzahl von Datenblöcken verkettet sind.
IC-Vorrichtung nach Anspruch 10, wobei die Vielzahl von Speichervorrichtungen diskrete Speichervorrichtungen, Speichervorrichtungen mit doppelter Datenrate (DDR-Speichervorrichtungen) sind und die IC-Vorrichtung eine diskrete IC-Vorrichtung ist, die mit den DDR-Speichervorrichtungen verbunden ist.
IC-Vorrichtung nach Anspruch 10, wobei die Speichersteuereinheit dient zum: Durchführen eines Burst-Lesevorgangs als Reaktion auf das Empfangen einer Burst-Leseanweisung, die eine Burst-Leseadresse einschließt, indem ein Burst-Lesebefehl an die jeweiligen Speichervorrichtungen der Vielzahl von Speichervorrichtungen gesendet wird und als Reaktion darauf eine Vielzahl von Lese-FEC-Blöcken empfangen wird, Segmentieren der Vielzahl von Lese-FEC-Blöcken, um eine Vielzahl von Lesedatenabschnitten und eine Vielzahl von entsprechenden Leseparitätsbits zu erhalten, Verketten eines oder mehrerer Bits der Burst-Leseadresse oder eines Hash der Burst-Leseadresse mit einem entsprechenden Datenabschnitt der Vielzahl von Lesedatenabschnitten, um eine Vielzahl von Daten- und Leseadressbitsegmenten (DRAB-Segmenten) zu erhalten, Decodieren jeweiliger der Vielzahl von DRAB-Segmenten unter Verwendung der entsprechenden Leseparitätsbits und Verwendung eines Einzelfehlerkorrektur-Doppelfehlererkennungs-Decodiervorgangs (SECDED-Decodiervorgangs), um für jeweilige DRAB-Segmente der Vielzahl von DRAB-Segmenten einen Datenblock, und wenn eine Einzelereigniskorrektur (SEC) aufgetreten ist, eine Bitposition eines korrigierten Bits zu erkennen, Feststellen, dass ein Leseadressfehler aufgetreten ist, wenn die SEC aufgetreten ist und die Bitposition des korrigierten Bits dem einen oder den mehreren Bits der Burst-Leseadresse oder dem Hash der Burst-Leseadresse entspricht, wenn der Leseadressfehler aufgetreten ist: Angeben, dass ein Adressfehler aufgetreten ist, Anfordern einer erneuten Übertragung der Burst-Leseanweisung oder Angeben, dass ein Adressfehler aufgetreten ist, und Anfordern einer erneuten Übertragung der Burst-Leseanweisung.
IC-Vorrichtung nach Anspruch 18, wobei die Speichersteuereinheit eine Lesesteuereinheit und einen Decodierer einschließt, der mit der Lesesteuereinheit verbunden ist, die Lesesteuereinheit dazu dient, den Burst-Lesevorgang durchzuführen, um die Vielzahl von Lese-FEC-Blöcken zu erhalten und um die Vielzahl von FEC-Blöcken mit dem Decodierer zu verbinden, und der Decodierer dazu dient, die Lese-FEC-Blöcke zu segmentieren, um die Verkettung durchzuführen, um das Decodieren durchzuführen und festzustellen, dass der Leseadressfehler aufgetreten ist.
IC-Vorrichtung nach Anspruch 10, wobei die Speichersteuereinheit dient zum: Durchführen eines Burst-Lesevorgangs als Reaktion auf das Empfangen einer Burst-Leseanweisung, die eine Burst-Leseadresse einschließt, indem ein Burst-Lesebefehl an die jeweiligen Speichervorrichtungen der Vielzahl von Speichervorrichtungen gesendet wird und, als Reaktion darauf, eine Vielzahl von Lese-FEC-Blöcken empfangen wird, Segmentieren der Vielzahl von Lese-FEC-Blöcken, um eine Vielzahl von Lesedatenabschnitten und eine Vielzahl von entsprechenden Leseparitätsbits zu erhalten, Verketten eines oder mehrerer Bits der Burst-Leseadresse oder des Hash der Burst-Leseadresse mit einem entsprechenden Datenabschnitt der Vielzahl von Lesedatenabschnitten und mit einem Nicht-Verfälschungs-Bit, um eine Vielzahl von Daten- und Leseadressbitsegmenten (DRAB-Segmenten) zu erhalten, Decodieren jeweiliger der Vielzahl von DRAB-Segmenten unter Verwendung der entsprechenden Leseparitätsbits und Verwendung einer Einzelfehlerkorrektur-Doppelfehlererkennungs-Decodiervorgangs (SECDED-Decodiervorgangs), um für jeweilige DRAB-Segmente der Vielzahl von DRAB-Segmenten einen Datenblock, und wenn eine Einzelereigniskorrektur (SEC) aufgetreten ist, eine Bitposition eines korrigierten Bits zu erkennen, Feststellen, dass ein Leseadressfehler aufgetreten ist, wenn eine SEC aufgetreten ist und die Bitposition des korrigierten Bits dem einen oder den mehreren Bits der Burst-Leseadresse oder dem Hash der Burst-Leseadresse entspricht, wenn der Leseadressfehler aufgetreten ist: Angeben, dass ein Adressfehler aufgetreten ist, Anfordern einer erneuten Übertragung der Burst-Leseanweisung oder Angeben, dass ein Adressfehler aufgetreten ist, und Anfordern einer erneuten Übertragung der Burst-Leseanweisung, Feststellen, dass ein decodiertes DRAB-Segment verfälscht ist, wenn eine SEC aufgetreten ist und die Bitposition des korrigierten Bits dem Verfälschungsangabebit entspricht, Vergleichen einer ermittelten Anzahl von verfälschten DRAB-Segmenten in dem Burst-Lesevorgang (NPDS) mit einem Fehlerschwellenwert, wenn der ermittelte NPDS den Fehlerschwellenwert überschreitet, Feststellen, dass der Burst-Lesevorgang als verfälscht markiert wurde, wenn der Burst-Lesevorgang als verfälscht markiert wurde, Erzeugen einer Ausgabe, dass ein Fehler aufgetreten ist.