CN101211667A - 降低误纠概率的纠错电路和方法和包括该电路的存储设备 - Google Patents

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Abstract

本发明提供了降低误纠概率的纠错电路和方法以及包括该电路的半导体存储设备。该纠错电路包括错误校验和纠正(ECC)编码器和ECC解码器。ECC编码器根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中“h”是2或大于2的整数。ECC解码器可以根据包括信息和校正子数据的编码数据，在检测关于信息数据中的最多(h－j)位的错误位置的单一操作模式下操作，其中“j”是1或大于1的整数。可替代地，ECC解码器可以根据包括信息和校正子数据的编码数据，在检测关于信息数据中的最多h位的错误位置的第一操作模式下，或在检测关于信息数据中的最多(h－j)位的错误位置的第二操作模式下操作。于是，降低误纠概率，因此，可以提高数据可靠性。

Description

降低误纠概率的纠错电路和方法和包括该电路的存储设备
交叉参考相关申请
本申请要求2006年12月29日向韩国知识产权局提出的韩国专利申请第10-2006-0137919号的优先权，特此全文引用以供参考。
技术领域
本发明涉及半导体存储设备，尤其涉及纠错电路、纠错方法和包括纠错电路的半导体存储设备。
背景技术
随着半导体存储设备的存储容量增大，需要可以恢复有缺陷存储单元中的错误的纠错电路。传统纠错电路可以划分成利用冗余存储单元的纠错电路并利用错误校验和纠正(ECC)的纠错电路。
包括利用冗佘存储单元的纠错电路的半导体存储设备含有正常存储单元和冗余存储单元。这里，当写入或读取数据时，半导体存储设备用冗余存储单元取代含有错误的存储单元。通常，动态随机存取存储(DRAM)设备使用这种利用冗余存储单元的纠错电路。
同时，包括利用ECC的纠错电路的半导体存储设备生成和存储冗余数据(称为奇偶校验数据或校正子(syndrome)数据)以及数据位，此后利用奇偶校验位确定是否出现了错误，以便纠正错误。利用ECC的纠错电路通常用于只读存储(ROM)设备，尤其用于包括电可擦除可编程只读存储(EEPROM)单元的闪速存储设备。
但是，当错误出现在可纠错范围之外时，利用ECC的纠错电路可能误纠错，也就是说，存在误纠概率。例如，在针对528字节信息数据，使用5位检错码(EDC)和4位ECC的情况下，误纠概率是大约P6×0.0015，其中，P6是出现6位或更多位错误的概率。在大多数情况下，对于这样的纠错性能，在系统操作中不会有什么问题。但是，在特殊状况下，譬如，当由于半导体存储设备突然变差而出现大量错误时，或当由于电源故障而出现许多突发错误时，即使适度的纠错性能也会降低系统稳定性。于是，需要一种降低误纠概率的手段。
传统上，为了降低误纠概率，加入循环冗余校验(CRC)数据，并利用CRC数据检测ECC中的误纠。图1是传统编码器的功能方块图。参照图1，传统半导体存储设备包括编码信息数据的CRC编码器12和ECC编码器14。
CRC编码器12接收来自主机的主机写入数据(或信息数据)。CRC编码器12生成CRC数据(或CRC奇偶校验数据)，并且将CRC数据(或CRC奇偶校验数据)加入信息数据中。CRC奇偶校验数据可以是如图2所示的16位数据。
ECC编码器14针对带有CRC数据的信息数据，即，“主机写入数据+CRC奇偶校验数据”，生成用于ECC的ECC奇偶校验或校正子数据。当ECC编码器14是4位ECC编码器时，ECC奇偶校验数据可以是52位数据。如果加入偶数奇偶校验位或奇数奇偶校验位，ECC奇偶校验数据可以是如图2所示的53位数据。
图2例示了传统编码数据的结构的例子。参照图2，在经过CRC编码器12处理之后，编码数据是“主机写入数据+CRC奇偶校验数据”。在经过ECC编码器14处理之后，编码数据是存储在存储器中的“主机写入数据+CRC奇偶校验数据+ECC奇偶校验数据”。
图3是传统解码器的功能方块图。参照图3，传统半导体存储设备包括ECC解码器22、CRC解码器24和选择器26。传统半导体存储设备以与编码次序相反的次序进行解码，也就是说，在对从存储器中读取的数据进行ECC解码之后进行CRC解码。
ECC解码器22通过对从存储器中读取的数据进行ECC解码来检测错误位置，并且根据所检测到的错误位置纠正错误位。CRC解码器24接收来自ECC解码器22的纠正数据，以与CRC编码器12所进行相同的方式生成CRC数据，将生成的CRC数据与从存储器中读取的CRC数据相比较，并且确定是否出现了错误。CRC解码器24根据确定结果输出成功/失败信号。选择器26响应成功/失败信号，选择从ECC解码器22输出的纠正数据或预定不可纠正错误数据，并且将所选数据输出到主机作为主机读取数据。
在组合CRC和ECC的上述传统方法中，5位EDC/4位ECC的误纠概率降到P6×0.0015×2-16，其中，P6是出现6位或更多位错误的概率。与不使用CRC电路的方法相比提高了。但是，当加入CRC电路时，必须加入CRC编解码器(即，CRC编码器加上CRC解码器)和控制CRC编解码器的控制逻辑。另外，由于CRC应该在编码和解码期间进行，所以需要附加时间(即，附加时钟周期)。
因此，需要在使附加硬件最少的同时，有效降低ECC方法的误纠概率的手段。而且，使纠错时间的增加最小地降低误纠概率的电路和方法也是人们所希望的。
发明内容
本发明的一些实施例提供了将比用于编码更少的ECC位用于解码以降低误纠概率的纠错电路。本发明的实施例还提供了配置成根据多位错误的概率有选择在两种可替代模式之一下操作的电路。本发明的实施例有利地消除了对CRC编码器、CRC解码器和相关逻辑电路的需要。于是，本发明的实施例与利用CRC编解码器的传统手段相比，减少了硬件和缩短了纠错时间。
根据本发明的一个方面，提供了包含如下的存储设备：错误校验和纠正(ECC)编码器，配置成根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数，该编码器进一步配置成输出编码数据，该编码数据包括信息数据和校正子数据；和耦合成接收该编码数据的ECC解码器，该ECC解码器配置成在第一操作模式下，根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数。
根据本发明的另一个方面，提供了包含如下的纠错方法：根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数；将编码数据存储在存储器中，该编码数据包括信息数据和校正子数据；从存储器中读取编码数据；根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数；和根据所检测到的错误位置纠正编码数据。
根据本发明的另一个方面，提供了包含如下的纠错方法：根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数；将编码数据存储在存储器中，该编码数据包括信息数据和校正子数据；从存储器中读取编码数据；确定在第一操作模式下还是在第二操作模式下进行；如果在第一操作模式下，利用该编码数据检测关于信息数据中的最多(h-j)位的第一错误位置，其中，“j”是1或大于1的整数；如果在第二操作模式下，利用该编码数据检测关于信息数据中的最多h位的第二错误位置；和根据第一或第二错误位置纠正编码数据。
附图说明
通过参照附图对本发明的示范性实施例进行详细描述，本发明的上面和其它特征和优点将更加显而易见，在附图中：
图1是传统编码器的功能方块图；
图2例示了传统编码数据的结构；
图3是传统解码器的功能方块图；
图4是根据本发明一些实施例的半导体存储设备的功能方块图；
图5是根据本发明其它实施例的半导体存储设备的功能方块图；
图6例示了根据本发明一些实施例编码前后的数据；
图7是如图5所示的半导体存储设备的详细方块图；
图8是如图4所示的半导体存储设备的详细方块图；和
图9是根据本发明一些实施例的错误校验和纠正(ECC)编码器的功能方块图。
具体实施方式
现在参照示出本发明实施例的附图更充分地描述本发明。但是，本发明可以以许多不同形式实施，不应该理解为局限于本文给出的实施例。更确切地说，提供这些实施例是为了使本公开变得详尽和完整，向本领域的普通技术人员充分传达本发明的范围。在附图中，为了清楚起见，可能夸大了层和区域的尺寸和相对尺寸。相同的标号自始至终表示相同的元件。
应该明白，当一个元件被称为与另一个元件“连接”或“耦合”时，它可以直接与其它元件连接或耦合或可能存在中间元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接耦合”时，不存在中间元件。正如本文所使用的那样，术语“和/或”包括一个或多个相关列出术语的任何和所有组合，并且可以简化成“/”。
本文使用的术语只用于描述特定实施例，而无意限制本发明。正如本文所使用的那样，单数形式“一个”、“一种”和“该”也有意包括复数形式，除非在上下文中另有清楚说明。还应该明白，术语“包含”或“包括”当用在本说明书中，规定存在所述特征、区域、整数、步骤、操作、元件和/或部件，但不排除存在或附加一个或多个其它特征、区域、整数、步骤、操作、元件、部件和/或它们的群组。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属的领域的普通技术人员通常所理解相同的含义。还应该明白，像定义在常用词典中的那些那样的术语应该解释为具有与在现有技术和/或本申请的背景下它们的含义一致的含义，而不应该在理想化或过分正式的意义上加以解释，除非本文明确这样定义。
图4是根据本发明一些实施例的半导体存储设备的功能方块图。半导体存储设备300包括与错误校验和纠正(ECC)电路耦合的存储器核心310，该错误校验和纠正(ECC)电路包括ECC编码器420和ECC解码器430。
ECC编码器420根据从主机(未示出)接收到的信息数据WR_DATA和生成多项式(generator polynomial)，生成允许h位纠错(其中，“h”是2或大于2的整数)的校正子数据。换句话说，ECC编码器420利用如后所述的h位ECC生成多项式，编码信息数据WR_DATA。将包括信息数据WR_DATA和校正子数据的编码数据存储在存储器核心310中。
图6例示了根据本发明一些实施例编码前后的数据。参照图6，编码前的数据(a)是信息数据，而编码数据(b)是带有校正子数据的信息数据。编码数据(b)在本文中也称为ECC字。
进一步参照图4，存储器核心310是用于存储数据的存储块，例如，存储单元阵列。存储单元阵列可以包括含有浮置栅极的电可擦除可编程只读存储(EEPROM)单元，但本发明不局限于此。
ECC解码器430利用从存储器核心310中读取的编码数据计算错误位置。错误位置指示含有错误的位的地点。ECC解码器430也可以根据所计算出的错误位置纠正含有错误的位。在例示的实施例中，ECC解码器430是可以纠正多达(h-j)位错误的(h-j)位ECC解码器。ECC解码器430可以是可以检测(h-j+1)位错误的解码器。换句话说，ECC解码器430可以是(h-j)位ECC/(h-j+1)位检错码(EDC)解码器。这里，“j”是1或大于1的整数。将纠错数据RD_DATA从ECC解码器433输出到主机。
如上所述，根据本发明一些实施例的纠错电路利用h位(例如，5位)ECC生成多项式进行编码，但通过解码不到h位(例如，4位)进行纠错(从而缩小纠错半径)。其结果是，当使用5位ECC编码和4位ECC解码时，误纠概率降到大约P6×0.0015×2-13，其中P6是出现6位或更多位错误的概率。
图5是根据本发明其它实施例的半导体存储设备500的功能方块图。半导体存储设备500包括与ECC电路耦合的存储器核心310。ECC电路包括ECC编码器420和ECC解码器530。存储器核心310和ECC编码器420已经参照图4描述过，因此，这里省略对它们的详细描述。
ECC解码器530响应从主机接收到的操作模式信号MODE，在第一操作模式或第二操作模式下工作。在第一操作模式下，ECC解码器530利用从存储器核心310中读取的编码数据，计算关于最多“h”位的错误位置，并且根据所计算出的错误位置纠正含有错误的位。在第二操作模式下，ECC解码器530利用从存储器核心310中读取的编码数据，计算关于最多“h-j”位的错误位置，并且根据所计算出的错误位置纠正含有错误的位。这里，“j”是1或大于1的整数。换句话说，ECC解码器530根据操作模式信号MODE，起h位ECC解码器或(h-j)位ECC解码器的作用。当ECC解码器530起(h-j)位ECC解码器的作用时，ECC解码器530的功能与如图4所示的ECC解码器430的实施例相同。当ECC解码器530起h位ECC解码器的作用时，ECC解码器530可以检测(h+1)位错误，即，成为h位ECC/(h+1)位EDC解码器。下表总结了关于h位ECC编码器420的ECC解码器530的可选配置。
    操作模式     ECC位     EDC位
    第一     h     h+1
    第二     h-j     h-j+1
将纠错数据RD_DATA从ECC解码器530输出到主机。如下所述，第一操作模式可能最适合正常操作状态(其中，多位错误的概率相应较低)，而第二操作模式可能最适合异常操作状态(其中，多位错误的概率相应较高)。
图7是如图5所示的半导体存储设备500的详细方块图。半导体存储设备500包括串联的存储器核心310、ECC电路520以及主机接口和逻辑单元330。
主机接口和逻辑单元330可以对主机200(例如，移动设备或计算机设备的控制器)和存储器核心310之间的接口进行控制和缓冲。主机接口和逻辑单元330可以包括像静态随机存取存储器(SRAM)那样的存储器(未示出)。当主机200将数据写入半导体存储设备500中时，数据被ECC电路520编码，然后记录在存储器核心310(例如，闪速存储器核心)中。当从存储器核心310中读取数据时，数据经受ECC电路520的错误检测和纠正，然后存储在主机接口和逻辑单元330的SRAM中。主机200接着可以读取存储在SRAM中的纠错数据。主机接口和逻辑单元330可以向和从主机200发送和接收d位并行数据，其中，“d”是2或大于2的整数。
ECC电路520包括与ECC编码器420和ECC解码器530耦合的ECC绕接器(wrapper)410。ECC绕接器410从主机接口和逻辑单元330接收信息数据中的“k”位(其中，“k”是2或大于2的整数，例如，4096)。ECC绕接器410将每一个具有预定逻辑值，例如，“0”的哑数据中的(n-k)位(其中，“n-k”是1或大于1的整数，例如，66)加入信息数据中。然后，ECC绕接器410并行或串行地将“n”位(例如，4096+66＝4162位)的数据输出到ECC编码器420。
图9是根据本发明一些实施例的ECC编码器420的功能方块图。ECC编码器420包括校正子发生器421和异或(XOR)运算器423。校正子发生器421的输入端与XOR运算器423的第一输入端耦合，而校正子发生器421的输出端与XOR运算器423的第二输入端耦合。
校正子发生器421从ECC绕接器410接收n位数据(即，“k”位+哑数据的(n-k)位)，并且将接收到的n位数据除以预定数据，从而生成(n-k)位残余数据(即，(n-k)位的校正子数据)。预定数据是生成多项式G(x)，而(n-k)由可纠错位的最大数量和/或可检错位的最大数量确定。
XOR运算器423对从ECC绕接器410接收到的n位数据和校正子数据进行XOR运算。换句话说，XOR运算器423用残余数据取代(n-k)位哑数据。
因此，ECC编码器420将(n-k)位残余数据(或校正子数据)加入k位信息数据中，从而生成n位编码数据。当用I(x)、S(x)和C(x)分别表示信息数据、校正子数据和编码数据时，它们之间的关系通过方程(1)表达。
S(x)＝x(n-k)I(x)％G(x)，
C(x)＝x(n-k)I(x)+S(x)＝Q(x)G(x)，    (1)
其中，x(n-k)I(x)通过沿着最高有效位(MSB)的方向将k位信息数据I(x)移动(n-k)位获得，％G(x)表示模G(x)运算，而Q(x)是C(x)除以G(x)的商。
在本发明的实施例中，假设ECC编码器420是5位ECC编码器而ECC解码器530是5位ECC/4位ECC解码器。换句话说，假设“h”是5和“j”是1。在这种情况下，(n-k)是66，G(x)是66阶多项式，而S(x)是65阶多项式。
将n位编码数据输入存储器核心310中。包括在存储器核心310中的存储单元阵列可以划分成存储信息数据的区域和存储校正子数据的区域。可替代地，n位编码数据可以存储在信息数据区和校正子数据区不分开的存储单元阵列中。
当输出存储在存储器核心310中的编码数据时，从存储器核心310中读取包括k位信息数据和(n-k)位奇偶校验数据的n位编码数据，并且将其输入ECC绕接器410中。此时，ECC绕接器410可以缓存n位编码数据。
ECC解码器530包括：与ECC绕接器410耦合的第1到第5分校正子发生器431、433、435、437和439；与第1到第5分校正子发生器431、433、435、437和439耦合的系数计算器541；与系数计算器541耦合的模式设置器551；与系数计算器541耦合的错误位置检测器552；和与模式设置器551和错误位置检测器552耦合的纠错器443。
ECC解码器530也可以包括与ECC绕接器410和纠错器443耦合的奇偶校验器444。奇偶校验器444可以是奇数奇偶校验器或偶数奇偶校验器。当ECC解码器530包括奇偶校验器444时，ECC编码器420进一步包括生成关于编码数据的偶数或奇数奇偶校验位(下文称为第一奇偶校验位)的奇偶校验位发生器(未示出)。奇偶校验器444生成关于从存储器核心310读取的编码数据的偶数或奇数奇偶校验位(下文称为第二奇偶校验位)，并且将它与第一奇偶校验位相比较，从而确定编码数据是否存在错误。
第1到第5分校正子发生器431、433、435、437和439将从存储器核心310输出的n位编码数据分别除以它们自己的预定数据，从而生成分校正子S1、S3、S5、S7和S9。当从存储器核心310输出的n位编码数据是R(x)，而预定数据，即，第1到第5分校正子发生器431、433、435、437和439的分生成多项式分别是m1(x)、m3(x)、m5(x)、m7(x)和m9(x)时，这些数据之间的关系通过方程(2)表达：
S1(x)＝R(x)％m1(x)，
S3(x)＝f{R(x)％m3(x)}，
S5(x)＝f{R(x)％m5(x)}，
S7(x)＝f{R(x)％m7(x)}，
S9(x)＝f{R(x)％m9(x)}    (2)
其中，S1(x)、S3(x)、S5(x)、S7(x)和S9(x)分别是第1到第5分校正子发生器431、433、435、437和439的生成的分校正子S1、S3、S5、S7和S9，而％指示模运算。如方程(2)所示，S1(x)可以直接从R(x)％m1(x)中计算。并且，S3(x)、S5(x)、S7(x)和S9(x)可以分别利用R(x)％m3(x)、R(x)％m5(x)、R(x)％m7(x)和R(x)％m9(x)计算。
生成多项式G(x)与第1到第5分校正子发生器431、433、435、437和439的分生成多项式m1(x)、m3(x)、m5(x)、m7(x)和m9(x)之间的关系可以定义成方程(3)：
G(x)＝m1(x)*m3(x)*m5(x)*m7(x)*m9(x)    (3)
其中“*”表示伽罗瓦(Galois)域乘法。
当第1到第5分校正子S1、S3、S5、S7和S9都是0时，编码数据中没有错误。当第1到第5分校正子S1、S3、S5、S7和S9的任何一个非0时，编码数据中的至少一位发生错误。
当发生错误时，系数计算器541响应模式设置器551的控制信号CON，利用所有或一些第1到第5分校正子S1、S3、S5、S7和S9计算错误位置的系数。模式设置器551响应从主机接收到的操作模式信号MODE设置操作模式，并且生成控制信号CON。例如，当操作模式被设置成第一操作模式时，系数计算器541利用第1到第5分校正子S1、S3、S5、S7和S9计算第一错误位置方程的系数。当操作模式被设置成第二操作模式时，系数计算器541利用第1到第4分校正子S1、S3、S5和S7计算第二错误位置方程的系数。
错误位置方程含有作为根的错误位的倒数。错误位置方程的系数σ1、σ2、σ3、σ4和σ5与分校正子S1、S3、S5、S7和S9之间的关系可以利用包括方程(4)和(5)的各种各样算法获得。
方程(4)是纠正1位错误的错误位置方程的例子：
σ1x+1＝0                                               (4)
其中，σ1＝S1，而满足一阶方程，即，方程(4)的根的倒数指示1位错误的位置。
方程(5)是纠正2位错误的错误位置方程的例子：
σ2x2+σ1x+1＝0                                (5)
其中，σ1＝S1，σ2＝(S1 3+S3)/S1，和满足二阶方程，即，方程(5)的根的倒数指示2位错误的位置。
与如上所述的方式类似，可以为纠正3位或更多位错误计算错误位置方程的系数。
在本发明的当前实施例中，系数计算器541可以计算允许在第一操作模式下纠正最多5位错误的第一错误位置方程的系数σ1、σ2、σ3、σ4和σ5。系数计算器541也被配置成计算允许在第二操作模式下纠正最多4位错误的第二错误位置方程的系数σ1、σ2、σ3和σ4。
错误位置检测器552利用系数计算器541所计算出的系数σ1、σ2、σ3和σ4或系数σ1、σ2、σ3、σ4和σ5检测错误位的位置。错误位的位置可以在获得错误位置方程的根时识别。因此，应该根据错误位的个数求解i阶(例如，i＝1，2，3，4或5)错误位置方程。由于难以获得四阶或五阶错误位置方程的通解，因此可以将Chien搜索算法用于确定多项式的根。Chien搜索算法利用根是素元α的幂的事实。因此，可以在j＝0到j＝(n-1)的范围内将试探根(test root)表达成α-j：α-0、α-1、α-2、α-3、...、α-(n-1)。当α-j满足错误位置方程时，将第j位确定为存在错误。可以关于长度为n的每个代码进行这种操作，以便确定重复n次地将j(在0到n-1的范围内变更j)代入错误位置方程中是否满足该方程。
纠错器443根据错误位置检测器552的检测结果纠正错误位。纠错器443可以通过根据从错误位置检测器552输出的错误位置信息颠倒编码数据(或信息数据)中存在错误的位的逻辑值进行纠错。纠错器443也可以引用奇偶校验器444的输出信号和模式设置器551的输出信号，以便更精确地确定是否存在错误和错误位置。通过主机接口和逻辑单元330将从纠错器443输出的纠错数据提供给主机200。
通过实验可以看出，在半导体存储设备500的正常操作环境下，至少90％的错误是1位错误，而其余的错误是2位或更多位错误。于是，在正常状态下，出现多位(例如，6位)错误的概率极低，因此，通过5位纠错电路的误纠几乎不会发生。由于这个原因，在正常状态下，主机200可以在第一操作模式下生成操作半导体存储设备500的操作模式信号MODE。在第一操作模式下，半导体存储设备500可以利用比如图1到3所示的5位EDC/4位ECC+循环冗余校验(CRC)-16纠错电路少的硬件进行5位纠错，因此更加有效。
但是，当例如由于半导体存储设备500变差或电源故障，出现大量错误的概率显著提高时，在5位纠错的性能下误纠概率也随之提高。在这样的异常状态下，主机200可以在第二操作模式下生成操作半导体存储设备500的操作模式信号MODE。在第二操作模式下，禁止5位纠错，只进行4位纠错。于是，在第二操作模式下，ECC电路(420、430或420、530)在编码期间利用h位(例如，5位)ECC生成多项式进行编码，因此，代码之间的距离，即，汉明(Hamming)距离增大。同时，对多达比“h”位少的位数(例如，4位)进行通过解码的纠错，因此使纠错半径缩小。其结果是，也使误纠概率下降。
于是，借助于较少的硬件，本发明保持了传统5位EDC/4位ECC+CRC-16纠错电路的纠错性能和误纠概率，从而更有效地进行ECC。此外，虽然如图1到3所示的传统5位EDC/4位ECC+CRC-16纠错电路存在69位(CRC奇偶校验的16位和ECC奇偶校验的53位)的冗余数据，但根据本发明一些实施例的纠错电路存在在相似条件下比传统纠错电路少的66位冗余数据。
图8是如图4所示的半导体存储设备300的详细方块图。半导体存储设备300包括与存储器核心310和主机接口和逻辑单元330耦合的ECC电路320。ECC电路320包括与ECC编码器420和ECC解码器430耦合的ECC绕接器410。存储器核心310、主机接口和逻辑单元330、ECC绕接器410和ECC编码器420与参照图7所述的那些相同。因此，这里省略对它们的描述。
ECC解码器430包括：第1到第4分校正子发生器431、433、435和437；与第1到第4分校正子发生器431、433、435和437耦合的系数计算器441；与系数计算器441耦合的错误位置检测器452；和与错误位置检测器452耦合的纠错器443。与如图7所示的ECC解码器530相比，ECC解码器430起4位ECC解码器的作用，并且不需要第5分校正子发生器439和模式设置器551。ECC解码器430以与在第二操作模式下操作的ECC解码器530相似的方式操作。因此，省略对ECC解码器430的操作的详细描述。
在本发明的上述实施例中，纠错器443包括在ECC解码器430或530中。但是，本发明不局限于此。例如，主机接口和逻辑单元330也可以通过根据ECC解码器430或530提供的错误位置信息颠倒编码数据中存在错误的位的逻辑值纠错。可替代地，主机接口和逻辑单元330也可以将ECC解码器430或530提供的错误位置信息与从存储器核心310中读取的n位编码数据一起(或只有k位信息数据)发送到主机200。在这种情况下，可以在主机200中进行纠错。换句话说，主机200可以通过根据ECC解码器430或530提供的错误位置信息颠倒编码数据(或信息数据)中存在错误的位的逻辑值纠错。
本文所述的所有功能可以根据设计选择，用硬件、软件、或硬件和软件的组合实现。此外，软件功能可以表达成处理器可执行代码，而代码可以存储在像随机存取存储器(RAM)、硬盘驱动器、或光盘(CD)那样的处理器可读媒体中。
如上所述，根据本发明的一些实施例，可以使附加硬件和纠错时间增加最少地降低误纠概率。于是，可以提高数据可靠性。
虽然通过参照本发明的示范性实施例已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式和细节上对其作各种各样的改变，而不偏离如所附权利要求书限定的本发明的精神和范围。

Claims (20)

1.一种存储设备，包含：
错误校验和纠正(ECC)编码器，配置成根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数，该编码器进一步配置成输出编码数据，该编码数据包括信息数据和校正子数据；和
耦合成接收该编码数据的ECC解码器，该ECC解码器配置成在第一操作模式下，根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数。
2.根据权利要求1所述的存储设备，其中，“j”是1。
3.根据权利要求1所述的存储设备，其中，该ECC解码器包含：
分校正子发生器，配置成利用该编码数据生成至少两个分校正子；
系数计算器，配置成利用至少两个分校正子计算错误位置方程的系数；和
错误位置检测器，配置成根据该系数检测该错误位置。
4.根据权利要求3所述的存储设备，其中，ECC解码器进一步包含纠错器，配置成根据所检测到的错误位置纠正编码数据。
5.根据权利要求3所述的存储设备，其中，该ECC编码器包含奇偶校验位发生器，配置成生成关于编码数据的第一奇偶校验位，
其中，该ECC解码器进一步包含奇偶校验器，配置成利用该编码数据生成第二奇偶校验位，并且将第二奇偶校验位与第一奇偶校验位相比较，和
其中，该第一和第二奇偶校验位的每一个是偶数奇偶校验位和奇数奇偶校验位之一。
6.根据权利要求1所述的存储设备，进一步包含存储器核心，该存储器核心与ECC编码器和ECC解码器耦合，该存储器核心被配置成存储编码数据。
7.根据权利要求6所述的存储设备，其中，该存储器核心包含电可擦除可编程只读存储(EEPROM)单元。
8.根据权利要求7所述的存储设备，进一步包含与ECC解码器耦合的主机接口和逻辑单元，该主机接口和逻辑单元被配置成将从存储器核心中读取的编码数据和错误位置数据发送到主机，
其中，该主机被配置成根据错误位置数据纠正编码数据。
9.根据权利要求1所述的存储设备，其中，该ECC解码器被进一步配置成在第二操作模式下，根据编码数据检测关于信息数据中的最多“h”位的错误位置，其中，该ECC解码器响应从主机接收到的操作模式信号，在第一操作模式或第二操作模式下操作。
10.根据权利要求9所述的存储设备，其中，该ECC解码器包含：
模式设置器，配置成响应操作模式信号设置操作模式，并生成控制信号；
分校正子发生器，配置成利用该编码数据生成至少两个分校正子；
系数计算器，配置成根据控制信号，利用至少两个分校正子计算第一错误位置方程的系数或第二错误位置方程的系数；和
错误位置检测器，配置成根据从系数计算器输出的系数检测错误位置。
11.根据权利要求10所述的存储设备，其中，该ECC解码器进一步包含纠错器，配置成根据所检测到的错误位置纠正编码数据。
12.根据权利要求9所述的存储设备，进一步包含存储器核心，该存储器核心与ECC编码器和ECC解码器耦合，该存储器核心被配置成存储编码数据。
13.根据权利要求12所述的存储设备，其中，该存储器核心包含电可擦除可编程只读存储(EEPROM)单元。
14.一种纠错方法，包含：
根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数；
将编码数据存储在存储器中，该编码数据包括信息数据和校正子数据；
从存储器中读取编码数据；
根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数；和
根据所检测到的错误位置纠正编码数据。
15.根据权利要求14所述的纠错方法，其中，该检测错误位置包含：
利用该编码数据生成至少两个分校正子；
利用至少两个分校正子计算错误位置方程的系数；和
根据该系数检测该错误位置。
16.根据权利要求15所述的纠错方法，进一步包含：
在存储之前，根据信息数据和编码数据的至少一个生成第一奇偶校验位；和
在读取之后，根据信息数据和编码数据的至少一个生成第二奇偶校验位，
其中，该检测错误位置包括比较第一奇偶校验位和第二奇偶校验位。
17.一种纠错方法，包含：
根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数；
将编码数据存储在存储器中，该编码数据包括信息数据和校正子数据；
从存储器中读取编码数据；
确定在第一操作模式下还是在第二操作模式下进行；
如果在第一操作模式下，利用该编码数据检测关于信息数据中的最多(h-j)位的第一错误位置，其中，“j”是1或大于1的整数；
如果在第二操作模式下，利用该编码数据检测关于信息数据中的最多h位的第二错误位置；和
根据第一或第二错误位置纠正编码数据。
18.根据权利要求17所述的纠错方法，其中，检测第一错误位置包含：
利用该编码数据生成至少两个分校正子；
利用至少两个分校正子计算第一错误位置方程的系数；和
根据第一错误位置方程的系数检测第一错误位置。
19.根据权利要求17所述的纠错方法，其中，确定在第一操作模式下还是在第二操作模式下进行基于从主机接收到的操作模式信号。
20.根据权利要求17所述的纠错方法，其中，第一操作模式与信息数据的多位错误与正常操作状态相比的增加相联系。
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PB01 Publication
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