CN102682826A - 复用编码器的编译码存储装置及方法 - Google Patents

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Abstract

本发明公开了一种复用编码器的编译码存储装置及方法。本发明的编译码存储装置及方法在译码过程能够重复利用编码器，而不需要增加额外的硬件，使得EDAC译码器的面积大大减小。

Description

复用编码器的编译码存储装置及方法
技术领域
本发明涉及半导体行业存储器技术领域，尤其涉及一种复用编码器的编译码存储装置及方法。
背景技术
随着空间技术的不断进步，人类空间活动范围不断扩大，各国相继推出空间探索计划来开发利用太空。在电磁环境比较恶劣的太空，一些大规模集成电路常常会受到干扰，导致不能正常工作。像RAM这种利用双稳态进行存储的器件，往往会在强干扰下发生翻转，使原来存储的“0”变为“1”，或者“1”变为“0”，这种现象称为单粒子翻转。上述造成的后果往往是很严重的，例如导致一些控制程序跑飞，存储的关键数据出错等等。目前，随着芯片集成度的增加，发生错误的可能性也在增大。
最初，人们采用增加存储节点电容和节点阻抗的方法来提高电路抗单粒子翻转的性能，这是因为通常单粒子翻转效应只能造成瞬态的大电流，存储节点的电容和阻抗增加，使得存储节点跳变到翻转电平的RC延时大大增加，而这个大电流通常维持的时间比较短，这样存储节点无法在这么短时间内跳变到翻转电平。不过这个方法也有个自身所固有的缺点，增大了RC延时同时也增加了写入信息所需的时间，而且存储节点上大的电容和阻抗也增加了存储单元面积，增加了位线上的电容，使得存取时间增加。
后来人们开始采用增加冗余存储节点的方法来提高其抗单粒子翻转性能，比如后来发明的七管、八管、十二管等多管单元，但是同样存在上面的写入时间长，面积增大造成位线电容增加，存取时间变长的问题。
目前，研究开发人员开始从系统逻辑层次上提高存储器的抗单粒子翻转性能，即使存储信息发生翻转，通过错误检测与纠正(Error Detection andcorrection，简称EDAC)电路的逻辑操作也能使发生翻转的错误信息位恢复正常。开始人们在编译码存储装置中采用三态表决电路进行逻辑判断，但是这种方法需要三倍的存储面积，电路复杂且功耗较大，不适合大规模存储电路。
发明内容
(一)要解决的技术问题
为克服现有技术中的上述缺陷，本发明提供了一种复用编码器的编译码存储装置及方法，通过复用编码器的方式减小其电路复杂度及所需的面积、功耗。
(二)技术方案
根据本发明的一个方面，提供了一种复用编码器的编译码存储装置。该编译码存储装置包括错误检测与纠正EDAC编码器、存储器和EDAC译码器，在编码阶段：EDAC编码器，用于根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中M＜N；存储器，与EDAC编码器正向连接，用于存储N位信息位数据和M位校检位数据；在译码阶段：EDAC编码器，用于根据从存储器获取的N位信息位数据进行编码后输出M位校检位数据；EDAC译码器，与存储器和EDAC编码器正向连接，用于根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据，对从存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
优选地，本技术方案编译码存储装置还包括：与EDAC编码器、存储器和EDAC译码器相连接的路径控制器，其中：在编码阶段，路径控制器开启EDAC编码器至存储器的数据流路径，关断存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径；且存储器与EDAC编码器正向连接；在译码阶段，路径控制器开启存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径，关断EDAC编码器至存储器的数据流路径；且EDAC译码器与存储器和EDAC编码器正向连接。
优选地，本技术方案编译码存储装置中，存储器为8位存储器或32位存储器；当存储器为8位存储器时，N＝8，M＝4；或当存储器为32位存储器时，N＝32，M＝7。
优选地，本技术方案编译码存储装置中，当存储器为32位存储器时，EDAC编码器，用于采用海斯HSIAO编码，根据32位信息位数据进行编码后输出7位校检位数据；和EDAC译码器，用于采用HSIAO编码的校检矩阵，根据EDAC编码器所输出的7位校检位数据和从存储器中读取的7位校检位数据，对从存储器中读取的32位信息位数据进行数据纠错改正。
优选地，本技术方案编译码存储装置中，当存储器为32位存储器时，EDAC编码器包括5个14输入异或门和2个13输入异或门；每个异或门分别从32位信息位数据中挑选预设位的数据输入，并输出1位校检位数据；EDAC编码器输出的7位校检位数据有顺序。
优选地，本技术方案编译码存储装置中，EDAC译码器由7个2输入异或门、32个7输入与门、32个2输入异或门；7个2输入异或门，用于从存储器里读取的7位校检位数据和EDAC编码器输出的7位校检位数据按顺序分别进行异或操作，得到7位初级纠错信号；32个7输入与门，与7个2输入异或门相连接，用于分别对这7位初级纠错信号的正负值进行32种与操作，得到32个次级纠错信号；32个2输入异或门，与32个7输入与门相连接，用于根据32个次级纠错信号与从存储器中读取的32位信息位数据进行异或操作，对从存储器中读取的32位信息位数据的进行检错与纠正；输出检错与纠正后的32位信息位数据。
根据本发明的另一个方面，还提供了一种复用编码器的编译码存储方法。该方法包括：在编码阶段，EDAC编码器根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中M＜N；N位信息位数据和M位校检位数据存储于与EDAC编码器正向连接的存储器；在译码阶段，EDAC编码器根据从存储器获取的N位信息位数据进行编码后输出M位校检位数据；EDAC译码器根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据，对从存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
(三)有益效果
本发明具有下列有益效果：
1)本发明的编译码存储装置及方法中，在译码过程能够重复利用编码器，而不需要增加额外的硬件，使得译码器的面积大大减小；
2)本发明通过采用一位纠错两位检错的纠错码理论，使得存储器的抗单粒子翻转能力大幅度提高，在同字节发生一位翻转的情况下，能够被全部纠正，输出正确数据，而在发生两位翻转的情况下，能够被检测到，并被部分纠正。
附图说明
图1为本发明实施例编译码存储装置的结构示意图；
图2为本发明实施例编译码存储装置中(39，32)编译码校检矩阵；
图3为本发明实施例编译码存储装置中EDAC编码器的逻辑电路图；
图4为本发明实施例编译码存储装置中EDAC译码器的逻辑电路图；
图5为本发明实施例编译码存储装置中EDAC译码器次级译码电路的逻辑电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在本发明的一个示例性实施例中，提供了一种可复用编码器的编译码存储装置。该编译码存储装置包括错误检测与纠正EDAC编码器、存储器和EDAC译码器。在编码阶段：EDAC编码器，用于根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中M＜N；存储器，与EDAC编码器正向连接，用于存储N位信息位数据和M位校检位数据。在译码阶段：EDAC编码器，用于根据从存储器获取的N位信息位数据进行编码后输出M位校检位数据；EDAC译码器，与存储器和EDAC编码器正向连接，用于根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据，对从存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
本实施例中，在译码过程能够重复利用编码器，而不需要增加额外的硬件，使得译码器的面积大大减小
在上述实施例的基础上，为了增强EDAC编码器、EDAC译码器和存储器的数据流向控制，在本发明优选实施例编译码存储装置中增加了路径控制器。图1为本发明实施例编译码存储装置的结构示意图。在图1中，填充实心点的箭头表示路径控制器对EDAC编码器、存储器和EDAC译码器的数据流路径的控制信号流向；未填充的箭头表示在该编译码存储装置中存储数据时的数据流向；填充方格线的表示该编译码存储装置中读取数据时的数据流向。
如图1所示，该编译码存储装置包括：EDAC编码器、存储器、EDAC译码器和路径控制器。路径控制器与EDAC编码器、存储器和EDAC译码器相连接。在编码阶段：路径控制器开启EDAC编码器至存储器的数据流路径，关断存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径；EDAC编码器根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，M＜N；存储器与EDAC编码器正向连接，从EDAC编码器获取N位信息位数据和M位校检位数据，存储N位信息位数据和M位校检位数据。在译码阶段：路径控制器开启存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径，关断EDAC编码器至存储器的数据流路径；EDAC编码器根据从存储器获取的N位信息位数据进行编码后输出M位校检位数据；EDAC译码器与存储器和EDAC编码器正向连接，根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据对从存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
本实施例中，存储器为8位存储器或32位存储器。当存储器为8位存储器时，N＝8，M＝4。当存储器为32位存储器时，N＝32，M＝7。由本实施例可以看出，在译码过程中复用编码器，通过路径控制器控制数据流路径，从而减小EDAC编译码电路的总面积。
在本发明进一步的实施例中，对于存储器为32位存储器的情况，采用了汉明编码(HAMMING CODE)改进后的海斯编码(HSIAO CODE)进行信息位数据和校检位数据的编解码。关于HSIAO编码的相关内容见参考文献1-一种最优小型奇权列编译码(A class of optimal minimumodd-weight-column SEC-DED codes，M.Y.Hsiao.IBM Journal of Researchand Development，Vol.14，No.4.(1970)，pp.395-401)。
图2为本发明实施例编译码存储装置中(39，32)编译码校检矩阵(见参考文献1图4)。具体来讲：1)EDAC编码器，用于根据N位信息位数据进行海斯编码后输出M位校检位数据；2)EDAC译码器，用于根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据对从存储器中读取的N位信息位数据进行海斯编码数据纠错改正，获取纠错改正后的N位信息位数据。
本实施例所提供的这种应用于32位存储器的可复用编码器的编译码存储装置，通过采用一位纠错两位检错的纠错码理论，使得存储器的抗单粒子翻转能力有大幅度提高，在同字节发生一位翻转的情况下，能够被全部纠正，输出正确数据，而在发生两位翻转的情况下，能够被检测到，并被部分纠正。
根据本发明的另一个方面，还提供了一种复用编码器的编译码存储方法。该方法包括：在编码阶段，EDAC编码器根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中M＜N；N位信息位数据和M位校检位数据存储于与EDAC编码器正向连接的存储器；在译码阶段，EDAC编码器根据从存储器获取的N位信息位数据进行编码后输出M位校检位数据；EDAC译码器根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据，对从存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
同上文中的装置实施例对应，在本发明优选地方法实施例中，增加了对数据路径控制的路径控制器。该路径控制器与EDAC编码器，EDAC译码器和存储器相连接。在编码阶段：路径控制器开启EDAC编码器至存储器的数据流路径，关断存储器至EDAC的数据流路径、存储器至EDAC译码器的数据流路径；EDAC编码器根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中，M＜N；与EDAC编码器正向连接的存储器从EDAC编码器获取N位信息位数据和M位校检位数据，存储N位信息位数据和M位校检位数据；在译码阶段：路径控制器开启存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径，关断EDAC编码器至存储器的数据流路径；EDAC编码器根据从存储器获取的N位信息位数据进行编码后输出M位校检位数据；与存储器和EDAC编码器正向连接的EDAC译码器根据EDAC编码器所输出的M位校检位数据和从存储器中读取的M位校检位数据对从存储器中读取的N位信息位数据进行数据纠错改正，获取纠错改正后的N位信息位数据。
本实施例为上述装置实施例对应的方法实施例，具有上述装置实施例的全部有益效果，此处不再赘述。
以下将在上述实施例的基础上，给出本发明的一优选实施例。需要说明的时，该优选实施例仅用于理解本发明，并不构成对本发明的限制，并且，该实施例中的技术特征均可应用于装置实施例和方法实施例，在不相互冲突的情况下也可以组合使用。
仍如图1所示，本实施例复用编码器的编译码存储装置包括：EDAC编码器、存储器、EDAC译码器、路径控制器电路。其中，EDAC编码器，用于对32位信息位数据进行编码后输出7位校检位数据；存储器，用于存储39位信息位数据和校检位数据；EDAC译码器，用于在译码阶段，将复用编码器产生的7位校检位数据和原来存储在存储器中的7位校检位数据进行译码操作后产生纠错信号来对32位信息位数据纠错，输出正确结果；路径控制器，用于在编译码阶段通过使能信号控制数据流的选通路径，在编码阶段，控制32位信息位数据和编码器输出的7位校检位数据一起保存到存储器里，在译码阶段，控制编码器输出的7位校检位数据、从存储器读出的32位信息位数据和7位校检位数据一起输入到EDAC译码器，并关断复用编码器输出的7位校检位数据输入到存储器的路径。
图3为本发明实施例编译码存储装置中EDAC编码器的逻辑电路图。如图3所示，EDAC编码器部分包括5个14输入异或门和2个13输入异或门，每个异或门都是从32位信息位数据中挑选特定位数据输入，最后按一定顺序输出7位校检位数据，这里输入信息位数据为In<0>～In<31>，输出信息位C<0>～C<6>；输出在编码阶段，通过路径控制器将这32位信息位数据和7位校检位数据一起输入到存储器，在译码阶段，通过路径控制器将这7位校检位数据输入到EDAC译码器。
图4为本发明实施例编译码存储装置中EDAC译码器的逻辑电路图。如图4所示，EDAC译码器由7个2输入异或门和EDAC译码器的次级电路构成，首先将从存储器里读取的7位校检位数据(O1<32>～O1<38>)和复用EDAC编码器后输出的7位校检位数据(C<0>～C<6>)按顺序分别进行异或操作，得到7位初级纠错信号(C1<0>～C1<6>)和它的负信号(C1B<0>～C1B<6>)。通常正确情况下，这7位初级纠错信号都为0，但是在发生软错误的情况下，这7位初级纠错信号就会出现非零值，然后将这7位初级纠错信号的正负信号输入次级电路。
图5为本发明实施例编译码存储装置中EDAC译码器次级译码电路的逻辑电路图。如图5所示，次级译码电路为32个7输入与门和32个2输入异或门构成，通过7输入与门分别对这7位纠错信号的正负值(C1<0>～C1<6>，C1B<0>～C1B<6>)进行32种与操作，最后得到32个次级纠错信号；然后这32个次级纠错信号按顺序分别与32位信息位数据(O1<0>～O1<31>)进行异或操作，如果有1个次级纠错信号是0，则说明所对应的信息位数据是正确的，进行异或操作后还是原先值；如果有1个次级纠错信号是1，则说明所对应的信息位数据是错误的，错误值在进行异或操作后变为正确，最后输出正确的32位数据(O<0>～O<31>)。这里需要注意的是，这种一位纠错两位检错的纠错方式只适合出现一个次级纠错信号是1的情况下纠正一位错误，如果出现两个以上(包括两个)次级纠错信号是1的情况，则不一定能将错误纠正。
综上所述，本发明的编译码存储装置和方法在译码过程能够重复利用编码器，而不需要增加额外的硬件，使得EDAC译码器的面积大大减小。此外，本发明的编译码存储装置，通过采用一位纠错两位检错的纠错码理论，使得存储器的抗单粒子翻转能力大幅度提高，在同字节发生一位翻转的情况下，能够被全部纠正，输出正确数据，而在发生两位翻转的情况下，能够被检测到，并被部分纠正。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种复用编码器的编译码存储装置，其特征在于，该编译码存储装置包括错误检测与纠正EDAC编码器、存储器和EDAC译码器，
在编码阶段：所述EDAC编码器，用于根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中M＜N；所述存储器，与所述EDAC编码器正向连接，用于存储所述N位信息位数据和所述M位校检位数据；
在译码阶段：所述EDAC编码器，用于根据从所述存储器获取的N位信息位数据进行编码后输出M位校检位数据；所述EDAC译码器，与所述存储器和所述EDAC编码器正向连接，用于根据所述EDAC编码器所输出的M位校检位数据和从所述存储器中读取的M位校检位数据，对从所述存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
2.根据权利要求1所述的编译码存储装置，其特征在于，该编译码存储装置还包括：与所述EDAC编码器、存储器和EDAC译码器相连接的路径控制器，其中：
在编码阶段，所述路径控制器开启EDAC编码器至存储器的数据流路径，关断存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径；且所述存储器与所述EDAC编码器正向连接；
在译码阶段，所述路径控制器开启存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径，关断EDAC编码器至存储器的数据流路径；且所述EDAC译码器与所述存储器和所述EDAC编码器正向连接。
3.根据权利要求1所述的编译码存储装置，其特征在于，所述存储器为8位存储器或32位存储器；
当所述存储器为8位存储器时，所述N＝8，所述M＝4；或
当所述存储器为32位存储器时，所述N＝32，所述M＝7。
4.根据权利要求3所述的编译码存储装置，其特征在于，当所述存储器为32位存储器时：
所述EDAC编码器，用于采用海斯HSIAO编码，根据32位信息位数据进行编码后输出7位校检位数据；和
所述EDAC译码器，用于采用HSIAO编码的校检矩阵，根据所述EDAC编码器所输出的7位校检位数据和从所述存储器中读取的7位校检位数据，对从所述存储器中读取的32位信息位数据进行数据纠错改正。
5.根据权利要求4所述的编译码存储装置，其特征在于，当所述存储器为32位存储器时，所述EDAC编码器包括5个14输入异或门和2个13输入异或门；
每个所述异或门分别从32位信息位数据中挑选预设位的数据输入，并输出1位校检位数据；所述EDAC编码器输出的7位校检位数据有顺序。
6.根据权利要求5所述的编译码存储装置，其特征在于，所述EDAC译码器由7个2输入异或门、32个7输入与门、32个2输入异或门；
所述7个2输入异或门，用于从所述存储器里读取的7位校检位数据和所述EDAC编码器输出的7位校检位数据按顺序分别进行异或操作，得到7位初级纠错信号；
所述32个7输入与门，与所述7个2输入异或门相连接，用于分别对这7位初级纠错信号的正负值进行32种与操作，得到32个次级纠错信号；
所述32个2输入异或门，与所述32个7输入与门相连接，用于根据所述32个次级纠错信号与从所述存储器中读取的32位信息位数据进行异或操作，对从所述存储器中读取的32位信息位数据的进行检错与纠正；输出检错与纠正后的32位信息位数据。
7.一种复用编码器的编译码存储方法，应用于权利要求1所述的编译码存储装置，其特征在于，该方法包括：
在编码阶段，EDAC编码器根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据，其中M＜N；所述N位信息位数据和所述M位校检位数据存储于与所述EDAC编码器正向连接的存储器；
在译码阶段，所述EDAC编码器根据从所述存储器获取的N位信息位数据进行编码后输出M位校检位数据；所述EDAC译码器根据所述EDAC编码器所输出的M位校检位数据和从所述存储器中读取的M位校检位数据，对从所述存储器中读取的N位信息位数据进行数据纠错改正，输出纠错改正后的N位信息位数据。
8.根据权利要求7所述的编译码存储方法，其特征在于，
在编码阶段，路径控制器开启EDAC编码器至存储器的数据流路径，关断存储器至EDAC的数据流路径、存储器至EDAC译码器的数据流路径；
在译码阶段，所述路径控制器开启存储器至EDAC编码器的数据流路径、存储器至EDAC译码器的数据流路径，关断EDAC编码器至存储器的数据流路径；且所述EDAC译码器与所述存储器和所述EDAC编码器正向连接。
9.根据权利要求8所述的编译码存储方法，其特征在于，所述存储器为8位存储器或32位存储器；
当所述存储器为8位存储器时，所述N＝8，所述M＝4；或
当所述存储器为32位存储器时，所述N＝32，所述M＝7。
10.根据权利要求9所述的编译码存储方法，其特征在于，当所述存储器为32位存储器时，
所述EDAC编码器根据从输入端获取的N位信息位数据进行编码后输出M位校检位数据的步骤包括：EDAC编码器采用海斯HSIAO编码，根据32位信息位数据进行编码后输出7位校检位数据；和
所述EDAC译码器根据所述EDAC编码器所输出的M位校检位数据和从所述存储器中读取的M位校检位数据对从所述存储器中读取的N位信息位数据进行数据纠错改正的步骤包括：EDAC译码器采用HSIAO编码的校检矩阵，根据所述EDAC编码器所输出的7位校检位数据和从所述存储器中读取的7位校检位数据对从所述存储器中读取的32位信息位数据进行数据纠错改正，获取纠错改正后的32位信息位数据。
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