DE102007018914A1 - Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben - Google Patents

Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben Download PDF

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Abstract

Die Erfindung betrifft ein Halbleiterbauelement (10) mit einem Halbleiterchipstapel (1) und ein Verfahren zur Herstellung desselben. Das Halbleiterbauelement (10) mit dem Halbleiterchipstapel (1) weist wenigstens einen unteren Halbleiterchip (2) als Basis des Halbleiterchipstapels (1) und wenigstens einen oberen Halbleiterchip (3) auf. Eine isolierende Zwischenplatte (4) ist zwischen den Halbleiterchips (2, 3) angeordnet. Ferner verdrahten Verbindungselemente (6) die Halbleiterchips (2, 3), die Zwischenplatte (4) und Außenanschlüsse (7) miteinander.

Description

  • Erfindungshintergrund
  • Die Erfindung betrifft ein Halbleiterbauelement mit einem Halbleiterchipstapel und ein Verfahren zur Herstellung desselben. Derartige Halbleiterbauelemente weisen wenigstens einen unteren Halbleiterchip als Basis des Halbleiterchipstapels und wenigstens einen oberen Halbleiterchip auf. Dabei erfolgt die Stapelung der Halbleiterchips unmittelbar aufeinander. Bei einer derartigen herkömmlichen Stapelung muss gewährleistet werden, dass bei der Stapelung die einzelnen Potentiale der Halbleiterchips effektiv voneinander isoliert sind.
  • Diese elektrische Isolation geht zu Lasten der thermischen Leitfähigkeit. So wird beispielsweise ein Logikchip auf einen Transistor mittels eines isolierenden Klebstoffs fixiert, was die thermische Leitfähigkeit beeinträchtigt. Es bildet sich nämlich auf der Oberseite des unteren Halbleiterchips, der die Basis bildet, ein erhöhter Wärmewiderstand durch das Aufkleben eines oberen gestapelten Halbleiterchips. Schließlich ist die Größe des oberen Halbleiterchips in Bezug auf seine flächige Erstreckung nachteilig begrenzt, da er nicht über den Rand des unteren Halbleiterchips hinausragen kann, ohne dass die Bruchgefahr des Halbleiterchipstapels erhöht wird.
  • Weiterhin ist durch das Aufeinanderkleben von Halbleiterchips zu einem Halbleiterchipstapel eine Umverdrahtung zwischen den aufeinander geklebten Elektroden der Halbleiterchips, nämlich denen auf der Oberseite des unteren Halbleiterchips und denen auf der Rückseite des oberen Halbleiterchips, nicht ohne erheblichen Kostenaufwand möglich. Leistungshalbleiterchips, die Elektroden auf der Oberseite und der Rückseite besitzen, sind somit mittels Klebetechnik nicht zufrieden stellend stapelbar. Bei derartigen Halbleiterchips ist lediglich ein aufeinander Kleben von gleichartigen flächengleichen also kongruenten Elektroden mittels eines Leitklebers möglich, so dass schaltungstechnisch nur eingeschränkte Funktionen mit einer Stapelung realisiert werden können.
  • Darüber hinaus ist es möglich, im Rahmen der "wafer-level-packaging-Technik" zwei Verbundplatten mit entsprechenden eingebetteten Halbleiterchips und mit Verdrahtungsstrukturen auf koplanaren Oberseiten über Durchkontakte derart elektrisch zu verbinden, dass ein Halbleiterbauelement mit einem Halbleiterchipstapel entsteht, dessen Halbleiterchips über vertikale Durchkontakte und horizontale Verdrahtungsstrukturen elektrisch miteinander verdrahtet sind. Eine derartige Stapelung von Halbleiterchips ist aufgrund der thermischen Isolation des Halbleiterchipstapels für ein Stapeln von Leistungshalbleiterchips nicht vorteilhaft, wenn auch die Verdrahtungsmöglichkeiten verbessert sind.
  • Ferner ist es möglich, mehrlagige Keramiksubstrate zu schaffen, die beidseitig mit Halbleiterchips bestückt werden können, so dass die Verlustwärme erzeugenden Oberseiten der Halbleiterchips zu beiden Seiten der Substratplatte freiliegen und Wärme abführen können. Dies erfordert jedoch eine materialaufwendige Substrattechnik.
  • Schließlich ist es auch möglich, Halbleiterchips auf den Flächen, mit denen sie verbunden werden sollen, mit einer Folge von Metallisierungs- und Isolationslagen zu versehen und sie dann aufeinander zu kleben. Damit ist zwar die Möglichkeit einer komplexen Verdrahtung gegeben, jedoch sind die thermischen Auswirkungen gravierend und für Leistungshalbleiterbauelemente nicht vorteilhaft.
  • Zusammenfassung der Erfindung
  • Die Erfindung betrifft ein Halbleiterbauelement mit einem Halbleiterchipstapel und ein Verfahren zur Herstellung desselben. Das Halbleiterbauelement weist den Halbleiterchipstapel mit wenigstens einen unteren Halbleiterchip als Basis des Halbleiterchipstapels und wenigstens einen oberen Halbleiterchip auf. Eine isolierende Zwischenplatte ist zwischen den Halbleiterchips angeordnet. Ferner verbinden die Verbindungselemente die Halbleiterchips, die Zwischenplatte und Außenanschlüsse des Halbleiterbauelements elektrisch miteinander. Dabei weist das Halbleiterbauelement auf seiner Unterseite oberflächenmontierbare Außenkontakte auf.
  • Die Erfindung wird nun anhand von Figuren näher erläutert.
  • Kurze Beschreibung der Figuren
  • 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement einer Ausführungsform der Erfindung;
  • 2 bis 9 zeigen schematische Ansichten von Komponenten des Halbleiterbauelements gemäß 1 beim Herstellen desselben;
  • 2 zeigt einen schematischen Querschnitt durch einen oberen Halbleiterchip für einen Halbleiterchipstapel;
  • 3 zeigt einen schematischen Querschnitt durch einen unteren Halbleiterchip für einen Halbleiterchipstapel;
  • 4 zeigt einen schematischen Querschnitt durch einen Rohling einer Zwischenplatte;
  • 5 zeigt einen schematischen Querschnitt durch eine Zwischenplatte nach Beschichten des Rohlings gemäß 4;
  • 6 zeigt einen schematischen Querschnitt durch einen Halbleiterchipstapel, der Halbleiterchips gemäß 2 und 3 und die Zwischenplatte gemäß 5 aufweist;
  • 7 zeigt einen schematischen Querschnitt durch eine Halbleiterbauelementposition eines Halbleiterbauelementträgers;
  • 8 zeigt einen schematischen Querschnitt durch den Halbleiterbauelementträger gemäß 7 nach Aufbringen eines Halbleiterchipstapels gemäß 6;
  • 9 zeigt einen schematischen Querschnitt durch den Halbleiterbauelementträger gemäß 8 nach Anbringen von Verbindungselementen;
  • 10 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement einer weiteren Ausführungsform der Erfindung;
  • 11 zeigt einen schematischen Querschnitt durch einen Halbleiterchipstapel eines Halbleiterbauelements einer weiteren Ausführungsform der Erfindung;
  • 12 zeigt einen schematischen Querschnitt durch den Halbleiterchipstapel gemäß 11 nach Aufbringen von Verbindungselementen;
  • 13 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement gemäß einer weiteren Ausführungsform der Erfindung.
  • Detaillierte Beschreibung der Figuren
  • 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 10 einer Ausführungsform der Erfindung. Das Halbleiterbauelement 10 weist einen Halbleiterchipstapel 1 mit wenigstens einem unteren Halbleiterchip 2 und einem darauf gestapelten oberen Halbleiterchip 3 auf. Eine Zwischenplatte 4 ist zwischen den Halbleiterchips 2 und 3 angeordnet, die eine elektrisch leitende Beschichtung 5 auf ihrer Oberseite 9 aufweist.
  • Die Zwischenplatte 5 kann eine Keramikplatte sein. Keramikplatten haben den Vorteil, dass ihre thermische Leitfähigkeit größer sein kann als die thermische Leitfähigkeit der gestapelten Halbleiterchips 2 und 3, so dass durch eine keramische Zwischenplatte 4 eine Verlustwärme, die im untern Halbleiterchip 2 entsteht, über die Zwischenplatte 4 und den oberen Halbleiterchip 3 abgeleitet werden kann. Auch ist es möglich, die Zwischenplatte 4 größer zu gestalten, als es die flächige Erstreckung des unteren Halbleiterchips 2 erlaubt.
  • Darüber hinaus ist es möglich, dass die Zwischenplatte 4 eine Kunststoffplatte ist. Eine derartige Kunststoffplatte als Zwischenplatte 4 kann einen Stoff der Gruppe Polyimide, Hochtemperaturthermoplaste, Polybenzocyclobuten oder Polybenzoxazole oder Mischungen derselben aufweisen. Derartige Kunststoffplatten können einseitig mit einer Kaschierung versehen werden, welche die leitende Beschichtung darstellt. Diese Kaschierung kann auch strukturiert sein, um sowohl Kontaktanschlussflächen 13 für Verbindungselemente 6 als auch Kontaktanschlussflächen 14 für beispielsweise den oberen Halbleiterchip 3 bereitzustellen. Diese leitende Beschichtung 5 ist derart strukturiert, dass sie eine Verdrahtungsstruktur 24 auf der Oberseite 9 der Zwischenplatte 4 bildet.
  • In diesem schematischen Querschnitt des Halbleiterbauelements 10 sind die Verbindungselemente 6 Bonddrähte und verbinden beispielsweise die Kontaktanschlussflächen 13 auf der Oberseite 9 der Zwischenplatte 4 mit einer Kontaktfläche 27 auf der Oberseite 28 des oberen Halbleiterchips 3, der mit seiner Rückseite 29 auf einer Kontaktanschlussfläche 14 der Verdrahtungsstruktur 24 auf der Oberseite 9 der Zwischenplatte 4 fixiert ist.
  • Die Materialien der Kontaktfläche 14 auf der Zwischenplatte 4 für Halbleiterchips 3 und die Beschichtung 34 auf der Rückseite 29 des oberen Halbleiterchips 3 können derart aufeinander abgestimmt sein, dass eine Diffusionslotverbindung möglich ist. Bei einer derartigen Diffusionslotverbindung bilden sich beim Diffusionslöten intermetallische Phasen, die eine höhere Schmelztemperatur aufweisen als die Schmelztemperatur der Komponenten des Diffusionslots. Auch eine lötbare Beschichtung 16 auf der Oberseite 15 des unteren Halbleiterchips 2 zum Fixieren der Zwischenplatte 4 kann eine Diffusionslotschicht 18 aufweisen, die mit einer Kaschierung 8 auf der Unterseite 31 der Zwischenplatte reagiert. Die Diffusionslotschicht 18 sowohl für die lötbare Beschichtung 16 als auch für die Kontaktanschlussfläche 14 hat den Vorteil, dass der Stapel 1 aus Halbleiterchips 2 und 3 und einer dazwischen angeordneten Zwischenplatte 4 eine hohe Temperaturfestigkeit besitzt und somit im Laufe des Herstellens eines derartigen Halbleiterbauelements 10 nachfolgende Prozesstemperaturen unbeschadet übersteht. Diffusionslotschichten 18 werden in den Flächen eingesetzt, bei denen zunächst der Halbleiterchipstapel 1 verwirklicht wird und dann als Halbleiterchipstapel 1 beispielsweise auf einem Halbleiterbauelementträger 22 fixiert werden soll.
  • Wird jedoch eine davon unterschiedliche Abfolge von Verfahrensschritten vorgesehen, so kann es von Vorteil sein, dass eine Diffusionslotverbindung zwischen einer Chipinsel 21 des Halbleiterbauelementträgers 22 und der Rückseite 32 des unteren Halbleiterchips 2 vorgesehen wird und danach die Zwischenplatte 4 und zum Abschluss der obere Halbleiterchip 3 des Halbleiterchipstapels 1 aufgebracht wird. In diesem Fall ist es von Vorteil, die erste Lotschicht 17 als Diffusionslotschicht 18 vorzusehen und die zweite Fixierung zwischen Zwischenplatte 4 und unterem Halbleiterchip 2 mit einer Weichlotschicht zu verwirklichen und schließlich die oberste Fixierungsschicht zwischen gestapeltem Halbleiterchip 3 und Zwischenplatte 4 mit einem leitfähigen Klebstoff auszuführen, so dass sich im Fertigungsablauf eine Temperaturstaffel für die stoffschlüssigen Verbindungen ergibt und sichergestellt wird, dass sich die Lot- bzw. Klebstoffverbindungen nicht beim Fertigungsablauf gegenseitig schädigen.
  • In einer Durchführungsform zur Herstellung eines Halbleiterbauelements wird deshalb auf die Oberseite 15 des unteren Halbleiterchips 2 eine strukturierte mit mehreren voneinander elektrisch getrennten metallischen Bereichen zur Chipbefestigung und zur Verbindungselementbefestigung vorgesehene dünne Keramik- oder Polymerplatte aufgebracht. Um eine derartige Zwischenplatte 4 mittels Diffusionslöten oder Weichlöten stoffschlüssig zu verbinden, wird auf die Oberseite des unteren Halbleiterchips eine lötbare Oberflächenmetallisierung beispielsweise aus Ag, Au, Pd oder PdAu als oberste Schicht aufgebracht, während die Unterseite der Keramik- oder Polymerplatte eine metallische Kaschierung beispielsweise aus Cu, Ag, Ni oder NiPdAu aufweist.
  • Auf die elektrisch isolierende Zwischenplatte 4 auf der Basis von Keramik oder einem Polymer können dann ein oder mehrere obere Halbleiterchip 3 mittels leitendem oder isolierendem Klebstoff oder einem Lot aufgebracht werden. Im Fall einer metallischen Lotverbindung weist dann auch die Oberseite der Keramik- oder Polymer-Zwischenplatte ebenfalls eine metallische Beschichtung aus beispielsweise Cu, Ag, Ni, Pd oder NiPdAu auf. Dadurch können auch Leistungshalbleiterchips mit vertikalem Stromfluss, von denen die Chiprückseite beispielsweise einen Drainanschluss darstellt, elektrisch voneinander isoliert und übereinander aufgebracht werden, so dass sich eine "chip stacking"- oder eine "chip-on-chip"-Struktur ergibt.
  • Zusätzlich können zwischen dem oberen Halbleiterchip 3 und den metallisierten Bereichen der Verdrahtungsstruktur 24 auf der Isolationszwischenplatte 4 und/oder dem untern Halbleiterchip elektrische Verbindungen beispielsweise über Metalldrähte realisiert werden. Außerdem ist es möglich, auf dem unteren Halbleiterchip 2 eine Anbindungsfläche für weitere obere Halbleiterchips 3 zur Verfügung zu stellen, die deutlich größer als der untere Halbleiterchip 2 ist. Dadurch wird die Montagefläche, die für das Anbringen gestapelter Halbleiterchips 3 zur Verfügung steht, vergrößert.
  • Unterschiedliche stoffschlüssige Verbindungen sind zwischen einer Chipinsel 21 eines Halbleiterbauelementträgers 22 und der Rückseitenelektrode 38 des unteren Halbleiterchips 2 sowie zwischen der Oberseite 15 des unteren Halbleiterchips 2 und der Zwischenplatte 4 sowie zwischen der Zwischenplatte 4 und dem oberen Halbleiterchip 3 möglich. Der Designer des Halbleiterbauelements kann zwischen einer Lotschicht, einer Diffusionslotschicht, einer isolierenden Klebstoffschicht und einer elektrisch leitenden Klebstoffschicht auswählen, um eine optimale stoffschlüssige Verbindung zwischen den einzelnen Komponenten des Halbleiterchipstapels 1 innerhalb des Halbleiterbauelements 10 zu erreichen.
  • Ferner sind die oberflächenmontierbaren Außenkontakte auf der Unterseite des Halbleiterbauelements 10 angeordnet und bis auf Außenkontaktflächen als Außenanschlüsse 7 in einer Kunststoffgehäusemasse eingebettet. Die Außenkontakte sind dazu aus Flachleitern 25 eines Flachleiterrahmens aufgebaut und weisen für den unteren Halbleiterchip 2 eine Chipinsel 21 auf, wobei die Chipinsel 21 und die Flachleiter 25 in Außenanschlüsse 7 übergehen können.
  • 2 bis 9 zeigen schematische Ansichten von Komponenten des Halbleiterbauelements 10 gemäß 1 beim Herstellen desselben.
  • 2 zeigt einen schematischen Querschnitt durch einen oberen Halbleiterchip 3 für einen Halbleiterchipstapel. Ein derartiger Halbleiterchip 3 kann ein Leistungshalbleiterbauelement oder ein integrierter Schaltkreis mit Steuerfunktionen oder ein Logikbaustein sowie ein Speicherbaustein sein. Ein derartiger Halbleiterchip 3 wird aus einem Halbleiterwafer hergestellt, wobei eine Vielzahl von Halbleiterchippositionen auf dem Halbleiterwafer in Zeilen und Spalten angeordnet sind.
  • Ein derartiger Halbleiterchip 3 ist aus einem monokristallinen Halbleitermaterial hergestellt und weist unterschiedlich dotierte Halbleiterzonen auf, welche die eigentliche Schalt-Steuer-Logik- oder Speicherfunktion ermöglichen. Diese Halbleiterzonen sind mit Kontaktflächen 27 verbunden, die auf der Oberseite 28 des Halbleiterchips 3 angeordnet sind oder als Rückseitenelektrode 33 auf der Rückseite 29 des oberen Halbleiterchips 3 angeordnet sind.
  • 3 zeigt einen schematischen Querschnitt durch einen unteren Halbleiterchip 2 für einen Halbleiterchipstapel. Bei diesem Herstellungsverfahren wurde mit 3 ein unterer Halbleiterchip 2 aus Silizium bereitgestellt, dessen Oberseite 15 und dessen Rückseite 32 in ihrer flächigen Erstreckung größer sind als der zu stapelnde Halbleiterchip 3, der in 2 dargestellt wird. Auch die Dicke des Halbleiterchips 2, der als Basishalbleiterchip für den Halbleiterchipstapel eingesetzt wird, ist größer als die Dicke des oberen Halbleiterchips 3, wie es 2 zeigt.
  • Auf der Oberseite 15 des unteren Halbleiterchips 2 sind in den Randbereichen Kontaktflächen 27 angeordnet, über die eine Verbindung sowohl zum oberen Halbleiterchip als auch zu den Außenanschlüssen des Halbleiterbauelements unter Einbeziehung von Verbindungselementen möglich wird. Als untere Halbleiterchips 2 sowie als obere Halbleiterchips können auch Leistungshalbleiterbauelemente eingesetzt werden. Um den unteren Halbleiterchip 2 mit dem oberen Halbleiterchip zu verbinden, ist auf der Oberseite 15 des unteren Halbleiterchips 2 eine Metallisierung vorgesehen, die beispielsweise Metalle für eine Diffusionslotschicht aufweisen können. Derartige Diffusionslotschichten haben den Vorteil einer höheren Temperaturfestigkeit gegenüber Weichlotschichten oder Klebstoffschichten. Für das Herstellen eines erfindungsgemäßen Halbleiterbauelements mit einem Halbleiterchipstapel sind nicht nur die beiden Halbleiterchips 2 und 3 erforderlich, sondern, wie 4 dann zeigt, eine weitere Zwischenplatte.
  • 4 zeigt einen schematischen Querschnitt durch einen Rohling 26 einer Zwischenplatte 4. Ein derartiger Rohling 26 kann beispielsweise aus Keramik hergestellt sein, wozu zunächst ein Grünkörper gebildet wird, der anschließend in einem Brennprozess zu einer Sinterkeramik zusammenschrumpft. Außerdem ist es üblich, derartige Keramikplatten als Zwischenplatten 4 aus einem Sinterkeramikblock zu sägen, um präzise Oberseiten 9 und Rückseiten 31 der Rohlinge 26 herstellen zu können. Dabei liegt die Dicke eines derartigen Keramikrohlings bei etwa 0,5 mm.
  • Außerdem ist es möglich, einen derartigen Rohling 26 aus einem Kunststoff herzustellen, wobei als Kunststoffe ein Stoff der Gruppe Polyimide, Hochtemperaturthermoplaste, Polybenzo cyclobuten oder Polybenzoxazole oder Mischungen derselben als Material für den Rohling 26 einer Zwischenplatte 4 eingesetzt werden. Der Rohling 26 wird anschließend mit elektrisch leitenden Schichten versehen.
  • 5 zeigt einen schematischen Querschnitt durch eine Zwischenplatte 4 nach Beschichten des Rohlings 26 der 4. Auf der Oberseite 9 des Rohlings 26 wurde eine Verdrahtungsstruktur 24 aufgebracht, die aus einer strukturierten Kaschierung hervorgegangen ist. Zunächst wird dazu eine stromlose chemische oder elektrolytische Metallabscheidung durchgeführt. Bei einer elektrolytischen Metallabscheidung ist es erforderlich, dass die Oberfläche der Keramikplatte leitend wird. Dazu wird eine elektrisch leitende Keimschicht beispielsweise mittels eines Sputterverfahrens aufgebracht und anschließend diese Keimschicht kontaktiert. In einem elektrolytischen Bad erfolgt dann die Abscheidung einer geschlossenen Beschichtung, beispielsweise auf der Oberseite 9 der Zwischenplatte 4.
  • Anschließend kann die geschlossene Beschichtung mittels Photolithographietechnik, bei der eine Photolackmaske gebildet wird, strukturiert werden. Zum Strukturieren werden unterschiedliche Verfahren, vorzugsweise ein nasschemisches Ätzen oder ein Trockenätzen mittels eines Plasmas eingesetzt. Anschließend wird die Photolackmaske entfernt, was mit Hilfe einer Plasmaveraschung oder mit Hilfe eines Lösungsmittels erfolgen kann. Bei dieser Strukturierung entsteht eine Verdrahtungsstruktur 24 auf der Oberseite 9 des Rohlings 26, die anschließend entweder zum Fixieren oder stoffschlüssigen Verbinden mit einem oberen Halbleiterchip oder zum Anbringen von Verbindungselementen eingesetzt werden kann. Dazu weist die gezeigte Verdrahtungsstruktur 24 eine Kontaktanschlussfläche 13 für Verbindungselemente und eine Kontaktanschlussfläche 14 für einen Halbleiterchip auf.
  • 6 zeigt einen schematischen Querschnitt durch einen Halbleiterchipstapel 1, der Halbleiterchips 2 und 3 gemäß den 2 und 3 und die Zwischenplatte 4 gemäß 5 aufweist. Die stoffschlüssigen Verbindungen zwischen den drei Komponenten des Halbleiterchipstapels 1 können unterschiedlich durchgeführt werden, so ist es möglich, über eine lötbare Beschichtung 16 aus einem Diffusionslotmaterial eine Diffusionslotschicht 18 in Zusammenwirken mit der Kaschierung 8 herzustellen, so dass die stoffschlüssige Verbindung zwischen dem unteren Halbleiterchip 2 und der Zwischenplatte 4 hochtemperaturstabil ist.
  • Eine Chipinsel in Form einer Kontaktanschlussfläche 14 für den oberen Halbleiterchip 3 kann ebenfalls eine lötbare Beschichtung aufweisen, wobei vorzugsweise diese Beschichtung aus einem Weichlot besteht, so dass beim Aufbringen des gestapelten Halbleiterbauelements 3 die Fixierung zwischen Zwischenplatte 4 und unterem Halbleiterchip 2 nicht gefährdet ist. Anstelle einer Weichlotschicht kann diese stoffschlüssige Verbindung auch von einer isolierenden oder von einem elektrisch leitenden Klebstoffschicht 19 bewirkt werden.
  • Grundsätzlich ist es möglich, zunächst einen temperaturfesten Halbleiterchipstapel 1 mit einer Zwischenplatte 4 herzustellen oder in einem anderen Durchführungsbeispiel des Verfahrens einen Halbleiterchipträger mit einer Chipinsel zur Verfügung zu stellen, auf der nacheinander zunächst der untere Halbleiterchip 1, dann die Zwischenplatte 4 und schließlich der obere Halbleiterchip 3 aufgebracht und damit gestapelt werden.
  • 7 zeigt einen schematischen Querschnitt durch eine Halbleiterbauelementposition 35 eines Halbleiterbauelementträgers 22, wobei der Halbleiterbauelementträger 22 eine Vielzahl derartiger Halbleiterbauelementposition 35 aufweisen kann. In dieser Halbleiterbauelementposition 35 ist eine zentrale Chipinsel 21 als Außenanschluss 7 angeordnet, die von Flachleitern 25 als Außenanschlüsse 7 umgeben ist.
  • 8 zeigt einen schematischen Querschnitt durch den Halbleiterbauelementträger 22 gemäß 7 nach Aufbringen eines Halbleiterchipstapels 1 gemäß 6. In diesem Fall wird der gesamte Halbleiterchipstapel 1, wie er in 6 zu sehen ist, auf die Chipinsel 21 entweder mit einem Leitkleber aufgeklebt oder mittels Weichlot aufgelötet, um die stoffschlüssigen Verbindungen zwischen den Komponenten des Halbleiterchipstapels 1 nicht zu gefährden. Andererseits ist es möglich, auf der Chipinsel 21 die Komponenten des Halbleiterchipstapels 1 nacheinander aufzubringen. In diesem Fall kann die Lotschicht 17 auch eine Diffusionslotschicht sein, um eine temperaturfeste stoffschlüssige Verbindung zu schaffen, welche die weiteren Prozessschritte wie Löten und Kleben der Komponenten zu einem Halbleiterchipstapel 1 unbeschadet übersteht.
  • 9 zeigt einen schematischen Querschnitt durch den Halbleiterbauelementträger 22 gemäß 8 nach Anbringen von Verbindungselementen 6. Die Anordnung der Verbindungselemente 6 ist rein schematisch und nicht auf den gezeigten Querschnitt beschränkt. Die gezeigten Verbindungselemente 6 sollen lediglich demonstrieren, welche Möglichkeiten der elektrischen Verbindungen zwischen den Außenanschlüssen 7 und den einzelnen Ebenen des Halbleiterchipstapels 1 möglich sind.
  • So können Kontaktflächen 27 auf der Oberseite 28 des oberen Halbleiterchips 3 mit der oberen Verdrahtungsstruktur 24 auf der Zwischenplatte 4 verbunden sein und weiterhin können Kontaktanschlussflächen 13 der Verdrahtungsstruktur 24 der Zwischenplatte 4 über entsprechende Verbindungselemente 6 mit Kontaktflächen 27 in Randbereichen des unteren Halbleiterchips 2 verbunden sein. Auch ist es möglich, den oberen Halbleiterchip 3 direkt mit Außenanschlüssen 7 in Form von Flachleitern 25 zu verbinden und/oder Kontaktflächen 27 des unteren Halbleiterchips 2 mit den entsprechenden Flachleitern 25 als Außenanschlüsse 7 elektrisch in Verbindung zu bringen. Auch können die Kontaktflächen 27 des oberen Halbleiterchips 3 und des unteren Halbleiterchips 2 über Verbindungselemente 6 miteinander verbunden werden.
  • Nach Fertigstellung der Verbindungen über Verbindungselemente 6 kann der Halbleiterbauelementträger 22 mit dem Halbleiterchipstapel 1 und den Verbindungselementen 6 in eine Kunststoffgehäusemasse eingebettet werden, aus der unter Freilassung der Außenanschlüsse 7 als oberflächenmontierbare Außenkontakte auf der Unterseite des Halbleiterbauelements 10, wie es 1 zeigt, hervorragen.
  • 10 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 20 einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Bei dieser Ausführungsform der Erfindung gemäß 10 überwiegen als stoffschlüssige Verbindung zwischen dem Halbleiterbauelementträger und dem Halbleiterchipstapel 1 sowie in nerhalb des Halbleiterchipstapels 1 Klebstoffverbindungen. Dazu ist der obere Halbleiterchip 3 über eine Verbindungspaste, die elektrisch leitfähig oder isolierend sein kann, auf eine doppelseitig mit Kupfer metallisierte Keramikplatte als Zwischenplatte 4, die auch mit Nickel oder mit Nickellegierungen beschichtet sein kann, aufgebracht, wobei die Zwischenplatte 4 wiederum durch eine Verbindungspaste auf die Oberseite des unteren Halbleiterchips 2 aufgebracht ist.
  • Der Unterschied zu der in 1 gezeigten Ausführungsform besteht darin, dass hier Leistungshalbleiterchips aufeinander gestapelt sind. Ein weiterer Unterschied besteht darin, dass die Zwischenplatte 4 in ihrer flächigen Erstreckung größer ist als der untere Halbleiterchip 2, so dass auch größere obere Halbleiterchips 3 oder gleichgroße Halbleiterchips 3 auf der Zwischenplatte 4 gestapelt werden können. Darüber hinaus ist die doppelseitig beschichtete Kupferplatte nicht nur auf der Oberseite 9 als Verdrahtungsstruktur 24 ausgebildet, sondern auch auf der Rückseite 31 strukturiert, so dass sie mit entsprechend angepassten Elektroden des unteren Halbleiterbauelements 2 wie einer Sourceelektrode S2 und einer Gateelektrode G2 verbunden werden kann. Die Rückseite 32 des unteren Halbleiterchips 2 stellt eine Drainelektrode D2 dar, die über die Chipinsel 21 des Halbleiterbauelementträgers 22 von außen als Drainelektrode D1 kontaktiert werden kann. Der gestapelte Halbleiterchip 3 weist ebenfalls auf seiner Rückseite 29 eine Drainelektrode D3 auf und auf seiner Oberseite 28 eine Sourceelektrode S3 und eine Gateelektrode G3 auf. Die Gateelektroden G2 des unteren Halbleiterchips 2 und die Gateelektrode G3 des oberen Halbleiterchips 3 sind über die Zwischenplatte 4 und ihre Verdrahtungsstrukturen 24 elektrisch miteinander verbunden.
  • In dieser Ausführungsform der Erfindung weisen die Randseiten der Zwischenplatte Leiterbahnen auf, oder es werden durch die Zwischenplatte 4 Durchkontakte vorgesehen sind. Die beiden Gateelektroden G2 und G3 werden in dieser Ausführungsform von einem gemeinsamen Gateanschluss G1 des Halbleiterbauelements angesteuert. Jedoch ist es auch möglich, die beiden Halbleiterchips getrennt anzusteuern, wenn entsprechende Verbindungselemente 6 vorgesehen werden. Auch die beiden Sourceelektroden S3 und S2 werden zusammen zu einer äußeren Sourceelektrode S1 des Halbleiterbauelements 20 geführt. Lediglich auf die Drainelektroden D2 und D3 kann getrennt zugegriffen werden. Dazu liegen die Verbindungsleitungen zwischen D3 und einem Außenanschluss nicht in der hier gezeigten Querschnittsebene.
  • 11 zeigt einen schematischen Querschnitt durch einen Halbleiterchipstapel 1 eines Halbleiterbauelements 30 einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Bei dieser weiteren Ausführungsform der Erfindung weist das Halbleiterbauelement 30 auf der Zwischenplatte 4 zwei obere Halbleiterchips 11 und 12 auf, die nebeneinander fixiert sind und unterschiedlich Logik- oder Speicherfunktionen erfüllen.
  • Dazu weisen die oberen Halbleiterchips 11 und 12 auf ihren Oberseiten 28 eine Mehrzahl von Kontaktflächen 27 auf, die unterschiedlich über Verbindungselemente verdrahtet werden können. Auf die Oberseite des unteren Halbleiterchips 2 ist mittels einer Lotschicht, die eine lötbare Metallisierung der Oberseite voraussetzt, wie z. B. eine Beschichtung aus AgAu oder PdAu als oberste Beschichtung auf dem unteren Halbleiterchip, um eine dünne Zwischenplatte mit einer Dicke kleiner als 0,5 mm zu fixieren. Dabei kann diese dünne Zwischenplatte aus einem isolierenden Material bestehen, das beidseitig mit Kupfer oder mit Nickel oder mit Legierungen derselben beschichtet ist, wie es für "DCB"-Platten (Direct Cupper Bonding) bezeichnet wird. Darauf sind die zwei oberen hier dargestellten Halbleiterchips 11 und 12 über eine Lotschicht fixiert.
  • 12 zeigt einen schematischen Querschnitt durch den Halbleiterchipstapel 1 gemäß 11 nach Anbringen von Verbindungselementen 6. Auch bei dieser Darstellung soll lediglich mit den eingezeichneten Verbindungselementen 6 gezeigt werden, welche Möglichkeiten prinzipiell bestehen, um die einzelnen Ebenen des Halbleiterchipstapels 1 untereinander und/oder mit Außenanschlüssen 7 bzw. Flachleitern 25 elektrisch zu verbinden. In diesem Fall weist die Halbleiterchipinsel 21 als Außenanschluss 7 eine größere Metallstärke auf als die Flachleiter 25, wobei es vorgesehen ist, dass die Flachleiter 25 seitlich aus einem Kunststoffgehäuse herausragen, während die Unterseite 36 der Chipinsel 21 als Kühlfläche und Außenanschluss 7 aus dem Kunststoffgehäuse als oberflächenmontierbarer Außenkontakt herausragt.
  • 13 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 40 gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • In diesem Fall werden ähnlich wie beim Halbleiterbauelement 20 gemäß 10 Leistungshalbleiterchips übereinander ge stapelt, wobei die Zwischenplatte 4 in ihrer flächigen Erstreckung größer ist als der untere Halbleiterchip 2. Auch hier ist die Zwischenplatte 4 mit Verdrahtungsstrukturen 24 auf beiden Seiten versehen. Auf der Oberseite 9 der Zwischenplatte 4 sind zwei Leistungshalbleiterchips 11 und 12 angeordnet, die jeweils eine Sourceelektrode S3 und eine Gateelektrode G3 auf ihren Oberseiten 28 aufweisen.
  • Die Rückseiten 29 der oberen Halbleiterchips 11 und 12 sind auf entsprechenden Kontaktanschlussflächen 14 der Verdrahtungsstruktur 24 der Zwischenplatte 4 als Drainelektroden D3 fixiert. Auf der Oberseite 15 des unteren Halbleiterchips 2 sind wiederum zwei Elektroden, nämlich eine Sourceelektrode S2 und eine Gateelektrode G2, angeordnet, die über entsprechende Leiterbahnen der unteren Verdrahtungsstruktur 24 der Zwischenplatte 4 mit den Elektroden der oberen Halbleiterchips 11 und 12 elektrisch verbunden sind. Die Hochstrom führenden Verbindungselemente 37 für die oberen Halbleiterchips 11 und 12 sind als Bondbänder ausgeführt, die mehrfach auf den Sourceelektroden S3 gebondet sind.
    • 1
    Halbleiterchipstapel
    2
    unterer Halbleiterchip
    3
    oberer Halbleiterchip
    4
    Zwischenplatte
    5
    leitende Beschichtung der Zwischenplatte
    6
    Verbindungselement
    7
    Außenanschluss
    8
    Kaschierung
    9
    Oberseite der Zwischenplatte
    10
    Halbleiterbauelement (Ausführungsform)
    11
    Halbleiterchips auf Zwischenplatte
    12
    Halbleiterchips auf Zwischenplatte
    13
    Kontaktanschlussfläche auf Zwischenplatte für Verbindungselement
    14
    Kontaktanschlussfläche auf Zwischenplatte für Halbleiterchip
    15
    Oberseite des unteren Halbleiterchips
    16
    lötbare Beschichtung
    17
    Lotschicht
    18
    Diffusionslotschicht
    19
    elektrisch leitende Klebstoffschicht
    20
    Halbleiterbauelement (weitere Ausführungsform)
    21
    Chipinsel
    22
    Halbleiterbauelementträger
    23
    Kunststoffgehäusemasse
    24
    Verdrahtungsstruktur auf Zwischenplatte
    25
    Flachleiter
    26
    Rohling der Zwischenplatte
    27
    Kontaktfläche
    28
    Oberseite des oberen Halbleiterchips
    29
    Rückseite des oberen Halbleiterchips
    30
    Halbleiterbauelement (weitere Ausführungsform)
    31
    Unterseite der Zwischenplatte
    32
    Rückseite des unteren Halbleiterchips
    33
    Rückseitenelektrode des oberen Halbleiterchips
    34
    Beschichtung auf der Rückseite des oberen Halbleiterchips
    35
    Halbleiterbauelementposition
    36
    Unterseite der Chipinsel
    37
    Hochstromverbindungselement
    38
    Rückseitenelektrode des oberen Halbleiterchips
    40
    Halbleiterbauelement (weitere Ausführungsform)
    G1
    Gateelektrode
    G2
    Gateelektrode
    G3
    Gateelektrode
    D1
    Drainelektrode
    D2
    Drainelektrode
    D3
    Drainelektrode
    S1
    Sourceelektrode
    S2
    Sourceelektrode
    S3
    Sourceelektrode

Claims (40)

  1. Halbleiterbauelement aufweisend: – einen Halbleiterchipstapel (1) – wenigstens einen unteren Halbleiterchip (2) als Basis des Halbleiterchipstapels (1) und – wenigstens einen oberen Halbleiterchip (3); – eine isolierende Zwischenplatte (4) die zwischen den Halbleiterchips (2, 3) angeordnet ist und – Verbindungselemente (6), welche die Halbleiterchips (2, 3), die Zwischenplatte (4) und Außenanschlüsse (7) miteinander elektrisch verbinden; wobei das Halbleiterbauelement auf seiner Unterseite oberflächenmontierbare Außenkontakte aufweist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die Zwischenplatte mindestens auf einer Seite eine leitende strukturierte Beschichtung (5) aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die Zwischenplatte (4) eine Keramikplatte ist.
  4. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die Zwischenplatte (4) eine Kunststoffplatte ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei die Kunststoffplatte einen Stoff der Gruppe Polyimide, Hochtemperaturthermoplaste, Polybenzocyclobuten oder Polybenzoxazole oder Mischungen derselben aufweist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenplatte (4) mindestens einseitig eine Kaschierung (8) aufweist.
  7. Halbleiterbauelement nach Anspruch 6, wobei die Kaschierung (8) strukturiert ist.
  8. Halbleiterbauelement nach Anspruch 6 oder Anspruch 7, wobei die Kaschierung (8) einen Stoff der Gruppe, Kupfer, Silber, Nickel, Palladium, Nickel/Palladium/Gold oder Legierungen derselben aufweist.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenplatte (4) eine höhere thermische Leitfähigkeit aufweist, als der Siliziumkristall des Halbleiterchips (2, 3).
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenplatte (4) in ihrer flächigen Erstreckung größer ist als der untere Halbleiterchip (2).
  11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei auf der Zwischenplatte (4) mehrere Halbleiterchips (11, 12) nebeneinander angeordnet sind.
  12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenplatte (4) eine strukturierte Metallbeschichtung auf ihrer Oberseite (9) aufweist.
  13. Halbleiterbauelement nach Anspruch 12, wobei die strukturierte Metallbeschichtung Kontaktanschlussflächen (13) für Verbindungselemente (6) und Kontaktanschlussflächen für gestapelte Halbleiterchips aufweist.
  14. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der untere Halbleiterchip (2) auf seiner Oberseite (15) eine lötbare Beschichtung (16) aufweist.
  15. Halbleiterbauelement nach Anspruch 14, wobei die lötbare Beschichtung (16) eine Metallschicht aufweist.
  16. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der untere Halbleiterchip (2) auf seiner Oberseite (15) eine Beschichtung aus Gold, Silber, Palladium oder Palladium/Gold oder Legierungen derselben aufweist.
  17. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenplatte (4) und die Halbleiterchips (2, 3) über stoffschlüssige Verbindungen aufeinander fixiert sind.
  18. Halbleiterbauelement nach Anspruch 17, wobei wenigstens eine der stoffschlüssigen Verbindungen eine Lotschicht (17) aufweist.
  19. Halbleiterbauelement nach Anspruch 17, wobei wenigstens eine der stoffschlüssigen Verbindungen eine Diffusionslotschicht (18) aufweist.
  20. Halbleiterbauelement nach Anspruch 17, wobei wenigstens eine der stoffschlüssigen Verbindungen eine isolierende Klebstoffschicht aufweist.
  21. Halbleiterbauelement nach Anspruch 17, wobei wenigstens eine der stoffschlüssigen Verbindungen eine elektrisch leitende Klebstoffschicht (19) aufweist.
  22. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die oberflächenmontierbaren Außenkontakte auf der Unterseite des Halbleiterbauelements (10) angeordnet sind und bis auf Außenkontaktflächen in einer Kunststoffgehäusemasse eingebettet sind.
  23. Halbleiterbauelement nach Anspruch 22, wobei die oberflächenmontierbaren Außenkontakte Flachleiter (25) eines Flachleiterrahmens mit einer Chipinsel (21) für einen unteren Halbleiterchip (2) aufweisen.
  24. Verfahren zur Herstellung eines Halbleiterbauelements (10), aufweisend: – Stapeln eines unteren Halbleiterchips (2), einer Zwischenplatte (4) und wenigstens eines weitern Halbleiterchips (3) übereinander auf einer Chipinsel (21) eines Halbleiterbauelementträgers (22); – Anbringen von Verbindungselementen (6) von den Halbleiterchips (2, 3) zu der Zwischenplatte (4), zwischen den Halbleiterchips (2, 3) untereinander und zu Außenanschlüssen (7) des Halbleiterbauelements (10) auf dem Halbleiterbauelementträger (22); – Einbetten des Halbleiterchipstapels und der Verbindungselemente in einer Kunststoffgehäusemasse (23).
  25. Verfahren zur Herstellung mehrerer Halbleiterbauelemente (10), aufweisend: – Bereitstellen von Halbleiterchips (2, 3); – Bereitstellen eines Halbleiterbauelementträgers (22) mit mehreren Halbleiterbauelementpositionen (35); – Bereitstellen von Zwischenplatten (4) für die Halbleiterbauelementpositionen (35); – Aufbringen von unteren Halbleiterchips (2) auf Chipinseln (21) des Halbleiterbauelementträgers (22) in den Halbleiterbauelementpositionen (35); – stoffschlüssiges Fixieren von Zwischenplatten (4) auf den unteren Halbleiterchips (2); – stoffschlüssiges Fixieren wenigstens eines weiteren Halbleiterchips (3) auf den Zwischenplatten (4) zu Halbleiterchipstapeln (1); – Anbringen von Verbindungselementen (6); – Einbetten der Halbleiterchipstapel (1) und der Verbindungselemente (6) in einer Kunststoffgehäusemasse (23); – Auftrennen des Halbleiterbauelementträgers (22) in einzelne Halbleiterbauelemente (10).
  26. Verfahren nach Anspruch 24 oder 25, wobei die Zwischenplatte (4) wenigstens einseitig mit einer strukturierten Kaschierung (8) versehen wird und dazu eine stromlose chemische oder eine elektrolytische Metallabscheidung auf einer metallischen Keimschicht durchgeführt wird.
  27. Verfahren nach Anspruch 26, wobei zum Abscheiden einer elektrisch leitenden Keimschicht ein Sputterverfahren eingesetzt wird.
  28. Verfahren nach Anspruch 26, wobei zum Strukturieren der Kaschierung (8) eine Photolithographietechnik eingesetzt wird, bei der eine Photolackmaske gebildet wird.
  29. Verfahren nach Anspruch 28, wobei zum Entfernen der Photolackmaske eine Plasmaveraschung eingesetzt wird.
  30. Verfahren nach Anspruch 28, wobei zum Entfernen der Photolackmaske ein Lösungsmittel verwendet wird.
  31. Verfahren nach Anspruch 28, wobei zum Entfernen der Keimschicht ein Trockenätzverfahren eingesetzt wird.
  32. Verfahren nach einem der Ansprüche 24 bis 31, wobei auf die Zwischenplatte (4) eine Verdrahtungsstruktur (24) aufgebracht wird.
  33. Verfahren nach einem der Ansprüche 24 bis 32, wobei zur Herstellung der Zwischenplatte (4) ein Sinterkeramikverfahren verwendet wird.
  34. Verfahren nach einem der Ansprüche 24 bis 32, wobei zur Herstellung von Zwischenplatten (4) ein Sinterkeramikblock aufgetrennt wird.
  35. Verfahren nach einem der Ansprüche 24 bis 34, wobei auf der Oberseite (15) des unteren Halbleiterchips (2) eine Beschichtung aus Gold, Silber oder Palladium/Gold oder Legierungen derselben abgeschieden wird.
  36. Verfahren nach einem der Ansprüche 24 bis 35, wobei die Zwischenplatte (4) und die Halbleiterchips (2, 3) über stoffschlüssige Verbindungen aufeinander gestapelt werden.
  37. Verfahren nach Anspruch 36, wobei als eine stoffschlüssige Verbindung wenigstens eine Lotschicht (17) aufgebracht wird.
  38. Verfahren nach Anspruch 36, wobei als eine stoffschlüssige Verbindung wenigstens eine Diffusionslotschicht (18) aufgebracht wird.
  39. Verfahren nach Anspruch 36, wobei als eine stoffschlüssige Verbindung wenigstens eine isolierende Klebstoffschicht aufgebracht wird.
  40. Verfahren nach Anspruch 36, wobei als eine stoffschlüssige Verbindung wenigstens eine elektrisch leitende Klebstoffschicht (19) aufgebracht wird.
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