DE102006057946A1

DE102006057946A1 - Taktrückgewinnungsschaltung und Speicherbaustein, der diese verwendet

Info

Publication number: DE102006057946A1
Application number: DE102006057946A
Authority: DE
Inventors: Jochen Hoffmann
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-12-08
Filing date: 2006-12-08
Publication date: 2007-09-20
Anticipated expiration: 2026-12-09
Also published as: US20070133338A1; DE102006057946B4; DE102006062801B4; US7646840B2

Abstract

Es wird ein Verfahren zum Eingeben von Daten in eine integrierte Schaltung offenbart. Mehrere Datensignale werden seriell von einer Quelle außerhalb der integrierten Schaltung empfangen. Aus den mehreren Datensignalen wird ein Abtastsignal abgeleitet. Das Ableiten erfolgt durch Schaltkreise in der integrierten Schaltung. Die Datensignale können an einem Eingang der integrierten Schaltung unter Verwendung des Abtastsignals zwischengespeichert werden, das in der integrierten Schaltung abgeleitet wurde.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft allgemein Taktsynchronisationssysteme für elektronische Bausteine und insbesondere eine Taktrückgewinnungsschaltung, ein Verfahren zum Bereitstellen eines Abtastsignals für einen elektronischen Baustein, und einen Speicherbaustein, der diese verwendet.

ALLGEMEINER STAND DER TECHNIK

Beim Übermitteln von Informationen wie etwa Dateninhalt, Speicheradressen und Steuerbit von einer integrierten Schaltung oder einem "Chip" eines elektronischen Bausteins zu einem anderen ist es notwendig, sicherzustellen, dass jeder Datenpuffer in der integrierten Schaltung die gesendeten Daten erfasst. Im Hinblick auf den Trend integrierter Schaltungen elektronischer Bausteine, mehrere hundert Megabit pro Sekunde oder mehr mit schnelleren Raten zu verarbeiten und zu senden, und aufgrund von Verzögerungen und anderen von den die Daten tragenden Signalen erfahrenen Beeinträchtigungen wird es schwieriger, eine Übertragung der Daten zwischen den integrierten Schaltungen des elektronischen Bausteins zu synchronisieren. In Bezug auf Speicherbausteine, wie zum Beispiel dynamische Direktzugriffsspeicher (DRAM), kann sich das Problem erschweren, da ein Abstand zwischen Datenanschlüssen der den Speicherbaustein realisierenden Chips (d.h. der Speicherchips) im Vergleich zu anderen Systemen wie etwa Mikroprozessoren relativ groß sein kann.

Eine potenzielle Lösung für die oben erwähnte Beschränkung besteht darin, eine andere Ausgestaltung der Kapselung für die Speicherchips zu verwenden. Im Einklang mit den derzeitigen Ausgestaltungen der Kapselung mit Bonddrähten werden Kontaktstellen für die Speicherchips im Allgemeinen in einer oder zwei Reihen der Kapselung angeordnet. Andere in integrierten Schaltungen realisierte Systeme, wie z.B. Mikroprozessoren, sind in dieser Hinsicht nicht beschränkt. Die Datenkontaktstellen können sich nebeneinander befinden, mit zusätzlichen Reihen für die Massekontaktstellen und die Treiberkontaktstellen des virtuellen Bausteins, die den Datenbus auf zusätzlichen Reihen umgeben. Insofern, als die oben erwähnten Ausgestaltungen der Kapselung signifikant kostspieliger sind, ist die Verwendung der Ausgestaltungen jedoch in einem Massenwaren-Marktsegment wie zum Beispiel Speicherbausteinen begrenzt, insbesondere wenn brauchbare Alternativen verfügbar sind.

Eine andere, weithin akzeptierte Alternative zum Synchronisieren der Übertragung der Daten zwischen den integrierten Schaltungen eines elektronischen Bausteins besteht darin, eine Taktrückgewinnungsschaltung darin zu integrieren. Ein Ansatz integriert einen Phasenregelkreis (PLL) in die Taktrückgewinnungsschaltung, um ein PLL-Taktsignal zu erzeugen. Die Phase des PLL-Taktsignals wird mit einem Systemtaktsignal des elektronischen Bausteins verglichen und der Phasenregelkreis wird justiert, bis die zwei Taktsignale übereinstimmen. Die Verwendung einer geeigneten Filterung ermöglicht es dem PLL-Taktsignal, sich an ein "gemitteltes" Systemtaktsignal anzupassen (d.h. ein Taktsignal, bei dem zufälliges Jitter ausgefiltert bzw. gemittelt wurde). Wenn das PLL-Taktsignal und das Systemtaktsignal synchronisiert sind, kann ein Datenzwischenspeicher der jeweiligen integrierten Schaltung des elektronischen Bausteins dann die empfangenen Daten zur weiteren Verarbeitung in dem elektrischen Baustein senden. Obwohl die zur Zeit verfügbaren Taktrückgewinnungsschaltungen, die Phasenregelkreise und andere Schaltungen enthalten, bisher ausreichend waren, werden die Anwendungen im Hinblick auf die höhere Menge und Rate, mit der die Daten in dem elektronischen Baustein gesendet werden, begrenzter.

Wenn man zum Beispiel eine Architektur eines Speicherbausteins betrachtet, verwenden schnelle Datenbusse davon häufig Abtastsignale, um ein Zwischenspeichern der mit einem Datenpuffer der integrierten Schaltungen des Speicherbausteins assoziierten Daten ordnungsgemäß zeitlich zu steuern. Beispielsweise sendet ein DRAM mit doppelter Datenrate Abtastsignale phasengleich mit den in dem DRAM gesendeten Daten. Die Abtastsignale verwenden typischerweise dieselben Treiber, Datenpuffer und Schnittstellen wie die Daten bei dem Versuch, das Abtastsignal mit den Daten zu synchronisieren. In dem DRAM werden die Abtastsignale verzögert, um eine Anpassung an eine Mitte eines Datenauges (engl.: data eye) zu erzielen (z.B. 90 Grad, wenn die Daten bei beiden Flanken eines Systemtakts gesendet werden) und dann als Takt zum Zwischenspeichern der empfangenen Daten verwendet. Ein Systemtakt wird gewöhnlich zum Auslesen der Daten aus einem Datenzwischenspeicher der jeweiligen integrierten Schaltungen des DRAM und zum Verarbeiten der Daten daraus verwendet.

Um einen mit dem Speicherchip assoziierten Anschlusszählwert zu reduzieren, wird ein (Zahlwort) Abtast (oder ein Paar von differentiellen Abtastsignalen) typischerweise für mehrere Datenanschlüsse verwendet. Mit zunehmender Frequenz des Systemtakts kann jedoch eine Verteilung des Abtastsignals zur Berücksichtigung einer Verzögerung zwischen mehreren Datenpuffern in dem Speicherbaustein problematisch sein. Zum Beispiel können die integrierten Schaltungen des Speicherbau steins Komplexitäten in der Zeitsteuerung erfahren, wenn die Verzögerung in Richtung etwa einer Hälfte einer Bitzelle (engl.: bit cell) tendiert. Wenn eine Ausbreitungsverzögerung der Taktsignale über die Datenports der integrierten Schaltungen des Speicherbausteins sich einer Taktzyklus-Zeit nähert, kann eine Implementierung von ausgeglichenen Taktbäumen (engl.: clock tree) für das Abtastsignal und auch für den Systemtakt notwendig werden. Bei dem Versuch, die Abtastsignale in einer Bitzelle an einem Datenpuffer zentriert zu halten, können die Datenbit unter Verwendung von Dummy-Verzögerungen verzögert werden, die einen Abtastsignal-Baum modellieren. Die Verwendung von solchen zusätzlichen Schaltungen, wie zum Beispiel eines ausgeglichenen Taktbaums, trägt jedoch zu der Komplexität der Ausgestaltung des Speicherbausteins bei.

Es werden in der Technik folglich ein System und ein Verfahren zur Verwendung mit einem elektronischen Baustein benötigt, das eine Übertragung von Daten darin, angesichts der eskalierenden Anforderungen zum Senden einer größeren Menge an Daten mit einer schnelleren Rate, synchronisiert. Genauer gesagt wird eine Taktrückgewinnungsschaltung für einen elektronischen Baustein wie zum Beispiel einen Speicherbaustein benötigt, die die empfangenen Daten synchron mit einem Systemtakt des Speicherbausteins Zwischenspeicher, die die Unzulänglichkeiten des Stands der Technik überwindet.

KURZFASSUNG DER ERFINDUNG

Diese und andere Probleme werden im Allgemeinen durch vorteilhafte Ausführungsformen der vorliegenden Erfindung, darunter eine Taktrückgewinnungsschaltung zur Verwendung mit ei nem elektronischen Baustein, gelöst oder umgangen und es werden technische Fortschritte erzielt.

Bei einer Ausführungsform wird ein Verfahren zum Eingeben von Daten in eine integrierte Schaltung offenbart. Mehrere Datensignale werden seriell von einer außerhalb der integrierten Schaltung angeordneten Quelle empfangen. Von den mehreren Datensignalen wird ein Abtastsignal abgeleitet. Das Ableiten geschieht durch Schaltkreise in der integrierten Schaltung. Die Datensignale können an einem Eingang der integrierten Schaltung unter Verwendung des Abtastsignals zwischengespeichert werden, das in der integrierten Schaltung abgeleitet wurde.

Im Obigen wurden die Merkmale und technischen Vorteile der vorliegenden Erfindung relativ grob skizziert, damit die folgende ausführliche Beschreibung der Erfindung besser verständlich wird. Im Folgenden werden zusätzliche Merkmale und Vorteile der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Für Fachleute sollte erkennbar sein, dass die offenbarte Konzeption und spezifische Ausführungsform ohne weiteres als Grundlage für das Modifizieren oder Entwerfen anderer Strukturen oder Prozesse zum Ausführen derselben Zwecke wie die vorliegende Erfindung benutzt werden können. Außerdem sollte für Fachleute erkennbar sein, dass solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzumfang der Erfindung abweichen, der in den angefügten Ansprüchen dargelegt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschrei bungen in Verbindungen mit den beigefügten Zeichnungen verwiesen. Es zeigen:

1 ein Blockschaltbild einer Ausführungsform eines gemäß den Prinzipien der vorliegenden Erfindung konstruierten elektronischen Bausteins;

2 ein Blockschaltbild einer Ausführungsform einer gemäß den Prinzipien der vorliegenden Erfindung konstruierten Taktrückgewinnungsschaltung;

3a und 3b ein Schaltbild für eine konkrete Ausführungsform einer Taktrückgewinnungsschaltung;

4a und 4b ein ausführlicheres Schaltbild der Ausführungsform von 3a und 3b; und

5 und 6 Signalformdiagramme, die eine Funktionsweise der Taktsynchronisierungs-Taktsignale in einem elektronischen Baustein gemäß den Prinzipien der vorliegenden Erfindung veranschaulichen.

AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Die Herstellung und Nutzung der zur Zeit bevorzugten Ausführungsformen werden nachfolgend ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können. Die besprochenen spezifischen Ausführungsformen veranschaulichen lediglich spezifische Möglichkeiten der Herstellung und Verwendung der Erfindung, und beschränken nicht den Schutzumfang der Erfindung.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einer Taktrückgewinnungsschaltung, eines Verfahrens zur Bereitstellung eines Abtastsignals für einen elektronischen Baustein und eines Speicherbausteins, der diese verwendet. Die Prinzipien der vorliegenden Erfindung können jedoch auch auf andere elektronische Bausteine angewandt werden, die zu dem hier offenbarten Speicherbaustein analoge Eigenschaften aufweisen. Die mit der Taktrückgewinnungsschaltung und dem resultierenden Speicherbaustein verbundenen Vorteile nutzen ferner die Vorteile aus, die mit der Anwendung solcher Speicherbausteine in elektronischen Systemen wie etwa Personal-Computern assoziiert sind.
Unter anfänglicher Bezugnahme auf 1 zeigt ein Blockschaltbild eine Ausführungsform eines gemäß Prinzipien der vorliegenden Erfindung konstruierten elektronischen Bausteins. Bei der dargestellten Ausführungsform ist der elektronische Baustein ein Speicherbaustein, und insbesondere ein dynamischer Direktzugriffsspeicher (DRAM). Natürlich können auch andere elektronische Bausteine, darunter andere Speicherbausteine, bei denen Synchronisationsprobleme in und zwischen den integrierten Schaltungen darin auftreten, von den hier offenbarten Taktwiedergewinnungsprinzipien Nutzen ziehen und liegen ohne Weiteres in dem allgemeinen Schutzumfang der vorliegenden Erfindung. Zum Beispiel kann der Speicher ein statischer RAM (SRAM) oder ein nicht-flüchtiger Speicher wie etwa ein Flash-Speicher oder EEPROM sein. Logikbausteine wie zum Beispiel Prozessoren, Steuerungen und Kommunikationschips könnten Konzepte der vorliegenden Erfindung auch nutzen.
Der Speicher von 1 enthält eine Taktrückgewinnungsschaltung 110, die ein Systemtaktsignal SCLK empfängt, das zum Beispiel durch eine Speichersteuerung des den DRAM enthaltenden Systems erzeugt wird. Die Taktrückgewinnungsschaltung 110 führt einem Zeilenadressenpuffer 120, einem Zeilendecoder 130, einem Spaltenadressenpuffer 140, einem Spaltendecoder 150 und einem Datenpuffer 170 des DRAM Taktsignale CLK zu. Der Einfachheit halber wird jedes der internen Taktsignale als CLK bezeichnet. Es versteht sich jedoch, dass bestimmte Taktsignale voneinander phasenverschoben oder zu verschiedenen Zeiten als andere interne Taktsignale selektiv gesperrt werden können. Anders ausgedrückt, sind die Taktsignale CLK dargestellt, um zu zeigen, dass mehrere Taktsignale, die kontinuierlich oder nur bei Bedarf arbeiten können, von dem Systemtakt abgeleitet werden können.
Der Speicherbaustein enthält außerdem eine Speichermatrix 160 und einen Datenpuffer 170. Im Fall eines DRAM enthält die Speichermatrix Zeilen und Spalten von Speicherzellen, die jeweils einen mit einem Zugriffstransistor in Reihe geschalteten Kondensator enthalten. Um auf eine bestimmte Speicherzelle in der Speichermatrix 160 zuzugreifen, wird ein Adressensignal S_ADDR zu dem Zeilenadressenpuffer 120 und dem Spaltenadressenpuffer 140 gesendet. Die Spaltenadresse und die Zeilenadresse des DRAM teilen sich in der Regel externe Anschlüsse, so dass die Zeilenadresse vor der Spaltenadresse empfangen wird.
Die Zeilen- und Spaltenadressenpuffer 120, 140 sind dafür ausgelegt, das Adressensignal S_ADDR zu puffern, das in der Regel von der Speichersteuerung des Speichermoduls bereitgestellt wird. Die Ausgänge der Zeilen- und Spaltenadressenpuffer 120, 140 sind an die Zeilen- bzw. Spaltendecoder 130, 150 angekoppelt. Die Zeilen- und Spaltendecoder 130, 150 sind dafür ausgelegt, das Adressensignal S_ADDR aus den Zeilen- bzw. Spaltenadressenpuffern 120, 140 zu decodieren, um der Speichermatrix 160 Signale dergestalt zuzuführen, dass bestimmte Zeilen und Spalten gewählt werden können. Während die Zeilen- und Spaltendecoder 130, 150 jeweils als eine einzige funktionale Einheit dargestellt sind, versteht sich, dass die Zeilen- und Spaltendecoder 130, 150 häufig in mehreren Ebenen von Vordecodierungs- und Decodierungssubsystemen realisiert werden, von denen bestimmte oder keine synchron getaktet sind.
Daten, die sich in der Speichermatrix 160 befinden, werden über den Datenpuffer 170 in diese geschrieben oder daraus gelesen. Der Datenpuffer 170 und einhergehende Pfade sind vorgesehen, um die Lese- und Schreibpfade zu repräsentieren, die eine größere Anzahl von Elementen und Pfaden (z.B. Leseverstärker und Zwischenspeicher) enthalten können. Der Datenpuffer 170 kann an einen externen Knoten angekoppelt werden, um die Datensignale von einer Quelle, die sich auf einer anderen integrierten Schaltung befindet, z.B. einer auf einem separaten Halbleitersubstrat gebildeten Schaltung, zu empfangen.
Taktsignale CLK werden vielen Komponenten des DRAM zugeführt, damit der Betrieb des DRAM synchron sein kann. Mit dem Auftreten schnellerer Netzwerke und elektronischer Bausteine im Allgemeinen sind Taktrückgewinnungsschaltungen in den Mittelpunkt gerückt, um eine Bandbreite und Geschwindigkeit davon zu vergrößern. Die Theorie hinter den Taktrückgewinnungsschaltungen besteht darin, dass auch ein sehr rauschbehaftetes Systemtaktsignal verwendet werden kann, weil das Verhalten des Signals vorhersehbar ist. Wie bereits erwähnt, verwendet man häufig einen Phasenregelkreis (PLL) oder einen Verzögerungsregelkreis (DLL) in der Taktrückgewinnungsschaltung, um ein PLL-Taktsignal zu erzeugen. Die Phase des PLL-Taktsignals wird mit dem Systemtaktsignal verglichen und der Phasenregelkreis justiert, bis die zwei Taktsignale übereinstimmen. Die Verwendung einer geeigneten Filterung ermöglicht es, dem PLL-Taktsignal, sich an ein "gemitteltes" Systemtaktsignal anzupassen (d.h. einem Taktsignal, bei dem zufälliges Jitter herausgefiltert bzw. gemittelt wurde).
Wie aus der hier angegebenen Besprechung ersichtlicher werden wird, kann man auch dann eine ähnliche Schaltung verwenden, wenn das empfangene Signal kein Taktsignal ist, sondern ein Datenkanal- oder Taktsignal, bei dem aufgrund von Jitter oder Rauschen bestimmte Flanken fehlen. In jedem Fall sind die erwarteten Muster naturgemäß nicht vorhersehbar. In einem solchen Fall kann ein Phasendetektor Zeitschlitze ignorieren, in denen das ankommende Signal keinen Übergang erfährt (entweder weil ein Taktimpuls verloren wurde oder weil sich eine Datenpolarität nicht ändert). Bei Zeitschlitzen, die einen Übergang an dem ankommenden Signal erfahren, kann jedoch eine Phase des ankommenden Signals mit einer Phase des PLL-Taktsignals verglichen werden. Dann kann man auf dieser Basis Justierungen des PLL-Taktsignals vornehmen.
Die oben erwähnten Prinzipien können als Ausgangspunkt für eine Definition einer schnellen Datenschnittstelle ohne separate Abtastsignale dienen. Stattdessen kann eine Phase des Datenstroms aus den ankommenden Daten heraus erkannt werden, indem man einen Systemtakt des elektronischen Bausteins verwendet, der entlang des Datenpfades bewegt wird, bis die Phasen übereinstimmen. Dann wird der Systemtakt um eine weitere Hälfte einer Bitzelle verzögert und das resultierende Signal als ein Abtastsignal als ein Zwischenspeicher-Impuls verwendet.
Die oben beschriebenen Taktrückgewinnungstechniken können für jeden einzelnen Anschluss durchgeführt werden. Wenn ein (Zahlwort) Zwischenspeicherimpuls durch Vergleichen eines Systemtakts mit den ankommenden Daten auf einem (Zahlwort). Anschluss erzeugt und der Impuls dann über den Datenport hinweg verteilt wird, können wieder analoge Probleme in Bezug auf Ausbreitungsverzögerung auftreten. Angesichts dessen kann es vorzuziehen sein, kleinere Cluster der Anschlüsse zu gruppieren. Wenn zum Beispiel 16 Datenanschlüsse vorliegen, kann die Taktrückgewinnungsschaltung vier lokale Abtastsignale erzeugen und die Signale über jeweils vier Kontaktstellen hinweg verteilen.
Ein Hauptnachteil des Erzeugens von anschlussindividuellen Abtastsignalen besteht darin, dass Stromverbrauch für einen Phasenregelkreis, einen Phasendetektor und eine Trimmschaltung merklich sein kann. Der Phasenregelkreis wird jedoch wirklich nur dann benötigt, wenn ein Taktsignal lokal erzeugt werden muss. Für einen DRAM ist dies im Allgemeinen nicht der Fall, weil zwei Taktsignale vorliegen, nämlich das Systemtaktsignal und das Abtastsignal, die etwa mit derselben Frequenz hin- und herschalten. Während das Abtastsignal eigentlich nur für das anfängliche Zwischenspeichern ankommender Daten notwendig ist, dient das Systemtaktsignal zum Verarbeiten der Daten in dem gesamten DRAM. Folglich kann der Systemtakt über die Datenports, möglicherweise in Verbindung mit einem ausgeglichenen Baum (engl.: balanced tree), verteilt werden. Der Systemtakt kann deshalb zur lokalen Erzeugung des Abtastsignals mit viel weniger Overhead und Stromverbrauch verwendet werden.
Für Fachleute ist erkennbar, dass das Abtastsignal eine Funktionalität eines Takts ausführt und in der Regel keine zusätzlichen Informationen (d.h. wann ein Datenburst beginnt) führt. Dies ist bei bestimmten elektronischen Bausteinen, wie z.B. Doppeldatenraten-DRAMS, möglicherweise nicht der Fall. Das Abtastsignal für solche Bausteine kann zum Zwischenspeichern der Daten und zum Decodieren der Daten verwendet werden, wenn ein Datenburst beginnt und endet. Mit ansteigenden Frequenzen wird dieser Prozess jedoch komplizierter zu implementieren, weil, wenn der Datenburst beginnt, die Übertragung der Daten nicht in Einklang der Decodierung der Daten mit dem Abtastsignal verzögert werden kann.
Somit ist es sehr wahrscheinlich, dass im Folgenden ein kontinuierlich hin- und herschaltendes Abtastsignal auch mit elektronischen Bausteinen wie etwa Doppeldatenraten-DRAMs verwendet werden wird.
Nunmehr mit Bezug auf 2 zeigt ein Blockschaltbild eine Ausführungsform einer gemäß den Prinzipien der vorliegenden Erfindung konstruierten Taktrückgewinnungsschaltung. Die Taktrückgewinnungsschaltung enthält eine erste Reglerschaltung 210, die ein erstes Taktsignal CLK1, das aus einem Systemtakt (der ein Systemtaktsignal SCLK2 bereitstellt) eines elektronischen Bausteins ableitbar ist, mit einem Datenstrom, zum Beispiel von einem Datenpuffer des elektronischen Bausteins (siehe 1), vergleicht und ein Zwischensignal (z.B. ein erstes Zwischenspannungssignal V1) daraus bereitstellt. Die Taktrückgewinnungsschaltung 110 enthält außerdem eine zweite Reglerschaltung 230, die ein zweites Taktsignal CLK2, das aus dem Systemtakt ableitbar ist, mit dem Datenstrom aus dem Datenpuffer vergleicht, der mit dem elektro nischen Baustein assoziiert ist, und ein weiteres Zwischensignal (z.B. ein zweites Zwischenspannungssignal V2) daraus bereitstellt.
Die Taktrückgewinnungsschaltung 110 enthält außerdem eine Verzögerungsschaltung 250 mit mehreren Verzögerungselementen, nämlich einem ersten Verzögerungselement 255, einem zweiten Verzögerungselement 260, einem dritten Verzögerungselement 265 und einem vierten Verzögerungselement 270. (Das erste und das zweite Verzögerungselement 255 und 260 könnten wie in der konkreten Ausführungsform von 3 gezeigt als ein einziges Verzögerungselement implementiert werden.) Das erste und das zweite Verzögerungselement 255, 260 bereiten das Systemtaktsignal SCLK auf, um das erste Taktsignal CLK1 abzuleiten. Analog bereiten das dritte und das vierte Verzögerungselement 265, 270 das Systemtaktsignal SCLK weiter auf, um das zweite Taktsignal CLK2 abzuleiten.
Die Verzögerungselemente 255, 260, 265 und 270 sind alle variable Verzögerungen und können auf vielfältige Weisen implementiert werden. 3a zeigt eine spezifische analoge Ausführungsform. Es werden auch alternative Ausführungsformen in Betracht gezogen. Zum Beispiel können die Verzögerungselemente mit einer angezapften Verzögerungsleitung und einem Multiplexer als digitales Beispiel implementiert werden. Außerdem sind andere Beispiele möglich.
Die erste Reglerschaltung 210 enthält einen ersten Phasendetektor 215 und einen ersten Spannungsjustierer 220. Der erste Phasendetektor 215 besitzt ein Komparatorfenster mit einer Breite gleich einer (Zahlwort) Bitzelle, der eine Phasenbeziehung zwischen dem ersten Taktsignal CLK1 und dem Datenstrom erkennt und ein Phasenbeziehungssignal daraus bereit stellt. Der erste Phasendetektor 215 ignoriert in der Regel Zyklen, in denen keine Datenübergänge auftreten, und führt andernfalls wie oben beschrieben den Phasenvergleich durch. Der erste Spannungsjustierer 220 justiert das erste Zwischenspannungssignal V1 als Funktion des aus dem ersten Phasendetektor 215 abgeleiteten Phasenbeziehungssignals. Das erste Zwischenspannungssignal V1 steuert eine Verzögerung der Verzögerungsschaltung 250, und es werden Justierungen vorgenommen, wodurch eine Versetzung zwischen dem ersten Taktsignal CLK1 und dem Datenstrom reduziert wird. Die Justierungen erfolgen kontinuierlich während eines Betriebs des DRAM, um ein etwaiges Driften zu berücksichtigen, das mit der Zeit aufgrund von Temperaturschwankungen auf den Chips der die DRAM realisierenden integrierten Schaltungen auftreten kann.
Das dritte und das vierte Verzögerungselement 265, 270 der Verzögerungsschaltung 250 bereiten das erste Taktsignal CLK1 weiter auf und das zweite Taktsignal CLK2 wird der zweiten Reglerschaltung 230 zugeführt. Die zweite Reglerschaltung 230 enthält einen zweiten Phasendetektor 235 und einen zweiten Spannungsjustierer 240. Entsprechend zu dem ersten Phasendetektor 210 besitzt der zweite Phasendetektor 235 ein Komparatorfenster, das eine Phasenbeziehung zwischen dem zweiten Taktsignal CLK2 und dem Datenstrom erkennt und ein Phasenbeziehungssignal daraus bereitstellt. Der zweite Spannungsjustierer 240 justiert das zweite Zwischenspannungssignal V2 als Funktion des aus dem zweiten Phasendetektor 235 abgeleiteten Phasenbeziehungssignals.
Das zweite Zwischenspannungssignal V2 justiert einzelne der Verzögerungselemente der Verzögerungsschaltung 250 weiter, bis eine Versetzung zwischen den Übergängen des Datenstroms und dem ersten und dem zweiten Taktsignal CLK1, CLK2 redu ziert ist. An einem Punkt, an dem die Übergänge etwa gleich sind, beträgt eine Verzögerung zwischen dem ersten und dem zweiten Taktsignal CLK1, CLK2 etwa eine Länge einer (Zahlwort) Bitzelle (engl.: bit cell). Es sollte Sorgfalt walten gelassen werden, um eine Verzögerung zu vermeiden, die gleich n Bitzellen mit n > 1 ist. Dies lässt sich erreichen, indem man eine Initialisierungsschaltung für den DRAM verwendet, die die Verzögerungselemente der Verzögerungsschaltung 250 während einer Initialisierung der Taktrückgewinnungsschaltung 110 auf eine sehr kleine Verzögerung zurücksetzt. Jede Rückkopplungsschleife, die die erste und die zweite Reglerschaltung 210, 230 umfasst, sollte außerdem verschiedene Zeitkonstanten aufweisen, um eine überschwingende Signalform in der Taktrückgewinnungsschaltung 110 zu vermeiden. Zum Beispiel ist eine kleinere Zeitkonstante für die erste Reglerschaltung 210 vorzuziehen, so dass sich das erste Zwischenspannungssignal V1 setzt, bevor eine zweite Flanke davon mit dem zweiten Zwischenspannungssignal V2 justiert wird.
Ein mit der Taktrückgewinnungsschaltung 110 assoziierter Datenzwischenspeicher 280 speichert die Daten aus dem Datenstrom als Funktion eines Abtastsignals SRB, das als Funktion des ersten und des zweiten Zwischenspannungssignals V1, V2 erzeugt wird, zwischen. Genauer gesagt wird das Abtastsignal SRB aus einer Anzapfung zwischen dem dritten und dem vierten Verzögerungselement 265, 270 der Verzögerungsschaltung 250 abgeleitet. Während das erste und das zweite Taktsignal CLK1, CLK2 beide justiert werden, um im Wesentlichen gleichzeitig mit den Daten überzugehen, liefert die Anzapfung zwischen dem dritten und dem vierten Verzögerungselement 265, 270 also das Abtastsignal SRB, das vorzugsweise in dem Datenauge (engl.: data eye) zentriert ist.
Somit liefert die Datenrückgewinnungsschaltung 110 eine Technik, die einen Betrieb davon mit einem einzigen Systemtakt erlaubt. Das Abtastsignal SRB wird lokal aus dem Datenstrom erzeugt, wodurch separate Abtast-Anschlüsse sowie Abtast-Taktbäume und angepasste Verzögerungen in einem Datenpfad im Allgemeinen überflüssig werden und dadurch ein Taktstrom wahrnehmbar reduziert wird. Anstatt der Verwendung eines externen Abtastsignals wird das Systemtaktsignal SCLK verwendet, das im Allgemeinen mit etwa derselben Frequenz des abgeleiteten Abtastsignals SRB operiert. Das Abtastsignal SRB wird unter Verwendung einer gemäß der Verzögerungsschaltung 250 der Taktrückgewinnungsschaltung 110 bestimmten variablen Verzögerung abgeleitet. Der Betrag der Verzögerung sollte so justiert werden, dass die Übergänge in einer Mitte einer Bitzelle auftreten. Die erste und die zweite Reglerschaltung 210, 230 justieren einzelne der mehreren Verzögerungselemente der Verzögerungsschaltung 250, um die variable Verzögerung zu erhalten.
Gemäß den Prinzipien der vorliegenden Erfindung werden durch die Taktrückgewinnungsschaltung 110 im Allgemeinen angepasste Verzögerungen in dem Datenweg des DRAM sowie Trimmelemente überflüssig, wodurch ein Stromverbrauch reduziert und eine Entwurfskonfiguration des DRAM vereinfacht wird. Das Ablösen einer Notwendigkeit von Verzögerungselementen in dem Datenweg beschleunigt offensichtlich eine Übertragung des Datenstroms in dem DRAM. Ein anderer vorteilhafter Aspekt besteht darin, dass eine Abtast-Zeit durch zeitliche Mittelung des Auftretens der Datenübergänge bestimmt wird.
Die hier beschriebenen Techniken berücksichtigen, dass der Datenpuffer beim Empfang eines getakteten Signals im Vergleich zu einem zufälligen Datenstrom ein verschiedenes Ver halten zeigen könnte. Wenn ein Datenpuffer in einem Frequenzbereich in der Nähe einer Verstärkungsbandbreite operiert, könnte das getaktete Signal (wenn man die Übergänge mit einer hohen Frequenz betrachtet) zu kleineren Spannungshüben für Signale in dem Datenpuffer führen. Folglich könnte der Datenpuffer im Vergleich zu Übergängen in dem Datenstrom, die mit niedrigeren Frequenzen auftreten können, schneller schalten. Deshalb ist das Abtastsignal möglicherweise nicht in dem Datenauge zentriert, sondern in einer Richtung versetzt. Diese Beschränkung wird in Verbindung mit der gemäß den Prinzipien der vorliegenden Erfindung konstruierten Taktrückgewinnungsschaltung 110 vermieden, weil das Abtastsignal SRB aus dem Datenstrom heraus erzeugt wird.
Wieder suchen die erste und die zweite Reglerschaltung 210, 230 nach Datenübergängen zum Justieren des Abtastsignals SRB. Wenn man jedoch einen herkömmlichen Betrieb eines DRAM betrachtet, könnte ein Datenanschluss für einen längeren Zeitraum (z.B. Stunden) dieselbe Datenpolarität empfangen, ohne zu schalten. Um die Taktrückgewinnungsschaltung 110 gemäß der vorliegenden Erfindung besser zu betreiben, ist es vorzuziehen, sicherzustellen, dass Datenübergänge mit einer bestimmten vorgewählten Zeitperiode auftreten. Man kann dies für DRAMS mit Ports durchführen, die Daten und Befehle multiplexen (z.B. Busse des Pakettyps), indem zum Beispiel die Befehle auf eine solche Weise decodiert werden, dass Übergänge immer dann, wenn der Baustein mit einer nützlichen Befehlsequenz betrieben wird, auf jeder Leitung auftreten. Andernfalls kann man Dummy-Zyklen vorsehen, in denen die Datenanschlüsse hin- und hergeschaltet werden. Für bestimmte Anwendungen können Dummy-Zyklen hinter anderen Befehlen verborgen werden. Für einen DRAM können zum Beispiel die Datenanschlüsse durch die Steuerung im Anschluss an einen Auffrischzyklus hin- und her geschaltet werden, ohne Datenbandbreite zu verlieren, weil während der Auffrischperiode in jedem Fall keine Daten empfangen werden. Man kann deshalb die Auffrischperiode verwenden, um Dummy-Übergänge zur Kalibration der Abtastsignale SRB der Taktrückgewinnungsschaltung 110 bereitzustellen.
Wenn man einzelne Anschlüsse betrachtet, kann man die Abtastsignale SRB anschlussindividuell erzeugen, was bedeutet, dass das Abtastsignal SRB abhängig von einer Struktur des von den einzelnen Anschlüssen empfangenen Datenmusters etwas versetzt sein kann. Offensichtlich sollten die Daten vor einer weiteren Verarbeitung synchronisiert werden, was man durch Verwendung einer zuerst hinein-zuerst hinaus-Pufferkonfiguration erreichen könnte. Während die einzelnen Abtastsignale SRB zum Schreiben der Daten in die zuerst hinein-zuerst hinaus-Pufferstruktur verwendet werden, benutzt man den Systemtakt für die Auslesefunktion. Die Ausleseimpulse sollten deshalb im Vergleich zu den Schreibimpulsen lange genug verzögert werden, damit kein oder nur wenig Datenwettstreit auftritt.
3a und 3b, die zusammen als 3 bezeichnet werden, liefern ein spezifisches Beispiel für eine Implementierung der vorliegenden Erfindung. Insbesondere liefert diese Ausführungsform eine analoge Implementierung eines hier beschriebenen Abtast-Generators. Diese Schaltung ist nur als Beispiel gemeint und die vorliegende Erfindung ist nicht auf die beschriebene Lösung beschränkt.
Es folgt eine kurze Beschreibung der Funktionalität der Schaltung von 3. Zuerst mit Bezug auf 3a empfangen drei sequentielle variable Verzögerungsketten 255/260, 265 und 270 den Systemtakt SCLK und dienen zur Erzeugung der internen Takte CLK1, CLK2 und SRB, die oben mit Bezug auf
2 beschrieben wurden. In diesem konkreten Beispiel enthält jede Verzögerungskette eine Anzahl seriell geschalteter Inverter. Der Ausgang jedes Inverters ist über einen Auswahltransistor an eine Kapazität angekoppelt. Variieren der Gate-Spannung dieser Auswahltransistoren ändert die von den Invertern in der Verzögerungskette gesehene effektive Last und variiert somit die Verzögerung. Die Gate-Spannungen für die erste Inverterkette 255/260 und deshalb ihre Verzögerung wird durch die Spannung V1 gesteuert, während die Gate-Spannungen für die zweite und die dritte Kette und deshalb ihre Verzögerung durch die Spannung V2 gesteuert werden. Außerdem werden Freigabetaktsignale CLK1e und bCLK1e erzeugt und dienen zur Erzeugung der Steuerspannungen V1 und V2 wie nachfolgend besprochen.
Nunmehr mit Bezug auf 3b erzeugt ein Impulsgenerator 290 einen Impuls mit fester Breite für jeden Übergang in dem ankommenden Datenstrom DATA. Die Breite des Impulses wird durch die Verzögerung der Kette von Invertern in dem Impulsgenerator 290 bestimmt. Der Ausgang des Impulsgenerators 290 mit dem Label "Impuls" dient als Eingang für zwei separate Phasendetektoren 215 und 235. In dem Phasendetektor 215 wird der Impuls mit CLK1 verglichen, das nach der Verzögerungskette 255/260 abgegriffen und durch die Verzögerungsschaltung 292 wie in 3a gezeigt um eine Hälfte einer Impulsbreite verzögert wurde. In dem Phasendetektor 235 wird der Impuls mit CLK2 verglichen, das nach der Verzögerungskette 290 abgegriffen und durch die Verzögerungsschaltung 294 um eine Hälfte einer Impulsbreite verzögert wurde.
Die zwei Phasendetektoren 215 und 235 weisen zusätzliche Freigabeeingänge auf, die an komplementäre Taktsignale CLK1e und bCLK1e angekoppelt sind, die in 3a wie gezeigt er zeugt wurden. Als Beispiel ist dieses Merkmal für eine Anwendung des Doppeldatenratentyps nützlich. Zum Beispiel stellt dieses Merkmal sicher, dass der Detektor 215 an geraden Datenflanken synchronisiert und der Detektor 235 an ungeraden Datenflanken synchronisiert. Anders ausgedrückt, beträgt die Verzögerung zwischen CLK1 und CLK2 180 Grad. Die Phasenbeziehungen zwischen diesem Freigabetakt CLK1e und den Taktsignalen CLK1 und CLK2 sind willkürlich.
Der Phasendetektor 215 (oder 235) decodiert ein Signal bSLOWER, das für die Dauer der Überlappung des Datenimpulses PULSE auf hoch und des Eingangstakts CLK1 (oder CLK2) auf hoch aktiv ist, und ein Signal FASTER, das für die Dauer der Überlappung des Datenimpulses auf hoch und des Eingangstakts CLK1 (oder CLK2) auf niedrig aktiv ist. In dem Spannungsregler 220 (oder 230) öffnet das Signal bSLOWER einen p-Kanal-Transistor 221 (oder 241), der einen großen Kondensator 212 (oder 232) langsam auf VDD auflädt, während das Signal FASTER einen n-Kanal-Transistor 224 (oder 244) öffnet, der denselben Kondensator 212 (oder 232) auf Masse entlädt. Der durch den ersten Phasendetektor 215 geladene Kondensator 212 liefert die Spannungsreferenz V1, während der durch den zweiten Phasendetektor 235 geladene Kondensator 232 die Spannungsreferenz V2 liefert. Die Rückkopplungsschleifen erreichen einen stabilen Zustand, wenn die Eingangstakte CLK1 und CLK2 die durch Datenumschaltung erzeugten Impulse halbieren. Das heißt, dass die bei jeder Datenumschaltung erzeugten Impulse bSLOWER und FASTER genau dieselbe Breite aufweisen, wodurch eine kleine Entladung, gefolgt durch eine kleine Ladung desselben Betrags verursacht wird.
Da die Phasendetektoren 215 und 235 während komplementärer Taktphasen aktiv sind, beträgt die Phasendifferenz zwischen CLK1 und CLK2 180 Grad. Das Abtastsignal SRB wird von der Inverterkette von 3b an einem Punkt in der Mitte zwischen CLK1 und CLK2 minus einer Hälfte der Impulsgeneratorverzögerung abgegriffen. Es besteht keine übereinstimmende Verzögerung in dem Abgriff für das Abtastsignal SRB. Auf diese Weise kann das Abtastsignal SRB um 90 Grad von den ankommenden Daten (Mitte des Datenauges eines Datenstroms des Doppeldatenratentyps) verzögert werden. Das Konzept der Verwendung von Impulsen, wenn Daten übergehen, bedeutet, dass Perioden, in denen sich keine Daten ändern, automatisch ignoriert und nur gültige Flanken ausgewertet werden.
Das in 3 gezeigte Schaltbild enthält keine Herauffahrschaltkreise, die die Schaltung in einen gültigen angeschalteten Zustand zwingen würden. Es kann zusätzliche Filterung hinzugefügt werden, die es der Schaltung ermöglicht, während der anfänglichen Suche schneller zu regeln und dann zu einem langsameren Modus umzuschalten, sobald ein stabiler Arbeitspunkt gefunden ist.
4a und 4b zeigen ein ausführlicheres Schaltbild der Implementierung von 3. Diese Schaltung enthält die Schaltkreise von 3 sowie zusätzliche Schaltkreise, z.B. zur Lastanpassung. Angesichts der Ähnlichkeiten der beiden Schaltungen wird eine weitere Besprechung nicht als notwendig erachtet.
Es sind andere Implementierungen der hier beschriebenen Konzepte möglich und sollten nicht ausgeschlossen werden. Zum Beispiel können die Schaltungen digitale Spannungsregelung benutzen, z.B. unter Verwendung eines Zählers und eines binär decodierten Spannungsteilers. Es können auch verschiedene Phasendetektoren implementiert werden. Zum Beispiel kann man eine Arbitrierungsschaltung auf Zwischenspeicher-Basis verwenden, die die relative zeitliche Abstimmung auswertet und dann den oben erwähnten Zähler inkrementiert oder dekrementiert.
Nunmehr mit Bezug auf 5 und 6 sind Signaldiagramme angegeben, um die Funktionsweise der synchronisierenden Taktsignale in einem elektronischen Baustein gemäß den Prinzipien der vorliegenden Erfindung zu demonstrieren.
Zuerst mit Bezug auf 5 zeigt die oberste Signalform eine Spannung V1, bei der es sich um die durch den Spannungsregler geregelte analoge Spannung handelt. Eine ähnliche Figur würde für die Spannung V2 gelten. Es ist eine Periode gezeigt, in der der Regler immer noch nach dem Gleichgewicht sucht und die Spannung V1 niedriger geregelt wird. Die mittlere Signalform zeigt die Signale CLK1, DATA und PULSE. Es ist ersichtlich, dass die ansteigende Flanke von CLK1 langsam in Richtung der Mitte der Impulse PULSE verschoben wird.
Schließlich zeigt die untere Signalform die Signale bSLOWER und FASTER. Zu Anfang wird nur das Signal FASTER erzeugt (CLK1-Anstieg tritt außerhalb des Impulses PULSE auf).
Wenn V1 erniedrigt wird, wird die Verzögerung in der ersten Kette kleiner, wodurch das Signal CLK1 wieder in das Signal PULSE verlagert wird. Folglich werden beide Signale FASTER und bSLOWER erzeugt und weisen Breiten auf, die abhängig davon, wo die ansteigende Flanke des Signals CLK1 das Signal PULSE schneidet, variieren.
Da das Signal V1, während das Signal FASTER aktiv ist, erniedrigt und während das Signal bSLOWER aktiv ist, vergrößert wird, nimmt die Steigung von V1 mit der Zeit ab und erreicht ihr Gleichgewicht, sobald die FASTER- und bSLOWER-Impulse dieselbe Breite aufweisen. Dies ist in dem zweiten Signalform-Plot von 6 gezeigt.
Somit wurde eine Taktrückgewinnungsschaltung eingeführt, die lokal Abtastsignale zum Abtasten von Daten auf Datenports hoher Bandbreite erzeugt. Die Taktrückgewinnungsschaltung nutzt einen existierenden Systemtakt, der in der Regel mit etwa derselben Frequenz wie das Abtastsignal operiert. Folglich ist kein anderer Takt notwendig, der zum Beispiel durch einen Phasenregelkreis erzeugt wird, sondern der Systemtakt kann aufbereitet (z.B. verzögert) und zum Bereitstellen der Abtastsignale verwendet werden. Besonders für DRAM-Anwendungen sind die Prinzipien der vorliegenden Erfindung sehr nützlich, da die Datenports gewöhnlich über den Speicherchip verteilt sind und die naturgemäße Bausteingeschwindigkeit relativ niedrig ist, wodurch es mit derzeitig verfügbaren Taktrückgewinnungstechniken notwendig wird, aufwendige ausgeglichene Taktbäume und entsprechende angepasste Verzögerungen zu entwerfen, wodurch ein signifikanter Anteil des Speicherchipstroms verbraucht wird.
Somit wurden eine Taktrückgewinnungsschaltung, ein Verfahren zum Bereitstellen eines Abtastsignals für einen elektronischen Baustein und ein die Schaltung und das Verfahren verwendender Speicherbaustein mit ohne weiteres erreichbaren und quantifizierbaren Vorteilen eingeführt. Die Taktrückgewinnungsschaltung und das diesbezügliche Verfahren gemäß den Prinzipien der vorliegenden Erfindung führen nicht nur zu Synchronizität zwischen den verschiedenen Systemen des elektronischen Bausteins, sondern erzielen das Ergebnis auch auf kosteneffektive Weise unter Verwendung eines effizienten Schaltungsentwurfs. Für Fachleute ist erkennbar, dass die zuvor beschriebenen Ausführungsformen der Taktrückgewinnungsschaltung und des diesbezüglichen Verfahrens zum Synchronisieren von Taktsignalen in einem elektronischen Baustein lediglich zur Veranschaulichung vorgestellt werden und dass andere Ausführungsformen mit der Fähigkeit zum Synchronisieren von Taktsignalen gemäß der Ableitung eines Abtastsignals von einem Datenstrom ohne weiteres in dem allgemeinen Schutzumfang der vorliegenden Erfindung liegen.
Außerdem versteht sich, dass, obwohl die vorliegende Erfindung und ihre Vorteile im Detail beschrieben wurden, verschiedene Änderungen, Substitutionen und Abänderungen daran vorgenommen werden können, ohne von dem Gedanken und Schutzumfang der Erfindung abzuweichen, der durch die angefügten Ansprüche definiert wird.

Claims

Halbleiterchip, umfassend: einen externen Signaleingang zum Führen eines nicht-periodischen Informationssignals; einen Taktknoten zum Führen eines internen Systemtakts; eine Taktrückgewinnungsschaltung mit einem an den externen Signaleingang angekoppelten ersten Eingang und einem an den Taktknoten angekoppelten zweiten Eingang, wobei die Taktrückgewinnungsschaltung einen Ausgangsknoten enthält, der ein Abtastsignal führt; und eine Zwischenspeicher-Schaltung mit einem an den externen Signaleingang angekoppelten ersten Eingang und einem an den Ausgangsknoten der Taktrückgewinnungsschaltung angekoppelten zweiten Eingang, wobei das nicht-periodische Informationssignal als Reaktion auf das Abtastsignal in die Zwischenspeicher-Schaltung zwischengespeichert wird.
Halbleiterchip nach Anspruch 1, wobei der externe Signaleingang einen Dateneingang zum Führen eines Datenstroms umfasst und wobei die Zwischenspeicher-Schaltung einen Datenzwischenspeicher umfasst.
Halbleiterchip nach Anspruch 1 oder 2, wobei die Taktrückgewinnungsschaltung umfasst: Eine Verzögerungsschaltung, die den zweiten Eingang der Taktrückgewinnungsschaltung und den Ausgangsknoten der Taktrückgewinnungsschaltung enthält, wobei die Verzögerungsschaltung ferner einen ersten Taktausgang und einen zweiten Taktausgang und außerdem einen ersten Steuereingang und einen zweiten Steuereingang enthält; eine erste Reglerschaltung mit einem an den ersten Takteingang der Verzögerungsschaltung angekoppelten ersten Eingang und einem an den externen Signaleingang angekoppelten zweiten Eingang, wobei der erste Regler einen an den ersten Steuereingang der Verzögerungsschaltung angekoppelten Ausgang aufweist; eine zweite Reglerschaltung mit einem an den zweiten Taktausgang der Verzögerungsschaltung angekoppelten ersten Eingang und einem an den externen Signaleingang angekoppelten zweiten Eingang, wobei der zweite Regler einen an den zweiten Steuereingang der Verzögerungsschaltung angekoppelten Ausgang aufweist.
Halbleiterchip nach Anspruch 3, ferner mit einem an den externen Signaleingang angekoppelten externen Eingangsknoten, wobei der externe Eingangsknoten direkt mit einem Element, das außerhalb eines Substrats des Halbleiterchips liegt, verbindbar ist.
Taktrückgewinnungsschaltung zur Verwendung mit einem elektronischen Baustein, wobei die Schaltung umfasst: eine erste Reglerschaltung, die dafür konfiguriert ist, ein aus einem Systemtakt abgeleitetes erstes Taktsignal mit einem mit dem elektronischen Baustein assoziierten Datenstrom zu vergleichen, wobei die erste Reglerschaltung einen Ausgangsknoten zum Bereitstellen eines ersten Zwischensignals enthält; und eine zweite Reglerschaltung, die dafür konfiguriert ist, ein aus dem Systemtakt abgeleitetes zweites Taktsignal mit dem Datenstrom zu vergleichen, wobei die zweite Reglerschaltung einen Ausgangsknoten zum Bereitstellen eines zweiten Zwischensignals daraus enthält, wobei die Taktrückgewinnungsschaltung dafür konfiguriert ist, ein Abtastsignal für einen Datenzwischenspeicher als Funktion des ersten und des zweiten Zwischensignals bereitzustellen.
Taktrückgewinnungsschaltung nach Anspruch 5, ferner mit einer Verzögerungsschaltung mit mehreren Verzögerungselementen, wobei mindestens eines der mehreren Verzögerungselemente dafür konfiguriert ist, das Systemtaktsignal zu verzögern, um das erste Taktsignal abzuleiten.
Taktrückgewinnungsschaltung nach Anspruch 6, wobei mindestens eines der mehreren Verzögerungselemente dafür konfiguriert ist, das erste Taktsignal zu verzögern, um das zweite Taktsignal abzuleiten.
Taktrückgewinnungsschaltung nach einem der Ansprüche 5 bis 7, wobei die erste Reglerschaltung einen Phasendetektor umfasst, der dafür konfiguriert ist, eine Phasenbeziehung zwischen dem ersten Taktsignal und dem Datenstrom zu erkennen und daraus ein Phasenbeziehungssignal bereitzustellen.
Taktrückgewinnungsschaltung nach Anspruch 8, wobei die erste Reglerschaltung ferner einen Spannungsjustierer umfasst, der so gekoppelt ist, dass er das Phasenbeziehungssignal von dem Phasendetektor empfängt, wobei der Spannungsjustierer einen Ausgang aufweist, der das erste Zwischensig nal führt, wobei das erste Zwischensignal mit dem Phasenbeziehungssignal in Beziehung steht.
Verfahren zum Eingeben von Daten in eine integrierte Schaltung, wobei das Verfahren umfasst: Empfangen mehrerer serieller Datensignale von einer Quelle außerhalb der integrierten Schaltung; Ableiten eines Abtastsignals aus den mehreren Datensignalen, wobei das Ableiten durch Schaltkreise in der integrierten Schaltung erfolgt; und Zwischenspeichern der Datensignale an einem Eingang der integrierten Schaltung, wobei das Zwischenspeichern unter Verwendung des Abtastsignals durchgeführt wird, das in der integrierten Schaltung abgeleitet wurde.
Verfahren nach Anspruch 10, wobei die seriellen Datensignale in einen Speicher zu schreibende Daten umfassen.
Verfahren nach Anspruch 10 oder 11, wobei das Ableiten des Abtastsignals aus den mehreren Datensignalen umfasst, das Abtastsignal aus den mehreren Datensignalen und aus einem internen Taktsignal abzuleiten.
Verfahren nach einem der Ansprüche 10 bis 12, wobei das interne Taktsignal mit einer Frequenz operiert, die kleiner als eine Frequenz der mehreren Datensignale ist.
Verfahren nach Anspruch 13, wobei das interne Taktsignal mit einer Frequenz operiert, die die Hälfte der Frequenz der mehreren Datensignale beträgt.
Verfahren zur Bereitstellung eines Abtastsignals für einen elektronischen Baustein, wobei das Verfahren umfasst: Bereitstellen eines Systemtakts; Bereitstellen eines Datenstroms; Ableiten eines ersten Taktsignals aus dem Systemtakt; Ableiten eines zweiten Taktsignals aus dem Systemtakt; Vergleichen des ersten Taktsignals mit einem aus dem Datenstrom erzeugten Impuls; Ableiten eines ersten Zwischensignals auf der Basis des Vergleichs des ersten Taktsignals und dem aus dem Datenstrom erzeugten Impuls; Vergleichen des zweiten Taktsignals mit dem aus dem Datenstrom erzeugten Impuls; Ableiten eines zweiten Zwischensignals aus dem Vergleich des zweiten Taktsignals und dem aus dem Datenstrom erzeugten Impuls; und Erzeugen eines Abtastsignals auf der Basis des ersten und des zweiten Zwischensignals.
Verfahren nach Anspruch 15, wobei das Ableiten eines ersten Taktsignals umfasst, das Systemtaktsignal zu verzögern.
Verfahren nach Anspruch 15 oder 16, wobei das Vergleichen des ersten Taktsignals mit dem Datenstrom umfasst, eine Phasenbeziehung zwischen dem ersten Taktsignal und dem Datenstrom zu erkennen und daraus ein Phasenbeziehungssignal bereitzustellen.
Verfahren nach Anspruch 17, wobei das Ableiten des zweiten Taktsignals umfasst, das erste Taktsignal zu verzögern, um das zweite Taktsignal abzuleiten.
Verfahren nach Anspruch 18, wobei das Vergleichen des ersten Taktsignals mit dem Datenstrom umfasst, eine Phasenbeziehung zwischen dem ersten Taktsignal und dem Datenstrom zu erkennen und daraus ein erstes Phasenbeziehungssignal bereitzustellen und wobei das Vergleichen des zweiten Taktsignals mit dem Datenstrom umfasst, eine Phasenbeziehung zwischen dem zweiten Taktsignal und dem Datenstrom zu erkennen und daraus ein zweites Phasenbeziehungssignal bereitzustellen.
Integrierte Schaltung, umfassend: ein Mittel zum Empfangen mehrerer serieller Datensignale von einer Quelle außerhalb der integrierten Schaltung; ein Mittel zum Ableiten eines Abtastsignals aus den mehreren Datensignalen; und ein Mittel zum Zwischenspeichern der Datensignale an einem Eingang der integrierten Schaltung, wobei das Zwischenspeichern unter Verwendung des Abtastsignals durchgeführt wird, das in der integrierten Schaltung abgeleitet wurde, wobei das Mittel zum Empfangen, das Mittel zum Ableiten und das Mittel zum Zwischenspeichern auf einem einzigen Halbleitersubstrat angeordnet sind.
Dynamischer Direktzugriffsspeicherbaustein, umfassend: eine Speichermatrix mit mehreren Speicherzellen, wobei jede Speicherzelle einen an einen Transistor angekoppelten Kondensator enthält; einen Datenpuffer, der dafür konfiguriert ist, der Speichermatrix Daten zuzuführen und Daten daraus zu empfangen, wobei der Datenpuffer an einen externen Knoten angekoppelt ist, der ein Datensignal aus einer Quelle außerhalb des Speicherbausteins führt; einen Taktempfängerknoten, der dafür konfiguriert ist, ein Systemtaktsignal von einer Quelle außerhalb des Speicherbausteins zu empfangen; und eine Taktrückgewinnungsschaltung, umfassend: eine Verzögerungsschaltung mit einem an den Taktempfängerknoten angekoppelten Eingang, wobei die Verzögerungsschaltung einen ein erstes Taktsignal führenden ersten Ausgang und einen ein zweites Taktsignal führenden zweiten Ausgang aufweist; eine erste Reglerschaltung, die dafür konfiguriert ist, das erste Taktsignal mit dem Datensignal zu vergleichen, wobei die erste Reglerschaltung einen Ausgangsknoten zum Führen eines ersten Zwischensignals enthält, wobei der Ausgangsknoten des ersten Reglers an die Verzögerungsschaltung angekoppelt ist; eine zweite Reglerschaltung, die dafür konfiguriert ist, das zweite Taktsignal mit dem Datensignal zu vergleichen, wobei die zweite Reglerschaltung einen Ausgangsknoten zum Führen eines zweiten Zwischensignals enthält, wobei der Ausgangsknoten des zweiten Reglers an die Verzögerungsschaltung angekoppelt ist; und einen zwischen die Verzögerungsschaltung und den Datenpuffer geschalteten Abtastsignalknoten.
Baustein nach Anspruch 21, wobei die Verzögerungsschaltung umfasst: ein erstes Verzögerungselement mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Eingangsknoten an den Taktempfängerknoten angekoppelt ist und der Ausgangsknoten den ersten Ausgang der Verzögerungsschaltung umfasst; ein zweites Verzögerungselement mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Eingangsknoten an den Ausgangsknoten des ersten Verzögerungselements angekoppelt ist und der Ausgangsknoten den Abtastsignalknoten umfasst; und ein drittes Verzögerungselement mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Eingangsknoten an den Ausgangsknoten des zweiten Verzögerungselements angekoppelt ist und der Ausgangsknoten den zweiten Ausgangsknoten der Verzögerungsschaltung umfasst.
Baustein nach Anspruch 21 oder 22, wobei die erste Reglerschaltung umfasst: einen Phasendetektor, der dafür konfiguriert ist, eine Phasenbeziehung zwischen dem ersten Taktsignal und dem Datenstrom zu erkennen und daraus ein Phasenbeziehungssignal bereitzustellen; einen Spannungsjustierer, der das Phasenbeziehungssignal von dem Phasendetektor empfängt, wobei der Spannungsjustierer einen Ausgang aufweist, der das erste Zwischensignal führt, wobei das erste Zwischensignal mit dem Phasenbeziehungssignal in Beziehung steht.
Baustein nach Anspruch 23, wobei die zweite Reglerschaltung umfasst: einen zweiten Phasendetektor, der dafür konfiguriert ist, eine Phasenbeziehung zwischen dem zweiten Taktsignal und dem Datenstrom zu erkennen und daraus ein zweites Phasenbeziehungssignal bereitzustellen; und einen zweiten Spannungsjustierer, der so geschaltet ist, dass er das zweite Phasenbeziehungssignal von dem Phasendetektor der zweiten Spannungsreglerschaltung empfängt, wobei der Spannungsjustierer einen Ausgang aufweist, der das zweite Zwischensignal führt, wobei das zweite Zwischensignal mit dem zweiten Phasenbeziehungssignal in Beziehung steht.
Schaltung, umfassend: ein erstes variables Verzögerungselement mit einem Eingangsknoten zum Empfangen eines Taktsignals; ein zweites variables Verzögerungselement mit einem an einen Ausgang des ersten Verzögerungselements angekoppelten Eingang; ein drittes variables Verzögerungselement mit einem an einen Ausgang des zweiten Verzögerungselements angekoppelten Eingang; einen ersten Phasendetektor mit einem an einen Datensignalknoten angekoppelten ersten Eingang und einem an den Ausgang des ersten Verzögerungselements angekoppelten zweiten Eingang, wobei der Datensignalknoten einen Strom von Datensignalen führt; einen ersten Spannungsjustierer mit einem an einen Ausgang des ersten Phasendetektors angekoppelten Eingang, wobei der erste Spannungsjustierer einen an einen Steuereingang des ersten Verzögerungselements angekoppelten Ausgang aufweist; einen zweiten Phasendetektor mit einem an den Datensignalknoten angekoppelten ersten Eingang und einem an den Ausgang des dritten Verzögerungselements angekoppelten zweiten Eingang; einen zweiten Spannungsjustierer mit einem an einen Ausgang des zweiten Phasendetektors angekoppelten Eingang, wobei der zweite Spannungsjustierer einen an einen Steuereingang des zweiten Verzögerungselements und auch an einen Steuereingang des dritten Verzögerungselements angekoppelten Ausgang aufweist.
Baustein nach Anspruch 25, ferner mit einem Datenzwischenspeicher und einem Dateneingangsknoten, der an den Datensignalknoten angekoppelt ist, und einen Daten-Abtast- Knoten, der an den Ausgang des zweiten Verzögerungselements angekoppelt ist.
Baustein nach Anspruch 25 oder 26, ferner mit einem Impulsgenerator mit einem Ausgang, der an den Datensignalknoten angekoppelt ist.
Baustein nach Anspruch 27, wobei: der erste Phasendetektor ein NAND-Gatter mit einem an den Datensignalknoten angekoppelten ersten Eingang und einem an den Ausgang des ersten Verzögerungselements angekoppelten zweiten Eingang umfasst, wobei der erste Phasendetektor ferner ein NOR-Gatter umfasst, das an einen durch einen Inverter an den Datensignalknoten angekoppelten ersten Eingang und einen an den Ausgang des ersten Verzögerungselements angekoppelten zweiten Eingang angekoppelt ist; wobei der erste Spannungsjustierer einen p-Kanal-Transistor mit einem an einen Ausgang des NAND-Gatters des ersten Phasendetektors angekoppelten Gate und einen n-Kanal-Transistor mit einem an einen Ausgang des NOR-Gatters des ersten Phasendetektors angekoppelten Gate umfasst, wobei der erste Spannungsjustierer ferner einen an einen Source/Drain-Knoten zwischen dem p-Kanal-Transistor und dem n-Kanal-Transistor angekoppelten ersten Kondensator umfasst; wobei der zweite Phasendetektor ein NAND-Gatter mit einem an den Datensignalknoten angekoppelten ersten Eingang und einem an den Ausgang des dritten Verzögerungselements angekoppelten zweiten Eingang umfasst, wobei der zweite Phasendetektor ferner ein NOR-Gatter umfasst, das an einen durch einen Inverter an den Datensignalknoten angekoppelten ersten Eingang und ei nen an den Ausgang des dritten Verzögerungselements angekoppelten zweiten Eingang angekoppelt ist; und der zweite Spannungsjustierer einen p-Kanal-Transistor mit einem an einen Ausgang des NAND-Gatters des zweiten Phasendetektors angekoppelten Gate und einen n-Kanal-Transistor mit einem an einem Ausgang des NOR-Gatters des zweiten Phasendetektors angekoppelten Gate umfasst, wobei der zweite Spannungsjustierer ferner einen an einen Source/Drain-Knoten zwischen dem p-Kanal-Transistor und dem n-Kanal-Transistor angekoppelten zweiten Kondensator umfasst.
Schaltung nach Anspruch 28, wobei der erste Spannungsjustierer ferner einen zweiten n-Kanal-Transistor mit einem an einem Ausgang des NAND-Gatters des ersten Phasendetektors angekoppelten Gate und einen zweiten p-Kanal-Transistor mit einem an einem Ausgang des NOR-Gatters des ersten Phasendetektors angekoppelten Gate umfasst, und wobei der zweite Spannungsjustierer ferner einen zweiten n-Kanal-Transistor mit einem an einem Ausgang des NAND-Gatters des zweiten Phasendetektors angekoppelten Gate und einen zweiten p-Kanal-Transistor mit einem an einem Ausgang des NOR-Gatters des zweiten Phasendetektors angekoppelten Gate umfasst.