DE102004045768A1 - Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements und Halbleiterbauelement mit einem Randabschluss - Google Patents

Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements und Halbleiterbauelement mit einem Randabschluss Download PDF

Info

Publication number
DE102004045768A1
DE102004045768A1 DE200410045768 DE102004045768A DE102004045768A1 DE 102004045768 A1 DE102004045768 A1 DE 102004045768A1 DE 200410045768 DE200410045768 DE 200410045768 DE 102004045768 A DE102004045768 A DE 102004045768A DE 102004045768 A1 DE102004045768 A1 DE 102004045768A1
Authority
DE
Germany
Prior art keywords
semiconductor body
section
phosphorus
edge
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE200410045768
Other languages
English (en)
Other versions
DE102004045768B4 (de
Inventor
Hans-Joachim Dr. Schulze
Elmar Dr. Falck
Reiner Dr. Barthelmess
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
EUPEC GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EUPEC GmbH filed Critical EUPEC GmbH
Priority to DE200410045768 priority Critical patent/DE102004045768B4/de
Publication of DE102004045768A1 publication Critical patent/DE102004045768A1/de
Application granted granted Critical
Publication of DE102004045768B4 publication Critical patent/DE102004045768B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/74Thyristor-type devices, e.g. having four-zone regenerative action
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelementes, das einen Halbleiterkörper (1) aufweist, der aus einem Innenbereich (2) und einem den Innenbereich (2) in einer lateralen Richtung des Halbleiterkörpers (1) umgebenden Randbereich (3) gebildet ist, mit den Schritten: DOLLAR A - Bereitstellen eines Halbleiterkörpers (1), DOLLAR A - Herstellen einer im Randbereich (3) des Halbleiterkörpers (1) angeordneten, Phosphor enthaltenden Zone (20), die sich ausgehend von einer Vorderseite (10) des Halbleiterkörpers (1) in den Halbleiterkörper (1) hinein erstreckt, DOLLAR A - Ätzen des Halbleiterkörpers (1) zumindest im Randbereich (3).

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements.
  • Randabschlüsse dienen in hinlänglich bekannter Weise dazu die Sperrfähigkeit von hochsperrenden Halbleiterbauelementen wie z.B. Dioden, Thyristoren oder IGBTs dadurch zu erhöhen, dass die maximalen elektrischen Feldstärken, die üblicherweise im Randbereich des Bauelements auftreten, abgesenkt werden, um eine möglichst homogene Verteilung des elektrischen Feldes in dem Bauelement und damit eine möglichst hohe Durchbruchspannung des Leistungshalbleiterbauelements zu erreichen.
  • Häufig werden derartige Randabschlüsse dadurch hergestellt, dass der Halbleiterkörper des Leistungshalbleiterbauelements in seinem Randbereich, beispielsweise im Bereich einer Ecke des Halbleiterkörpers, entfernt wird, um den Verlauf des elektrischen Feldes im Randbereich in vorteilhafter Weise zu beeinflussen. Eine Übersicht über typische Randabschlüsse ist beispielsweise in B. J. Baliga: "Power Semiconductor Devices", PWS Publishing, Boston, 1995, Seite 81 ff, beschrieben.
  • Um eine möglichst hohe Durchbruchspannung des Bauelements zu erreichen, ist es entscheidend, bei der Herstellung eines solchen Randabschlusses, der auch als Randstruktur bezeichnet wird, eine vorgegebene Form möglichst genau einzuhalten. Die dazu erforderlichen Verfahrensschritte sind zum Einen aufwändig, zum Anderen gestaltet sich eine exakte Reproduzierbarkeit der vorgegebenen Form als schwierig.. Bei herkömmlichen Verfahren werden solche Randabschlüsse durch mehrere Ätzschritte hergestellt, wobei nach jedem Ätzschritt die Durch bruchspannung ermittelt wird. Dieses Vorgehen wird fortgeführt bis die gewünschte Durchbruchspannung erreicht ist.
  • Es ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements bereitzustellen, das zu den Verfahrensschritten zur Herstellung aktiver Bauelementbereiche möglichst wenig zusätzliche Verfahrensschritte erfordert und mit dem eine vorgegebene Form einer Randstruktur mit hoher Genauigkeit hergestellt werden kann und ein Halbleiterbauelement mit einem solchen Randabschluss bereitzustellen.
  • Diese Aufgabe wird durch ein Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements gemäß Anspruch 1 und durch ein Bauelement gemäß Anspruch 11 gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Mit dem erfindungsgemäßen Verfahren wird eine Randstruktur eines Halbleiterbauelements dadurch hergestellt, dass nach Bereitstellen eines Halbleiterkörpers mit einem Innenbereich und einem den Innenbereich in einer lateralen Richtung des Halbleiterkörpers umgebenden Randbereich im Randbereich eine Phosphor enthaltende Zone hergestellt wird, die sich ausgehend von einer Vorderseite des Halbleiterkörpers in den Halbleiterkörper hinerstreckt. In einem weiteren Verfahrensschritt wird der Halbleiterkörper zumindest im Randbereich geätzt, um die Randstruktur zu erzeugen.
  • Da die Ätzrate, mit der Material des Halbleiterkörpers weggeätzt wird, mit zunehmender Phosphorkonzentration ansteigt, lässt sich die bei der Ätzung erzielbare Ätztiefe mittels einer vorgegebenen Verteilung der Phosphorkonzentration innerhalb der Phosphorzone gezielt beeinflussen. Es ist daher vorgesehen, die Phosphorzone so herzustellen, dass nach dem Herstellen der Phosphorzone an einer bestimmten Stelle in der Phosphorzone die vorliegende Phosphorkonzentration abhängig ist vom Abstand zwischen der betreffenden Stelle und dem Innenbereich.
  • Dazu ist es vorgesehen, die Phosphorkonzentration in der Phosphorzone in lateraler Richtung des Halbleiterkörpers zu variieren. Eine erste und besonders bevorzugte Möglichkeit sieht dabei vor, Phosphor mittels eines Diffusions- oder Implantationsverfahrens in den Halbleiterkörper einzubringen, um die Phosphorzone herzustellen. Die Phosphorkonzentration lässt sich bei Anwendung eines Diffusions- bzw. Implantationsverfahren in besonders einfacher Weise bei Verwendung einer strukturierten Maske variieren.
  • Die Strukturierung der Maske an einer Stelle wird dabei abhängig vom Abstand der betreffenden Stelle zum Innenbereich gewählt. Die Strukturierung der Maske umfasst Öffnungen, durch die Phosphor in den Halbleiterkörper eindringen kann. Dabei entstehen zunächst unterhalb der Öffnungen der Maske voneinander beabstandete, Phosphor enthaltende Bereiche. Durch Diffusionsvorgänge breiten sich die Phosphor enthaltenden Bereiche im Halbleiterkörper aus und können sich bei geeignet gewählten Diffusionsparametern überlagern. Dabei können die Diffusionsvorgänge verstärkt werden, indem man den Halbleiterkörper auf Temperaturen von bevorzugt über 900°C erwärmt.
  • Durch diese Diffusionsvorgänge kommt es zu einer Glättung im Verlauf der Phosphorkonzentration innerhalb des Halbleiterkörpers.
  • Nach dem Entfernen der Maske kann der Halbleiterkörper insbesondere im Bereich der Phosphorzone bzw. der Randbereichs geätzt werden. Dabei werden vorzugsweise nasschemische Ätzverfahren angewendet.
  • Die Erfindung wird nachfolgend anhand der beigefügten Figuren näher erläutert. In den Figuren zeigen
  • 1 einen Halbleiterkörper mit einem Randbereich, der eine Randstruktur aufweist, im Querschnitt,
  • 2 einen vergrößerten Ausschnitt der in 1 dargestellten Randstruktur im Querschnitt,
  • 3 einen Abschnitt eines Halbleiterkörpers, in den Phosphor unter Verwendung einer strukturierten Maske in den Randbereich eingebracht wird, im Querschnitt,
  • 4 den Abschnitt des Halbleiterkörpers gemäß 3, bei dem sich der in den Halbleiterkörper eingebrachte Phosphor durch Diffusion ausbreitet, im Querschnitt,
  • 5 den Abschnitt des Halbleiterkörpers gemäß 4 nach der im Wesentlichen vollständigen Diffusion des Phosphors im Querschnitt,
  • 6 den Abschnitt des Halbleiterkörpers gemäß 5 nach der Ätzung mit fertiggestellter Randstruktur im Querschnitt,
  • 7 einen Abschnitt eines Halbleiterkörpers mit einer stufenförmigen Randstruktur im Querschnitt,
  • 8 einen Thyristor mit einer erfindungsgemäßen Randstruktur im Querschnitt, und
  • 9 eine Diode mit einer erfindungsgemäßen Randstruktur im Querschnitt.
  • In den Figuren bezeichnen gleiche Bezugzeichen gleiche Teile mit gleicher Bedeutung.
  • 1 zeigt einen Halbleiterkörper 1 eines Halbleiterbauelements mit einer gemäß dem erfindungsgemäßen Verfahren hergestellten Randstruktur. Der Halbleiterkörper 1 weist einen Innenbereich 2 und einen den Innenbereich 2 in einer lateralen Richtung des Halbleiterkörpers 1 umgebenden Randbereich 3 auf. Der Randbereich 3 liegt zwischen dem Innenbereich 2 und einem Rand, der den Halbleiterkörper in der lateralen Richtung begrenzt. Im Randbereich 3 ist im Bereich einer Vorderseite 10 des Halbleiterkörpers 1 eine Randstruktur ausgebildet. Ein durch ein gestricheltes Rechteck dargestellter, die Randstruktur enthaltender Bereich ist in 2 vergrößert dargestellt.
  • Der Randbereich 3 umfasst in dem Beispiel einen ersten Abschnitt 31, einen zweiten Abschnitt 32 und einen dritten Abschnitt 33. Der erste Abschnitt 31 schließt sich bevorzugt an den Innenbereich 2 in lateraler Richtung des Halbleiterkörpers 1 an. Die Vorderseite 10 des Halbleiterkörpers 1 ist im ersten Abschnitt 31 des Randbereichs in dem dargestellten Beispiel als Abschnitt eines Kreisbogens ausgebildet. Der Abschnitt des Kreisbogens erstreckt sich bevorzugt über einen Winkel von kleiner oder gleich 90°.
  • Im zweiten Abschnitt 32 des Randbereichs 3 ist die Vorderseite 10 des Halbleiterkörpers 1 bevorzugt annähernd als Gerade ausgebildet. Dabei kann die Vorderseite 10 des Halbleiterkörpers 1 im Bereich des zweiten Abschnitts 32 des Randbereichs 3 gemäß einer bevorzugten Ausführungsform der Erfindung parallel zu einer ersten Ebene E1 verlaufen, die bestimmt ist durch die Vorderseite 10 des Halbleiterkörpers 1 im Innenbereich 2.
  • Gemäß einer besonders bevorzugten Ausführungsform der Erfindung, steigt – wie in 2 dargestellt – der Abstand a41 zwischen einer auf der Vorderseite 10 des Halbleiterkörpers 1 innerhalb des zweiten Abschnitts 32 des Randbereichs 3 angeordneten Stelle 41 und der ersten Ebene E1 mit zunehmendem Abstand d41 der betreffenden Stelle 41 vom Innenbereich 2 linear an.
  • Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung ist dabei der erste Abschnitt 31 des Randbereichs 3 zwischen dem Innenbereich 2 und dem zweiten Abschnitt 32 des Randbereichs 3 angeordnet.
  • Des Weiteren umfasst der Randbereich 3 einen dritten Abschnitt 33, in dem die Vorderseite 10 des Halbleiterkörpers 1 bevorzugt gerade ausgebildet ist und parallel zur ersten Ebene E1 verläuft.
  • Alternativ dazu kann die Vorderseite 10 des Halbleiterkörpers 1 im dritten Abschnitt 33 des Randbereichs 3 entsprechend dem zweiten Abschnitt 32 des Randbereichs 3 gegenüber der ersten Ebene E1 geneigt sein. Die Vorderseite 10 kann hierbei mit der ersten Ebene E1 im zweiten Abschnitt 32 des Randbereichs 3 und im dritten Abschnitt 33 des Randbereichs 3 jeweils einen Winkel einschließen. Dabei ist der Winkel zwischen der Vorderseite 10 des Halbleiterkörpers 1 im zweiten Abschnitt 32 des Randbereichs 3 und der ersten Ebene E1 bevorzugt größer oder gleich dem Winkel zwischen der Vorderseite 10 des dritten Abschnitts 33 des Randbereichs 3 und der ersten Ebene E1.
  • Im Folgenden wird das erfindungsgemäße Verfahren, mit dem die erläuterte Randstruktur eines Halbleiterbauelements hergestellt werden kann, näher erläutert.
  • Bei dem erfindungsgemäßen Verfahren wird zunächst ein Halbleiterkörper bereitgestellt. Der Halbleiterkörper umfasst einen Innenbereich und einen sich in lateraler Richtung des Halbleiterkörpers an den Innenbereich anschließenden Randbereich.
  • Nach dem Bereitstellen des Halbleiterkörpers wird eine im Randbereich des Halbleiterkörpers angeordnete Phosphorzone hergestellt.
  • Die Herstellung einer solchen Phosphorzone kann insbesondere dadurch erfolgen, dass in den Halbleiterkörper mittels eines Diffusions- oder eines Implantationsverfahrens Phosphor oder eine Phosphorverbindung von außen in den Halbleiterkörper, insbesondere in dessen Randbereich 3, eingebracht werden.
  • Um eine vorgegeben Verteilung der Phosphorkonzentration innerhalb des Randbereichs 3 zu erreichen, wird – wie in 3 dargestellt – bevorzugt ein maskiertes Diffusions- oder Implantationsverfahren angewendet.
  • Dabei wird an der Vorderseite 10 des Halbleiterkörpers 1 eine strukturierte Maske 50 mit Öffnungen 51 angeordnet. Bei dem Diffusions- oder Implantationsschritt kann Phosphor oder eine phosphorhaltige Verbindung durch die Öffnungen 51 der Maske 50 hindurchtreten und über die Vorderseite 10 in den Halbleiterkörper 1 eindringen. Die auf diese Weise an einer bestimmten Stelle des Randbereichs 3 erzeugte Phosphorkonzentration hängt dabei insbesondere von der Strukturierung der Maske 50 ab. Die in ein bestimmtes Gebiet des Randbereichs 3 eingebrachte Phosphormenge ist dabei um so größer, je größer das Verhältnis zwischen der Fläche der in diesem Gebiet angeordneten Maskenöffnungen 51 und der Fläche des Gebiets ist.
  • Nach dem Einbringen des Phosphors oder der phosphorhaltigen Verbindung weist der Halbleiterkörper 1 unterhalb der Öffnungen 51 der strukturierten Maske 50 phosphor-dotierte Zonen 11-17 auf. Durch Diffusionsvorgänge, die vorzugsweise durch Erhöhen der Temperatur des Halbleiterkörpers 1, beispielsweise auf über 900°C, hervorgerufen werden können, breitet sich der in den phosphor-dotierten Zonen enthaltende Phosphor im Halbleiterkörper 1 aus, bis die phosphor-dotierten Zonen 11-17 ineinander fließen und einander überlappen. Dadurch kommt es zu einer Glättung in der Verteilung der Phosphorkonzentration in lateraler Richtung des Halbleiterkörpers 1.
  • In 4 sind die diffundierten und einander überlagernden phosphor-dotierten Zonen 11-17 schematisch gestrichelt dargestellt. Zusammen bilden die phosphor-dotierten Zonen 11-17 die Phosphorzone 20.
  • Wie in 5 gezeigt ist, erstreckt sich die Phosphor 61 aufweisende Phosphorzone 20 auf ihrer dem Innenbereich 2 abgewandten Seite weiter von der Vorderseite 10 in den Halbleiterkörper 1 hinein als auf ihrer dem Innenbereich 2 zugewandten Seite, d.h. die Eindringtiefe der Phosphorzone 20 in vertikaler Richtung des Halbleiterkörpers 1 nimmt in lateraler Richtung des Halbleiterkörpers 1 ausgehend von dem Innenbereich 2 in Richtung des Randes zu. Des Weiteren nimmt die Phosphorkonzentration innerhalb der Phosphorzone 20 mit zunehmendem lateralem Abstand vom Innenbereich 2 monoton oder streng monoton zu.
  • Nach dem Entfernen der Maske 50 sowie nach dem Aufbringen einer Ätzstoppschicht auf die Bereiche des Halbleiterkörpers 1, die bei dem nachfolgenden Ätzschritt nicht geätzt werden sollen, kann der Halbleiterkörper 1 geätzt werden.
  • Als bevorzugtes Ätzverfahren wird dabei ein nasschemisches Ätzverfahren angewendet. Da die Ätzrate, mit der Material des Halbleiterkörpers 1 weggeätzt wird, durch die Phosphorkonzentration des Materials beeinflusst wird, ist die nahe des Randes erreichte Ätztiefe t1 größer als die nahe des Innenbereichs 2 erreichte Ätztiefe t2. Nach dem Ätzen kann die Ätzstoppschicht wieder entfernt werden, so dass der Halbleiterkörper 1 die in 6 dargestellte Randstruktur aufweist.
  • Der Verlauf der in 6 gezeigten Randstruktur entspricht der bereits anhand der 2 ausführlich erläuterten Randstruktur.
  • Eine weitere bevorzugte Ausführungsform einer derartigen Randstruktur sieht in einen stufigen Aufbau vor, der schematisch in 7 gezeigt ist. Dabei weist der Randbereich eine Anzahl in lateraler Richtung des Halbleiterkörpers 1 aufeinander folgende Abschnitte 71-76 auf, in denen die Vorderseite 10 des Halbleiterkörpers 1 umso weiter von der ersten Ebene E1 beabstandet ist, je weiter der betreffende Abschnitt 71-76 vom Innenbereich 2 beabstandet ist. Abhängig von der Anzahl der Abschnitte 71-76 lässt sich dabei ein bestimmter, vorgegebener Verlauf der Randstruktur annäherungsweise erreichen.
  • Um mit einer stufenartig aufgebauten Randstruktur näherungsweise die in 2 beschriebene Randstruktur zu erreichen, sind die einzelnen Stufen derart gewählt, dass ihre Einhüllende 60 dem Verlauf der in 2 dargestellten Randstruktur entspricht.
  • Eine derartige Randstruktur kann insbesondere bei einem Thyristor, wie er in 8 gezeigt ist, in besonders einfacher Weise erzeugt werden. Der Thyristor weist in einer vertikalen Richtung des Halbleiterkörpers 1 ausgehend von der Vorderseite 10 des Halbleiterkörpers 1 einen n-Emitter 5, eine p-Basis 6, eine n-Basis 7 und einen p-Emitter 8 auf. Im Randbereich 3 des Halbleiterkörpers 1 ist eine zuvor erläuterte Randstruktur ausgebildet.
  • Die Herstellung des n-Emitters 5 erfolgt bei einem Thyristor beispielsweise derart, dass in die bereits vorhandene p-Basis 6 ausgehend von der Vorderseite 10 n-dotierendes Material eingebracht wird, um eine n-Nettodotierung zu bewirken. Da Phosphor einerseits bei einem Halbleiterkörper 1, der z.B. aus Silizium gebildet ist, n-dotierend wirkt und andererseits die Ätzrate in der beschriebenen Weise beeinflusst, können eine Phosphorzone, wie sie voranstehend beschrieben wurde, und der n-Emitter 5 gemeinsam während eines Diffusions- oder Implantationsschrittes hergestellt werden. Dazu muss lediglich die zur Herstellung des n-Emitters 5 eines herkömmlichen Thyristors verwendete Maske derart modifiziert werden, dass sie im Randbereich 3 des Halbleiterkörpers 1, in dem sie bisher geschlossen ausgebildet ist, entsprechend der in 3 gezeigten Anordnung mit Öffnungen 51 versehen wird.
  • Die Ätztiefe der Randstruktur 3 ist vorzugsweise so auf den pn-Übergang zwischen dem n-Emitter 5 und der p-Basis 6 abgestimmt, dass die im Randbereich gebildete Aussparung in vertikaler Richtung in etwa bis auf Höhe dieses pn-Übergangs reicht. Bezugnehmend auf die in 5 definierte Ätztiefe t1 bedeutet dies, dass die Ätztiefe in etwa den Abmessungen des n-Emitters 5 in vertikaler Richtung entspricht.
  • Bei der Herstellung der Randstruktur einer Diode, wie sie in 9 gezeigt ist, ist dagegen ein separater Verfahrensschritt, in dem eine Maske auf den Halbleiterkörper aufzubringen ist, erforderlich.
  • 9 zeigt die fertiggestellte Diode, in der ausgehend von der Vorderseite 10 des Halbleiterkörpers 1 in vertikaler Richtung aufeinander folgend eine p-dotierte Zone 71, eine n-dotierte Zone 72 sowie eine stark n-dotierte Zone 73 angeordnet sind. Bei einem Herstellungsverfahren gemäß dem Stand der Technik kann die stark n-dotierte Zone 73, die zunächst ebenso und gleich stark wie die Zone 72 n-dotiert ist, dadurch hergestellt werden, dass in dem Halbleiterkörper 1 ausgehend von der der Vorderseite 10 gegenüberliegenden Rückseite Phosphor oder eine phosphorhaltige Verbindung in den Halbleiterkörper 1 eingebracht wird, wodurch die stark n-dotierte Zone 73 entsteht.
  • Die Ätztiefe der Randstruktur 3 ist vorzugsweise so auf den pn-Übergang zwischen der p-dotierten Zone 71, die den p-Emitter bildet, und der n-dotierten Zone 72, die in dem Beispiel die n-Basis bildet, abgestimmt, dass die im Randbereich gebildete Aussparung in vertikaler Richtung in etwa bis auf Höhe dieses pn-Übergangs reicht. Bezugnehmend auf die in 5 definierte Ätztiefe t1 bedeutet dies, dass die Ätztiefe in etwa den Abmessungen des p-Emitters 71 in vertikaler Richtung entspricht.
  • Eine Phosphorzone zur Herstellung einer Randstruktur und die stark n-dotierte Zone 73, die den n-Emitter bildet, können dabei mittels desselben Diffusionsschrittes erzeugt werden. Dazu muss auf die Vorderseite 10 des Halbleiterkörpers 1 eine Maske aufgebracht werden, die, wie z.B. die in 3 gezeigte Maske 50, im Randbereich 3 des Halbleiterkörpers 1 strukturiert ist. Im Innenbereich 2 ist diese Maske dabei bevorzugt geschlossen ausgebildet. Zum Ätzen der Randstruktur wird der Halbleiterkörper 1 bevorzugt mit einer Ätzstoppschicht versehen, die jedoch im Bereich der Phosphorzone 20 ausgespart ist.
  • Das erfindungsgemäße Verfahren ist selbstverständlich auch zur Herstellung einer Randstruktur beliebiger anderer hochsperrender Halbleiterbauelemente wie IGBTs, MOSFETs oder dergleichen geeignet.
  • 1
    Halbleiterkörper
    2
    Innenbereich
    3
    Randbereich
    10
    Vorderseite
    11-17
    Phosphor-dotierte Zone
    31
    erster Abschnitt des Randbereichs
    32
    zweiter Abschnitt des Randbereichs
    33
    dritter Abschnitt des Randbereichs
    20
    Phosphorzone
    41
    Stelle der Vorderseite
    50
    Maske
    51
    Öffnung der Maske
    60
    Einhüllende
    61
    Phosphor, Phosporverbindung
    71-76
    Abschnitte des Randbereichs
    E1
    Erste Ebene
    a41
    Abstand
    d41
    Abstand
    t1, t2
    Ätztiefe

Claims (23)

  1. Verfahren zur Herstellung einer Randstruktur eines Halbleiterbauelementes, das einen Halbleiterkörper (1) mit einem Innenbereich (2) und einem den Innenbereich (2) in einer lateralen Richtung des Halbleiterkörpers (1) umgebenden Randbereich (3) aufweist, mit folgenden Schritten: – Herstellen einer im Randbereich (3) des Halbleiterkörpers (1) angeordneten, Phosphor enthaltenden Phosphorzone (20), die sich ausgehend von einer Vorderseite (10) des Halbleiterkörpers (1) in den Halbleiterkörper (1) hinein erstreckt, – Ätzen des Halbleiterkörpers (1) zumindest im Randbereich (3), um die Randstruktur herzustellen.
  2. Verfahren nach Anspruch 1, bei dem die Phosphorkonzentration einer bestimmten Stelle der Phosphorzone (20) in Abhängigkeit vom Abstand der betreffenden Stelle zum Innenbereich (2) gewählt ist.
  3. Verfahren nach Anspruch 2, bei dem die Phosphorkonzentration einer bestimmten Stelle der Phosphorzone (20) mit dem Abstand der betreffenden Stelle zum Innenbereich (2) monoton zunimmt.
  4. Verfahren nach Anspruch 3, bei dem die Phosphorkonzentration einer bestimmten Stelle der Phosphorzone (20) mit dem Abstand der betreffenden Stelle zum Innenbereich (2) streng monoton zunimmt.
  5. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Herstellen der Phosphorzone (20) mittels eines Diffusionsverfahrens oder mittels eines Implantationsverfahrens in Kombination mit nachfolgenden Temperaturschritten erfolgt.
  6. Verfahren nach Anspruch 5, bei dem das Herstellen der Phosphorzone (20) unter Verwendung einer strukturierten Maske (50) erfolgt.
  7. Verfahren nach Anspruch 6, bei dem eine vom Abstand zum Innenbereich (2) abhängige Phosphorkonzentration der Phosphorzone (20) durch eine vom Abstand zum Innenbereich (2) abhängige Strukturierung der Maske (50) erzeugt wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, bei dem während des Herstellens der Phosphorzone (20) Phosphor oder eine Phosphorverbindung in den Innenbereich (2) eingebracht wird, um eine erste n-dotierte Zone zu erzeugen.
  9. Verfahren nach Anspruch 8, bei dem die erste n-dotierte Zone den n-Emitter (5) eines Thyristors bildet.
  10. Verfahren nach Anspruch 8, bei dem die erste n-dotierte Zone den auf der der Vorderseite (10) abgewandten Seite des Halbleiterkörpers (1) angeordneten n-Emitter (73) einer Diode bildet.
  11. Halbleiterbauelement mit einem Halbleiterkörper (1), der einen Innenbereich (2) und einen Randbereich (3) und eine im Randbereich angeordnete Randstruktur aufweist, die durch selektives Ätzen des Halbleiterkörpers (1) unter Verwendung einer variierenden Phosphorkonzentration gebildet ist.
  12. Bauelement nach Anspruch 11, bei dem der Halbleiterkörper (1) einen im Randbereich (3) angeordneten ersten Abschnitt (31) aufweist, in dem die Vorderseite (10) als Abschnitt eines Kreisbogens ausgebildet ist.
  13. Bauelement nach Anspruch 11 oder 12, bei dem der Halbleiterkörper (1) einen im Randbereich (3) angeordneten zweiten Abschnitt (32) aufweist, in dem die Vorderseite (10) als Gerade ausgebildet ist.
  14. Bauelement nach Anspruch 13, bei dem die Vorderseite (10) innerhalb des zweiten Abschnitts (32) parallel zu einer durch die Vorderseite im Innenbereich (2) gebildeten ersten Ebene (E1) verläuft.
  15. Bauelement nach Anspruch 13, bei dem der Abstand (d41) zwischen einer auf der Vorderseite (10) innerhalb des zweiten Abschnitts (32) des Randbereichs (3) angeordneten Stelle (41) und der ersten Ebene (E1) mit zunehmendem Abstand (a41) der betreffenden Stelle (41) vom Innenbereich (2) linear ansteigt.
  16. Bauelement nach einem der Ansprüche 13 bis 15, bei dem der erste Abschnitt (31) des Randbereichs (3) zwischen dem Innenbereich (2) und dem zweiten Abschnitt (32) des Randbereichs (3) angeordnet ist.
  17. Bauelement nach Anspruch 16, bei dem der Halbleiterkörper (1) einen im Randbereich (3) angeordneten dritten Abschnitt (33) aufweist, in dem die Vorderseite (10) parallel zur ersten Ebene (E1) verläuft.
  18. Bauelement nach Anspruch 17, bei dem der dritte Abschnitt (33) des Randbereichs (2) auf der dem Innenbereich (2) abgewandten Seite des ersten Abschnitts (31) des Randbereichs (3) angeordnet ist.
  19. Bauelement nach Anspruch 18, bei dem der dritte Abschnitt (33) des Randbereichs (3) auf der dem Innenbereich (2) abgewandten Seite des zweiten Abschnitts (32) des Randbereichs (3) angeordnet ist.
  20. Bauelement nach Anspruch 18, bei dem der Innenbereich (2), der erste Abschnitt (31) des Randbereichs (3), der zweite Abschnitt (32) des Randbereichs (3) und der dritte Abschnitt (33) des Randbereichs (3) aufeinanderfolgend angeord net sind.
  21. Bauelement nach Anspruch 20, bei dem der Innenbereich (2), der erste Abschnitt (31) des Randbereichs (3), der zweite Abschnitt (32) des Randbereichs (3) und der dritte Abschnitt (33) des Randbereichs (3) unmittelbar aufeinanderfolgend angeordnet sind.
  22. Bauelement nach Anspruch 11, bei dem die Vorderseite (10) im Randbereich (3) stufenförmig ausgebildet ist.
  23. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Ätzen des Halbleiterkörpers (1) im Randbereich (3) mittels eines Nassätzverfahrens erfolgt.
DE200410045768 2004-09-21 2004-09-21 Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements Expired - Fee Related DE102004045768B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE200410045768 DE102004045768B4 (de) 2004-09-21 2004-09-21 Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200410045768 DE102004045768B4 (de) 2004-09-21 2004-09-21 Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements

Publications (2)

Publication Number Publication Date
DE102004045768A1 true DE102004045768A1 (de) 2006-04-06
DE102004045768B4 DE102004045768B4 (de) 2007-01-04

Family

ID=36061860

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200410045768 Expired - Fee Related DE102004045768B4 (de) 2004-09-21 2004-09-21 Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements

Country Status (1)

Country Link
DE (1) DE102004045768B4 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010017751A1 (de) 2010-07-06 2012-01-12 Infineon Technologies Bipolar Gmbh & Co. Kg Verfahren und Vorrichtung zur Herstellung einer Randstruktur eines Halbleiterbauelements
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
EP2717314A1 (de) * 2012-10-03 2014-04-09 ABB Technology AG Verfahren zur Herstellung eines Übergangsabschlusses für eine Leistungshalbleiteranordnung und entsprechende Leistungshalbleiteranordnung
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
EP2208230B1 (de) * 2007-11-09 2015-10-21 Cree, Inc. Stromhalbleitervorrichtung mit mesa-strukturen und pufferschichten mit mesa-stufen
DE102014108740A1 (de) * 2014-06-23 2015-12-24 Epcos Ag MEMS-Mikrofon mit verbesserter Empfindlichkeit und Verfahren zur Herstellung
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000004597A2 (de) * 1998-07-13 2000-01-27 Siemens Aktiengesellschaft Asymmetrisch sperrendes leistungshalbleiterbauelement
US6696705B1 (en) * 1999-01-12 2004-02-24 Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh & Co. Kg Power semiconductor component having a mesa edge termination

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000004597A2 (de) * 1998-07-13 2000-01-27 Siemens Aktiengesellschaft Asymmetrisch sperrendes leistungshalbleiterbauelement
US6696705B1 (en) * 1999-01-12 2004-02-24 Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh & Co. Kg Power semiconductor component having a mesa edge termination

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2208230B1 (de) * 2007-11-09 2015-10-21 Cree, Inc. Stromhalbleitervorrichtung mit mesa-strukturen und pufferschichten mit mesa-stufen
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US9570560B2 (en) 2009-05-12 2017-02-14 Cree, Inc. Diffused junction termination structures for silicon carbide devices
DE102010017751A1 (de) 2010-07-06 2012-01-12 Infineon Technologies Bipolar Gmbh & Co. Kg Verfahren und Vorrichtung zur Herstellung einer Randstruktur eines Halbleiterbauelements
WO2012004147A1 (de) 2010-07-06 2012-01-12 Infineon Technologies Bipolar Gmbh & Co. Kg Verfahren und vorrichtung zur herstellung einer randstruktur eines halbleiterbauelements
RU2530454C1 (ru) * 2010-07-06 2014-10-10 Инфинеон Текнолоджиз Биполар Гмбх Унд Ко.Кг Способ и устройство для получения кромки полупроводниковых устройств
US9385182B2 (en) 2011-02-10 2016-07-05 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
EP2717314A1 (de) * 2012-10-03 2014-04-09 ABB Technology AG Verfahren zur Herstellung eines Übergangsabschlusses für eine Leistungshalbleiteranordnung und entsprechende Leistungshalbleiteranordnung
DE102014108740B4 (de) * 2014-06-23 2016-03-03 Epcos Ag MEMS-Mikrofon mit verbesserter Empfindlichkeit und Verfahren zur Herstellung
DE102014108740A1 (de) * 2014-06-23 2015-12-24 Epcos Ag MEMS-Mikrofon mit verbesserter Empfindlichkeit und Verfahren zur Herstellung
US10484797B2 (en) 2014-06-23 2019-11-19 Epcos Ag MEMS microphone having improved sensitivity and method for the production thereof

Also Published As

Publication number Publication date
DE102004045768B4 (de) 2007-01-04

Similar Documents

Publication Publication Date Title
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE2160450C3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
DE112013006438T5 (de) Siliziumkarbid-Halbleitervorrichtung
DE4114174A1 (de) Leistungstransistorbauteil sowie verfahren zu seiner herstellung
DE112011104322T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE19704996A1 (de) Verfahren zur Herstellung von IGBT-Bauteilen
DE102011003660A1 (de) Verfahren zum Herstellen einer Siliziumcarbidhalbleitervorrichtung
DE19824514A1 (de) Diode und Verfahren zu ihrer Herstellung
DE102014101130B4 (de) Rückwärts sperrende Halbleitervorrichtung, Halbleitervorrichtung mit lokaler Emittereffizienzmodifikation und Methode zur Herstellung einer rückwärtssperrenden Halbleitervorrichtung
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE102009038731A1 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE112011105826B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung selbiger
DE102014209935A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
EP0343369A1 (de) Verfahren zum Herstellen eines Thyristors
DE112015002153T5 (de) Halbleitervorrichtung
DE112015004492T5 (de) Halbleitervorrichtung
DE2124764C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE102004045768B4 (de) Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements
DE2633324C2 (de) Verfahren zum Herstellen von Halbleiterbauelementen hoher Sperrspannungsbelastbarkeit
DE3020609C2 (de) Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens einem I↑2↑L-Element
DE19750221B4 (de) Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung
DE10240107A1 (de) Randabschluss für Leistungshalbleiterbauelement, Verfahren zu dessen Herstellung und mit dem Verfahren hergestellte Diode
EP1017093A1 (de) Leistungshalbleiterelement und Verfahren zur Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee