DE102004042168A1 - Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration - Google Patents

Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration Download PDF

Info

Publication number
DE102004042168A1
DE102004042168A1 DE102004042168A DE102004042168A DE102004042168A1 DE 102004042168 A1 DE102004042168 A1 DE 102004042168A1 DE 102004042168 A DE102004042168 A DE 102004042168A DE 102004042168 A DE102004042168 A DE 102004042168A DE 102004042168 A1 DE102004042168 A1 DE 102004042168A1
Authority
DE
Germany
Prior art keywords
layer
dielectric
stress
metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102004042168A
Other languages
English (en)
Other versions
DE102004042168B4 (de
Inventor
Christof Streck
Hartmut Rülke
Michael Kiene
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102004042168A priority Critical patent/DE102004042168B4/de
Priority to US11/114,335 priority patent/US20060043588A1/en
Publication of DE102004042168A1 publication Critical patent/DE102004042168A1/de
Application granted granted Critical
Publication of DE102004042168B4 publication Critical patent/DE102004042168B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • H01L21/3122Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31629Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31633Deposition of carbon doped silicon oxide, e.g. SiOC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es ist eine Technik offenbart, die die Herstellung einer Metallisierungsschicht ermöglicht, die im Wesentlichen aus einem dielektrischen Material mit kleinem epsilon aufgebaut ist, wobei eine Schicht mit Druckspannung für ein verbessertes Verhalten im Hinblick auf Elektromigration der Metallisierungsschicht sorgt. In speziellen Ausführungsformen wird eine Siliziumdioxidschicht mit Druckspannung auf oder in der Nähe einer dielektrischen Barrierenschicht und einer auf SiCOH basierenden Metallisierungsschicht gebildet.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Metallisierungsschichten mit reduzierter Permittivität.
  • Halbleiterbauelemente werden typischerweise auf im Wesentlichen scheibenförmigen Substraten ausgebildet, die aus einem geeigneten Material hergestellt sind. Die Mehrheit der Halbleiterbauelemente mit komplexen elektronischen Schaltungen wird gegenwärtig und in der näheren Zukunft auf der Basis von Silizium hergestellt, womit Siliziumsubstrate und siliziumenthaltende Substrate, etwa SOI- (Silizium auf Isolator) Substrate geeignete Träger zur Herstellung von Halbleiterbauelementen, etwa Mikroprozessoren, SRAMs, ASICs (anwendungsspezifische ICs) und dergleichen sind. Die einzelnen integrierten Schaltungen sind in Array-Form angeordnet, wobei die meisten Herstellungsschritte, die sich auf bis zu 500 und mehr einzelne Prozessschritte in modernen integrierten Schaltungen belaufen können, gleichzeitig für alle Chipbereiche auf dem Substrat ausgeführt werden, mit Ausnahme von Photolithographieprozessen, gewissen messtechnischen Prozessen und dem Einbringen der einzelnen Bauelemente in ein Gehäuse, nachdem das Substrat gesägt wurde. Somit zwingen ökonomische Rahmenbedingungen die Halbleiterhersteller dazu, die Substratabmessungen ständig zu vergrößern, und damit auch den für das Herstellen von Halbleiterelementen verfügbaren Platz und damit die Produktionsausbeute zu erhöhen, und auch die Bauteilabmessung im Hinblick auf Kriterien des Leistungsverhaltens zu verringern, da typischerweise geringere Transistorabmessungen zu einer erhöhten Arbeitsgeschwindigkeit führen.
  • In modernen integrierten Schaltungen werden die Schaltungselemente in und auf einer Halbleiterschicht gebildet, wobei die meisten elektrischen Verbindungen in einer oder mehreren „Verdrahtungs-" Schichten hergestellt werden, die auch als Metallisierungsschichten bezeichnet werden, wobei die elektrischen Eigenschaften, etwa der Widerstand, die Elekt romigration, etc. der Metallisierungsschichten merklich das Gesamtverhalten der integrierten Schaltung beeinflussen. Elektromigration ist eine Erscheinung, bei der ein durch Temperatur und/oder durch ein elektrisches Feld hervorgerufener Materialtransport in einer Metallleitung auftritt, was bei höheren Stromdichten in einer Metallleitung beobachtbar ist, woraus sich Beeinträchtigungen des Bauteils ergeben oder woraus sogar ein vollständiger Ausfall resultiert.
  • Auf Grund der ständigen Forderung für eine Verringerung der Strukturgrößen äußerst moderner Halbleiterbauelemente ist Kupfer in Verbindung mit dielektrischen Materialien mit kleinem ε zu einer häufig angewendeten Alternative bei der Herstellung sogenannter Verbindungsstrukturen geworden, die Metallisierungsschichten mit Metallleitungsschichten mit dazwischenliegenden Kontaktdurchführungsschichten aufweisen. Metallleitungen dienen als Verbindungen innerhalb einer Schicht und Kontaktdurchführungen dienen als Verbindungen zwischen den Schichten, die somit gemeinsam einzelne Schaltungselemente verbinden, um die erforderliche Funktionalität der integrierten Schaltung sicherzustellen. Typischerweise sind mehrere Metallleitungsschichten und Kontaktdurchführungsschichten, die aufeinander gestapelt sind, erforderlich, um die Verbindungen zwischen allen internen Schaltungselementen und I/O (Eingängen/Ausgängen), Leistungsversorgungs- und Masseflächen der betrachteten Schaltungsanordnung zu realisieren. Dabei gewährleisten die Metallleitungen die elektrischen Verbindungen innerhalb einer einzelnen Metallisierungsschicht, wohingegen die Kontaktdurchführungen durch das dielektrische Zwischenschichtmaterial hindurchgeführt sind, um zwei Metallleitungen vertikal benachbarter Metallisierungsschichten zu verbinden.
  • Für äußerst größenreduzierte integrierte Schaltungen ist die Signalausbreitungsverzögerung nicht mehr nur durch die Feldeffekttransistoren beschränkt, sondern ist auf Grund der erhöhten Dichte an Schaltungselementen, was zu einer noch größeren Anzahl an elektrischen Verbindungen führt, durch den geringen Abstand der Metallleitungen beschränkt, da die Kapazität zwischen den Leitungen erhöht wird. Diese Tatsache in Kombination mit einer geringeren Leitfähigkeit der Leitungen auf Grund einer geringeren Querschnittsfläche führt zu größeren RC-Zeitkonstanten. Aus diesem Grunde werden traditionelle Dielektrika, etwa Siliziumdioxid (ε > 3,6) und Siliziumnitrid (ε > 5) in Metallisierungsschichten zunehmen durch dielektrische Materialien mit kleinerer Permittivität ersetzt, die daher auch als Dielektrika mit kleinem ε mit einer relativen Permittivität von ungefähr 3 oder weniger bezeich net werden. Jedoch kann die Dichte und die mechanische Stabilität oder Festigkeit der Materialien mit kleinem ε deutlich kleiner sein als von den bewährten Dielektrika Siliziumdioxid und Siliziumnitrid. Als Folge davon kann das elektrische Verhalten der Metallisierungsschichten in Bezug auf die Zuverlässigkeit im Vergleich zu Bauteilelementen mit einer konventionellen Metallisierungsschicht beeinträchtigt sein, obwohl diese im Hinblick auf das Bauteilleistungsvermögen besser sein können. Daher wird häufig eine Hybrid-Technik angewendet, wobei das dielektrische Material für die Kontaktdurchführungsschichten aus Siliziumdioxid aufgebaut ist, während die Metallleitungsschichten aus einem Material mit kleinem ε gebildet sind, wodurch einige der Vorteile im Hinblick auf die Arbeitsgeschwindigkeit, die durch das Material mit kleinem ε geboten werden, im Hinblick auf eine verbesserte Zuverlässigkeit, beispielsweise im Hinblick auf die Elektromigration, im Vergleich zu einer Metallisierungsschicht aufgegeben werden, die vollständig aus Material mit kleinem ε hergestellt ist.
  • Mit Bezug zu 1 ist ein typisches konventionelles Halbleiterbauelement beschrieben, das eine Metallisierungsschicht auf der Grundlage eines Materials mit kleinem ε aufweist. In 1 umfasst ein Halbleiterbauelement 100 ein Substrat 101, das beliebige Schaltungselemente, etwa Transistorelemente, Kondensatoren und dergleichen enthalten kann. Der Einfachheit halber sind diese Schaltungselemente nicht dargestellt. Auf dem Substrat 101, das ein Siliziumvollsubstrat oder ein SOI- (Silizium auf Isolator) Substrat repräsentieren kann, ist eine dielektrische Schicht 102 ausgebildet, die zumindest teilweise aus einem Material mit kleinem ε, etwa Wasserstoff enthaltendes Siliziumoxykarbid (SiCOH) oder beliebigen anderen geeigneten Materialien einschließlich Polymermaterialien und dergleichen aufgebaut sein kann. Ein Metallgebiet 103 ist in der dielektrischen Schicht 102 ausgebildet, wobei das Metallgebiet 103 vorgesehen ist als ein äußerst leitfähiger Bereich oder diesen repräsentieren soll, etwa einen Kontaktbereich oder eine Metallleitung einer Metallisierungsschicht. Das Metallgebiet 103 kann von dem Material der dielektrischen Schicht 102 durch eine Barrierenschicht 104 getrennt sein, die typischerweise als eine Schicht zur Verringerung der Diffusion von Metallatomen in die dielektrische Schicht 102 und ebenso zur Verringerung der Diffusion von Atomen von der dielektrischen Schicht 102 in das Metallgebiet 103 vorgesehen ist. Des weiteren kann die Barrierenschicht 104 auch die Haftung des Metalls an dem dielektrischen Material verbessern. In modernen Bauelementen kann das Metallgebiet Kupfer aufweisen und die Barrierenschicht kann aus einer oder mehreren Schichten mit Tantal, Tantalnitrid, Titan, Titannitrid und dergleichen aufweisen. Über der dielektrischen Schicht 102 und dem Metallgebiet 103 ist eine dielektrische Barrierenschicht oder Deckschicht 105 ausgebildet, die ein dielektrisches Material aufweist, das im Wesentlichen eine Diffusion von Metallatomen des Metallgebiets 103 in darüber liegende Gebiete verhindert. Insbesondere kann das Metallgebiet 103 Kupfer aufweisen, das in einer Vielzahl dielektrischer Materialien, etwa Siliziumdioxid, stark diffundiert, d. h. die dielektrische Barrierenschicht 105 kann Siliziumnitrid oder stickstoffangereichertes Siliziumkarbid aufweisen, das eine hohe diffusionsblockierende Wirkung aufweist und als eine Ätzstoppschicht während nachfolgender Ätzprozesse dienen kann.
  • Auf der dielektrischen Barrierenschicht 105 ist eine Metallisierungsschicht 113 ausgebildet, wobei die Metallisierungsschicht 113 eine Kontaktdurchführungsschicht 111 und eine Metallleitungsschicht 112 aufweist. Die Metallleitungsschicht 112 umfasst eine dielektrische Schicht 110, die typischerweise aus einem Material mit kleinem ε, etwa SiCOH, aufgebaut ist. Des weiteren ist ein metallgefüllter Graben 107, der ein Metall auf Kupferbasis enthalten kann, in der dielektrischen Schicht 110 ausgebildet. In ähnlicher Weise umfasst die Kontaktdurchführungsschicht 111 eine dielektrische Schicht 109 und eine metallgefüllte Kontaktdurchführung 106. Der metallgefüllte Graben 106 und die Kontaktdurchführung 106 sind von den entsprechenden dielektrischen Materialien durch eine leitende Barrierenschicht 108 getrennt, die die gleiche Zusammensetzung wie die Barrierenschicht 105 aufweisen kann. Eine dielektrische Barrierenschicht oder Deckschicht 114 ist auf der dielektrischen Schicht 110 und dem metallgefüllten Graben 107 gebildet. Hinsichtlich der Materialzusammensetzung der Barrierenschicht 114 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu der Barrierenschicht 105 dargelegt sind.
  • Im Hinblick auf die ein verbessertes Leistungsverhalten ist es wünschenswert, die Permittivität der Metallisierungsschicht 113 so gering wie möglich zu halten, um die parasitären Kapazitäten und damit die Signalausbreitungsverzögerung zu minimieren. Es zeigt sich jedoch, dass das Ausbilden sowohl der dielektrischen Schicht 109 als auch der dielektrischen Schicht 110 mit einem Material mit kleinem ε zu einer geringeren Zuverlässigkeit des Halbleiterbauelements 100 führen kann – obwohl die Gesamtpermittivität der Metallisierungsschicht 113 damit verringert wird – was durch erhöhte Elektromigrationswirkungen in dem Metallgebiet 103 und in dem metallgefüllten Graben 107 und der Kontaktdurchführung 106 hervorgerufen wird. Es wird angenommen, dass die Elektromigration merklich durch den Zustand von Grenzflächen des Metalls und des umgebenden dielektrschen Materials beeinflusst wird, etwa beispielsweise die Grenzflächen 103a und 107a, so dass insbesondere entlang derartiger Grenzflächen ein durch elektrische Felder und/oder durch Temperatur hervorgerufener Materialtransport auftritt. Der Zustand der Grenzfläche, etwa der Grenzflächen 103a und 107a bestimmt u. a. die mechanischen Eigenschaften des umgebenden dielektrischen Materials und somit ist das Elektromigrationsverhalten konventioneller Dielektrika, etwa von Siliziumdioxid, besser im Vergleich zu dem Verhalten von Materialien mit kleinem ε, da typischerweise Materialien mit kleinem ε eine geringere mechanische Festigkeit aufweisen. Aus diesem Grunde wird häufig die dielektrische Schicht 109, d. h. das Dielektrikum der Kontaktdurchführungsschicht 111, in Form eines Materials vorgesehen, das eine im Vergleich zu einem Material mit kleinem ε erhöhte mechanische Festigkeit aufweist, und daher kann Siliziumdioxid, das typischerweise mit Fluor dotiert wird, als das dielektrische Material verwendet werden. Auf diese Weise kann ein verbessertes Verhalten im Hinblick auf die Elektromigration als Kompromiss in Bezug auf die Gesamtpermittivität der Metallisierungsschicht 113 erreicht werden.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100 kann die folgenden Prozesse umfassen. Nach dem Fertigstellen von Schaltungselementen werden die dielektrische Schicht 102 und das Metallgebiet 103 mit der leitenden Barrierenschicht 104 durch eine gut etablierte Prozesssequenz hergestellt. Es kann beispielsweise angenommen werden, dass die dielektrische Schicht 103 und das Metallgebiet 103 eine Metallisierungsschicht repräsentieren, die im Wesentlichen die gleiche Konfiguration wie die Metallisierungsschicht 113 aufweisen kann. Daher können im Wesentlichen die gleichen Prozesse, wie sie nachfolgend für die Herstellung der Metallisierungsschicht 113 beschrieben sind, für die Ausbildung der dielektrischen Schicht 103 und des Metallgebiets 103 einschließlich der Barrierenschicht 104 angewendet werden. Danach kann die dielektrische Barrierenschicht 105 durch plasmaunterstützte CVD (chemische Dampfabscheidung) auf der Grundlage gut etablierter Prozessrezepte abgeschieden werden, um eine Siliziumnitridschicht oder eine stickstoffangereicherte Siliziumkarbidschicht zu bilden. Danach wird die dielektrische Schicht 109 beispielsweise durch plasmaunterstütztes CVD auf der Basis von TEOS und Sauerstoff und/oder Ozon und einem Vorstufenmaterial mit Fluor abgeschieden. Danach kann die dielektrische Schicht 110 mit kleinem ε beispielsweise durch Abscheiden von SiCOH aus Trimethylsilan (3 MS) oder 4 MS, und dergleichen gebildet werden. Nach der Abscheidung kann eine Deckschicht (nicht gezeigt) abgeschieden werden, die beispielsweise aus Siliziumdioxid aufgebaut ist, um ein mechanisch festeres Oberflächengebiet für die die lektrische Schicht 110 mit kleinem ε vorzusehen. Danach kann eine ARC (antireflektierende Beschichtung), die beispielsweise aus Siliziumoxynitrid aufgebaut ist, abgeschieden werden, um die folgende Photolithographie zu unterstützen, die entsprechend gut etablierter Prozesse ausgeführt wird, um eine Lackmaske zur Strukturierung der Schichten 110 und 109 durch anisotrope Ätztechniken vorzusehen, in denen der Graben 107 vor der Kontaktdurchführung 106 oder in denen die Kontaktdurchführung 106 vor dem Graben 107 gebildet werden kann. Danach wird die leitende Barrierenschicht 108 über der Struktur und in den Graben 107 und der Kontaktdurchführung 106 gebildet, wobei typischerweise Sputter-Techniken angewendet werden, um die Barrierenschicht 108 und auch eine Saatschicht (nicht gezeigt) für eine nachfolgende elektrochemische Abscheidung von Metall, etwa von Kupfer, in der Kontaktdurchführung 106 und dem Graben 107 zu bilden. Häufig wird Kupfer durch Elektroplattieren abgeschieden. Nach der Metallabscheidung wird überschüssiges Material des Metalls, der Barrierenschicht 108 und der Saatschicht durch beispielsweise chemisch-mechanisches Polieren entfernt, während welchem die optionale Deckschicht zur Festigung der Oberfläche der dielektrischen Schicht 110 als eine Schicht für das Anhalten des CMP-Prozesses dienen kann. Schließlich wird die dielektrische Barrierenschicht 114 beispielsweise in Form einer Siliziumnitrid- oder stickstoffangereicherten Siliziumkarbidschicht mittels einer plasmaunterstützten CVD abgeschieden.
  • Wie aus der obigen Beschreibung hervorgeht, ist ein äußerst komplexer Herstellungsprozess erforderlich, wobei das elektrische Verhalten des Bauelements 100 weniger stark verbessert ist im Vergleich zu einem Bauelement mit einer Metallisierungsschicht 113, die im Wesentlichen vollständig aus einem Material mit kleinem ε gebildet ist. Mit der ständig weitergehenden Verringerung der Strukturgrößen, was auch die Herstellung von metallgefüllten Gräben 107 und Kontaktdurchführungen 106 mit geringem Abstand erfordert, kann die moderat hohe Permittivität der Metallisierungsschicht 113 auf Grund des Siliziumdioxids in der Kontaktdurchführungsschicht 111 zu merklichen Signalausbreitungsverzögerungen führen. Andererseits kann das Vorsehen eines Materials mit kleinem ε in der Kontaktdurchführungsschicht 111 in der obigen Konfiguration auf Grund der reduzierten Bauteilzuverlässigkeit eine wenig wünschenswerte Option sein.
  • Angesichts der zuvor beschriebenen Situation besteht daher ein Bedarf für eine verbesserte Technik, die es ermöglicht, die Auswirkungen eines oder mehrerer dieser Probleme zu vermeiden oder zumindest zu verringern.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die das Herstellen einer Metallisierungsschicht mit reduzierter Permittivität ermöglicht, wobei gleichzeitig eine verbesserte Widerstandsfähigkeit gegen Elektromigration im Vergleich zu konventionellen Metallisierungsschichten mit einem Material mit kleinem ε in der Metallleitungsschicht und der Kontaktdurchführungsschicht bereitgestellt wird. Die vorliegende Erfindung beruht auf dem Konzept, dass das Verhalten eines dielektrischen Schichtstapels mit kleinem ε merklich durch das Vorsehen einer dielektrischen, Schicht, die eine Druckspannung in dem Schichtstapel erzeugt, beeinflusst werden kann. D. h., die Zuverlässigkeit der Metallisierungsschicht mit einem Material mit kleinem ε in der Metallisierungsschicht und der Kontaktdurchführungsschicht kann verbessert werden, indem eine Druckspannung in der Kontaktdurchführungsschicht erzeugt wird.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden eines Metallgebiets in einer dielektrischen Schicht, die über einem Substrat ausgebildet ist, und das Bilden einer dielektrischen Barrierenschicht auf dem Metallgebiet. Ferner umfasst das Verfahren das Bilden einer Spannungsschicht mit einer inneren Druckspannung über der dielektrischen Barrierenschicht und das Bilden einer dielektrischen Schicht mit kleinem ε über der dielektrischen Barrierenschicht.
  • Gemäß einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterelement ein Substrat und eine Metallleitungsschicht, die über dem Substrat ausgebildet ist, wobei die Metallleitungsschicht ein dielektrisches Material mit kleinem ε mit mehreren darin ausgebildeten Metallleitungen aufweist. Das Halbleiterelement umfasst ferner eine dielektrische Barrierenschicht, die über der Metallleitungsschicht ausgebildet ist, und eine dielektrische Spannungsschicht, die über der dielektrischen Barrierenschicht gebildet ist, wobei die dielektrische Spannungsschicht eine innere Druckspannung aufweist. Des weiteren umfasst das Bauelement eine Kontaktdurchführungsschicht, die über der dielektrischen Spannungsschicht angeordnet ist, wobei die Kontaktdurchführungsschicht eine metallenthaltende Kontaktdurchführung aufweist, die in einem dielektrischen Material, der dielektrischen Barrierenschicht und der dielektrischen Spannungsschicht gebildet ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
  • 1 schematisch ein Halbleiterbauelement mit einer Metallisierungsschicht auf der Grundlage eines Materials mit kleinem ε in der Metallleitungsschicht und einem konventionellen dielektrischen Material in der Kontaktdurchführungsschicht gemäß einer typischen konventionellen Herstellungstechnik;
  • 2a bis 2c schematisch Querschnittsansichten eines Halbleiterelements gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung, wobei eine Druckspannungsschicht zumindest in der Kontaktdurchführungsschicht gebildet ist; und
  • 3 schematisch einen Graphen, der Messergebnisse repräsentiert, die einen Vergleich des elektrischen Verhaltens eines konventionell hergestellten Bauelements und eines Bauelements gemäß der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Die vorliegende Erfindung beruht auf dem Konzept, dass eine Verbindungsstruktur mit kleinem ε, d. h. eine Metallisierungsschicht, deren dielektrisches Material im Wesentlichen aus einem Dielektrikum mit kleinem ε aufgebaut ist, wirksam verstärkt werden kann, indem eine oder mehrere Materialschichten mit einer Druckspannung und mit einer höheren mechanischen Stabilität oder Festigkeit in die Metallisierungsschicht eingeführt werden. In speziellen Ausführungsformen der vorliegenden Erfindung ist die Spannungsschicht mit der inneren Druckspannung in der Nähe einer Grenzfläche angeordnet, die zwischen einer Metallleitung und einem dielektrischen Barrierenmaterial ausgebildet ist, das als ein dielektrisches Puffermaterial zwischen dem dielektrischen Material mit kleinem ε und dem Metall vorgesehen ist. Mit Bezug zu den Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterelements 200, das ein beliebiges modernes Bauelement repräsentieren kann, in welchem eine leistungsfähige Verbindungsstruktur oder Metallisierungsschicht mit einem dielektrischen Material mit kleinem ε erforderlich ist. In dieser Hinsicht sollte beachtet werden, dass der Begriff „dielektrisches Material mit kleinem ε" ein beliebiges dielektrisches Material mit einer relativen Permittivität von ungefähr 3,1 und weniger bezeichnet. Des weiteren sollte der Begriff „Metallisierungsschicht mit kleinem ε" so verstanden werden, um eine Metallisierungsschicht mit einem dielektrischen Material mit kleinem ε als dem vorherrschenden Anteil an Material des dielektrischen Materials in der Metallisierungsschicht zu beschreiben, um damit die Signalausbreitungsverzögerungszeit im Vergleich zu einer äquivalenten Metallisierungsschicht zu verringern, die ebenso einen wesentlichen Anteil eines „konventionellen" dielektrischen Materials, etwa Siliziumdioxid, fluordotiertes Siliziumdioxid und dergleichen aufweist. Da die Auswirkung der Signalausbreitungsverzögerung von Metallisierungsschichten bei Halbleiterbauelementen mit kritischen Abmessungen von ungefähr 0,18 μm und weniger signifikant wird, kann die vorliegende Erfindung für Bauteile mit kritischen Abmessungen von 180 nm und deutlich darunter und insbesondere für Bauelemente mit kritischen Abmessungen von 130 nm und darunter angewendet werden.
  • Das Halbleiterelement 200 umfasst ein Substrat 201, das für ein beliebiges geeignetes Substrat repräsentativ ist, das darauf oder darin Schaltungselemente, etwa Transistoren, Kondensatoren, Leitungen, etc. ausgebildet aufweist, die der Einfachheit halber in 2a nicht gezeigt sind. Eine dielektrische Schicht 202 ist über dem Substrat 201 gebildet und enthält ein Metallgebiet 203, das ein beliebiges Element dieser Schaltungselemente oder Bereiche davon repräsentieren kann, oder wobei das Metallgebiet eine Metallleitung einer Metallisierungsschicht repräsentieren kann. Das Metallgebiet 203 kann an den Seitenwän den und an einer unteren Oberfläche eine leitende Barrierenschicht 204 aufweisen, die aus Tantal, Tantalnitrid, Titan, Titannitrid oder dergleichen aufgebaut sein kann. Eine erste dielektrische Barrierenschicht oder Deckschicht 205 ist auf der dielektrischen Schicht 202 und dem Metallgebiet 203 ausgebildet und weist ein diffusionsblockierendes Material, etwa Siliziumnitrid oder stickstoffangereichertes Siliziumkarbid auf, wenn das Metallgebiet 203 Kupfer enthält. Es können jedoch andere Materialien für die dielektrische Barrierenschicht 205, etwa Siliziumdioxid und dergleichen verwendet werden, wenn beispielsweise das Metallgebiet 203 einen Kontaktbereich repräsentiert, der direkt mit einem Schaltungselement verbunden ist. In einigen Ausführungsformen weist die dielektrische Barrierenschicht 205 eine innere Druckspannung im Bereich von ungefähr 200 bis 500 MPa (Megapascal) auf. Im Folgenden wird auf Ausführungsformen Bezug genommen, in denen das Metallgebiet 203 eine kupferenthaltende Metallleitung repräsentiert. In diesen Ausführungsformen kann es vorteilhaft sein, dass die dielektrische Barrierenschicht 205 so vorgesehen wird, um die diffusionsblockierende Wirkung zu optimieren, ohne dass die Spannungseigenschaften der Schicht 205 berücksichtigt werden. Daher kann in einer speziellen Ausführungsform eine dielektrische Spannungsschicht 215 über der dielektrischen Barrierenschicht 205 gebildet werden, wobei die Spannungsschicht 215 eine innere Druckspannung mit einer Größe aufweist, wie sie zuvor spezifiziert ist. In einer speziellen Ausführungsform ist die Spannungsschicht 215 auf der Barrierenschicht 205 gebildet, wohingegen in anderen Ausführungsformen die Spannungsschicht 215 an einer zwischenliegenden Stelle in einer dielektrischen Schicht 210 mit kleinem ε positioniert ist, die das dielektrische Material mit kleinem ε einer Metallisierungsschicht 213 mit kleinem ε repräsentiert, die über der dielektrischen Schicht 202 und dem Metallgebiet 203 gebildet ist. In einer anschaulichen Ausführungsform kann die dielektrische Schicht 210 aus wasserstoffenthaltendem Siliziumoxykarbid (SiCOH) aufgebaut sein, während in anderen Ausführungsformen andere Materialien verwendet werden können, etwa MSQ, HSQ, SILK, poröses SiCOH und dergleichen. Ein metallenthaltender Graben 207 und eine metallenthaltende Kontaktdurchführung 206 sind in der dielektrischen Schicht 210 so ausgebildet, dass ein oberer Bereich der Metallisierungsschicht 213 als eine Metallleitungsschicht 212 betrachtet werden kann, während ein unterer Bereich davon eine Kontaktdurchführungsschicht 211 repräsentieren kann. Das Metall in dem Graben 207 und der Kontaktdurchführung 206 kann Kupfer oder eine Kupferlegierung aufweisen und kann von dem umgebenden dielektrischen Material durch eine leitende Barrierenschicht 208 getrennt sein, die aus einer oder mehreren Schichten aufgebaut sein kann, die Materialien enthalten können, wie sie zuvor mit Bezug zu der leitenden Barrierenschicht 204 spezifiziert sind. Die Metallisierungsschicht 213 kann ferner eine dielektrische Barrierenschicht oder Deckschicht 214 gefolgt von einer weiteren dielektrischen Spannungsschicht 220 aufweisen. Die Barrierenschicht 214 kann aus stickstoffangereichertem Siliziumkarbid (SiCN) aufgebaut sein, um damit die gesamte Permittivität auf einem kleinem Wert zu halten, wohingegen für weniger kritische Anwendungen Siliziumnitrid angemessen sein kann. Ähnlich zu der dielektrischen Barrierenschicht 215 kann die Barrierenschicht 220 eine innere Druckspannung aufweisen, wie sie zuvor spezifiziert ist, und kann in einer speziellen Ausführungsform aus Siliziumdioxid oder fluordotiertem Siliziumdioxid, das aus TEOS hergestellt ist, aufgebaut sein.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterelements 200, wie es in 2a gezeigt ist, kann die folgenden Prozesse umfassen. Nach der Bildung des Metallgebiets 203 und etwaiger Schaltungselemente in und auf dem Substrat 201 wird die dielektrische Barrierenschicht 205 mittels einer beliebigen geeigneten gut bekannten Abscheidetechnik, etwa plasmaunterstütztes CVD, abgeschieden. Abhängig von der Materialzusammensetzung können die Abscheideparameter so gesteuert werden, um eine gewünschte Druckspannung zu erzeugen, falls dies mit den Prozessbedingungen verträglich ist, wie dies im Zusammenhang mit der Schicht 215 nachfolgend beschrieben ist. Danach wird die dielektrische Spannungsschicht 215 durch plasmaunterstütztes CVD aus TEOS abgeschieden, wenn die Schicht Siliziumdioxid aufweist. Während des Abscheidens kann auch eine gewisse Menge von fluorenthaltenden Vorstufengasen hinzugefügt werden, um fluordotiertes Siliziumdioxid mit einer im Vergleich zu Siliziumdioxid geringeren Permittivität zu erhalten. Während dieses Abscheideprozesses wird zumindest ein Prozessparameter so gesteuert, um die Schicht 215 mit einem spezifizierten Betrag an Druckspannung herzustellen. Beispielsweise hängt der Betrag des während des Abscheidens der Schicht 215 erzeugten Spannung von der Gasmischung, der Abscheidetemperatur und der Größe der Vorspannung, die beispielsweise durch die Niederfrequenzvorspannungsleistung erzeugt wird, ab, die für gewöhnlich in modernen CVD-Anlagen verfügbar ist, in der ein Betrieb mit zwei Frequenzen möglich ist.
  • Beispielsweise kann mit einem Producer-System von Applied Materials, Inc. eine Siliziumdioxidschicht mit einer Druckspannung im Bereich von 300 bis 400 MPa auf der Grundlage der folgenden Prozessparameter erhalten werden. Der Druck während des Abscheidens kann auf ungefähr 3 bis 6 Torr eingestellt werden, während die Hochfrequenzleistung zum Erzeugen einer Plasmaumgebung auf ungefähr 70 bis 150 Watt eingestellt werden kann, woraus sich eine geeignete Leistungsdichte innerhalb der Plasmaatmosphäre einstellt, die auch durch die spezielle geometrische Konfiguration der Reaktionskammer bestimmt ist. Die in Form von Niederfrequenzenergie zugeführte Leistung wird auf ungefähr 250 bis 350 Watt festgelegt. Die Abscheidetemperatur wird auf ungefähr 350 bis 450° C, beispielsweise auf ungefähr 400°C eingestellt, und die Gasdurchflussrate für das Trägergas Helium wird auf ungefähr 1000 sccm bis 4000 sccm (Standardkubikzentimeter pro Minute), beispielsweise auf ungefähr 3000 sccm festgelegt, während Sauerstoff mit einer Durchflussrate von ungefähr 1000 bis 1400 sccm zugeführt wird. TEOS wird mit einer Menge von ungefähr 1800 bis 2000 mg pro Minute zugeführt. Mit der oben genannten Abscheideanlage und den Prozessparameter, wie sie zuvor beschrieben sind, kann eine Abscheiderate von ungefähr 5 bis 8 nm pro Sekunde mit einer Rate für die Ungleichmäßigkeit über ein 200 mm Substrat hinweg von ungefähr 1 bis 2% erreicht werden. Der Brechungsindex liegt bei ungefähr 1,46 bis 1,50. Eine Dicke der Siliziumdioxidschicht kann im Bereich von ungefähr 10 nm bis 100 nm oder sogar darüber liegen, abhängig von Prozess- und Bauteilerfordernissen.
  • Zu beachten ist, dass andere Prozessparameter auf der Grundlage der obigen Lehre ermittelt werden können, wenn andere Abscheideanlagen und/oder Substratdurchmesser verwendet werden. In einigen Ausführungsformen kann die dielektrische Barrierenschicht 205 auch in Form einer Schicht vorgesehen werden, die eine Druckspannung aufweist, wobei die Schicht 205 gemäß gut etablierter Rezepte für plasmaverstärkte CVD gebildet werden können, wobei ein oder mehrere Prozessparameter so eingestellt werden können, um die gewünschte Druckspannung zu erhalten. Beispielsweise kann der Ionenbeschuss während des Abscheidens des Siliziumnitrids auf einen geringen Wert durch entsprechendes Verringern oder Abschalten einer Niederfrequenz-Vorspannungsleistung eingestellt werden, um damit eine Druckspannung in der Schicht 205 zu erzeugen.
  • Danach kann die dielektrische Schicht 210 mit kleinem ε gebildet werden, beispielsweise in einer speziellen Ausführungsform durch Abscheiden von wasserstoffenthaltendem Siliziumoxykarbid aus Sauerstoff und Trimethylsilan (3 MS) gemäß gut etablierter Prozessrezepte. In anderen Ausführungsformen kann das SiCOH aus vier 4 MS, OMCTS oder anderen geeigneten Vorstufenmaterialien abgeschieden werden. In einigen Ausführungsformen können die Spannungsschicht 215 und die dielektrische Schicht 210 mit kleinem ε mittels eines in-situ-Prozesses aufgebracht werden, d. h. die Schichten 215 und 210 können in der gleichen Prozesskammer abgeschieden werden, ohne das Vakuum während der Abscheidung der Schicht 215 und der Schicht 210 zu brechen. In einer anschaulichen Ausführungsform kann die Schicht 215 an einer beliebigen Zwischenstelle in der dielektrischen Schicht 210 mit kleinem ε angeordnet werden, was sich durch entsprechendes Ändern der Prozessparameter in der Prozesskammer erreichen lässt derart, dass zwischenzeitlich Siliziumdioxid mit einer spezifizierten inneren Spannung an einer gewünschten Position abgeschieden wird. In einer speziellen Ausführungsform wird die Spannungsschicht auf der Schicht 205 gebildet. In noch weiteren Ausführungsformen können zwei oder mehrere Schicht 215 mit beispielsweise einer Dicke von ungefähr 40 nm bis 80 nm in dem dielektrischen Material mit kleinem ε abgeschieden werden, indem der Abscheideprozess für die Schicht 210 entsprechend modifiziert wird.
  • In noch weiteren Ausführungsformen kann nach dem Abscheiden der Spannungsschicht 215 die dielektrische Schicht 210 mit kleinem ε mittels Aufschleuder-Techniken hergestellt werden, wenn viskose Materialien als Dielektrika mit kleinem ε verwendet werden, etwa MSQ, HSQ und dergleichen. Nach der Herstellung der dielektrischen Schicht 210 mit kleinem ε kann eine Kontaktdurchführungsöffnung durch die dielektrische Schicht 210 und die Spannungsschicht 215 und die Barrierenschicht 205 mittels moderner Photolithographie und anisotropen Ätztechniken gebildet werden. Danach kann ein weiterer Photolithographieprozess so ausgeführt werden, um eine Lackmaske (nicht gezeigt) zur Herstellung des Grabens in einer weiteren anisotropen Ätzung vorzusehen. Der Einfachheit halber ist die Ausbildung von Deckschichten zur Festigung der dielektrischen Schicht 210 mit kleinem ε an deren oberen Fläche und das Vorsehen von ARC-Schichten, die für moderne Photolithographietechniken erforderlich sind, nicht gezeigt. Danach kann die leitende Barrierenschicht 208 in dem Graben 207 und der Kontaktdurchführung 206 gebildet werden, woran sich das Abscheiden einer Saatschicht (nicht gezeigt) anschließt, die während eines nachfolgenden elektrochemischen Füllprozesses verwendet wird. Nach Beendigung des Füllprozesses, der als ein Elektroplattierungsprozess zum Füllen von Kupfer oder einer Kupferlegierung ausgeführt werden kann, wird überschüssiges Material beispielsweise durch chemisch-mechanisches Polieren (CMP) entfernt, wodurch auch die resultierende Oberfläche eingeebnet wird. Danach wird die dielektrische Barrierenschicht 214 über der dielektrischen Schicht 210 und dem metallgefüllten Graben 207 gebildet, woran sich das Abscheiden der dielektrischen Spannungsschicht 220 anschließt. Hinsichtlich der Schichten 214 und 220 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Schichten 205 und 215 erläutert sind.
  • Wie zuvor erläutert ist, erfordern moderne integrierte Schaltungen typischerweise mehrere Metallisierungsschichten, etwa in Form der Schicht 213, um die große Anzahl elektrischer Verbindungen entsprechend dem komplexen Schaltungsentwurf bereitzustellen. Mit Bezug zu 2b wird die Herstellung einer weiteren Metallisierungsschicht beschrieben und sollte als repräsentativ für die Herstellung beliebiger weiterer Metallisierungsschichten betrachtet werden, wobei die Anzahl der Metallisierungsschichten von der Komplexität der betrachteten integrierten Schaltung abhängt. Beispielsweise können aktuell erhältliche Mikroprozessoren bis zu 8 Metallisierungsschichten auf Kupferbasis mit einem Material mit kleinem ε aufweisen.
  • 2b zeigt schematisch das Halbleiterelement 200, das ferner eine zweite Metallisierungsschicht 240 aufweist, die eine dielektrische Schicht 230 mit kleinem ε mit einer dazwischenliegenden dielektrischen Schicht 235 enthält, die als eine Ätzstoppschicht, eine Ätzindikatorschicht oder in einer speziellen Ausführungsform als eine Spannungsschicht dienen kann, die an einer Position vorgesehen ist, die mit einer Tiefe eines Grabens korreliert ist, der noch in einem oberen Bereich der dielektrischen Schicht 230 mit kleinem ε zu bilden ist. Ferner ist eine Kontaktdurchführung 231 durch die Schichten 230, 235, 220 und 214 hindurch gebildet.
  • Die Metallisierungsschicht 240 kann gemäß Prozessen gebildet werden, wie sie zuvor mit Bezug zu der Metallisierungsschicht 213 beschrieben sind. Beispielsweise kann das Material mit kleinem ε für die Schicht 230 aus 3MS, 4MS und dergleichen abgeschieden werden, wenn die Schicht 230 im Wesentlichen aus SiCOH aufgebaut ist. In anderen Ausführungsformen können Aufschleuder-Techniken verwendet werden, um ein Polymermaterial entsprechend den Prozesserfordernissen aufzubringen. Nachdem das Material mit kleinem ε für die Schicht 230 mit einer speziellen ersten Dicke abgeschieden wurde, kann die Schicht 235 aufgebracht werden, was in einer speziellen Ausführungsform durch Abscheiden einer Siliziumdioxidschicht aus TEOS mit hoher Druckspannung erreicht wird. Danach kann die Herstellung der Schicht 230 so fortgesetzt werden, um die schließlich gewünschte Dicke und Zusammensetzung der Schicht 230 zu erhalten. Wiederum ist das Abscheiden beliebiger Deckschichten zur Festigung der Oberfläche des dielektrischen Materials mit kleinem ε nicht gezeigt. Ferner ist, wie zuvor dargelegt ist, das Herstellen beliebiger ARC-Schichten, die für die nachfolgende Lithographie erforderlich sind, in 2b nicht gezeigt. Ferner sollte beachtet werden, dass hinsichtlich der Herstellung der Schicht 235 und der Schicht 230 die gleichen Kriterien gelten, wie sie zuvor mit Bezug zu den Schichten 210 und 215 erläutert sind. D. h., in einigen Ausführungsformen kann die Herstellung der Schichten 230 und 235 in einem in-situ-Prozess ausgeführt werden, wodurch die Prozesskomplexität deutlich verringert wird. Da ferner die Schicht 235 als eine Ätzindikatorschicht verwendet werden kann, selbst wenn diese als eine Spannungsschicht mit einer inneren Druckspannung vorgesehen ist, kann die Lage der Schicht 235 in der Schicht 230 so gesteuert werden, dass diese mit einer Tiefe korreliert ist, die in den oberen Bereich der Schicht 230 beim Ausbilden eines Grabens gemäß einer Dual-Damaszener-Technik zu ätzen ist. Beispielsweise kann die Position der Schicht 235 im Wesentlichen der Unterseite des herzustellenden Grabens entsprechen. In anderen Ausführungsformen kann die Schicht 235 eine Ätzstoppschicht mit Siliziumnitrid oder stickstoffangereichertem Siliziumkarbid und dergleichen repräsentieren, um damit zuverlässig den Grabenätzprozess anzuhalten. In einigen Ausführungsformen kann die Schicht 235, wenn diese als eine Ätzstoppschicht vorgesehen ist, auch so gebildet werden, dass diese eine spezifizierte innere Druckspannung aufweist. Wie zuvor erläutert ist, kann der Abscheidevorgang während des plasmaunterstützten CVD entsprechend so eingestellt werden, um die spezifizierte Druckspannung zu erhalten. Ferner kann anstelle der Kontaktdurchführung 231 zuerst ein entsprechender Graben und anschließend die Kontaktdurchführung 231 geätzt werden.
  • Nach der Herstellung der Schicht 230 und etwaiger ARC-Schichten wird eine entsprechende Lackmaske durch Photolithographie hergestellt, die dann verwendet wird, die Kontaktdurchführung 231 mittels eines anistropen Ätzprozesses herzustellen, wobei der Prozess zuverlässig auf oder in der Schicht 214 angehalten wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 während eines anistropen Ätzprozesses, der durch 260 bezeichnet ist, um einen Graben 232 in der dielektrischen Schicht mit kleinem ε 230 zu bilden, d. h. vielmehr in einem oberen Bereich davon. Dazu wird eine Lackmaske 250 über der dielektrischen Schicht mit kleinem ε 230 gebildet, wobei wiederum der Einfachheit halber zusätzliche Deckschichten und/oder antireflektierende Beschichtungen, die in der dielektrischen Schicht mit kleinem ε 230 ausgebildet sind, nicht dargestellt sind. Die Lackmaske 250 und möglicherweise zusätzliche Deckschichten und antireflektie rende Beschichtungen werden in Übereinstimmung mit gut etablierten Abscheide- und Photolithographietechniken hergestellt. Anschließend wird der anisotrope Ätzprozess 260 ausgeführt, wobei während einer abschließenden Phase des Prozesse gasförmige Nebenprodukte 261 freigesetzt werden können, wenn die Ätzfront die dielektrische Schicht 235 erreicht, die eine unterschiedliche Zusammensetzung aufweist, da diese aus Siliziumdioxid oder fluordotiertem Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut sein kann. Insbesondere können angeregte Zyanid- (CN) Moleküle und angeregte Kohlenmonoxid (CO) Moleküle erzeugt werden, wenn die Ätzfront auf die Schicht 235 trifft, wenn diese aus Siliziumdioxid aufgebaut ist, wodurch das Aussenden entsprechender Lichtwellenlängen 262 bewirkt wird, die effizient mittels eines entsprechenden Endpunkterfassungssystems (nicht gezeigt) erkannt werden können, das typischerweise in gut verfügbaren Ätzanlagen vorgesehen ist. Somit kann durch das Erkennen ausgeprägter Linien in den ausgesandten Lichtwellenlängen 262 der Ätzprozess 262 mit hoher Genauigkeit beendet werden. Obwohl daher die Ätzselektivität zwischen der Schicht 235, wenn diese in Form einer Siliziumdioxidschicht mit Druckspannung vorgesehen ist, und dem SiCOH mit kleinem ε relativ gering sein kann, so kann dennoch eine erhöhte Zuverlässigkeit bei der Ätzung des Grabens 232 erreicht werden, während die Druckspannung der Schicht 235 weiterhin für eine erhöhte mechanische Stabilität und damit bessere elektrische Eigenschaften der Metallisierungsschicht 240 sorgt. In anderen Ausführungsformen, wenn die Problematik hinsichtlich parasitärer Kapazitäten weniger kritisch ist, kann die Schicht 235 in Form einer Ätzstoppschicht vorgesehen werden, wodurch die Zuverlässigkeit des Grabenätzprozesses 260 noch weiter verbessert wird. Danach kann der Prozess so fortgesetzt werden, wie dies bereit mit Bezug auf die Metallisierungsschicht 213 beschrieben ist, d. h. entsprechende leitende Barrierenschichten können abgeschieden werden und danach können der Graben 232 und die Kontaktdurchführung 231 mit einem Metall auf Kupferbasis gefüllt werden.
  • Es gilt also: die vorliegende Erfindung stellt eine Technik bereit, die die Herstellung von Metallisierungsschichten mit kleinem ε ermöglicht, wobei das Material mit kleinem ε auch innerhalb der Ebene der Kontaktdurchführungen vorgesehen ist, während dennoch ein verbessertes elektrisches Verhalten auf Grund der Bereitstellung der Spannungsschichten 205, 215 und/oder 235 beibehalten wird. Hierbei wird für spezielle Materialien mit kleinem ε eine geringere Komplexität des Abscheideprozesses erreicht, indem das Abscheiden der Spannungsschichten 205, 215 und 235 als ein in-situ-Prozess zusammen mit dem Abscheiden des Materials mit kleinem ε ausgeführt werden kann.
  • 3 zeigt schematisch Messergebnisse eines Elektromigrationstests für ein Halbleiterbauelement mit zwei Metallisierungsschichten, etwa der Schicht 213 und 240, die aufeinandergeschichtet sind, für mehrere Bauteile, die gemäß der vorliegenden Erfindung hergestellt sind und für mehrere Vergleichsbauteile. Während des Elektromigrationstests wurden die Bauteile mit Stromdichten betrieben, die auch während des normalen Betriebs anzutreffen sind, während die Temperatur deutlich im Vergleich zu normalen Betriebsbedingungen erhöht war. Insbesondere wurde die Temperatur auf ungefähr 325°C angehoben, um durch Stromfluss hervorgerufene Elektromigrationseffekte zu fördern. In 3 repräsentiert die Kurve A eine berechnete Kurve, die an die Messergebnisse angepasst ist, die einen gemäß der vorliegenden Erfindung hergestellten Halbleiterbauelement entsprechen, wobei insbesondere eine Siliziumdioxidschicht mit Druckspannung auf der entsprechenden dielektrischen Barrierenschicht (d. h. beispielsweise die Schichten 215 und 220 in den 2b und 2c) ausgebildet ist. Die Kurve B in 3 repräsentiert ein konventionelles Bauelement, d. h. eines, das eine Hybridmetallisierungsschicht aufweist, wie sie in 1 gezeigt ist. Des weiteren repräsentiert die Kurve C ein Bauteil mit einer Struktur ähnlich zu dem Bauteil, das durch die Kurve A repräsentiert ist, mit Ausnahme der Tatsache, dass die entsprechenden Schichten 215 und 220 ohne innere Druckspannung vorgesehen sind. Schließlich repräsentiert die Kurve D in 3 das Halbleiterbauelement aus 1, wobei die gesamte Metallisierungsschicht im Wesentlichen aus SiCOH mit kleinem ε aufgebaut ist. Die horizontale Achse gibt die Anzahl der Fehlerereignisse in willkürlichen Einheiten an, während die vertikale Achse die Zeit bis zum Auftreten des Fehlers in Stunden darstellt. Wie aus 3 hervorgeht, sind die Anzahl der Fehlerereignisse der erfindungsgemäßen Halbleiterbauelemente, die durch die Kurve A repräsentiert sind, deutlich weniger für eine gegebene Zeitdauer bis zum Auftreten von Fehlern, oder die Zeitdauer bis zum Auftreten von Fehlern ist deutlich höher für eine vorgegebene Anzahl an Fehlerereignissen während des Elektromigrationstests. Insbesondere der Vergleich mit der Kurve D, die ein Bauteil repräsentiert, das eine dielektrische Schicht vollständig aus Material mit kleinem ε aufweist, zeigt deutlich die verbesserte Zuverlässigkeit, während das elektrische Verhalten im Wesentlichen gleich bleibt, da die gesamte Permittivität der entsprechenden Metallisierungsschichten im Wesentlichen gleich ist.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindungen werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (21)

  1. Verfahren mit: Bilden eines Metallgebiets in einer über einem Substrat ausgebildeten dielektrischen Schicht; Bilden einer dielektrischen Barrierenschicht auf dem Metallgebiet; Bilden einer Spannungsschicht mit einer inneren Druckspannung über der dielektrischen Barrierenschicht; und Bilden einer dielektrischen Schicht mit kleinem ε über der dielektrischen Barrierenschicht.
  2. Das Verfahren nach Anspruch 1, das ferner das Strukturieren der dielektrischen Schicht mit kleinem ε zur Ausbildung eines Grabens und einer Kontaktdurchführung darin umfasst.
  3. Das Verfahren nach Anspruch 1, wobei die Spannungsschicht auf der dielektrischen Barrierenschicht abgeschieden wird.
  4. Das Verfahren nach Anspruch 1, das ferner umfasst: Bilden mindestens einer weiteren Spannungsschicht mit einer inneren Druckspannung an einer Zwischenposition in der dielektrischen Schicht mit kleinem ε.
  5. Das Verfahren nach Anspruch 1, wobei das Bilden der Spannungsschicht und der dielektrischen Schicht mit kleinem ε mittels eines in-situ-Prozesses erreicht wird.
  6. Das Verfahren nach Anspruch 1, wobei die innere Druckspannung im Bereich von ungefähr 300 bis 400 MPa liegt.
  7. Das Verfahren nach Anspruch 1, das ferner Bilden einer Ätzstoppschicht und/oder einer Ätzindikatorschicht an einer Zwischenposition innerhalb der dielektrischen Schicht mit kleinem ε umfasst.
  8. Das Verfahren nach Anspruch 7, wobei die Ätzstoppschicht und/oder die Ätzindikatorschicht eine innere Druckspannung aufweisen.
  9. Das Verfahren nach Anspruch 1, wobei die Spannungsschicht Siliziumdioxid aufweist.
  10. Das Verfahren nach Anspruch 9, wobei die Siliziumdioxidschicht aus TEOS hergesellt wird.
  11. Das Verfahren nach Anspruch 1, wobei das dielektrische Material mit kleinem ε SiCOH aufweist.
  12. Halbleiterbauelement mit: einem Substrat; einer Metallleitungsschicht, die über dem Substrat ausgebildet ist, wobei die Metallleitungsschicht ein dielektrisches Material mit kleinem ε mit mehreren darin ausgebildeten Metallleitungen aufweist; einer dielektrischen Barrierenschicht, die über der Metallleitungsschicht gebildet ist; einer dielektrischen Spannungsschicht, die über der dielektrischen Barrierenschicht gebildet ist, wobei die dielektrische Spannungsschicht eine innere Druckspannung aufweist; und einer Kontaktdurchführungsschicht, die über der dielektrischen Spannungsschicht angeordnet ist, wobei die Kontaktdurchführungsschicht eine metallenthaltende Kontaktdurchführung aufweist, die in einem dielektrischen Material, in der dielektrischen Barrierenschicht und der dielektrischen Spannungsschicht gebildet ist.
  13. Das Halbleiterbauelement nach Anspruch 12, wobei das dielektrische Material ein Dielektrikum mit kleinem ε ist.
  14. Das Halbleiterbauelement nach Anspruch 13, wobei das Material mit kleinem ε der Metallleitungsschicht und das dielektrische Material der Kontaktdurchführungsschicht im Wesentlichen aus dem gleichen Material aufgebaut sind.
  15. Das Halbleiterbauelement nach Anspruch 12, wobei die innere Druckspannung eine Größe im Bereich von 300 bis 400 MPa aufweist.
  16. Das Halbleiterbauelement nach Anspruch 12, wobei die dielektrische Spannungsschicht auf der dielektrischen Barrierenschicht ausgebildet ist.
  17. Das Halbleiterbauelement nach Anspruch 12, das ferner eine zweite dielektrische Spannungsschicht, die an einer Zwischenposition innerhalb der Metallleitungsschicht und/oder der Kontaktdurchführungsschicht ausgebildet ist, aufweist.
  18. Das Halbleiterbauelement nach Anspruch 17, wobei die zweite dielektrische Spannungsschicht zwischen der Metallleitungsschicht und der Kontaktdurchführungsschicht angeordnet ist.
  19. Das Halbleiterbauelement nach Anspruch 12, wobei die dielektrische Spannungsschicht aus Siliziumdioxid aufgebaut ist.
  20. Das Halbleiterbauelement nach Anspruch 12, wobei das dielektrische Material mit kleinem ε SiCOH aufweist.
  21. Das Halbleiterbauelement nach Anspruch 12, das ferner eine Ätzstoppschicht und/oder eine Ätzindikatorschicht zwischen der Metallleitungsschicht und der Kontaktdurchführungsschicht aufweist.
DE102004042168A 2004-08-31 2004-08-31 Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements Active DE102004042168B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004042168A DE102004042168B4 (de) 2004-08-31 2004-08-31 Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements
US11/114,335 US20060043588A1 (en) 2004-08-31 2005-04-26 Semiconductor device including a low-k metallization layer stack for enhanced resistance against electromigration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004042168A DE102004042168B4 (de) 2004-08-31 2004-08-31 Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements

Publications (2)

Publication Number Publication Date
DE102004042168A1 true DE102004042168A1 (de) 2006-03-16
DE102004042168B4 DE102004042168B4 (de) 2009-08-20

Family

ID=35853513

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004042168A Active DE102004042168B4 (de) 2004-08-31 2004-08-31 Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements

Country Status (2)

Country Link
US (1) US20060043588A1 (de)
DE (1) DE102004042168B4 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005052052A1 (de) * 2005-10-31 2007-05-03 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit
DE102008045035A1 (de) * 2008-08-29 2010-04-29 Advanced Micro Devices, Inc., Sunnyvale Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
DE102008054069A1 (de) * 2008-10-31 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US7439624B2 (en) * 2006-05-18 2008-10-21 International Business Machines Corporation Enhanced mechanical strength via contacts
DE102006051496B4 (de) * 2006-10-31 2008-09-25 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem porösen Materialschichtstapel mit kleinem ε mit reduzierter UV-Empfindlichkeit und Verfahren zu dessen Herstellung
US20080258303A1 (en) * 2007-04-23 2008-10-23 Ming-Shih Yeh Novel structure for reducing low-k dielectric damage and improving copper EM performance
DE102007052048A1 (de) * 2007-10-31 2009-05-14 Advanced Micro Devices, Inc., Sunnyvale Doppelintegrationsschema für Metallschicht mit geringem Widerstand
CN105097493B (zh) * 2014-04-24 2020-09-08 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN105206562B (zh) * 2014-06-18 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US20220367251A1 (en) * 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426285B1 (en) * 1999-11-03 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to solve intermetallic dielectric cracks in integrated circuit devices
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
JP2004158832A (ja) * 2002-10-17 2004-06-03 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147009A (en) * 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6362091B1 (en) * 2000-03-14 2002-03-26 Intel Corporation Method for making a semiconductor device having a low-k dielectric layer
US6991959B2 (en) * 2002-10-10 2006-01-31 Asm Japan K.K. Method of manufacturing silicon carbide film
US7193325B2 (en) * 2004-04-30 2007-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426285B1 (en) * 1999-11-03 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to solve intermetallic dielectric cracks in integrated circuit devices
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
JP2004158832A (ja) * 2002-10-17 2004-06-03 Renesas Technology Corp 半導体装置およびその製造方法
US20040192032A1 (en) * 2002-10-17 2004-09-30 Renesas Technology Corp. Semiconductor device and manufacturing method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005052052A1 (de) * 2005-10-31 2007-05-03 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit
DE102005052052B4 (de) * 2005-10-31 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
DE102008045035A1 (de) * 2008-08-29 2010-04-29 Advanced Micro Devices, Inc., Sunnyvale Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
US8030209B2 (en) * 2008-08-29 2011-10-04 GLOBALFOUNDDRIES Inc. Enhancing structural integrity of low-k dielectrics in metallization systems of semiconductor devices by using a crack suppressing material layer
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
DE102008054069A1 (de) * 2008-10-31 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem
US8053354B2 (en) 2008-10-31 2011-11-08 Globalfoundries Inc. Reduced wafer warpage in semiconductors by stress engineering in the metallization system
DE102008054069B4 (de) * 2008-10-31 2016-11-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem

Also Published As

Publication number Publication date
DE102004042168B4 (de) 2009-08-20
US20060043588A1 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
DE60037395T2 (de) Herstellung eines halbleiter-bauelementes
DE60211915T2 (de) Halbleiterstruktur unter verwendung von opfermaterial und zugeörige herstellungsverfahren
DE102008059650B4 (de) Verfahren zur Herstellung einer Mikrostruktur mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE102005052052B4 (de) Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
DE10319136B4 (de) Verfahren zur Herstellung einer Metallisierungsschicht mit einer mit Stickstoff angereicherten Barrierenschicht mit kleinem ε
DE102010029533B3 (de) Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
DE10250889A1 (de) Verbesserte Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε
DE102009010844B4 (de) Bereitstellen eines verbesserten Elektromigrationsverhaltens und Verringern der Beeinträchtigung empfindlicher dielektrischer Materialien mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen
DE102004042168B4 (de) Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements
DE10238024B4 (de) Verfahren zur Integration von Luft als Dielektrikum in Halbleitervorrichtungen
DE102008045035B4 (de) Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
DE102005056262A1 (de) Verfahren zum Herstellen einer Schichtanordnung, Verfahren zum Herstellen eines elektrischen Bauelementes, Schichtanordnung und elektrisches Bauelement
DE102008063417B4 (de) Lokale Silizidierung an Kontaktlochunterseiten in Metallisierungssystemen von Halbleiterbauelementen
DE102010040071B4 (de) Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
DE102008054069B4 (de) Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem
DE10260619B4 (de) Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
DE102010063294A1 (de) Metallisierungssysteme von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen
DE102008044988A1 (de) Verwenden einer Deckschicht in Metallisierungssystemen von Halbleiterbauelementen als CMP- und Ätzstoppschicht
DE102019130124A1 (de) Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
DE102008044987A1 (de) Verringerung von Partikeln in PECVD-Prozessen zum Abscheiden eines Materials mit kleinem Epsilon unter Anwendung eines plasmaunterstützten Schritts nach der Abscheidung
DE102005004409B4 (de) Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε
DE102006041004B4 (de) Technik zum Reduzieren plasmainduzierter Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika
DE102004021261B4 (de) Halbleiterbauelement mit einem Hybrid-Metallisierungsschichtstapel für eine verbesserte mechanische Festigkeit während und nach dem Einbringen in ein Gehäuse
DE102009023378B4 (de) Wiederherstellung einer hydrophoben Oberfläche empfindlicher dielektrischer Materialen mit kleinem ε in Mikrostrukturbauelementen
DE102005052053B4 (de) Verfahren zur Herstellung einer Ätzstoppschicht für eine Metallisierungsschicht mit verbesserter Ätzselektivität und besserem Einschlussverhalten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition