DE102004022618B4 - Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat - Google Patents

Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat Download PDF

Info

Publication number
DE102004022618B4
DE102004022618B4 DE102004022618A DE102004022618A DE102004022618B4 DE 102004022618 B4 DE102004022618 B4 DE 102004022618B4 DE 102004022618 A DE102004022618 A DE 102004022618A DE 102004022618 A DE102004022618 A DE 102004022618A DE 102004022618 B4 DE102004022618 B4 DE 102004022618B4
Authority
DE
Germany
Prior art keywords
layer
masking
substrate
memory
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004022618A
Other languages
English (en)
Other versions
DE102004022618A1 (de
Inventor
Ralf Dr. Symanczyk
Thomas Dr. Happ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102004022618A priority Critical patent/DE102004022618B4/de
Publication of DE102004022618A1 publication Critical patent/DE102004022618A1/de
Application granted granted Critical
Publication of DE102004022618B4 publication Critical patent/DE102004022618B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Abstract

Verfahren zur Herstellung einer Speicherzelle (1) in einem Substrat (10) mit folgenden Schritten:
a) Anordnen eines Kanalbereichs (3), in dem ein Ladungsträgerkanal ausbildbar ist, in dem Substrat (10);
b) Anordnen einer ersten Isolationsschicht (11) an dem Kanalbereich (3) des Substrats (10);
c) Aufbringen einer nanoporösen Maskierungsschicht (12), die Porenöffnungen (13) aufweist, indem ein Maskierungsmaterial zumindest auf die erste Isolationsschicht aufgebracht wird und anschließend ein elektrochemisches Ätzen des Maskierungsmaterials durchgeführt wird, um die Porenöffnungen (13) zu bilden, die das Maskierungsmaterial durchdringen;
d) Einbringen eines Speichermaterials (14) in die Porenöffnungen (13);
e) Selektives Entfernen der Maskierungsschicht (12), so dass das eingebrachte Speichermaterial als nanopunktförmige Speicherbereiche auf der ersten Isolationsschicht (11) verbleibt;
f) Aufbringen einer zweiten Isolationsschicht (15) auf die erste Isolationsschicht (11) und zwischen die Speicherbereiche, so dass die Speicherbereiche vollständig voneinander isoliert sind.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat.
  • Nicht-flüchtige Speicher werden heutzutage häufig mit sogenannten Flash-Speicherzellen aufgebaut, die eine Speicherschicht aufweisen, in die Ladung eingebracht oder entfernt werden kann. Die Speicherschicht ist üblicherweise durch eine Isolierschicht von einem Kanalbereich getrennt, aus dem Ladungsträger durch die Isolierschicht durch Tunneleffekte in die Speicherschicht gebracht werden können oder aus der Speicherschicht durch die Isolierschicht z. B. aufgrund des Fowler-Nordheim-Tunneleffektes entfernt werden können. Bei solchen Speicherzellen können im Laufe der Zeit Degradationseffekte in der Isolierschicht auftreten, durch die Leckströme zwischen Speicherschicht und Kanalbereich entstehen können. Dadurch wird die Zeitdauer, während der die Zelle die Information hält, begrenzt.
  • Eine Möglichkeit, Fehler aufgrund solcher Degradationseffekte zu vermeiden, besteht darin, die Speicherschicht in Form von Nanokristallen auszubilden, die voneinander isoliert ausgebildet sind. Dies ist bekannt beispielsweise aus den Druckschriften:
    TIWARI, S. [u. a.]: A silicon nanocrystals based memory. In: Appl. Phys. Lett. 68 (10), 4 March 1996, S. 1377-1379;
    LAMMERS, D.: Motorola speeds the move to nanocrystal flash. In: EE Times (12/08/2003 2:23 PM Est);
    OHBA, R. [u. a.]: Nonvolatile Si Quantum Memory With Self-Aligned Doubly-Stacked Dots. In: IEEE Transactions on Electron Devices, Vol. 49, No. 8, August 2002, S. 1392-1398.
  • Eine entscheidende Schwierigkeit hierbei ist allerdings die Herstellung von dielektrischen Schichten mit eingebetteten Nanokristallen, die eine hinreichend hohe Dichte und eine möglichst homogene Größenverteilung aufweisen und wobei die Nanokristalle ausreichend voneinander elektrisch isoliert sind. Diese Eigenschaften sind erforderlich, um Speicherzellen zu erhalten, die möglichst zuverlässig skalierbar sind und eine hohe Datenhaltezeit und homogene Speicherzelleneigenschaften auch in größeren Speicherfeldern gewährleisten.
  • Aus der Druckschrift OSTRAAT, M. L. [u. a.]: Synthesis and characterization of aerosol silicon nanocrystal nonvolatile floating-gate memory devices. In: Appl. Phys. Lett., Vol. 79, No. 3, 16 July 2001, S. 433-435, ist ein Herstellungsverfahren für eine nicht-flüchtige Speicherzelle mit Nanokristallstrukturen bekannt, bei der die Nanokristalle aus einem Aerosol abgeschieden werden, um Nanokristalle mit einer homogenen Verteilung möglichst gleicher Größe zu schaffen.
  • Aus BORANY, J. [u. a.]: Memory properties of Si+ implanted gate oxides: from MOS capacitors to nvSRAM. In: Solid-State Electronics 46 (2002), S. 1729-1737, ist bekannt, die Isolierschicht aus Siliziumdioxid auszubilden und Silizium durch ein geeignetes Verfahren, z. B. Implantation, in das Siliziumdioxid einzubringen, um ein siliziumreiches Oxid (SRO) zu schaffen.
  • Aus den Druckschriften ROSMEULEN, M. [u. a.]: Electrical Characterisation of Silicon-Rich-Oxide Based Memory Cells Using Pulsed Current-Voltage Techniques. In: ESSDERC 2002, S. 471-474, und SAITOH, M. [u. a.]: Large memory window and long charge-retention time in ultranarrow-channel silicon floating-dot memory. In: Appl. Phys. Lett. Vol., 82, No. 11, March 2003, S. 1787-1789, sind die Herstellung solcher Speicherzellen mit verschiedenen CVD-Abscheidungen bekannt.
  • Die Druckschriften HEITMANN, J. [u. a.]: Size controlled nc-Si synthesis by SiO/SiO2 superlattices In: Journal of Non-Crystalline Solids 299-302 (2002), S. 1075-1078, und ZACHARIAS, M. [u. a.]: Size-controlled highly luminescent silicon nanocrystals: A SiO/SiO2 superlattice approach. In: Appl. Phys. Lett., Vol. 80, No. 4, January 2002, S. 661-663, betreffen die Disproportionierung von SiO-Schichten in einem SiO/SiO2-Übergitter.
  • Aus WO 2004/025715 A1 ist ein Verfahren zum Herstellen einer Struktur mit Nanokristallen in einer dielektrischen Schicht für eine Speicherzelle bekannt. Dabei wird zuerst eine erste Schicht eines ersten Dielektrikums auf dem Substrat, dann auf der ersten Schicht eine zweite Schicht eines ersten Halbleiters und darauf eine weitere Schicht aus einem zweiten Dielektrikum abgeschieden. Mit Hilfe einer thermischen Behandlung in einer nicht reaktiven oder reduzierten Gasatmosphäre wird dann die Nanokristallschicht hergestellt.
  • Aus CHEN, Z. [u. a.]: Synthesis of germanium nanodots on silicon using an anodic alumina membrane mask. In: Journal of Crystal Growth, Vol. 268, No. 3-4, August 2004, S. 560-563, ist ein Verfahren zum Aufbringen einer nanoporösen Maskierungsschicht auf einem Siliziumsubstrat bekannt. Gemäß einem ersten Verfahren wird dabei eine dicke Aluminiumschicht auf dem Siliziumsubstrat aufgebracht und anschließend anodisch oxidiert, so dass Porenöffnungen entstehen, die jedoch nicht die gesamte Aluminiumschicht durchdringen. Gemäß einem weiteren Verfahren wird zur Herstellung einer nanoporösen Maskierungsschicht zunächst ein Aluminiumsubstrat durch elektrochemisches Ätzen strukturiert, so dass sich Porenöffnungen bilden. Anschließend wird auf der strukturierten Seite des Aluminiumsubstrats eine PMMA aufgebracht, die als Trägermaterial dient. Dann wird die Rückseite des Aluminiums entfernt, so dass nur die Maskierungsschicht auf der PMMA-Schicht verbleibt. Dann wird die Maskierungsschicht auf die Isolierschicht eines Substrats aufgebracht und anschließend die PMMA-Schicht entfernt.
  • Aus LIANG, J.; CHIK, H.; XU, J.: Nonlithographic Fabrication of Lateral Superlattices for Nanometric Electromagnetic-Optic Applications. In: IEEE Journal of Selected Topics in Quantum Electronics, Vol. 8, No. 5, October 2002, S. 1998-1008 ist ein Transferverfahren bekannt, bei dem zunächst ein Aluminiumsubstrat elektrochemisch geätzt wird. Die sich bildende nanoporöse Schicht wird dann mit Hilfe einer Trägerschicht auf einem Halbleitersubstrat aufgebracht und dient dort als Maskierungsschicht.
  • Aus der EP 1 256 986 A2 ist eine Speicherzelle bekannt, die eine Isolierschicht mit Quantenpunkten aufweist.
  • In der RABIN, O. [u. a.]: Formation of Thick Porous Anodic Alumina Films and Nanowire Arrays on Silicon Wafers and Glass. In: Adv. Funct. Mater., Vol. 13, No. 8., August 2003, S. 631-638 ist ein Verfahren zum Herstellen von Nanodrähten beschrieben, mit dem eine Metallschicht auf einem Siliziumsubstrat kontaktiert werden kann. Dazu wird eine dicke Aluminiumschicht auf dem Siliziumsubstrat aufgebracht und anschließend elektrochemisch geätzt.
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen einer Speicherzelle bereitzustellen, bei dem sich Nanokristalle aus beliebigen Materialien erzeugen lassen.
  • Diese Aufgabe wird durch das Verfahren zur Herstellung einer Speicherzelle gemäß Anspruch 1 gelöst.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß ist ein Verfahren zur Herstellung einer Speicherzelle in einem Substrat vorgesehen. Dazu wird ein Kanalbereich in dem Substrat angeordnet, in dem ein Ladungsträgerkanal ausbildbar ist. Eine erste Isolationsschicht wird an dem Kanalbereich des Substrats angeordnet und eine nanoporöse Maskierungsschicht, die Porenöffnungen aufweist, aufgebracht. In die Porenöffnungen wird anschließend ein speicherfähiges Material eingebracht. Die Maskierungsschicht wird selektiv entfernt, so dass das eingebrachte speicherfähige Material als nanopunktförmige Speicherbereiche auf der ersten Isolationsschicht verbleibt. Eine zweite Isolationsschicht wird auf die erste Isolationsschicht und zwischen die Speicherbereiche aufgebracht, so dass die Speicherbereiche im Wesentlichen voneinander elektrisch isoliert sind.
  • Das erfindungsgemäße Verfahren betrifft ein Ausbilden von nanokristallinen Speicherbereichen mithilfe eines Herstellungsverfahrens für Nanodots. Zur Herstellung der nanopunktförmigen Schicht wird eine nanoporöse Maskierungsschicht als Maske für die folgende Abscheidung des ladungsträgerspeichernden Materials abgeschieden. Der Vorteil dieses Herstellungsverfahrens besteht darin, dass für diese Technik nur CMOS-kompatible Materialien und Prozesse verwendet werden müssen. Das Material für die Nanopunkte kann nahezu beliebig gewählt sein und jedes flächig abscheidbare Material umfassen. Somit sind vielfältige Materialkombinationen von Isolationsschicht und Nanopunkte realisierbar. Insbesondere sind auch als Speichermaterialien metallische Materialien verwendbar. Somit ergibt sich die Möglichkeit, durch Auswählen von geeigneten Materialien die elektrischen Eigenschaften einer so gebildeten Speicherzelle zu optimieren.
  • Ein weiterer Vorteil besteht darin, dass im Gegensatz zum Implantationsverfahren eine exakte Einstellung des Abstandes der Nanopunkte von dem Kanalbereich möglich ist. Diese Einstellung erfolgt über die Dicke der ersten Isolationsschicht. Zudem wird eine enge Verteilung des Abstands der einzelnen Nanopunkte untereinander durch die Selbstorganisation der Porenöffnungen in der nanoporösen Maskierungsschicht in einem relativ ungestörten Gitter erzielt. Dies wiederum ermöglicht es, die Kopplung der Nanopunkte untereinander einzustellen und z. B. unerwünschte Effekte, wie laterale Wechselwirkungen der gespeicherten Ladungsträger zu kontrollieren.
  • Erfindungsgemäß ist vorgesehen, dass die nanoporöse Maskierungsschicht aufgebracht wird, indem zunächst ein Maskierungsmaterial aufgebracht wird und anschließend das Maskierungsmaterial elektrochemisch geätzt wird, um Porenöffnungen zu bilden, die das Maskierungsmaterial durchdringen. Dem Verfahren liegt der Effekt zugrunde, dass durch anodische Oxidation des Maskierungsmaterials selbststrukturierte Porenöffnungen in dem Maskierungsmaterial erzeugt werden und somit das Maskierungsmaterial eine Maske für eine nachfolgende Abscheidung des Speichermaterials in die Porenöffnungen dienen kann. Insbesondere wird beim elektrochemischen Ätzen das Maskierungsmaterial mithilfe eines Ätzmittels unter Anlegen einer elektrischen Spannung oxidiert.
  • Das Ätzen kann mit Hilfe der Ätzmittel Oxalsäure und/oder Schwefelsäure durchgeführt werden. Die Maskierungsschicht enthält vorzugsweise Aluminium. Dies hat den Vorteil, dass Materialien und Prozesse verwendet werden können, die mit der CMOS-Technologie kompatibel sind und somit eine gemeinsame Integration von mit dem Verfahren hergestellten Speicherzellen und CMOS-Logikschaltungen möglich ist.
  • Mindestens einer der Parameter, nämlich Dicke der Maskierungsschicht, Ätzzeit, chemische Konzentration des Ätzmittels und angelegte Spannung sind so gewählt, dass lateral voneinander getrennte Porenöffnungen mit den gewünschten Porendurchmessern im Bereich weniger Nanometer entstehen.
  • Vorzugsweise wird der Schritt des Aufbringens der zweiten Isolationsschicht auf die erste Isolationsschicht mit den Speicherbereichen so durchgeführt, dass die Speicherbereiche vollständig von der zweiten Isolationsschicht bedeckt sind.
  • Gemäß einer weiteren Ausführungsform können mehrere Lagen der nanopunktförmigen Speicherbereiche hergestellt werden, indem die Schritte des Anordnens der ersten Isolationsschicht, des Aufbringens der nanoporösen Maskierungsschicht, des Einbringens des Speichermaterials, des selektiven Entfernens der Maskierungsschicht und des Aufbringens der zweiten Isolationsschicht mehrfach durchgeführt werden. Auf diese Weise können mehrlagige nanopunktförmige Schichten hergestellt werden, wodurch die effektive Dichte der Nanopunkte erhöht wird und zusätzliche Coulomb-Blockadeeffekte zur Verbesserung der Datenhaltezeit genutzt werden können. Zudem können in den einzelnen Schichten unterschiedliche Materialkombinationen verwendet werden, um die elektrischen Eigenschaften der Speicherzelle einzustellen.
  • Bevorzugte Ausführungsformen der Erfindung werden nachfolgend mit Bezug auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 einen Querschnitt durch eine Speicherzelle mit nanokristallinen Speicherbereichen;
  • 2a bis 2h die Verfahrensstände eines Herstellungsverfahrens für eine Speicherzelle gemäß einer bevorzugten Ausführungsform der Erfindung, und
  • 3a bis 3b einzelne Verfahrensstände gemäß dem Herstellungsverfahren weiterer Ausführungsformen.
  • In 1 ist eine nicht-flüchtige Speicherzelle 1 dargestellt, die in/auf einem Substrat 2 angeordnet ist und die einen Kanalbereich 3 aufweist, der sich zwischen einem Source-Bereich 4 und einem Drain-Bereich 5 befindet. Über dem Kanalbereich 3 ist ein Tunneldielektrikum 6 in Form einer ersten Isolationsschicht aufgebracht. Auf dem Tunneldielektrikum 6 befinden sich Nanopunkte aus dem Speichermaterial zwischen denen und auf denen ein zweiter Isolationsbereich 8 als Steuerdielektrikum aufgebracht ist. Auf dem Steuerdielektrikum befindet sich eine Gate-Elektrode 9, die zum Programmieren der so aufgebauten nicht-flüchtigen Speicherzelle 1 dient.
  • Die Nanopunkte stellen die Speicherbereiche innerhalb eines durch die erste Isolationsschicht 6 und die zweite Isolationsschicht 8 gebildeten Isolationsbereichs dar und können aus leitfähigen, halbleitenden oder auch isolierendem Material mit Trappingeigenschaften bestehen. Die Nanopunkte können aus metallischem Material oder einem Halbleitermaterial gebildet sein. Sie können auch als amorphe Nanopunkte aus Isolatormaterial mit einer hinreichend hohen Anzahl von Trappingzentren (SiN, Al2O3) gebildet werden. Die Nanopunkte 7 sind im Wesentlichen in einer zum Kanalbereich 3 parallel verlaufenden Ebene angeordnet und sollen eine hinreichend hohe Dichte mit möglichst homogener Größenverteilung, ausreichender elektrischer Isolation zwischen den Nanopunkten und gleichmäßiger Verteilung in der Ebene aufweisen, um eine Speicherzelle mit möglichst geeigneten elektrischen Eigenschaften zu schaffen.
  • In den 2a bis 2h wird ein Herstellungsverfahren für eine solche Speicherzelle vorgeschlagen, mit denen sich Nanokristalle möglichst gleicher Größe und in einer gleichmäßigen Verteilung des Speicherbereichs über einem Kanalbereich einer nicht-flüchtigen Speicherzelle anordnen lassen. Bei dem Verfahrensstand, der in 2a dargestellt ist, ist ein Substrat 10 zur Verfügung gestellt, das in geeigneter Weise vorprozessiert ist, d. h. in das die entsprechenden Source- und Drain-Bereiche, sowie der Kanalbereich, durch geeignete Dotierung bzw. Ätzungen eingebracht sind. Zur Einfachheit der Darstellungen sind diese Bereiche nicht weiter dargestellt.
  • Auf der Substratoberfläche wird anschließend gemäß 2b eine erste Isolationsschicht 11 über dem Kanalbereich aufgebracht, wobei die erste Isolationsschicht 11 als Tunneldielektrikum dient. Geeignete Materialien zur Ausbildung einer ersten Isolationsschicht sind beispielsweise SiO2, sogenannte high-K-Materialien, Si3N4 und dgl. Das Aufbringen der ersten Isolationsschicht 11 kann durch Abscheidung, epitaktisches Aufwachsen, Aufdampfen oder ähnliche Abscheidungsverfahren vorgenommen werden.
  • Auf die erste Isolationsschicht 11 wird eine Aluminiumschicht 12 gemäß 2c aufgebracht. Wie in 2d dargestellt ist, wird die Aluminiumschicht 12 nachfolgend anodisch oxidiert. Dies wird vorzugsweise durch ein Ätzen der Aluminiumschicht 12 in einem elektrischen Feld vorgenommen. Mögliche Ätzmittel für das Ätzen der Aluminiumschicht 12 sind beispielsweise Oxalsäure und Schwefelsäure. Auch andere Ätzmittel können verwendet werden, mit denen sich der gewünschte Effekt erzielen lässt.
  • Durch die anodische Oxidation der Aluminiumschicht 12 entstehen Porenöffnungen 13 in der Aluminiumschicht 12, die durch einen Selbstorganisationsprozess im Wesentlichen gleich verteilt sind und im Wesentlichen gleiche Porengröße aufweisen. Die für die Anwendung gewünschten Porendurchmesser und Porendichten werden erreicht, indem geeignete Parameter für die anodische Oxidation gewählt werden. Diese sind beispielsweise die chemische Oxidation des Ätzmittels, die Ätzzeit, die Dicke der Aluminiumschicht 12, die angelegte elektrische Spannung.
  • Wie in Schritt 2e dargestellt ist, wird nun ein ladungsträgerspeicherndes Material flächig auf die Oberfläche der porösen Maskierungsschicht abgeschieden, so dass sich das ladungsträgerspeichernde Material in die Porenöffnungen 13 absetzt. Das ladungsträgerspeichernde Material kann beispielsweise Silizium, Germanium, ein Metall oder ein Isolatormaterial mit hoher Anzahl von Trappingzentren sein.
  • Wie in 2f dargestellt, wird anschließend die poröse Maskierungsschicht 12 durch selektives Ätzen so entfernt, dass die Speicherbereiche 14 auf der Oberfläche der ersten Isolationsschicht 11 verbleiben. Das Ätzen kann beispielsweise mithilfe von NaOH oder vergleichbaren Ätzmitteln, die möglichst das eingebrachte ladungsträgerspeichernde Material 14 der Speicherbereiche nicht angreifen, durchgeführt werden. Dadurch, dass sich bei der anodischen Oxidation die Porenöffnungen 13 möglichst gleichmäßig in der Aluminiumschicht 12 ausbilden, entstehen nun Speicherbereiche 14 aus dem ladungsträgerspeichernden Material, die im Wesentlichen die gleiche Größe aufweisen, voneinander separiert sind und gleichmäßig über der Fläche angeordnet sind.
  • Wie in 2g dargestellt ist, wird anschließend eine zweite Isolationsschicht 15 aufgebracht, um die Speicherbereiche vollständig in einen durch die erste Isolationsschicht 11 und die zweite Isolationsschicht 15 gebildeten Isolationsbereich einzubetten. Die zweite Isolationsschicht 15 kann aus dem gleichen Material wie die erste Isolationsschicht 11, oder aus einem davon verschiedenen Material ausgebildet sein. Wie in 2h dargestellt, wird als Gate-Elektrode ein leitfähiges Material 16 auf dem Isolationsbereich abgeschieden, z. B. Polysilizium. Auch andere leitfähige Materialien können verwendet werden.
  • Nachfolgend können weitere Prozessschritte folgen, die beispielsweise zum Ausbilden von Schaltkreisstrukturen auf dem Substrat notwendig sind.
  • Weiterhin ist es möglich, wie in 3a gezeigt ist, innerhalb der Porenöffnungen mehrere voneinander isolierte Lagen von ladungsträgerspeicherndem Material einzubringen. Dazu werden die Porenöffnungen in einem Abscheidungsprozess nicht vollständig mit dem ladungsträgerspeichernden Material gefüllt. Das ladungsträgerspeichernde Material wird nur teilweise in die Porenöffnung eingebracht und anschließend ein Isolationsmaterial abgeschieden, auf das nachfolgend wieder eine zweite Lage ladungsträgerspeicherndes Material aufgebracht werden kann. Somit kann innerhalb jeder der Porenöffnungen ein Stapel aus mehreren voneinander isolierten Speicherbereichen gebildet werden.
  • In 3b ist dargestellt, dass es auch möglich ist, mehrlagige nanokristalline Speicherbereiche mit isolierenden Zwischenschichten herzustellen, indem die Schritte gemäß den 2c und 2g mehrfach nacheinander ausgeführt werden. Die zweite Isolationsschicht 15 dient dann jeweils als Trennisolation zwischen den Lagen der Speicherbereiche.
  • Bezugszeichenliste
    • 1
    Speicherzelle
    2
    Substrat
    3
    Kanalbereich
    4
    Source-Bereich
    5
    Drain-Bereich
    6
    erste Isolationsschicht
    7
    nanokristalline Speicherbereiche
    8
    zweite Isolationsschicht
    9
    Gate-Elektrode
    10
    Substrat
    11
    erste Isolationsschicht
    12
    Aluminiumschicht
    13
    Porenöffnungen
    14
    ladungsträgerspeicherndes Material
    15
    zweite Isolationsschicht
    16
    leitfähiges Material

Claims (9)

  1. Verfahren zur Herstellung einer Speicherzelle (1) in einem Substrat (10) mit folgenden Schritten: a) Anordnen eines Kanalbereichs (3), in dem ein Ladungsträgerkanal ausbildbar ist, in dem Substrat (10); b) Anordnen einer ersten Isolationsschicht (11) an dem Kanalbereich (3) des Substrats (10); c) Aufbringen einer nanoporösen Maskierungsschicht (12), die Porenöffnungen (13) aufweist, indem ein Maskierungsmaterial zumindest auf die erste Isolationsschicht aufgebracht wird und anschließend ein elektrochemisches Ätzen des Maskierungsmaterials durchgeführt wird, um die Porenöffnungen (13) zu bilden, die das Maskierungsmaterial durchdringen; d) Einbringen eines Speichermaterials (14) in die Porenöffnungen (13); e) Selektives Entfernen der Maskierungsschicht (12), so dass das eingebrachte Speichermaterial als nanopunktförmige Speicherbereiche auf der ersten Isolationsschicht (11) verbleibt; f) Aufbringen einer zweiten Isolationsschicht (15) auf die erste Isolationsschicht (11) und zwischen die Speicherbereiche, so dass die Speicherbereiche vollständig voneinander isoliert sind.
  2. Verfahren nach Anspruch 1, wobei beim elektrochemischen Ätzen das Maskierungsmaterial mit Hilfe eines Ätzmittels unter Anlegen einer elektrischen Spannung oxidiert wird.
  3. Verfahren nach Anspruch 2, wobei das Ätzen mit Hilfe der Ätzmittel Oxalsäure und/oder Schwefelsäure durchgeführt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Maskierungsschicht (12) Aluminium enthält.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei mindestens eines der Parameter Dicke der Maskierungsschicht, Ätzzeit, chemische Konzentration des Ätzmittels und angelegte elektrische Spannung so gewählt wird, dass voneinander getrennte Porenöffnungen im Bereich zwischen 1 nm bis 30 nm entstehen.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei der Schritt des Aufbringens der zweiten Isolationsschicht (15) auf die erste Isolationsschicht (11) mit den Speicherbereichen so durchgeführt wird, dass die Speicherbereiche vollständig von der zweiten Isolationsschicht (15) bedeckt sind.
  7. Verfahren nach Anspruch 6, wobei auf die zweite Isolationsschicht (15) ein Steuerbereich (9) aufgebracht wird, der so angeordnet ist, um Ladungsträger in den Speicherbereichen zu sammeln oder Ladungsträger aus den Speicherbereichen zu entfernen.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die Schritte c) bis f) mehrfach durchgeführt werden, um mehrere voneinander isolierte Ebenen von Speicherbereichen herzustellen.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Schritt d) das mehrfache Abscheiden von Schichten des Speichermaterials (14) in die Porenöffnungen umfasst, wobei zwischen jeweils zwei Schichten von Speichermaterial eine Isolationsschicht angeordnet wird.
DE102004022618A 2004-05-07 2004-05-07 Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat Expired - Fee Related DE102004022618B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102004022618A DE102004022618B4 (de) 2004-05-07 2004-05-07 Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004022618A DE102004022618B4 (de) 2004-05-07 2004-05-07 Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat

Publications (2)

Publication Number Publication Date
DE102004022618A1 DE102004022618A1 (de) 2005-12-15
DE102004022618B4 true DE102004022618B4 (de) 2011-04-14

Family

ID=35404161

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004022618A Expired - Fee Related DE102004022618B4 (de) 2004-05-07 2004-05-07 Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat

Country Status (1)

Country Link
DE (1) DE102004022618B4 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1256986A2 (de) * 2001-05-10 2002-11-13 Samsung Electronics Co., Ltd. Einzelelektron-Speicheranordnung und Verfahren zur Herstellung
WO2004025715A1 (en) * 2002-08-13 2004-03-25 Aarhus Universitet Method for production of a layered structure with nanocrystals in a dielectric layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1256986A2 (de) * 2001-05-10 2002-11-13 Samsung Electronics Co., Ltd. Einzelelektron-Speicheranordnung und Verfahren zur Herstellung
WO2004025715A1 (en) * 2002-08-13 2004-03-25 Aarhus Universitet Method for production of a layered structure with nanocrystals in a dielectric layer

Non-Patent Citations (13)

* Cited by examiner, † Cited by third party
Title
Borany, J. [u.a.]: Memory properties of Si+ implanted gate oxides: from MOS capacitors to nvSRAM. In: Solid State Electronics 46 (2002), S. 1729-1737
Borany, J. [u.a.]: Memory properties of Siimplanted gate oxides: from MOS capacitors to nvSRAM. In: Solid State Electronics 46 (2002), S. 1729-1737 *
Chen, Z., et al.: Synthesis of germanium nanodots on silicon using an anodic alumina membrane mask. In: Journal of Crystal Growth, Vol. 268, No. 3-4, August 2004, S. 560-563 *
Heitmann, J. [u.a.]: Size controlled nc-Si synthesis by SiO/SiO2 superlattices. In: Journal of Non-Crystalline Solids 299-302 (2002), S. 1075-1078 *
Lammers, D.: Motorola speeds the move to nanocrystal flash. In: EE Times (12/08/2003 2:23 PM Est) *
Liang, J., Chik, H., Xu, J.: Nonlithographic Fabrication of Lateral Superlattices for Nanometric Electromagnetic-Optic Applications. In: IEEE Journal of Selected Topics in Quantum Electronics, Vol. 8 , No. 5, October 2002, S. 998-1008 *
Ohba, R. [u.a.]: Nonvolatile Si Quantum Memory With Self-Aligned Doubly-Stacked Dots. In: IEEE Transactions on Electron Devices, Vol. 49, No. 8, Aug. 2002, S. 1392-1398 *
Ostraat, M.L. [u.a.]: Synthesis and characterization of aerosol silicon nanocrystal nonvolatile floating-gate memory devices. In: Appl. Phys. Lett., Vol. 79, No. 3, 16 July 2001, S. 433-435 *
Rabin, O., et al.: Formation of Thick Porous Anodic Alumina Films and Nanowire Arrays on Silicon Wafers and Glass. In: Adv. Funct. Mater., Vol. 13, No. 8, August 2003, S. 631-638 *
Rosmeulen, M. [u.a.]: Electrical Characterisation of Silicon-Rich-Oxide Based Memory Cells Using Pulsed Current-Voltage Techniques. In: ESSDERC 2002, S. 471-474 *
Saitoh, M. [u.a.]: Large memory window and long charge-retention time in ultranarrow-channel silicon floating-dot memory. In: Appl. Phys. Lett., Vol. 82, No. 11, March 2003, S. 1787-1789 *
Tiwari, S. [u.a.]: A silicon nanocrystals based memory. In: Appl. Phys. Lett. 68, (10), 4 March 1996, S. 1377-1379 *
Zacharias, M. [u.a.]: Size-controlled highly luminescent silicon nanocrystals: A SiO/SiO2 superlattice approach. In: Appl. Phys. lett., Vol. 80, No. 4, Jan. 2002, S. 661-663 *

Also Published As

Publication number Publication date
DE102004022618A1 (de) 2005-12-15

Similar Documents

Publication Publication Date Title
DE10250829B4 (de) Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle
DE19512431C2 (de) Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates und deren Herstellungsverfahren
DE3816358C2 (de)
DE19929926B4 (de) Verfahren zur Herstellung eines Speichers mit Mehrpegel-Quantenpunktstruktur
DE102008009365B4 (de) Verfahren zur Herstellung einer elektronischen Vorrichtung mit nichtflüchtigem Speicher unter Verwendung von Nanodraht als Ladungskanal und Nanoteilchen als Ladungsfalle
DE19610907B4 (de) Ferroelektrisches Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung
DE102005046711B4 (de) Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten
DE60031155T2 (de) Ono-abscheidung für 2-bit eeprom-bauelemente
DE4420365C2 (de) Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung
DE102004017164A1 (de) Verfahren zur Herstellung eines SONOS-Speichers
EP1859480A1 (de) Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
DE102010002455B4 (de) Nichtflüchtiger Speichertransistor und Verfahren zu dessen Herstellung
DE10039327A1 (de) Elektronisches Bauelement und Herstellungsverfahren für elektronisches Bauelement
DE19747776A1 (de) Halbleiterspeicher und Verfahren zu dessen Herstellung
DE4130555C2 (de) Halbleitervorrichtung mit hoher Durchbruchsspannung und geringem Widerstand, sowie Herstellungsverfahren
DE102004006505A1 (de) Charge-Trapping-Speicherzelle und Herstellungsverfahren
DE102005008321B4 (de) Mittels Feldeffekt steuerbares Halbleiterspeicherelement mit verbessertem Einfangdielektrikum
WO2001006570A1 (de) Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben
DE102008001263B4 (de) Integriertes Schaltungsbauelement sowie zugehöriges Herstellungsverfahren mit diskreten Haftstellen
DE19924571C2 (de) Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors
WO2003026014A1 (de) Halbleiterspeicherelement, verfahren zur herstellung und verfahren zum betrieb
WO2004051763A2 (de) Verfahren zum herstellen einer speicherzelle, speicherzelle und speicherzellen-anordnung
DE102004022618B4 (de) Verfahren zur Herstellung einer Speicherzelle mit nanopunktförmigen Speicherbereichen in einem Substrat
DE2152225C3 (de) MHISFET mit mindestens zwei zwischen Gate-Elektrode und Kanal angeordneten Isolierschichten, und Verfahren zu seiner Herstellung
DE4316855C1 (de) Mikroelektronische Schaltungsstruktur und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R020 Patent grant now final
R082 Change of representative
R020 Patent grant now final

Effective date: 20110830

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee