DE102004017747A1 - Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat - Google Patents

Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat Download PDF

Info

Publication number
DE102004017747A1
DE102004017747A1 DE102004017747A DE102004017747A DE102004017747A1 DE 102004017747 A1 DE102004017747 A1 DE 102004017747A1 DE 102004017747 A DE102004017747 A DE 102004017747A DE 102004017747 A DE102004017747 A DE 102004017747A DE 102004017747 A1 DE102004017747 A1 DE 102004017747A1
Authority
DE
Germany
Prior art keywords
hard mask
substrate
border area
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102004017747A
Other languages
English (en)
Inventor
Uwe Dipl.-Phys. Rudolph
Barbara Dipl.-Ing. Lorenz
Feng Dr.rer.at. Shi
Matthias Dr.-Ing. Markert
Lothar Brencher
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004017747A priority Critical patent/DE102004017747A1/de
Publication of DE102004017747A1 publication Critical patent/DE102004017747A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen, insbesondere von DRAM-Speicherbauelementen, mit mindestens einem Ätzschritt zur Strukturierung eines Substrates, dadurch gekennzeichnet, dass vor mindestens einem Ätzschritt auf einem Randbereich des Substrates (1) mindestens teilweise eine Hartmaske (2) zum Schutz des unterhalb der Hartmaske (2) liegenden Bereichs ein Ätzschritt abgeschieden wird. Die Erfindung betrifft auch ein strukturiertes Substrat (1). DOLLAR A Damit ist es möglich, ein strukturiertes Substrat zu schaffen, mit dem die Anzahl der spezifikationsgerechten Halbleiterbauelemente maximiert wird.

Description

  • Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1 und ein Substrat nach Anspruch 13.
  • Für die Herstellung von Halbleiterbauelementen ist es häufig notwendig, ein Substrat durch Ätzschritte zu strukturieren.
  • Unter einem Substrat wird hier allgemein ein Körper mit einer zu strukturierenden Oberfläche verstanden, der homogen sein kann (z.B. ein Siliziumwafer ohne Schichten) oder ein mit Schichten versehener bzw. aus Schichten bestehender Körper (z.B. ein Siliziumwafer mit darauf angeordneten Polysilizium und Oxidschichten).
  • Bei der Herstellung von DRAM-Speicherbausteinen ist z.B. eine Trockenätzung von monokristallinem Silizium notwendig. Dabei werden die Speicherzellen z.B. als Speicherkondensatoren mit möglichst tiefen Gräben (Deep-Trench) in einem Silizium-Substrat ausgebildet. Ein solcher Grabenkondensator besteht in der Regel aus zwei Elektroden, die durch eine dielektrische Schicht getrennt sind, wobei eine der Elektroden als Füllung des Grabens ausgebildet ist. Die Ansteuerung des Kondensators erfolgt über einen Auslesetransistor, der eine Gate-Elektrode und ein Source-Draingebiet aufweist.
  • Die Herstellung solcher Gräben erfolgt in mehreren Schritten, die z.B. in der DE 100 00 003 C2 dargestellt sind:
    • a) Auf einem Siliziumsubstrat (Wafer) wird eine Maskenschicht, üblicherweise SiO2, aufgebracht. Diese Maskenschicht ist dabei flächendeckend auf das Substrat aufgebracht.
    • b) Auf diese Maskenschicht wird eine Lackschicht aus Photoresist mit einer darunterliegenden Antireflexschicht (ARC) aufgebracht.
    • c) Durch an sich bekannte photolithographische Prozesse wird in die Lackschicht eine Lochstruktur für die Gräben eingebracht, wobei die unter der Lackschicht liegende Maskenschicht eine Hartmaske für nachfolgende Ätzschritte darstellt.
    • d) Durch die Lochstruktur in der Lackschicht wird mittels mindestens eines Ätzschrittes die Grabenstruktur in das Substrat eingebracht.
  • Da die Flächen für die Speicherzellen immer kleiner werden, die Kapazität der Kondensatoren aber gleich bleiben muss, ist es erforderlich, die Gräben für die Kondensatoren immer tiefer zu gestalten, was zu längeren Ätzzeiten führt.
  • Dabei tritt am Rand des Wafers das Problem auf, dass bei der Ätzung der Gräben in diesem Bereich sogenanntes "Black Silicon" in Form von Siliziumnadeln entsteht. Dies führt zu hohen Defektdichten im Bereich des Randes, so dass die Speicherzellen aus diesem Bereich unbrauchbar sind. Zur Verhinderung der Bildung des "Black Silicon" wird der Rand des Wafers beim Ätzen durch einen ätzresistenten Abdeckring abgedeckt. Der Abdeckring wird dabei dicht oberhalb des Wafers als eine Art Blende positioniert.
  • Auch wenn die Bildung von "Black Silicon" durch einen Abdeckring weitgehend vermieden werden kann, wird durch den Abdeckring ein Übergangsbereich auf dem Wafer erzeugt, in dem die Ätzung nicht vollständig vertikal in den Wafer hinein erfolgt. Durch die leicht schräge Ätzung werden die Grabenstrukturen nicht ausreichend tief ausgebildet, so dass immer noch eine große Anzahl von Speicherbausteinen als Ausschuss anfallen, da sie die erforderliche Grabentiefe nicht aufweisen.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren und strukturiertes Substrat zu schaffen, mit dem die Anzahl der spezifikationsgerechten Halbleiterbauelemente maximiert wird.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
  • Vor mindestens einem Ätzschritt zur Strukturierung des Substrates wird auf einem Randbereich des Substrates mindestens teilweise eine Hartmaske zum Schutz des unter der Hartmaske liegenden Bereichs ein Ätzschritt abgeschieden. Damit wird sichergestellt, dass die beim Ätzen eingebrachten Strukturen keinen ausgedehnten Übergangsbereich mit unbrauchbaren Spezifikationen aufweisen.
  • Für die Herstellung von Speicherbausteinen ist es vorteilhaft, wenn das Substrat einen Siliziumwafer aufweist.
  • Besonders vorteilhaft ist es, wenn die Hartmaske ringförmig am Umfang des Substrats abgeschieden wird. Vorteilhafterweise besteht die Hartmaske aus einem Material oder weist ein Material auf, das gegenüber dem unterhalb der Hartmaske angeordneten Material selektiv ätzbar ist. Damit bleibt die Hartmaske unangegriffen, während die Ätzung erfolgt.
  • Vorteilhafte Materialien für die Hartmaske sind ein Oxid, insbesondere SiO2, und/oder ein Nitrid, insbesondere Si3N4. Die Hartmaske kann diesen Stoff bzw. die Stoffe aufweisen oder ganz aus diesem Stoff bzw. Stoffen bestehen. Ferner ist es vorteilhaft, wenn die Hartmaske thermisches Oxid und/oder Polysilizium aufweist oder aus diesem Stoff bzw. Stoffen besteht.
  • Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird die Hartmaske als Schicht mit einer Dicke von 50 bis 300 nm auf dem Substrat abgeschieden. Besonders vorteilhaft ist es, wenn die Hartmaske als Schicht mit einer Dicke von 100 nm abgeschieden wird. Bei einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird die Hartmaske ringförmig mit einer Breite von 1 bis 3 mm auf dem Substrat strukturiert.
  • Für die weitere Bearbeitung des Substrates ist es vorteilhaft, wenn die Hartmaske nach dem Ätzschritt vom Substrat entfernt wird. Dabei ist auch vorteilhaft, wenn in einem vorangehenden und/oder nachfolgenden Verfahrensschritt eine DRAM-Zellenanordnung, insbesondere als Deep-Trench DRAM, im Substrat oder einer Schicht auf dem Substrat angeordnet wird.
  • Vorteilhafte Verfahren zur Ätzung sind das Trockenätzen, insbesondere das RIE-Ätzen.
  • Die Aufgabe wird auch durch ein strukturiertes Substrat gemäß Anspruch 13 gelöst. Durch eine mindestens teilweise auf einem Randbereich des Substrates angeordnete Hartmaske zum Schutz des unterhalb der Hartmaske liegenden Bereichs wird eine gleichmäßige Strukturierung bei einem Ätzschritt erreicht.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnungen an mehreren Ausführungsbeispielen näher erläutert. Es zeigen:
  • 1A, B, C schematische Darstellung einer Ausführungsform des erfindungsgemäßen Verfahrens zur Unterdrückung von "Black Silicon";
  • 2 schematische Darstellung einer Schnittansicht eines Substrates mit einer am Umfang angeordneten ersten Hartmaske;
  • 3A, B, C Durchzeichnungen von rasterelektronenmikroskopischen Aufnahmen von Ausschnitten der 2 mit Strukturen in einer zweiten Hartmaske.
  • In 1A, B, C sind in schematischer Weise drei Verfahrensschritte gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer Struktur für DRAM-Speicherzellen dargestellt.
  • Die 1A, B, C zeigen jeweils Schnittansichten durch einen Schichtenstapel eines Substrates 1. In 1A ist dargestellt, dass auf einem im Wesentlichen runden Substrat aus Silizium (Siliziumwafer) 11 eine Schicht 12 aus BSG (Borsilikatglas)/USG (undotiertem Silikatglas, Oxid) und eine zweite Schicht 13 aus PHM angeordnet ist. Darüber befindet sich eine Oxidschicht 14.
  • Im Folgenden wird aus der Oxidschicht 14 eine erste Hartmaske 2 hergestellt, die zur Strukturierung einer zweiten Hartmaske 3 (siehe 1C) in der Schicht 12 aus BSG/USG (Oxid) verwendet wird. Die zweite Hartmaske 3 wird dann als Maske zum Einbringen von Strukturen (z.B. Deep Trenches) in das darunterliegende Silizium 11 verwendet.
  • Dieser Schichtenstapel bedeckt den gesamten Siliziumwafer 11. Nach den Abscheideschritten (1A) wird in 1B die Situation nach einem Ätzschritt (durch Pfeile symbolisiert), z.B. mit RIE, dargestellt.
  • Zur Herstellung der ersten Hartmaske 2 im Randbereich des Siliziumwafers 11 wird dicht über dem Schichtenstapel 11, 12, 13, 14 ein Abdeckring 15 angeordnet, der den Randbereich des Substrates 1 gegenüber dem Ätzmittel abdeckt. Unterhalb des Abdeckrings 15 bleibt somit ein ringförmiges Oxid übrig, das im Weiteren als erste Hartmaske 2 dient.
  • Die Strukturierung der zweiten Hartmaske 3 aus der Oxidschicht 12 wird in 1C dargestellt. Dazu wird eine Lackschicht 16 aufgebracht, die lithographisch strukturiert wird, so dass die Struktur in die darunterliegenden Schichten eingebracht werden kann.
  • In 2 wird in schematischer Weise die Wirkung des erfindungsgemäßen Verfahrens dargestellt, das im Wesentlichen die in 1 dargestellten Schritte aufweist. Im Randbereich des Substrates 1, das hier aus mehreren, hier nicht dargestellten Schichten besteht, ist eine erste Hartmaske 2 angeordnet. Die ringförmige erste Hartmaske 2 weist eine Breite von 2 mm und eine Dicke von 100 nm auf. Grundsätzlich kann die Breite zwischen 1 und 3 mm liegen. Die Dicke kann im Bereich zwischen 50 und 300 nm liegen.
  • Anstelle einer Oxidschicht kann auch eine Nitridschicht, z.B. aus Si3N4, für die erste Hartmaske 2 verwendet werden.
  • Durch diese am Umfang des Substrates angeordnete erste Hartmaske 2 wird nicht nur die Bildung von "Black Silicon" unterdrückt, sondern es wird auch der Nachteil vermieden, dass die anschließend eingebrachten Strukturen im Übergangsbereich von erster Hartmaske 2 und freier Substratfläche stark variieren und damit z.T. unbrauchbar sind.
  • Dies wird in 3A, B, C in Form von mikroskopischen Durchzeichnungen dargestellt, wobei in das Substrat 1 Strukturen 10', 10'' zur Herstellung einer zweiten Hartmaske 3 in einer Oxidschicht 12 eingebracht werden. In 3A sind analog zur 1C die Schicht 13 und die darunterliegende Oxidschicht 12 dargestellt.
  • 3 stellt den schmalen Übergangsbereich von ca. 8 μm dar, wobei links die freie Substratfläche, rechts der Bereich unterhalb der ersten Hartmaske 2 dargestellt ist. Im Übergangsbereich (3C) unter der ersten Hartmaske 2 weisen die Strukturen 10'' eine Tiefe von ca. 130 nm auf. Ca. 5 μm in Richtung freier Substratfläche weisen die Strukturen 10' bereits eine Tiefe von 265 nm auf.
  • Unterhalb der ersten Hartmaske sind kleine Strukturen vorhanden, die Inhomogenitäten im Randbereich der ersten Hartmaske 2 herrühren.
  • Durch den kürzeren Übergang auf die spezifikationsgerechte Strukturtiefe wird der Ausschuss erheblich vermindert.
  • Die Erfindung beschränkt sich in ihrer Ausführung nicht auf die vorstehend angegebenen bevorzugten Ausführungsbeispiele. Vielmehr ist eine Anzahl von Varianten denkbar, die von dem erfindungsgemäßen Verfahren und dem strukturierten Substrat auch bei grundsätzlich anders gearteten Ausführungen Gebrauch machen.
    • 1
    Substrat
    2
    erste Hartmaske
    3
    zweite Hartmaske
    11
    Siliziumwafer
    12
    BSG/USG (Oxidschicht)
    13
    PHM
    14
    Oxidschicht
    15
    Abdeckring
    16
    Lackschicht

Claims (14)

  1. Verfahren zur Herstellung von Halbleiterbauelementen, insbesondere von DRAM-Speicherbauelementen, mit mindestens einem Ätzschritt zur Strukturierung eines Substrates, dadurch gekennzeichnet dass vor mindestens einem Ätzschritt auf einem Randbereich des Substrates (1) mindestens teilweise eine erste Hartmaske (2) zum Schutz des unterhalb der ersten Hartmaske (2) liegenden Bereichs angeordnet wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Hartmaske (2) durch das Ätzen einer Schicht (14) hergestellt wird, deren Randbereich beim Ätzen mit einem Abdeckring (15) abgedeckt ist.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Hartmaske (2) ringförmig am Umfang des Substrats (1) abgeschieden wird.
  4. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (1) einen Siliziumwafer (11) aufweist.
  5. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Hartmaske (2) aus einem Material besteht oder ein Material aufweist, das gegenüber dem unter der ersten Hartmaske (2) angeordneten Material selektiv ätzbar ist.
  6. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Hartmaske (2) ein Oxid, insbesondere SiO2, und/oder ein Nitrid, insbesondere Si3N4, aufweist oder ganz aus diesem Stoff bzw. Stoffen besteht.
  7. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Hartmaske (2) thermisches Oxid und/oder Polysilizium aufweist oder aus diesem Stoff bzw. Stoffen besteht.
  8. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Hartmaske (2) als Schicht mit einer Dicke von 50 bis 300 nm auf dem Substrat (1) abgeschieden wird.
  9. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Hartmaske (2) als Schicht mit einer Dicke von 100 nm abgeschieden wird.
  10. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Hartmaske (2) ringförmig mit einer Breite von 1 bis 3 mm auf dem Substrat (1) abschieden wird.
  11. Verfahren nach mindestens einem der vorhergehenden Ansprüche , dadurch gekennzeichnet, dass nach dem Ätzschritt die erste Hartmaske (2) entfernt wird.
  12. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in einem vorangehenden und/oder nachfolgenden Verfahrenschritt eine DRAM-Zellenanordnung, insbesondere als Deep-Trench DRAM, im Substrat (2) oder einer Schicht auf dem Substrat (2) angeordnet wird.
  13. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens ein Ätzschritt als Trockenätzen, insbesondere RIE-Ätzen, ausgebildet ist.
  14. Strukturiertes Substrat für die Herstellung von Halbleiterbauelementen, insbesondere zur Herstellung von DRAM-Speicherbauelementen, bei dem ein Substrat durch mindestens einen Ätzschritt strukturiert wird, dadurch gekennzeichnet, dass auf einem Randbereich des Substrates (1) mindestens teilweise eine erste Hartmaske (2) zum Schutz des unterhalb der ersten Hartmaske (2) liegenden Bereichs bei einem Ätzschritt angeordnet ist.
DE102004017747A 2004-04-06 2004-04-06 Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat Ceased DE102004017747A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102004017747A DE102004017747A1 (de) 2004-04-06 2004-04-06 Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004017747A DE102004017747A1 (de) 2004-04-06 2004-04-06 Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat

Publications (1)

Publication Number Publication Date
DE102004017747A1 true DE102004017747A1 (de) 2006-01-05

Family

ID=35483086

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004017747A Ceased DE102004017747A1 (de) 2004-04-06 2004-04-06 Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat

Country Status (1)

Country Link
DE (1) DE102004017747A1 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0928018A2 (de) * 1997-12-29 1999-07-07 Siemens Aktiengesellschaft Veringerung von schwarzem Silizium bei der Halbeiterproduktion
EP0942461A2 (de) * 1998-03-11 1999-09-15 Siemens Aktiengesellschaft Veringerung von schwarzem Silizium in der Halbleiterfabrikation
US6066570A (en) * 1998-12-10 2000-05-23 Siemens Aktiengesellschaft Method and apparatus for preventing formation of black silicon on edges of wafers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0928018A2 (de) * 1997-12-29 1999-07-07 Siemens Aktiengesellschaft Veringerung von schwarzem Silizium bei der Halbeiterproduktion
EP0942461A2 (de) * 1998-03-11 1999-09-15 Siemens Aktiengesellschaft Veringerung von schwarzem Silizium in der Halbleiterfabrikation
US6066570A (en) * 1998-12-10 2000-05-23 Siemens Aktiengesellschaft Method and apparatus for preventing formation of black silicon on edges of wafers

Similar Documents

Publication Publication Date Title
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE3841588C2 (de)
DE4126046C2 (de) Herstellungsverfahren für einen DRAM-Speicherzellenkondensator
DE10219398B4 (de) Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
DE3706127A1 (de) Diskontinuierliches aetzverfahren
DE19925657B4 (de) Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE102020101247A1 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE102020125660B4 (de) Bosch-tiefenätzung mit hohem seitenverhältnis und halbleitervorrichtung
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
EP0642159B1 (de) Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle
DE68917003T2 (de) Verfahren zur Herstellung von Halbleiterbauelementen, die gegen Musterverunreinigungen geschützt sind.
DE4222584A1 (de) Verfahren zur herstellung von halbleiterbausteinen
DE10131139B4 (de) Verfahren zur Herstellung großflächiger Membranmasken mittels Trockenätzen
DE19853432A1 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
WO2006108827A2 (de) Herstellung von vdmos-transistoren mit optimierter gatekontaktierung
DE10000003C2 (de) Verfahren zur Herstellung von Gräben für DRAM Zellanordnungen
DE102010004690B4 (de) Verfahren zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement
DE112014001430T5 (de) Herstellungsverfahren für Halbleitervorrichtung
DE102004017747A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen und ein strukturiertes Substrat
DE4200284C2 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE10127888A1 (de) Verfahren zur Bildung von Kontaktregionen von in einem Substrat integrierten Bauelementen
DE3782146T2 (de) Herstellung von mos-transistoren.
EP1198833B1 (de) Verfahren zur herstellung eines halbleiterspeicherbauelements
DE102016105255B4 (de) Verfahren zur Erzeugung von Isolationsgräben unterschiedlicher Tiefe in einem Halbleitersubstrat

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection