DE10000003C2 - Verfahren zur Herstellung von Gräben für DRAM Zellanordnungen - Google Patents

Verfahren zur Herstellung von Gräben für DRAM Zellanordnungen

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Grä­ ben für die Herstellung von Speicherkondensatoren bei DRAM Zellanordnungen.
Bei bekannten DRAM Zellanordnungen, das heißt Speicherzellen- Anordnungen mit dynamischem, wahlfreiem Zugriff, werden üb­ licherweise Speicherzellen mit einem Transistor, sogenannte Eintransistor-Speicherzellen eingesetzt. Eine derartige Ein­ transistor-Speicherzelle umfasst neben dem Transistor, der einen Auslesetransistor bildet, einen Speicherkondensator. In dem Speicherkondensator ist eine Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch die Ansteuerung des Auslesetransi­ stors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden.
Da von Speichergeneration zu Speichergeneration die Speicher­ dichte zunimmt, muss die benötigte Fläche der Speicherzelle von Generation zu Generation reduziert werden. Da der Reduk­ tion der Größe der Speicherzelle durch die minimale in der jeweiligen Technologie herstellbare Strukturgröße Grenzen ge­ setzt sind, ist dies auch mit einer Veränderung des Aufbaus der Speicherzellen verbunden. So wurden bis zur 1 MBit- Generation von DRAM Zellanordnungen sowohl der Auslesetransi­ stor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4 MBit-Speichergeneration musste eine dreidimensionale Anordnung von Speicherkondensator und Auslesetransistor erfolgen.
Dabei werden die Speicherkondensatoren insbesondere nicht planar sondern in Gräben realisiert. Derartige Speicherzellen sind als Deep Trench Speicherzellen bekannt.
Ein derartiger Speicherkondensator besteht typischerweise aus zwei durch ein Dielektrikum getrennten Elektroden, welche ge­ meinsam von einer Isolatorschicht umgeben in einem Graben nebeneinander liegend angeordnet sind. Die Gräben sind in ein Halbleitersubstrat eingearbeitet und münden an dessen Ober­ seite aus. Das Halbleitersubstrat ist üblicherweise von einem Silizium-Wafer gebildet. Der Auslesetransistor weist eine Ga­ te-Elektrode sowie ein Source/Drain Gebiet auf. Die Gate- Elektrode wird in vorgegebenem Abstand zum Speicherkondensa­ tor an der Oberseite des Halbleitersubstrats aufgebracht, das Source/Drain Gebiet wird durch Implantation von Dotierstoffen erzeugt.
Bei bekannten DRAM Zellanordnungen werden die Gräben für die Speicherkondensatoren üblicherweise in einem mehrstufigen Verfahren eingearbeitet, welches folgende Verfahrensschritte umfasst.
Zunächst wird auf den das Halbleitersubstrat bildenden Wafer eine Maskenschicht aufgebracht, die üblicherweise von einer SiO2-Schicht gebildet ist. Auf diese Maskenschicht wird eine Lackmaske aufgebracht, die aus einer Resistschicht und einer darunter liegenden Antireflexschicht besteht. Zur Erzeugung der Lackmaske wird mittels bekannter Photolithographieprozes­ se ein der Struktur der Gräben entsprechendes Lochmuster in die Lackschicht eingearbeitet.
Durch die Löcher der Lackmaske erfolgt mittels eines Ätzpro­ zesses ein Einätzen von Ausnehmungen in die Maskenschicht. Mittels dieses Ätzprozesses, der sogenannten DTMO-Ätzung wird aus der Maskenschicht eine Hartmaske erstellt. Diese Hartmas­ ke wiederum wird für einen zweiten Ätzprozess verwendet, der sogenannten DT-Ätzung, bei welcher die Gräben durch die Aus­ nehmungen der Hartmaske in das Halbleitersubstrat eingeätzt werden.
Durch die sich rasch fortentwickelnde Technologie im Bereich der DRAM-Speicherzellen werden bei immer kleineren Dimensio­ nen gleichbleibend hohe Kapazitäten derartiger Deep-Trench- Speicherzellen gefordert. Zur Erfüllung dieser Forderung ist es notwendig, dass die Gräben der Speicherzellen möglichst große Tiefen aufweisen. Dies wiederum bedingt möglichst große Ätzzeiten bei der DT-Ätzung. Um diese Forderung zu erfüllen muss die Schichtdicke der SiO2-Schicht, welche die Hartmaske bildet, möglichst groß sein. Die Schichtdicke der Hartmaske ist jedoch durch die Ausbildung der Lackmaske, insbesondere deren Schichtdicke begrenzt. Bei den gängigen und bekannten Lithographieverfahren sind Lackmasken nur bis zu begrenzten Schichtdicken strukturierbar. Aufgrund dessen sind bei be­ kannten DRAM Zellanordnungen Hartmasken einsetzbar, deren Schichtdicken auf maximal etwa 850 nm begrenzt sind. Die da­ mit erzielbaren Tiefen der Gräben und damit erreichbaren Ka­ pazitäten der Speicherzellen sind unerwünscht gering.
Ein weiteres Problem besteht darin, dass durch Beeinträchti­ gungen des Waferrands bei der nachfolgenden Ätzung der Gräben am Rand des Wafers sogenanntes Black Silicon entsteht. Hier­ bei handelt es sich um eine lokale Bildung von rauen, nadel­ förmigen Siliziumstrukturen im Bereich des Waferrandes. Der Wafer ist in diesem Bereich aufgrund hoher Defektdichten pro­ duktionsuntauglich, so dass DRAM Zellanordnungen, die in die­ sem Bereich oder in der Nähe liegen, als Ausschuss anfallen und die Ausbeute bei der Herstellung von DRAM Zellanordnungen unerwünscht verringern.
Um diesem Problem zu begegnen wird üblicherweise bei der DT- Ätzung und/oder bei der DTMO-Ätzung der Waferrand mittels ei­ nes Abdeckrings abgedeckt. Bei einem derartigen Abdeckring handelt es sich um einen ätzresistenten Ring, der dicht über dem Wafer geführt ist und als Blende bei der Durchführung der Ätzprozesse wirkt.
Zwar wird durch den Einsatz des Abdeckrings eine Bildung von Black Silicon weitgehend vermieden. Nachteilig hierbei ist jedoch, dass der Abdeckring den Ätzprozess derart beein­ flusst, dass in der Umgebung des Abdeckrings bei der Ätzung nicht vertikal sondern schräg verlaufende Ätzprofile erhalten werden. Dies gilt insbesondere für die DTMO-Ätzung zur Her­ stellung der Hartmaske.
Dadurch wird ein unerwünschter Versatz der Gräben zu den ak­ tiven Bereichen der DRAM Zellanordnung erhalten, was letzt­ lich zu einer Funktionsbeeinträchtigung der gesamten DRAM Zellanordnung führen kann.
In der US 5,550,085 ist ein Verfahren zum Herstellen eines vergrabenen Kontaktes beschrieben, bei dem auf ein Silizium­ substrat eine untere Maskenschicht aus Siliziumdioxid mit ei­ ner Schichtdicke von ungefähr 5 bis 20 nm und eine obere Mas­ kenschicht aus polykristallinem Silizium mit einer Schicht­ dicke von 5 bis 100 nm aufgetragen werden. Im Regelfall wird hier also die obere Maskenschicht mit 5 bis 100 nm dicker als die untere Maskenschicht mit 5 bis 20 nm sein. Dennoch kann in einem Extremfall nicht ausgeschlossen werden, daß die un­ tere Maskenschicht mit einer Schichtdicke von 20 nm etwa um einen Faktor 4 dicker ist als die obere Maskenschicht mit ei­ ner Schichtdicke von 5 nm. Mit diesem bekannten Verfahren sollen vergrabene Kontakt in einem Halbleitersubstrat ge­ schaffen werden.
Ausgehend von dem aus der US 5,550,085 bekannten Verfahren liegt der Erfindung die Aufgabe zugrunde, in einem Halblei­ tersubstrat Gräben mit großer Tiefe erzeugen zu können, um so Speicherzellen mit möglichst hoher Kapazität bei gleichzeitig hoher Qualität herzustellen.
Zur Lösung dieser Aufgabe ist ein Verfahren mit den Merkma­ len des Patentanspruchs 1 vorgesehen. Vorteilhafte Ausfüh­ rungsformen und zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
Das erfindungsgemäße Verfahren umfasst folgende Verfahrens­ schritte.
Zunächst erfolgt ein Aufbringen einer ersten und zweiten Mas­ kenschicht auf einen ein Halbleitersubstrat bildenden Wafer, wobei die erste Maskenschicht erheblich dünner als die zwei­ te, darunter liegende Maskenschicht ist.
Dann wird eine Lackmaske auf die erste Maskenschicht aufge­ bracht.
Darauf folgt die Strukturierung von Ausnehmungen in der er­ sten Maskenschicht entsprechend dem Lochmuster der Lackmaske mittels eines ersten Ätzprozesses, wobei die erste Masken­ schicht selektiv zur Lackmaske ätzbar ist.
Schließlich erfolgt die Strukturierung von Ausnehmungen in der zweiten Maskenschicht durch die Ausnehmungen der ersten Maskenschicht mittels eines zweiten Ätzprozesses, wobei die zweite Maskenschicht selektiv zur ersten Maskenschicht ätzbar ist.
Der Grundgedanke der vorliegenden Erfindung besteht somit darin, zur Herstellung der Gräben eine zweistufige Hartmaske vorzusehen.
Dabei ist die Schichtdicke der die obere Stufe der Hartmaske bildenden ersten Maskenschicht erheblich dünner als die die untere Stufe der Hartmaske bildende zweite Maskenschicht. Er­ findungsgemäß wird diese Struktur dadurch erreicht, dass für die erste Maskenschicht ein Material gewählt wird, welches selektiv zur Lackmaske ätzbar ist, und dass für die zweite Maskenschicht ein Material verwendet wird, welches selektiv zur ersten Maskenschicht ätzbar ist. Vorzugsweise besteht die erste Maskenschicht aus Polysilizium oder kristallinem Sili­ zium, während die zweite Maskenschicht aus einem Oxid, vor­ zugsweise aus SiO2 besteht.
Die so ausgebildete erste Maskenschicht lässt sich leicht mit der Lackmaske strukturieren, wobei bereits relativ geringe Schichtdicken der Lackmaske zur Strukturierung ausreichen. Die Schichtdicke der ersten Maskenschicht liegt unterhalb von 250 nm und kann bis zu Schichtdicken von etwa 100 nm redu­ ziert werden. Durch die Selektivität des zweiten Ätzprozesses bei der Ätzung der zweiten Maskenschicht hat deren Schicht­ dicke Werte von 850 nm und darüber. Vorteilhafterweise kann die Schichtdicke etwa 1 µm betragen oder sogar noch größere Werte annehmen. Dadurch können bei der Herstellung der Spei­ cherzellen sehr tiefe Gräben erzeugt werden, wodurch Kapazitäten der Speicherzellen von etwa 40 fF erhalten werden können.
Ein weiterer wesentlicher Vorteil der erfindungsgemäßen zwei­ stufigen Hartmaske besteht darin, dass bei deren Verwendung zur Herstellung von Gräben für die Speicherzellen der DRAM Zellanordnung die Entstehung von Black Silicon im Randbereich des Wafers verhindert werden kann, ohne einen nennenswerten Versatz der Ätzprofile in diesem Randbereich bei der DTMO- und/oder DT-Ätzung zu erhalten.
Um die Entstehung von Black Silicon am Rand des Wafers zu verhindern, ist es ausreichend, nur bei der Strukturierung von Ausnehmungen in der ersten, oberen Maskenschicht den Rand des Wafers vorzugsweise mit einem Abdeckring abzudecken. Da­ bei ist vorteilhaft, dass die Schichtdicke der ersten Masken­ schicht erheblich dünner als die Schichtdicke der darunter liegenden zweiten Maskenschicht ist.
Durch die geringe Schichtdicke der ersten Maskenschicht wird bei der Strukturierung der Ausnehmungen in dieser Masken­ schicht, die vorzugsweise mittels eines Plasma-Ätzprozesses erfolgt, kein oder nur ein geringer Versatz im Bereich des Abdeckrings erhalten. Vorteilhafterweise wird für den Ätzpro­ zess eine High-Density-Plasma-Quelle verwendet, wodurch der Einfluss des Abdeckrings auf den Ätzprozess weiter vermindert wird.
In einem darauffolgenden Verfahrensschritt wird die zweite Maskenschicht strukturiert, wobei hierzu wiederum ein Plasma- Ätzprozess eingesetzt wird, bei welchem durch die Ausnehmun­ gen in der ersten Maskenschicht in die zweite Maskenschicht eingeätzt wird.
Bei diesem zweiten Ätzprozess wird der Abdeckring nicht mehr verwendet, da die erste Maskenschicht auch im Bereich des Wa­ ferrandes vollständig erhalten ist. Durch die Selektivität der Ätzung der zweiten Maskenschicht bleibt somit der Wafer­ rand bei der Ätzung unversehrt. Dadurch wird eine Bildung von Black Silicon bei der nachfolgenden Grabenätzung vermieden.
Somit wird der Versatz der Gräben allein durch die Schicht­ dicke der ersten Maskenschicht bestimmt. Da bei der erfin­ dungsgemäßen zweistufigen Hartmaske die Schichtdicke dieser ersten Maskenschicht sehr klein und insbesondere erheblich kleiner als die Schichtdicke der zweiten Maskenschicht ge­ wählt werden kann, ist der Versatz der Gräben entsprechend so gering, dass dadurch keine Funktionsbeeinträchtigungen der DRAM Zellanordnung auftreten.
Die Erfindung wird im nachstehenden anhand der Zeichnungen erläutert:
Fig. 1-Fig. 4 Schematische Darstellung des Ablaufs ei­ nes Ausführungsbeispiels des erfindungs­ gemäßen Verfahrens.
In den Fig. 1-4 ist schematisch der Ablauf eines Ausfüh­ rungsbeispiels des erfindungsgemäßen Verfahrens zur Herstel­ lung von Gräben für die Herstellung von Speicherkondensatoren bei DRAM Zellanordnungen beschrieben.
Eine derartige DRAM Zellanordnung umfasst eine Vielzahl von Speicherzellen, die vorzugsweise matrixförmig angeordnet sind. Die DRAM Zellanordnung besteht üblicherweise aus Spei­ cherzellen, die als Eintransistor-Speicherzellen ausgebildet sind. Jede Speicherzelle weist jeweils einen Speicherkonden­ sator sowie einen Auslesetransistor auf. Der Auslesetransi­ stor weist eine Gate-Elektrode sowie ein Source/Drain Gebiet auf.
In dem Speicherkondensator ist eine Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch die Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden.
Die Speicherzellen sind als Deep-Trench-Speicherzellen ausge­ bildet, bei welchen die Speicherkondensatoren in Gräben rea­ lisiert sind.
Mittels des erfindungsgemäßen Verfahrens werden diese Gräben in ein Halbleitersubstrat eingearbeitet, welches aus einem Silizium-Wafer besteht.
Zur Strukturierung der Gräben in dem Halbleitersubstrat wird erfindungsgemäß eine zweistufige Hartmaske verwendet, welche eine erste und zweite Maskenschicht 1, 2 aufweist. In einem ersten Verfahrensschritt werden diese Maskenschichten 1, 2 auf das in den Fig. 1-4 nicht dargestellte Halbleiter­ substrat aufgebracht. Prinzipiell kann die Hartmaske unmit­ telbar auf das Halbleitersubstrat aufgebracht werden. Übli­ cherweise sind zwischen dem Halbleitersubstrat und der Hart­ maske weitere Schichten angeordnet, wie insbesondere eine SiN-Schicht. Diese Schichten sind jedoch für das erfindungs­ gemäße Verfahren ohne Bedeutung.
Im vorliegenden Ausführungsbeispiel ist diese erste Masken­ schicht 1 von einer Polysiliziumschicht gebildet. Alternativ kann die erste Maskenschicht 1 auch aus kristallinem Silizium gebildet sein. Prinzipiell kann die erste Maskenschicht 1 auch von Metallen oder dergleichen gebildet sein. Die zweite, darunter liegende Maskenschicht 2 ist von einer SiO2-Schicht gebildet. Prinzipiell sind auch andere Oxide zur Bildung der zweiten Maskenschicht 2 einsetzbar.
Auf die erste Maskenschicht 1 wird eine Lackmaske aufge­ bracht, die eine Resistschicht 3 und eine darunter liegende Antireflexschicht 4 aufweist. Die Resistschicht 3 weist eine Schichtdicke auf, die typischerweise im Bereich zwischen 500 nm und 600 nm liegt. Im vorliegenden Ausführungsbeispiel be­ trägt die Schichtdicke der Resistschicht 3 etwa 570 nm.
Die Schichtdicke der Antireflexschicht 4 ist abhängig vom je­ weils verwendeten Lacktyp. Im vorliegenden Ausführungsbei­ spiel beträgt diese Schichtdicke etwa 56 nm. Vorzugsweise wird eine organische Antireflexschicht 4 eingesetzt. Prinzi­ piell ist auch die Verwendung einer amorphen Siliziumschicht denkbar.
Die Schichtdicke der Resistschicht 3 ist an die Schichtdicke der ersten Maskenschicht 1 angepasst.
Die Schichtdicke dieser ersten Maskenschicht 1 beträgt im vorliegenden Ausführungsbeispiel 250 nm. Prinzipiell sind je­ doch auch Schichtdicken von etwa 100 nm und sogar unterhalb von 100 nm verwendbar.
Da die Schichtdicke der ersten Maskenschicht 1 sehr gering ist und da durch die Verwendung von Polysilizium oder kri­ stallinem Silizium diese erste Maskenschicht 1 zur Struktu­ rierung der Hartmaske mittels Ätzprozessen selektiv zur Lack­ maske ätzbar ist, kann die Schichtdicke der Lackmaske ent­ sprechend gering gewählt werden. Dies ist insbesondere des­ halb vorteilhaft, weil bei den gängigen Lithographieverfahren die Schichtdicken der Lackmasken auf relativ geringe Werte begrenzt werden müssen.
Die Schichtdicke der zweiten Maskenschicht 2 ist erheblich größer als die Schichtdicke der ersten Maskenschicht 1. Die Schichtdicke der zweiten Maskenschicht 2 liegt vorzugsweise bei Werten um 900 nm oder darüber. Vorteilhafterweise beträgt die Schichtdicke der zweiten Maskenschicht 2 wenigstens 1 µm. Im vorliegenden Ausführungsbeispiel nimmt die Schichtdicke der zweiten Maskenschicht 2 einen Wert von etwa 1 µm an.
Derartig große Schichtdicken können deshalb realisiert wer­ den, da bei der Strukturierung der zweiten Maskenschicht 2 Ätzprozesse einsetzbar sind, bei welchen die zweite Masken­ schicht 2 selektiv zur ersten Maskenschicht 1 ätzbar ist.
Durch die große Schichtdicke der zweiten Maskenschicht 2 kön­ nen entsprechend tiefe Gräben im Halbleitersubstrat zur Her­ stellung der Speicherzellen erzeugt werden. Dadurch können die geforderten Kapazitäten für die Speicherzellen erreicht werden, die typischerweise bei 40 fF liegen.
Anhand der Fig. 1-4 wird im folgenden ein Ausführungs­ beispiel des erfindungsgemäßen Verfahrens zur Herstellung von Gräben für eine DRAM Zellanordnung beschrieben.
Mittels bekannter Photolithographieprozesse wird entsprechend der Anordnung der zu erzeugenden Gräben ein Lochmuster in der Resistschicht 3 erzeugt. In Fig. 1 ist ein derartiges Loch 5 in der Resistschicht 3 der so generierten Lackmaske darge­ stellt.
Erfindungsgemäß erfolgt durch die Löcher 5 in der Lackmaske eine Strukturierung von Ausnehmungen 6 in der ersten Masken­ schicht 1. Dies ist schematisch in Fig. 2 dargestellt. Die Strukturierung dieser Ausnehmungen 6 erfolgt mittels eines Plasma-Ätzprozesses.
Vorzugsweise wird während dieses Ätzprozesses der Rand des Wafers mittels eines Abdeckringes abgedeckt. Der Abdeckring ist von einem ätzresistenten Ring gebildet, der dicht ober­ halb des Wafers mit der darauf angeordneten Lackmaske posi­ tioniert werden kann. Der Abdeckring wirkt somit als Blende während der Ätzung und schützt so die Oberfläche im Bereich des Waferrandes. Auf diese Weise wird dort die Bildung von Black Silicon während der Grabenätzung im Bereich des Wafer­ randes vermieden. Hierbei handelt es sich um lokale Bildung von rauem, nadelförmigem Silizium, welches für die Herstellung von DRAM Zellen unbrauchbar ist und somit als Ausschuss die Ausbeute des Herstellungsprozesses vermindert.
Im Bereich des Randes des Abdeckringes wird die Ätzung der Oberfläche der Hartmaske beeinträchtigt, so dass die Profile der Ausnehmungen 6 in der ersten Maskenschicht nicht mehr vertikal sondern leicht schräg verlaufen. Da bei der erfin­ dungsgemäßen Hartmaske die erste Maskenschicht 1 jedoch eine sehr geringe Schichtdicke aufweist, wirkt sich dieser Effekt nur geringfügig auf die nachfolgende Herstellung der Gräben im Halbleitersubstrat aus.
Vorteilhafterweise wird zum Einätzen der Ausnehmungen 6 in die erste Maskenschicht 1 eine High-Density-Plasma-Quelle verwendet. Hierdurch kann der Einfluss des Abdeckrings auf den Ätzprozess sehr gering gehalten werden.
Nach Durchführung dieses Ätzprozesses wird die Lackmaske ent­ fernt, so dass die erste Maskenschicht 1 mit den einzelnen Ausnehmungen 6 frei liegt. Dies ist in Fig. 3 schematisch dargestellt.
Anschließend erfolgt durch die Ausnehmungen 6 in der ersten Maskenschicht 1 mittels eines weiteren Ätzprozesses eine Strukturierung der zweiten Maskenschicht 2.
Durch diesen zweiten Ätzprozess werden die Ausnehmungen 6 in der ersten Schicht weiter eingeätzt, so dass diese schließ­ lich auch die zweite Maskenschicht 2 durchsetzen.
Alternativ kann die Lackmaske auf der ersten Maskenschicht 1 belassen werden. Die Strukturierung der zweiten Maskenschicht 2 erfolgt durch Ausnehmungen 6, die sowohl die erste Masken­ schicht 1 als auch die Lackschicht durchsetzen. Diese Varian­ te hat den Vorteil, dass die Lackmaske zur Strukturierung der zweiten Maskenschicht 2 nicht entfernt werden muss, so dass ein kompletter Prozessschritt eingespart werden kann.
Der zweite Ätzprozess ist wiederum von einem Plasma- Ätzprozess gebildet. Prinzipiell kann dabei wieder eine High- Density-Plasma-Quelle verwendet werden. Alternativ kann zur Ätzung ein RIE-Verfahren (reactive ion etching) eingesetzt werden. Vorzugsweise kommt ein MERIE-Verfahren (magnetic en­ hanced reactive ion etching) zum Einsatz.
Dieser zweite Ätzprozess wird ohne Abdeckring durchgeführt. Da während des ersten Ätzprozesses zur Strukturierung der er­ sten Maskenschicht 1 der Rand des Wafers mittels eines Ab­ deckrings abgedeckt wurde, ist die zweistufige Hartmaske in diesem Bereich noch vollständig vorhanden, so dass dadurch die Bildung von Black Silicon während der Grabenätzung ver­ hindert wird.
Der wesentliche Vorteil hierbei besteht darin, dass es somit bei dem zweiten Ätzprozess nicht mehr zu einer Beeinträchti­ gung der Profile der Ausnehmungen 6 durch den Abdeckring kommt. Insbesondere wird bei dem zweiten Ätzprozess kein wei­ terer schräger Versatz der Ausnehmungen 6 erhalten.
Bei der nachfolgenden Grabenätzung durch die Ausnehmungen 6 der Hartmaske wird somit eine nahezu versatzfreie Positionie­ rung der Gräben erhalten. Insbesondere sind die Gräben mit hinreichender Genauigkeit relativ in den aktiven Bereichen der DRAM Zellanordnung positionierbar. Die Gefahr einer Funk­ tionsbeeinträchtigung der DRAM Zellanordnung durch ein soge­ nanntes DT-AA (deep trench-active area) Misalignment ist da­ her mit hoher Sicherheit ausgeschlossen.
Dabei ist es vorteilhaft, dass die Schichtdicke der ersten Maskenschicht 1 im Verhältnis zur Schichtdicke der zweiten Maskenschicht 2 sehr klein gewählt werden kann. Das wird er­ findungsgemäß dadurch erreicht, dass die Ätzung der zweiten Maskenschicht 2 unter Ausnützung einer möglichst hohen Selek­ tivität zur ersten Maskenschicht 1 erfolgt. Durch eine geeignete Wahl der Materialien der ersten und zweiten Masken­ schicht 1, 2 kann durch eine starke Verringerung der Schicht­ dicke der ersten Maskenschicht 1 der Versatz bei der Grabe­ nätzung kontrolliert und sehr gering gehalten werden.
Weiterhin ist vorteilhaft, dass durch eine geeignete Ausbil­ dung der ersten Maskenschicht 1 das Problem des Versatzes von Gräben weitgehend entkoppelt von der Ausbildung der zweiten Maskenschicht 2 gelöst werden kann.
Die zweite Maskenschicht 2 kann dann entsprechend der für die Grabenätzung verwendeten Technologie ausgebildet und ange­ passt sein. Insbesondere kann die Schichtdicke der zweiten Maskenschicht 2 an die Anforderungen für die Grabenätzung an­ gepasst werden, ohne dass dadurch der Versatz von Gräben ver­ schlechtert würde.

Claims (8)

1. Verfahren zur Herstellung von Gräben für die Herstellung von Speicherkondensatoren bei DRAM-Zellanordnungen, umfassend folgende Verfahrensschritte:
  • - Aufbringen einer ersten, aus einer SiO2-Schicht gebildeten Maskenschicht (1) und einer zweiten, aus einer Polysiliziumschicht oder einer kristallinen Siliziumschicht gebildeten Maskenschicht (2) auf einen ein Halbleitersubstrat bildenden Wafer, wobei die erste Maskenschicht (1) erheblich dünner als die zweite, darunter liegende und auf dem Halbleitersubstrat aufgebrachte Maskenschicht (2) ist,
  • - Aufbringen einer Lackmaske (3, 4) auf die erste Maskenschicht (1),
  • - Strukturierung von Ausnehmungen in der ersten Maskenschicht (1) entsprechend dem Lochmuster der Lackmaske (3, 4) mittels eines ersten Ätzprozesses, wobei die erste Maskenschicht (1) selektiv zur Lackmaske (3, 4) ätzbar ist, und
  • - anschließende Strukturierung von Ausnehmungen in der zweiten Maskenschicht (2) durch die Ausnehmungen der ersten Maskenschicht (1) mittels eines zweiten Ätzprozesses, wobei die zweite Maskenschicht (2) selektiv zur ersten Maskenschicht (1) ätzbar ist,
dadurch gekennzeichnet, dass
  • - die erste Maskenschicht (1) eine Schichtdicke im Bereich vom 100 nm bis 250 nm aufweist und
  • - die zweite Maskenschicht eine Schichtdicke größer als 850 nm aufweist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass während der Strukturierung von Ausnehmungen (6) in der ersten Maskenschicht (1) der Wafer-Rand abgedeckt wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass zur Abdeckung des Wafer-Randes ein Abdeckring eingesetzt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass vor der Strukturierung von Ausnehmungen (6) in der zweiten Maskenschicht (2) die Lackmaske entfernt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Strukturierung von Ausnehmungen (6) in der ersten und zweiten Maskenschicht (2) jeweils mittels eines Plasma- Ätzprozesses erfolgt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass zur Strukturierung der Ausnehmungen (6) in der ersten Maskenschicht (1) eine High-Density-Plasma-Quelle verwendet wird.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass zur Strukturierung der Ausnehmungen (6) in der zweiten Maskenschicht (2) ein RIE- oder MERIE-Verfahren eingesetzt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Lackmaske (3, 4) eine Resistschicht (3) mit einer darunter liegenden Antireflexschicht (4) aufweist, wobei die Resistschicht (3) eine Schichtdicke im Bereich von 500 nm bis 600 nm und die Antireflexschicht (4) eine Schichtdicke von 50 nm bis 60 nm aufweist.
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