DE10151657C1 - Verfahren zur Montage eines Chips auf einem Substrat - Google Patents

Verfahren zur Montage eines Chips auf einem Substrat

Info

Publication number
DE10151657C1
DE10151657C1 DE10151657A DE10151657A DE10151657C1 DE 10151657 C1 DE10151657 C1 DE 10151657C1 DE 10151657 A DE10151657 A DE 10151657A DE 10151657 A DE10151657 A DE 10151657A DE 10151657 C1 DE10151657 C1 DE 10151657C1
Authority
DE
Germany
Prior art keywords
chip
substrate
adhesive
contacts
pressure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10151657A
Other languages
English (en)
Inventor
Gerhard Klink
Martin Koenig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE10151657A priority Critical patent/DE10151657C1/de
Application granted granted Critical
Publication of DE10151657C1 publication Critical patent/DE10151657C1/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7565—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

Bei einem Verfahren zur Montage eines Chips (1) auf einem Substrat (2) werden Klebemittelpunkte (8) aus Leitklebstoff auf chipseitige oder substratseitige Kontakte (6, 7) aufgebracht. Sodann wird ein Klebemittelfleck aus nichtleitendem Klebstoff (10) auf einen Bereich (9) des Chips oder Substrats zwischen den Kontakten (6, 7) aufgebracht. Der Chip (1) und das Substrat (2) werden unter kurzfristiger Druckeinwirkung zusammengefügt. Sodann erfolgt das Aushärtenlassen der Klebstoffe ohne Druckeinwirkung.

Description

Die vorliegende Erfindung befaßt sich mit einem Verfahren zur Montage eines Chips auf einem Substrat. Insbesondere be­ faßt sich die Erfindung mit einem neuartigen Flipchipmonta­ geverfahren.
Es sind eine Vielzahl von Verfahren zur Verbindung von Chips mit einem Substrat bekannt, bei denen sowohl der Chip mecha­ nisch auf dem Substrat montiert wird als auch eine elektri­ sche Kontaktierung zwischen chipseitigen Kontakten und sub­ stratseitigen Kontakten hergestellt wird.
Unter den verschiedenen bekannten Verbindungstechniken zeichnet sich das Flipchipverfahren, bei dem der Chip mit seiner aktiven Seite nach unten auf die korrespondierenden Anschlußflächen des Substrats montiert wird, durch eine Rei­ he von Vorteilen aus. Sämtliche Kontakte zwischen Chip und Substrat werden simultan hergestellt. Der Platzbedarf ent­ spricht der Chipgröße. Es muß keine separate Chipmontage (Diebond) durchgeführt werden.
Im allgemeinen werden für das Flipchipverfahren die An­ schlußflächen des Halbleiterbauelements oder Chips mit soge­ nannten Bumps versehen. Für die weitverbreitete Lötmontage werden die Anschlußflächen mit Lotkugeln versehen. Diese werden bei der Montage aufgeschmolzen und mit Substratkon­ takten verlötet. Aus Zuverlässigkeitsgründen muß nach dem Lötvorgang der Spalt zwischen Substrat und Chip mit einer Vergußmasse (underfiller) aufgefüllt werden.
Neben dieser Lötmontage werden aus Kostengründen in zuneh­ mendem Maße Flipchiptechniken auf der Basis von Klebstoffen eingesetzt. Hier werden drei verschiedene Verfahren in der Literatur unterschieden.
Ein erstes Verfahren ist die Flipchip-Technologie mit Leit­ kleber und underfiller (Vergußmasse). Bei diesem Verfahren wird Leitklebstoff auf die ICs durch Dippen (oberflächliches Eintauchen) aufgebracht. Hierfür werden Bumps mit einer Höhe von mindestens 50 µm benötigt, um ein vollständiges Benetzen der Chipoberfläche beim Dippen zu vermeiden. Durch Aushärten des gedippten Klebstoffes unter Druck und Temperatur werden die Bumps des Bauteils bzw. Chips und die Kontaktflächen des Substrats mechanisch und elektrisch miteinander verbunden. Wie auch bei der Lötmontage muß aus Zuverlässigkeitsgründen der Spalt zwischen Bauteil und Substrat durch einen under­ filler ausgefüllt werden.
Ein zweites Verfahren ist eine Flipchip-Technologie mit ani­ sotrop leitfähigen Klebstoffen, welche auch als ACA (Aniso­ tropic Conductive Adhesive) bezeichnet werden. Bei diesem Verfahren wird der elektrische Kontakt zwischen den Kontakt­ flächen des Chips und den Kontaktflächen des Substrats durch vollmetallische oder metallisierte Kügelchen erzielt, die in dem Klebstoff enthalten sind und die zwischen den Kontakten des Substrats und den Kontakten des Chips oder ICs eingeklemmt sind. Um geringe Kontaktwiderstände zu erhalten, werden hierfür zumeist vergoldete Kugeln verwendet, die in einer Klebstoffmatrix in Form eines Filmes oder einer Paste dispergiert sind. Für eine sichere elektrische Verbindung ist während der Aushärtung der Polymermatrix des Klebstoffes eine definierte Andruckkraft notwendig, um die Goldkügelchen oder vergoldeten Kügelchen zwischen den Kontakten bzw. Anschlußpads auf dem Substrat und dem Chip einzuklemmen.
Ein drittes Verfahren ist die Flipchip-Technologie mit nichtleitfähigem Klebstoff (NCA = Non Conductive Adhesive). Bei diesem Fertigungsverfahren wird der elektrische Kontakt nicht durch feinverteilte Goldkügelchen in einer Polymerma­ trix geschaffen, sondern durch die elektrische Verbindung allein über einen Druckkontakt zwischen den Anschlußflächen des Chips und des Substrates. Um hier eine elektrische Ver­ bindung zu gewährleisten, müssen sehr viel höhere Andruck­ kräfte als bei der ACA-Technologie, d. h. der Flipchip-Tech­ nologie mit anisotrop leitfähigem Klebstoff, eingesetzt wer­ den. Außerdem sollte bei dieser Technologie ein Kontaktpad aus einem leicht zu verformenden Bumpmaterial, wie bei­ spielsweise Gold, verwendet werden, damit das entgegenge­ setzte, härtere Pad mit seiner Oberflächentopographie in das weichere Material eindringen kann, um auf diese Weise eine mechanisch-elektrische Verbindung zu erzielen.
Nachteilig bei der üblichen Flipchip-Technologie mit Kleb­ stoffen ist, daß während des Auspolymerisierens des Kleb­ stoffs ein definierter Druck auf den Montageaufbau aufge­ bracht werden muß, um einen sichere Kontaktierung der An­ schlußflächen des Chips mit den Anschlußflächen des Sub­ strats zu erzielen. Um den Chip bzw. IC mit Druck zu beauf­ schlagen und gleichzeitig das Aushärten des Klebstoffs zu beschleunigen, werden häufig sogenannte Thermoden einge­ setzt. Selbst bei hohen Aushärtetemperaturen liegen die mi­ nimal notwendigen Härtungszeiten im Minutenbereich. Bei den quasi kontinuierlich laufenden Bestückungsanlagen beschränkt dieser Prozeßschritt den Durchsatz, der wiederum nur mit sehr aufwendigen parallelen Thermodenanordnungen angehoben werden kann. Im Falle einer Rolle-Zu-Rolle-Produktion, bei der Substrate auf einer folienartigen Substratträgerbahn in der Art eines Endlossubstrates angeordnet sind, müssen die Thermoden ständig in Bandrichtung nachgeführt werden, wobei sequenziell nur eine bestimmte Anzahl von Chips abgearbeitet werden kann. Für die Fertigung ist das Aushärten durch Er­ wärmen unter gleichzeitiger Beaufschlagung mit Druck sowohl von der Fertigungstechnik her als auch von der erforderli­ chen Zeit her aufwendig und für eine Fertigung mit hohen Stückzahlen ungünstig.
Aus der DE 42 42 408 C2 ist es bekannt, photoempfindliches Harz, das leitende Teilchen enthält, zunächst ganzflächig auf einen Chip aufzubringen und danach so zu strukturieren, daß lediglich auf den Elektroden Harz und leitende Teilchen verbleiben. Der so beschichtete Chip wird an einem Schalt­ kreissubstrat befestigt.
Aus der WO 00/57467 A1 ist es bekannt, zum Zwecke der Mon­ tage von Flip-Chips in Chipkarten auf den Elektroden des Chips aus leitendem Klebstoff Erhebungen zu bilden und zwi­ schen diese Erhebungen zur Verstärkung ein isolierendes Ma­ terial einzubringen.
Aus der DE 35 33 159 A1 ist ein Verfahren zum Verkapseln von auf einem Trägerband montierten Bauelementen bekannt. Bei diesem Verfahren wird ein mit Klebstoff beschichtetes Film­ material zu einer becherförmigen Struktur gebildet, die in eine Öffnung eines Trägerbandes so plaziert wird, daß sich deren Ränder unter einen Leiterhalter erstrecken und durch Pressen und Erwärmen mit diesem verbunden werden, woraufhin die Formschicht und eine Schutzschicht durch Wärmebehandlung ausgehärtet werden.
Aus der US 6,100,597 ist ein Verfahren zum Herstellen einer Halbleitervorrichtung bekannt, bei dem ein Halbleiterchip auf einem thermoplastischen Film angeordnet wird und auf ei­ ne Temperatur oberhalb des Schmelzpunktes des thermoplasti­ schen Filmes erwärmt wird, woraufhin der Halbleiterchip ge­ gen eine Schaltungsplatine gepresst wird, so daß der thermo­ plastische Film erwärmt wird und schmilzt. Beim Abkühlen des thermoplastischen Films wird der Halbleiterchip gegen die Schaltungsplatine gepresst. Elektrische Verbindungen werden durch Lot hergestellt.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein vereinfachtes Verfahren zur Montage eines Chips auf einem Substrat bereitzustellen.
Diese Aufgabe wird durch ein Verfahren nach Patentanspruch 1 gelöst.
Der Erfindung liegt die Erkenntnis zugrunde, daß auf das im Stand der Technik als erforderlich angesehene Einwirken ei­ nes Drucks auf den Chip gegenüber dem Substrat während der gesamten Zeit bis zum Aushärten des Klebstoffes verzichtet werden kann, wenn Klebemittelpunkte aus Leitklebstoff auf die chipseitigen oder substratseitigen Kontakte und ein Kle­ bemittelfleck aus nichtleitendem Klebstoff auf einen Bereich zwischen den Kontakten aufgebracht wird und der Chip mit dem Substrat unter kurzfristiger Druckeinwirkung zusammengefügt wird, woraufhin allein die sich dann einstellenden Kapillar­ kräfte der unterschiedlichen Klebstoffe ausreichen, um eine Fixierung des Chips gegenüber dem Substrat bis zum Aushär­ tenlassen der Klebstoffe zu erreichen.
Das erfindungsgemäße Verfahren eignet sich bevorzugt in der Form des sogenannten Flipchip-Verfahrens, bei dem der Chip mit seiner aktiven Seite dem Substrat zugewandt auf diesem montiert wird.
Da es bei dem erfindungsgemäßen Verfahren im Gegensatz zu bekannten Flipchip-Technologien mit leitfähigen Klebstoffen nicht länger erforderlich ist, während der Gesamtdauer des Aushärtenlassens des Klebstoffs Druck auf den Chip auszu­ üben, eignet sich das erfindugsgemäße Verfahren bevorzugt zur Erhöhung des Durchsatzes bei dem sogenannten Rolle-Zu- Rolle-Verfahren.
Wenn bei diesem Rolle-Zu-Rolle-Verfahren die Substratträger­ bahn aus einer Folienbahn besteht, kann ein einstellbarer niedriger Anpressdruck, der allein durch den Folienwickel bewirkt wird, die durch die Kapillarkräfte der Klebstoffe bewerkstelligte Fixierung des Chips gegenüber dem Substrat unterstützen.
Vorzugsweise wird bei dem erfindungsgemäßen Verfahren die kurzfristige Druckeinwirkung so gewählt, daß sich eine defi­ nierte Klebefuge aus nichtleitendem Klebstoff zwischen dem Chip und dem Substrat mit einer Stärke zwischen 1 µm und 30 µm, vorzugsweise zwischen 3 µm und 15 µm ergibt. Bei diesen Klebefugendicken kommt es zu einer besonders wirksamen Sta­ bilisierung des Chips gegenüber dem Substrat, ohne daß es erforderlich wäre, einen zu hohen Druck auf den druckemp­ findlichen Chip ausüben zu müssen.
Bevorzugt bedient sich das erfindungsgemäße Verfahren nicht der vergleichsweisen teuren isotrop leitfähigen Klebstoffe mit einer Klebstoffmatrix und Goldkügelchen, sondern eines einfachen isotrop leitenden Klebstoffes, der beispielsweise ein silbergefüllter Klebstoff sein kann, wie er im Stand der Technik zum Siebdrucken von Leiterbahnen eingesetzt wird. Eine weitere Reduktion des Niveaus des kurzfristigen Drucks bei der Fixierung des Chips auf dem Substrat kann erreicht werden, indem der Klebemittelfleck aus nichtleitfähigem Klebstoff als nicht-geschlossenflächiges Klebemittelmuster, beispielsweise in Form eines sogenannten Schneeflockenklebe­ musters oder Fischgrätklebemusters erzeugt wird.
Ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird unter Bezugnahme auf die beiliegenden Zeich­ nungen näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung des sogenannten Rolle- Zu-Rolle-Verfahrens, auf das die Erfindung anwendbar ist;
Fig. 2 eine Querschnittdarstellung eines Chips und eines Substrates bei dem erfindungsgemäßen Verfahren vor dem Zusammenfügen des Chips und des Substrates; und
Fig. 3 eine Querschnittsdarstellung des Chips und des Sub­ strates nach Fig. 2 nach deren Zusammenfügen.
Wie bereits diskutiert wurde, eignet sich das erfindungs­ gemäße Verfahren zur Montage eines Chips 1 auf einem Sub­ strat 2 bei einem sogenannten Rolle-Zu-Rolle-Verfahren, wel­ ches in Fig. 1 schematisch gezeigt ist. Bei diesem Verfahren ist eine Vielzahl von Substraten 2 auf einer Substratträger­ bahn 3 in Form einer Kunststoffolie aufgebracht, welche zu einem Vorratswickel 4 aufgerollt ist. Von diesem Vorrats­ wickel 4 wird die Substratträgerbahn 3 mit darauf angeord­ neten Substraten 2 in einen Arbeitsbereich 5 abgezogen, bei dem in noch näher zu erläuternder Weise der Chip 1 mit dem Substrat 2 in Flipchipmontagetechnik verbunden wird.
Wie insbesondere unter Bezugnahme auf die Fig. 2 und 3 zu erkennen ist, verfügt der Chip 1 über chipseitige Kontakte 6, während das Substrat über substratseitige Kontakte 7 ver­ fügt. Die sogenannte aktive Seite 11 des Chips 1 ist bei dieser Flipchipmontagetechnik dem Substrat 2 zugewandt.
Auf die substratseitigen Kontakte 7 werden Klebemittelpunkte 8 aus Leitklebstoff aufgebracht. Auf den Bereich 9 des Chips 2 zwischen dessen Kontakte 7 wird ein Klebemittelfleck 10 aus einem nichtleitenden Klebstoff aufgebracht. Sowohl die Klebemittelpunkte 8 aus Leitklebstoff wie auch der Klebemit­ telfleck 10 aus nichtleitendem Klebstoff können auch auf die korrespondierenden gegenüberliegenden Bereiche des Chips 1 aufgebracht werden.
Als Leitkleber kann üblicher isotropleitender Klebstoff ver­ wendet werden, wie er zum Siebdrucken von Leiterbahnen ein­ gesetzt wird. Hier kommt insbesondere silbergefüllter Kleb­ stoff in Betracht. Als nichtleitender Klebstoff wird bevor­ zugt ein üblicher Diebondklebstoff eingesetzt.
Beim Zusammenfügen des Chips 1 mit dem Substrat 2 ist die kurzfristige Einwirkung eines Drucks D erforderlich, wie dies in Fig. 3 versinnbildlicht wird. Die Druckeinwirkung ist bevorzugt kurzzeitig in einem Bereich von etwas unter einer Sekunde. Die Höhe des Drucks wird so gewählt, daß eine definierte Endlage des Chips 1 gegenüber dem Substrat 2 er­ zielt wird, wie dies in Fig. 3 zu sehen ist. Die Endlage des Chips 1 gegenüber dem Substrat 2 ist unter anderem durch die Dicke der Klebefuge definiert und liegt im Bereich zwischen 1 µm und 40 µm, vorzugsweise im Bereich zwischen 3 µm und 15 µm. Die Klebefuge des nichtleitfähigen Klebers 10 mit der bevorzugten Dicke von 3 µm bis 15 µm bewirkt einen Aufbau von Kapillarkräften, durch die der Chip 1 gegenüber dem Sub­ strat 2 fixiert bleibt, so daß während des anschließenden Aushärtevorganges kein zusätzliches Einwirken von externen Kräften zur Stabilisierung der Klebverbindung erforderlich ist. Der Aushärteprozeß kann in einem Durchlaufofen be­ schleunigt werden.
Durch die Form des Klebstoffauftrags mit Klebemittelpunkten 8 aus leitfähigem Klebstoff und einem dazwischenliegenden Klebemittelfleck 10 aus nichtleitfähigem Klebstoff wird eine Trennung zwischen leitenden und nichtleitenden Bereichen er­ zielt.
Der Aufbau einer definiert dicken Klebemittelfuge aufgrund des Klebemittelflecks 10 wird durch ein nicht-geschlossen­ flächiges Klebemittelmuster unterstützt. Als Klebemittelmus­ ter kommen sogenannte Schneeflockenmuster oder Fischgrätmus­ ter in Betracht.
Die Strukturauflösung, die mit der erfindungsgemäßen Methode erreicht werden kann, hängt von der verwendeten Auftrags­ technik und den verwendeten Klebstoffmaterialien ab. Auf­ grund der gegenwärtig üblichen Dosierverfahren wird man das erfindungsgemäße Verfahren bevorzugt für die Montage von Chips mit wenigen Anschlußkontakten einsetzen.
Neben der beschriebenen drucklosen Aushärtung bietet das er­ findungsgemäße Verfahren weitere Vorteile, nämlich niedrige­ re und stabilere Kontaktwiderstände verglichen mit den Kon­ taktwiderständen, die bei Flipchiptechnik mit anisotrop leitfähigen Klebstoffen erreicht werden können. Es wird eine Kostenreduktion erzielt, da die Chips nicht mit hohen Bumps versehen sein müssen.
Eine weitere Kostenreduktion wird durch die Verwendung kos­ tengünstiger isotrop leitender Klebstoffe anstelle der im Stand der Technik erforderlichen anisotropen Klebstoffe er­ reicht.
Nach dem Zusammenfügen des Chips 1 mit dem Substrat 2, wie es unter Bezugnahme auf Fig. 1 und 2 beschrieben wurde, können noch vor dem Aushärten der Klebstoffe die Substrat­ trägerbahn 3 zusammen mit dem Substrat 2 und dem Chip 1 un­ ter vorbestimmbarer Folienspannung auf einen Ausgangswickel 12 aufgerollt werden. Die Folienspannung innerhalb des Aus­ gangswickels 12 definiert den möglichen geringfügigen Zu­ satzdruck, mit dem der Chip 1 während der Aushärtungsphase der Klebstoffe gegen das Substrat 2 angedrückt wird. Für den Fachmann ist es offenkundig, daß dieser zusätzliche Anpress­ druck beim erfindungsgemäßen Verfahren nicht über den zeit­ lichen und herstellungstechnischen Aufwand von beweglichen Thermoden erkauft werden mußten, wie dies im Stand der Tech­ nik der Fall ist.

Claims (9)

1. Verfahren zur Montage eines Chips mit chipseitigen Kon­ takten auf einem Substrat mit substratseitigen Kontakten, mit folgenden Schritten:
  • - Aufbringen von Klebemittelpunkten (8) aus Leitkleb­ stoff auf die chipseitigen und/oder die substratseiti­ gen Kontakte (6, 7);
  • - Aufbringen eines Klebemittelflecks (10) aus nichtlei­ tendem Klebstoff auf einen Bereich (9) des Chips (2) und/oder des Substrats (1), der sich zwischen dessen Kontakten (6, 7) befindet;
  • - Zusammenfügen des Chips (1) und des Substrats (2) unter kurzfristiger Druckeinwirkung;
  • - Aushärtenlassen der Klebstoffe ohne Druckeinwirkung oder unter einem verglichen mit dem Druck der kurzfri­ stigen Druckeinwirkung geringen Druck.
2. Verfahren nach Anspruch 1, bei dem der Chip (1) mit sei­ ner aktiven Seite (11) dem Substrat (2) zugewandt auf diesem montiert wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem eine Vielzahl von Chips (1) mit einer Vielzahl von Substraten (2) in einem sogenannten Rolle-Zu-Rolle-Verfahren verbunden wird, bei welchem
reine Substratträgerbahn (3) mit einer Vielzahl von Sub­ straten (2) von einer ersten Substratträgerbahnrolle (4) abgezogen wird;
die Chips (1) auf die Substrate (2) eines abgerollten Substratträgerbahnabschnitts aufgebracht werden; und
die Substratträgerbahn (3) mit den auf die Substrate (2) aufgebrachten Chips (1) zu einer zweiten Substrat­ trägerbahnrolle (12) zusammengerollt wird, bevor das Aushärtenlassen der Klebstoffe erfolgt.
4. Verfahren nach Anspruch 3, bei dem die Substratträgerbahn (3) eine Folienbahn ist und bei dem der geringe Druck, der während des Aushärtenlassens einwirkt, durch die Fo­ lienspannung eingestellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Dauer und Höhe der kurzfristigen Druckeinwirkung so ge­ wählt sind, daß sich zwischen dem Chip (1) und dem Subs­ trat (2) eine Dicke einer Klebefuge (10) aus nichtleiten­ dem Klebstoff zwischen 1 µm und 40 µm ergibt.
6. Verfahren nach Anspruch 5, bei dem die Dauer und Höhe der kurzfristigen Druckeinwirkung so gewählt sind, daß sich zwischen Chip (1) und Substrat (2) eine Dicke der Klebe­ fuge aus nichtleitendem Klebstoff zwischen 3 µm und 15 µm ergibt.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem der Leitklebstoff ein isotropleitender Klebstoff ist.
8. Verfahren nach Anspruch 7, bei dem der isotropleitende Klebstoff ein silbergefüllter Klebstoff ist.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem der Klebemittelfleck (10) aus nichtleitendem Klebstoff als nicht-geschlossenflächiges Klebemittelmuster aufgetragen wird.
DE10151657A 2001-08-02 2001-10-19 Verfahren zur Montage eines Chips auf einem Substrat Expired - Fee Related DE10151657C1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10151657A DE10151657C1 (de) 2001-08-02 2001-10-19 Verfahren zur Montage eines Chips auf einem Substrat

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10137913 2001-08-02
DE10151657A DE10151657C1 (de) 2001-08-02 2001-10-19 Verfahren zur Montage eines Chips auf einem Substrat

Publications (1)

Publication Number Publication Date
DE10151657C1 true DE10151657C1 (de) 2003-02-06

Family

ID=7694135

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10151657A Expired - Fee Related DE10151657C1 (de) 2001-08-02 2001-10-19 Verfahren zur Montage eines Chips auf einem Substrat

Country Status (1)

Country Link
DE (1) DE10151657C1 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004110119A1 (en) * 2003-06-04 2004-12-16 Upm Rafsec Oy A method for forming a joint
DE102004014214B3 (de) * 2004-03-23 2005-09-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Verbinden eines Chips und eines Substrats
WO2006099885A1 (de) * 2005-03-24 2006-09-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum verbinden eines chips und eines substrats
DE102005036824A1 (de) * 2005-08-04 2007-03-29 Siemens Ag Chipmodul zum Einbau in Sensorchipkarten für fluidische Anwendungen sowie Verfahren zur Herstellung eines derartigen Chipmoduls
US7407084B2 (en) 2004-12-06 2008-08-05 Unaxis Trading Ltd Method for mounting a semiconductor chip onto a substrate
DE102009020540A1 (de) 2009-05-08 2010-12-30 Mühlbauer Ag Verfahren und Vorrichtung zum Herstellen einer elektronischen Baugruppe, mit dem Verfahren oder in der Vorrichtung hergestellte elektronische Baugruppe
US8735218B2 (en) 2008-12-13 2014-05-27 Muehlbauer Ag Method and apparatus for manufacturing an electronic assembly, electronic assembly manufactured with the method or in the apparatus

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3533159A1 (de) * 1984-09-17 1986-03-27 Osakeyhtiö Lohja Ab, Virkkala Verfahren zum verkapseln von auf einem traegerband montierten bauelementen, insbesondere von halbleiterbauelementen
DE4242408C2 (de) * 1991-12-11 1998-02-26 Mitsubishi Electric Corp Verfahren zum Verbinden eines Schaltkreissubstrates mit einem Halbleiterteil
JPH10163230A (ja) * 1996-11-29 1998-06-19 Matsushita Electric Ind Co Ltd 半導体実装方法
JPH10256316A (ja) * 1997-03-12 1998-09-25 Seiko Epson Corp 電子部品の実装装置および実装方法
US6100597A (en) * 1996-11-15 2000-08-08 Nec Corporation Semiconductor device and method for manufacturing the same
WO2000057467A1 (fr) * 1999-03-22 2000-09-28 Gemplus Procede de fabrication de puces de circuits integres
DE19920593A1 (de) * 1999-05-05 2000-11-23 David Finn Chipträger für ein Chipmodul und Verfahren zur Herstellung des Chipmoduls
FR2803435A1 (fr) * 1999-12-30 2001-07-06 Schlumberger Systems & Service Procede de montage en flip-chip de circuits integres sur des circuits electriques
DE10019443A1 (de) * 2000-04-19 2001-10-31 Texas Instruments Deutschland Vorrichtung zum Befestigen eines Halbleiter-Chips auf einem Chip-Träger

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3533159A1 (de) * 1984-09-17 1986-03-27 Osakeyhtiö Lohja Ab, Virkkala Verfahren zum verkapseln von auf einem traegerband montierten bauelementen, insbesondere von halbleiterbauelementen
DE4242408C2 (de) * 1991-12-11 1998-02-26 Mitsubishi Electric Corp Verfahren zum Verbinden eines Schaltkreissubstrates mit einem Halbleiterteil
US6100597A (en) * 1996-11-15 2000-08-08 Nec Corporation Semiconductor device and method for manufacturing the same
JPH10163230A (ja) * 1996-11-29 1998-06-19 Matsushita Electric Ind Co Ltd 半導体実装方法
JPH10256316A (ja) * 1997-03-12 1998-09-25 Seiko Epson Corp 電子部品の実装装置および実装方法
WO2000057467A1 (fr) * 1999-03-22 2000-09-28 Gemplus Procede de fabrication de puces de circuits integres
DE19920593A1 (de) * 1999-05-05 2000-11-23 David Finn Chipträger für ein Chipmodul und Verfahren zur Herstellung des Chipmoduls
FR2803435A1 (fr) * 1999-12-30 2001-07-06 Schlumberger Systems & Service Procede de montage en flip-chip de circuits integres sur des circuits electriques
DE10019443A1 (de) * 2000-04-19 2001-10-31 Texas Instruments Deutschland Vorrichtung zum Befestigen eines Halbleiter-Chips auf einem Chip-Träger

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004110119A1 (en) * 2003-06-04 2004-12-16 Upm Rafsec Oy A method for forming a joint
GB2418540A (en) * 2003-06-04 2006-03-29 Upm Rafsec Oy A method for forming a joint
GB2418540B (en) * 2003-06-04 2006-11-29 Upm Rafsec Oy A method for forming a joint
US7682871B2 (en) 2003-06-04 2010-03-23 Upm Raflatac Oy Method for forming a joint
DE112004000956B4 (de) 2003-06-04 2019-02-07 Smartrac Investment B.V. Verfahren zur Ausbildung einer Verbindung
DE102004014214B3 (de) * 2004-03-23 2005-09-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Verbinden eines Chips und eines Substrats
US7407084B2 (en) 2004-12-06 2008-08-05 Unaxis Trading Ltd Method for mounting a semiconductor chip onto a substrate
WO2006099885A1 (de) * 2005-03-24 2006-09-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum verbinden eines chips und eines substrats
DE102005036824A1 (de) * 2005-08-04 2007-03-29 Siemens Ag Chipmodul zum Einbau in Sensorchipkarten für fluidische Anwendungen sowie Verfahren zur Herstellung eines derartigen Chipmoduls
US8735218B2 (en) 2008-12-13 2014-05-27 Muehlbauer Ag Method and apparatus for manufacturing an electronic assembly, electronic assembly manufactured with the method or in the apparatus
DE102009020540A1 (de) 2009-05-08 2010-12-30 Mühlbauer Ag Verfahren und Vorrichtung zum Herstellen einer elektronischen Baugruppe, mit dem Verfahren oder in der Vorrichtung hergestellte elektronische Baugruppe
DE102009020540B4 (de) * 2009-05-08 2012-06-21 Mühlbauer Ag Verfahren und Vorrichtung zum Herstellen einer elektronischen Baugruppe und mit dem Verfahren oder in der Vorrichtung hergestellte elektronische Baugruppe

Similar Documents

Publication Publication Date Title
DE60001776T2 (de) Einkapselungsverfahren einer halbleiteranordnung mit einem anisotropisch leitenden klebstoff
DE69737375T2 (de) Verfahren zur Befestigung eines elektronischen Bauteils auf einer Leiterplatte und System zum Ausführen des Verfahrens
EP2259311B1 (de) Verfahren zum Einbetten zumindest eines Bauelements in einem Leiterplattenelement
DE69727014T2 (de) Ein Montierungsverfahren für eine Vielzahl elektronischer Teile auf einer Schaltungsplatte
DE60034756T2 (de) Flip-Chip-Montage eines IC auf eine Leiterplatte
DE112015005836B4 (de) Leistungsmodul
DE69831101T2 (de) Montagemethode für Halbleiterbauteile auf einer Leiterplatte
DE69731243T2 (de) Flüssigkristallvorrichtung, deren Herstellungsverfahren und elektronisches Gerät
DE4242408C2 (de) Verfahren zum Verbinden eines Schaltkreissubstrates mit einem Halbleiterteil
DE19848834A1 (de) Verfahren zum Montieren eines Flipchips und durch dieses Verfahren hergestellte Halbleiteranordnung
DE69216658T2 (de) Vorrichtung und Verfahren zur Verbindung elektrischer Bauelemente
EP0358867A1 (de) Flip-Chip-Montage mit einer Lötstoppschicht aus einem oxidierbaren Metall
DE4008624A1 (de) Verfahren zur herstellung einer hybriden halbleiterstruktur und nach dem verfahren hergestellte halbleiterstruktur
DE2351056A1 (de) Verfahren zum ausrichten und befestigen von elektronischen schaltungen auf einem substrat
DE10136524A1 (de) Verbindungsverfahren und Verbindungsstruktur von gedruckten Leiterplatten
DE69020009T2 (de) Verfahren zum Herstellen von Verbindungselektroden.
DE19622684A1 (de) Verfahren zur Herstellung mechanisch fester Klebstoffverbindungen zwischen Oberflächen
DE19522338B4 (de) Chipträgeranordnung mit einer Durchkontaktierung
DE102004001661A1 (de) Verfahren zum elektrischen Verbinden eines elektrischen Leiters mit einem elektronischen Bauelement und Vorrichtung
DE10151657C1 (de) Verfahren zur Montage eines Chips auf einem Substrat
DE10022982A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0769214B1 (de) Verfahren zur herstellung einer elektrisch leitenden verbindung
DE602005003318T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
DE4327560A1 (de) Verfahren zum Kontaktieren von Leiterbahnanordnungen und Kontaktanordnung
DE102009025070A1 (de) Verfahren zum Kapseln eines Chips

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
8304 Grant after examination procedure
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee