WO2006099885A1 - Verfahren zum verbinden eines chips und eines substrats - Google Patents

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WO2006099885A1
WO2006099885A1 PCT/EP2005/003170 EP2005003170W WO2006099885A1 WO 2006099885 A1 WO2006099885 A1 WO 2006099885A1 EP 2005003170 W EP2005003170 W EP 2005003170W WO 2006099885 A1 WO2006099885 A1 WO 2006099885A1
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Michael Feil
Martin Koenig
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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Abstract

Bei einem Verfahren zum Verbinden eines Chips (10) und eines Substrats (20) wird anfänglich ein Haftmittel (30) mit leitfähigen Partikeln bereitgestellt. Der Chip (10)und das Substrat (20) umfassen jeweils zumindest eine Anschlussfläche (12, 14, 16, 22, 24, 26) auf einer entsprechenden Seite (18). Das Haftmittel (30)wird auf eine Seite des Substrats (20) oder eine Seite des Chips (10) aufgebracht, und der Chip (10) und das Substrat (20) werden zusammengebracht, wobei hier die Anschlussflächen untereinander ausgerichtet werden. Anschließend wird diese Anordnung derart mit Druck beaufschlagt, dass sich im Bereich zwischen den Anschlussflächen von Chip und Substrat eine lokale Verdichtung des Haftmittels einstellt und die leitfähigen Partikel an den Anschlussflächen haften. Abschließend erfolgt ein Aushärten des Haftmittels (30).

Description

Verfahren zum Verbinden eines Chips und eines Substrats
Beschreibung
Die vorliegende Erfindung bezieht sich auf das Gebiet des Chipverbindens und hier insbesondere auf ein Verfahren zum Verbinden eines Chips mit einem Substrat mittels eines leitfähigen Haftmittels. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zum Verbinden eines Chips und eines Substrats mittels eines leitfähigen Haftmittels, das unabhängig von einer Anschlussgeometrie der Anschlussflächen von Chip/Substrat ist.
Elektronische Bauelemente finden in zunehmendem Maße eine Verwendung sowohl in alltäglichen als auch in speziellen Anwendungen. Bei einer Herstellung müssen dabei die elektronischen Bauelemente bzw. Halbleiterbauelemente, die üblicherweise als Chips bezeichnet werden, mit einem Substrat verbunden werden. Anstelle der Verbindung von Chip und Sub- strat werden auch Chip und Chip, Chip und Wafer oder Substrat und Substrat verbunden.
Herkömmlicherweise werden zur Verbindung von Chips verschiedene Verfahren verwendet. Bei dem Verdrahtungsverfah- ren wird der Chip mittels eines Haftmittels auf einem Substrat befestigt, wobei die elektrischen Kontakte durch ein Anbringen dünner Metalldrähte an den Anschlussbereichen des Chips und den zugeordneten Kontaktanschlussbereichen des Substrats erfolgt. Ein Nachteil dieses Verfahrens stellt die Trennung der mechanischen und elektrischen Verbindung dar, die es erforderlich macht, dass getrennte Schritte zum Verbinden bzw. Kontaktieren erforderlich sind. Ferner stellen die zur elektrischen Verbindung benötigten dünnen Metalldrähte eine zusätzliche induktive Komponente dar, die sich auf das Verhalten des Mikrochips, insbesondere auf die Schaltgeschwindigkeiten desselben, negativ auswirkt. Ein weiteres Verfahren, das in jüngerer Zeit verstärkt zur Anwendung kommt, stellt die sogenannte Flip-Chip-Technik dar. Bei diesem Verfahren wird der Chip mit seiner aktiven Seite und folglich mit seinen Anschlussflächen nach unten auf die entsprechenden Anschlussflächen des Substrats gelötet oder geklebt. Herkömmlicherweise müssen die Anschlussflächen auf einer oder beiden Seiten mit sogenannten Hök- kern bzw. Bumps versehen sein, um einen sicheren Kontakt zu gewährleisten. Höcker sind kleine Erhebungen, die typi- scherweise eine metallische Zusammensetzung aufweisen. Folglich begrenzt die Verwendung von Höckern eine Dicke der Verbindung, so dass eine derartige Verbindung deutlich über 30 μm, in der Regel sogar über 50 um liegt. Der Vorteil des Verfahrens gegenüber dem Anbringen von Drähten besteht un- ter anderem darin, dass eine mechanische und elektrische Verbindung in einem Verfahrensschritt erreicht wird.
Bezüglich der Haftmittel, die zum Verbinden verwendet werden, sind drei verschiedene Möglichkeiten bekannt.
Die erste Möglichkeit umfasst die Verwendung eines isotropen leitfähigen Haftmittels, bei dem auf jeden einzelnen Anschlussbereich des Chips und/oder des Substrats ein kleines Tröpfchen eines Haftmittels, das beispielsweise ein silbergefüllter Leitkleber sein kann, aufgebracht wird. Das Verfahren weist somit eine Ähnlichkeit zum Löten auf, wobei anstatt des Lötmittels ein leitendes Haftmittel verwendet wird. Um eine zuverlässige Verbindung zu erreichen, ist meist ein sogenannter Underfill-Prozeß, d.h. ein Auffüllen des sich ergebenden Zwischenraums mit einem Füllmaterial, angeschlossen .
Die zweite der erwähnten Möglichkeiten umfasst die Verwendung eines anisotrop leitenden Haftmittels (ACA; ACA = ani- sotrop conductive adhesive) . Dabei wird ein anisotrop leitendes Haftmittel ganzflächig unter dem Chip verteilt, wobei der Chip und das Substrat nach einem gegenseitigen Positionieren in eine Verbindung gebracht werden. Unter An- Wendung einer Temperatur und eines gleichzeitigen Anlegens eines Drucks wird das Haftmittel daraufhin ausgehärtet. Das anisotrop leitende Haftmittel weist leitfähige Kügelchen auf, die in einer nicht leitenden Harzmatrix eingebettet sind. Durch das Anlegen eines Drucks werden die Kügelchen in den Kontaktbereichen leicht verformt und treffen aufeinander, so dass sich in diesen Bereichen ein elektrischer Kontakt ergibt, während in den übrigen Bereichen das Haftmittel seine isolierende Wirkung beibehält. Die derzeit er- reichten kürzesten Aushärtezeiten für ein anisotrop leitendes Haftmittel betragen etwa 10 Sekunden.
Eine dritte Möglichkeit besteht darin, dass ein isolierendes Haftmittel verwendet wird, das nach dem Verbindungspro- zess ganzflächig auf dem Chip verteilt ist. Bei diesem Verfahren wird eine elektrische Verbindung zwischen den Anschlussflächen des Chips und den Kontaktanschlussflächen des Substrats dadurch erreicht, dass der Kleber in den An- schlussflächenbereichen durch die Höcker verdrängt wird, wodurch sich die Kontaktmetallisierungen des Chips und des Substrats direkt berühren. Um dies zu erreichen, muss gleichartig zu dem anisotropen Verbinden ein Druck zwischen dem Chip und dem Substrat angelegt werden. Dieser Druck muss unter gleichzeitiger Anwendung einer Temperatur wäh- rend des Aushärtens aufrecht erhalten werden.
Das Aushärten unter gleichzeitiger Anwendung eines Drucks und Temperatur, wie es bei dem Verbinden mittels eines anisotrop leitenden Haftmittels und dem Verbinden mittels ei- nes isolierendem Haftmittels erforderlich ist, ist fertigungstechnisch gesehen aufwendig und wirkt sich bezüglich einer Herstellung in Massenstückzahlen, die eine Produktionsrate von einigen Tausend Stück pro Stunde aufweisen kann, ungünstig aus.
Viele Halbleiterbauelemente mit geringem Strombedarf weisen eine Zweipol-Anordnung auf. Neben Dioden umfassen typische Beispiele integrierte Schaltungen von kontaktlosen Chipkar- ten oder spezifischer sogenannte Smart Label, d.h. Bauelemente, die auf eine kontaktlose Weise ausgelesen werden bzw. mit Informationen beschrieben werden können. Dieselben können extrem dünn sein, so dass dieselben in entsprechende Trägersubstrate eingebettet werden können, die an Waren, Paketen usw. befestigt werden. Diese integrierte Schaltungen bilden zusammen mit einer Antenne einen Stromkreis, so dass eine Energieaufnahme und Datenübertragung über diese Antenne erfolgen kann, wobei diese Systeme auf eine mög- liehst geringe Leistungsaufnahme optimiert sind. Die integrierte Schaltung wird dabei in der Regel wechselstrommäßig betrieben, wobei der Wechselstrom intern gleichgerichtet wird, um eine Gleichspannung zur Energieversorgung zu liefern.
Solche Chips mit zwei Polen weisen beim Verbinden oftmals Anforderungen auf, die sich von Chips mit vielen Anschlussflächen unterscheiden. Um einige Beispiele zu nennen, erfordern Chips, die für Transponderanwendungen in Smart La- bels vorgesehen sind, eine extrem dünne Verbindungsschicht, um eine Flexibilität und eine Integration beispielsweise in Papier zu ermöglichen. Im Gegensatz zu Chips mit vielen kleinflächigen Anschlussflächen ist jedoch für Chips mit wenigen großflächigen Anschlussflächen ein genaues Positio- nieren nicht von entscheidender Bedeutung. Ferner ist für die Anwendungen, bei denen eine Wechselstromleistung eingekoppelt wird, keine galvanisch leitende Verbindung zwischen den Anschlussflächen des Chips und den Kontaktanschlussflächen des Substrats erforderlich.
Die bekannten Verfahren, die hinsichtlich einer elektrischen Verbindung von Chips mit kleinflächigen Anschlussflächen entwickelt wurden, stellen folglich hinsichtlich Anforderungen eines Verbindens von Chips, die wenige An- schlussflächen aufweisen oder eine Wechselstromleistung einkoppeln, keine optimale Lösung dar. Die DE 101 17 929 A offenbart ein Verfahren zum Verbinden eines Chips mit einem Substrat, bei dem ein Haftmittel bereitgestellt wird, dessen Leitfähigkeit abhängig von der Anschlussgeometrie zwischen dem Chip und dem Substrat ein- gestellt ist.
Die DE 199 05 807 A beschreibt ein Verfahren zur Herstellung elektrisch leitender Verbindungen, bei dem Bumps auf einzelne Kontakte von elektronischen Bauelementen aufge- bracht werden, um eine Verbindung mit einer Leiterbahnstruktur eines Substrats zu erhalten, wobei die Leiterbahnstruktur und die Kontakte in einer unmittelbaren Berührung miteinander stehen.
Die DE 198 53 805 A beschreibt eine Klebstofffolie, die ein thermoplastisches Polymer, Harze, Epoxidharze mit Härtern, metallisierte Partikel und Spacerpartikel aufweist.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zu schaffen, dass es ermöglicht, einen Chip und ein Substrat mittels eines leitfähigen Haftmittels mit geringerem fertigungstechnischen Aufwand zu verbinden.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 ge- löst.
Die vorliegende Erfindung schafft ein Verfahren zur Verbindung eines Chips und eines Substrats mittels eines leitfähigen Haftmittels, das leitfähige Partikel umfasst, wobei der Chip zumindest eine Anschlussfläche auf einer Seite desselben aufweist, wobei das Substrat zumindest eine Anschlussfläche auf einer Seite desselben aufweist, wobei zumindest eine der Anschlussflächen gegenüber einer Substratoberfläche oder einer Chipoberfläche vorsteht, mit folgen- den Schritten:
(a) Aufbringen des leitfähigen Haftmittels auf die Seite des Substrats, auf der die Anschlussfläche angeordnet ist, und/oder auf die Seite des Chips, auf der die Anschlussfläche angeordnet ist;
(b) Zusammenbringen von Chip und Substrat, wobei die An- Schlussflächen von Chip und Substrat untereinander ausgerichtet sind;
(c) Beaufschlagen der zusammengebrachten Anordnung mit einem Druck, der derart gewählt ist, dass sich im Be- reich zwischen den Anschlussflächen von Chip und Substrat eine lokale Verdichtung des Haftmittels einstellt und die leitfähigen Partikel an den Anschlussflächen haften; und
(d) Aushärten des leitfähigen Haftmittels.
Die angelegte Andruckkraft ist in Abhängigkeit von der Viskosität bzw. Zähigkeit des Haftmittels eingestellt und liegt vorzugsweise im Bereich von etwa 50g bis 500g (Gramm) .
Gemäß einem bevorzugten Ausführungsbeispiel wird das Aushärten im Schritt (d) ohne Druckbeaufschlagung durchgeführt wird.
Die lokale Verdichtung im Schritt (c) bewirkt ein Ansteigen des Verhältnisses der Anzahl der leitfähigen Partikel zwischen den Anschlussflächen zu der Menge von Haftmittel zwi- sehen den Anschlussflächen, wobei sich die leitfähigen Partikel bei Überschreiten der Perkolationsschwelle zu einem oder mehreren Partikelkonglomeraten verbinden. Gemäß einem bevorzugten Ausführungsbeispiel liegt der Füllgrad zwischen etwa 26 % und etwa 40 %. Die Fugendicke ist vorzugsweise zwischen 2 μm und 50 μm.
Das Haftmittel ist zwischen der Anschlussfläche des Chips und der Anschlussfläche des Substrats mit einer vorbestimm- ten Fugendicke angeordnet, wobei die Fugendicke durch die maximalen Durchmesser der leitfähigen Partikel in dem leitfähigen Haftmittel bestimmt wird. Gemäß einem bevorzugten Ausführungsbeispiel wird die Anordnung derart mit Druck be- aufschlagt, dass die sich einstellende Fugendicke niedriger ist als die vorbestimmte Fugendicke.
Gemäß einem Ausführungsbeispiel können die Schritte (b) und (c) gemeinsam durchgeführt werden, so dass beim Justieren von Chip und Substrat eine Druckbeaufschlagung vorliegt.
Anders als die im Stand der Technik bekannten Ansätze, bei denen ein leitfähiger Kleber verwendet wird, bei dem eine leitfähige Verbindung die Aushärtung unter Druck erfordert, schlägt die vorliegende Erfindung einen verbesserten Ansatz vor, der insbesondere fertigungstechnisch weniger aufwendig ist. Der Anteil der leitfähigen Partikel in dem Kleber ist so gewählt, dass ohne vorher ausgeübte Druckeinwirkung nach dem Aushärten keine oder nur eine sehr geringe Leitfähig- keit (MOhm-Bereich) besteht. Durch die Druckbeaufschlagung wird eine lokale Verdichtung im Bereich der Kontakterhebungen und eine Anhaftung der leitfähigen Partikel, die vorzugsweise auch noch zu einem Konglomerat verbunden werden, erreicht. Dies führt dazu, das die weitere Verarbeitung auch ohne Druckbeaufschlagung erfolgen kann. Auch bei einer Relaxation nach dem Zusammendrücken bleibt diese elektrische Verbindung, anders als im Stand der Technik, erhalten.
Das Aushärten muss also nicht mehr unter Druck erfolgen. Selbst dann, wenn ein zusätzlicher Druck beim Aushärten angelegt wird, z.B. um den Kontaktwiderstand noch etwas abzusenken, kann die Handhabung vor dem Aushärten ohne Druckbeaufschlagung erfolgen.
Ein Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass eine Verbindung von Chip und Substrat unabhängig von der vorliegenden Anschlussgeometrie ermöglicht wird, so dass die im Stand der Technik durchzuführenden, aufwändigen Bestimmungen der erforderlichen Parameter des Klebstoffs vermieden werden.
Die vorliegende Erfindung lehrt ein Verfahren, das beson- ders vorteilhaft für die Kontaktierung von mehrpoligen un- gehäusten Bauelementen, wie z. B. ICs (integrierte Schaltungen), mit relativ geringem Strombedarf ist. Dabei werden die Schritte der mechanischen Befestigung und der elektrischen Kontaktierung in einem Schritt durchgeführt. Das er- findungsgemäße Verfahren ist sehr leicht und gut automatisierbar. Dies ist insbesondere dort von Interesse, wo es auf eine sehr kostengünstige Produktion ankommt. Eine typische Anwendung ist die Kontaktierung von ICs in kontaktlosen Chipkarten oder "Smart Labels" . Darunter sind z.B. dünne ICs, eingebettet in dünne Substrate zu verstehen. Hierbei handelt es sich um ein besonders schnell wachsendes Marktsegment. Für eine Etikettierung von alltäglichen Produkten, etwa in Supermärkten, muss ein „Smart Label" in Zukunft noch billiger werden. Einsparpotentiale bieten sich hier im Bereich der Label-Produktion, d. h. die Kosten für die Chip-Montage müssen weiter reduziert werden.
Die möglichen Anwendungen sind jedoch nicht auf ungehäuste Bauelemente beschränkt. Das Verfahren kann auch für gehäu- ste Bauelemente, hier insbesondere für sogenannte Chip Si- zed Packages (CSP) wie z. B. Mikro-Ball-Grid-Arrays eingesetzt werden, bei denen die Gehäusegröße nicht sehr viel größer als die Chipgröße ist. Ferner kann das erfindungsgemäße Verfahren bei einfach mehrpoligen Verbindungen vor- teilhaft eingesetzt werden.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend Bezug nehmend auf die beiliegende Zeichnung näher erläutert. Es zeigt:
Fig. 1 eine Schnittdarstellung einer Chip-Substrat- Anordnung, die gemäß dem erfindungsgemäßen Verfahren hergestellt wurde. Fig. 1 zeigt einen Chip 10, der eine Mehrzahl von Anschlussflächen 12, 14 und 16 aufweist, die auf einer Seite 18 des Chips 10 angeordnet sind. Ferner ist ein Substrat 20 zu erkennen, welches ebenfalls eine Mehrzahl von Anschlussflächen 22, 24, 26 aufweist, die auf einer Seite 28 des Substrats gebildet sind. Die Seite 18 des Chips 10 ist gegenüberliegend zu der Seite 28 des Substrats 20 angeordnet, wobei zwischen dem Substrat 20 und dem Chip 10 ein leitfä- higer Klebstoff 30 angeordnet ist. Zwischen den jeweiligen Anschlussflächenpaaren 12, 22 und 14, 24 und 16, 26 ist eine Klebefuge d ausgebildet, in der der leitfähige Klebstoff 30 mit einer vorbestimmten Dicke angeordnet ist. Außerhalb dieser Bereiche, also in Bereichen, in denen sich keine An- schlussflächen gegenüberliegen, ist die sich einstellende Klebefuge D deutlich größer als die sich zwischen den Anschlussflächen einstellende Klebefuge d.
Der in Fig. 1 gezeigte Chip 10 kann beispielsweise ein Transponderchip oder ein RFID-Chip (RFID = Radio Frequency rDentification) sein, der in ein „Smart Label" eingebettet werden kann. Der Chip 10 kann alternativ auch eine Diode oder ein anderes aktives oder passives Bauelement umfassen.
Erfindungsgemäß wird zur Herstellung der in Fig. 1 gezeigten Anordnung die Möglichkeit ausgenutzt, gleichmäßig in der Harzmatrix des Klebstoffs 30 verteilte leitfähige Partikel 32 unter einmalig kurzzeitig aufgebrachtem Druck lokal untereinander und mit den Anschlussflächen von Substrat 20 und Chip 10 in Kontakt zu bringen, um gleichzeitig eine mechanische Befestigung zwischen Chip 10 und Substrat 20 herzustellen. Der Anteil der leitfähigen Partikel in der Harzmatrix ist hierbei so gewählt, dass ohne vorher ausgeübte Druckeinwirkung nach dem Aushärten keine oder nur eine sehr geringe Leitfähigkeit (MOhm-Bereich) besteht. Alternativ zur Verwendung des Chips 10 kann natürlich auch ein zweites Substrat zur Verbindung mit dem Substrat 20 herangezogen werden. Der Verfahrensablauf für die Herstellung des in Fig. 1 gezeigten Elements, also für die Kontaktierung und Befestigung der Bauteile 20 und 10 ist wie folgt. Zunächst wird ein schwach gefüllter Kleber bereitgestellt. Gemäß einem bevorzugten Ausführungsbeispiel wird dieser schwach gefüllte Kleber auf die Oberfläche 28 des Substrats 20 aufgetragen und der Chip 10 wird aufgesetzt. Bei diesem Vorgang werden die Anschlussflächen 12, 14 und 16 des Chips 10 mit den Anschlussflächen 22, 24 und 26 des Substrats 20 justiert. Während dieses Justiervorgangs oder anschließend dazu wird das sich ergebende Bauteil kurzfristig mit einem Druck beaufschlagt, so dass sich im Bereich zwischen den Anschlussflächen von Chip 10 und Substrat 20 eine lokale Verdichtung des Haftmittels einstellt und die leitfähigen Partikel 32 an den Anschlussflächen 12, 14, 16, 22, 24, 26 haften. Die lokale Verdichtung bewirkt ein Ansteigen des Verhältnis der Anzahl der leitfähigen Partikel 32 zwischen den Anschlussflächen 12, 14, 16, 22, 24, 26 und der Menge von Haftmittel zwischen den Anschlussflächen. Vorzugsweise werden „flockenförmige" leitfähige Partikel (Flakes) , z.B. aus Silber, verwendet, die sich aufgrund des Drucks zwischen den Anschlussflächen zusätzlich zu einem oder mehreren Partikelkonglomeraten verbinden - nicht jedoch in den übrigen Bereichen (also den Bereichen, in denen keine Anschlussflächen gegenüberliegen) . Anstelle der „flockenför- migen" leitfähigen Partikel (Flakes) können auch anders geformte Partikel verwendet werden. Auch solche Partikel verbinden sich zu einem oder mehreren Partikelkonglomeraten.
Die angelegte Andruckkraft ist in Abhängigkeit von der Viskosität bzw. Zähigkeit des Haftmittels eingestellt und liegt vorzugsweise im Bereich von etwa 50g bis 500g (Gramm) .
Zwischen den Anschlussflächen 12 bis 16 des Chips 10 und in Anschlussflächen 22 bis 26 des Substrats 20 stellt sich ein vorbestimmter Klebespalt d ein, der vorzugsweise im Bereich weniger μm liegt. Der minimal mögliche Klebespalt hängt von Form und Größe des Füllstoffs, vorzugsweise Flakes, wie bei silbergefüllten Klebern üblich, ab. Durch diese Krafteinwirkung werden die leitfähigen Partikel 32 im Bereich der Anschlussflächen untereinander und mit den Anschlussflächen von Chip 10 und Substrat 20 in Kontakt gebracht. Die Anschlussflächen von Chip 10 und Substrat 20 bilden jeweils die höchsten Erhebungen über die jeweilige Oberfläche 18 bzw. 28. In den Bereichen zwischen den Anschlussflächen ist der Klebespalt D erheblich größer, so dass hier der Kleber einem nicht so starken Druck ausgesetzt wird und kaum eine Berührung zwischen den Partikeln 32 hervorgerufen wird. Dies entspricht einem hohen Isolationswiderstand zwischen den Anschlussflächen.
Durch das erfindungsgemäßen Verfahren stellt sich zwischen dem Substrat und dem Chip in Bereichen mit dem Anstand D ein hoher Widerstand (im MΩ-Bereich) ein. Zwischen den Anschlussflächen wird der Widerstand dagegen nur einige weni- ge Ω betragen oder weniger. Somit wird erfindungsgemäß eine gute Kontaktierung zwischen den Anschlussflächen erreicht, bei gleichzeitiger Erreichung eines hohen Isolationswiderstandes zwischen den übrigen Bereichen, und zwar ohne, dass beim Aushärten dieser Verbindung ein Druck ange- legt werden muss. Soll der Kontaktwiderstand noch etwas erniedrigt werden (um einige Zehntel Ω, so kann beim Aushärten ein Druck angelegt werden. Es ist jedoch hervorzuheben, dass eine elektrische Verbindung nach dem Zusammendrücken der Komponenten existiert, so dass hier unabhängig davon, ob beim Aushärten ein Druck angelegt wird oder nicht, keine Notwendigkeit besteht, den Druck konstant weiter aufrechtzuerhalten. Dies erleichtert die Handhabung der einzelnen Komponenten deutlich.
Beim mehrpoligen Verbinden von zwei Substraten, z. B. Folienstreifen, wird analog zu der obigen Beschreibung vorgegangen, nur dass der Chip 10 durch ein zweites Substrat ersetzt wird. Durch den erfindungsgemäßen Ansatz wird es ferner ermöglicht, den Klebstoff unabhängig von der tatsächlichen Geometrie der Anschlussflächen auf dem Chip 10 und dem Sub- strat 20 bereitzustellen, so dass ein solcher Klebstoff für eine Vielzahl von beliebigen Anschlussgeometrien verwendet werden kann. Erfindungsgemäß wird ein guter Kontakt mit hoher Leitfähigkeit zwischen den Anschlussflächen sichergestellt, wobei gleichzeitig für den Bereich zwischen den An- schlussflächen ein hoher Isolationswiderstand sichergestellt wird.
Hinsichtlich des leitfähigen Klebstoffs bzw. Haftmittels ist festzuhalten, dass hier grundsätzlich zwischen gefüll- ten und ungefüllten Epoxiden unterschieden werden kann. Die gefüllten Kleber werden unterteilt in elektrischleitende und wärmeleitende Klebstoffe. Die wichtigste Rolle unter den elektrisch leitenden Klebstoffen spielen die silbergefüllten Materialien. Goldgefüllte Kleber haben aus Kosten- gründen eine untergeordnete Rolle. Nickel- und kupfergefüllte Klebstoffe sind aufgrund ihrer schlechten elektrischen Leitfähigkeit nicht sehr weit verbreitet. Bei elektrisch leitfähigen Klebstoffen, die auch thermisch leitend sind, kommen somit als Füllstoffe somit Gold, Silber, Nik- kel und Kupfer in Betracht, mit einem Füllstoffanteil zwischen 70 % bis 80 % (Gewichts-Anteil) .
Der spezifische Widerstand von silbergefüllten Klebern liegt je nach Material und Aushärtezyklus im Bereich von 4 x 10"4 Ω x cm bis 7 x 10"6 Ω x cm. Im Vergleich hierzu liegt der spezifische Widerstand von goldgefüllten Klebern bei etwa 1,6 x 10~6 Ω x cm, und von kupfergefüllten Klebern bei etwa 1,7 x 10"6 Ω x cm.
Die für die vorliegende Erfindung verwendeten Haftmittel werden durch Mischen von nicht-leitenden und leitenden Klebstoffen erhalten, wobei sich hier für eine Klebefuge d im Bereich zwischen 5 μm und 50 μm ein Füllgrad von 26,6 % bis 40 % als vorteilhaft herausgestellt hat. Die minimal erreichbare Klebefuge wird hier immer durch den maximalen Partikeldurchmesser der im Klebstoff dispergier- ten Leitpartikel 32 bestimmt. Diese Partikelgröße liegt bei handelsüblichen Leitklebstoffen zwischen etwa 4 μm und etwa 50 μm (bei Leitklebstoffen mit leitfähigen Nano-Partikeln ist die Partikelgröße noch kleiner - aufgrund der Anhaftung einzelner Nano-Partikel aneinander liegt die kleinste Par- tikelgröße hier bei etwa lμm) . Als Beispiel sei hier der Klebstoff H20E-PFC der Polytec betrachtet, der eine durchschnittliche Partikelgröße von 4 μm und eine maximale Partikelgröße von 10 μm hat. Die minimale Klebefuge d beträgt hier dann 10 μm. Berücksichtigt man jedoch, dass die lei- tenden Partikel bei höheren Fügedruck zwischen den Kontaktanschlussflächen verquetscht werden, resultiert hieraus eine minimale Klebefuge von 8 μm, wobei eine durchschnittliche Klebefuge zwischen 10 μm und 15 μm erzielt werden kann.
Abhängig von dieser erreichbaren Klebefuge wird dann der Füllgrad des Klebstoffs durch Mischen von gefüllten (leitfähigen) und ungefüllten (nicht-leitfähigen) Klebstoffen eingestellt, um einen geometrie-unabhängigen leitfähigen Klebstoff für die Verbindung zwischen den zwei Bauelementen zu erhalten.
Vorzugsweise wird die vorliegende Erfindung zur Herstellung von Anordnungen hergestellt, bei denen ein möglichst hoher Durchsatz erzielt werden soll. Vorzugsweise handelt es sich bei dieser Klebetechnologie um eine Flip-Chip-Verbindung, die darauf ausgerichtet ist, einen möglichst hohen Durchsatz zu erzielen. Als Schaltungsträger wird überwiegend flexibles Substratmaterial, z. B. PET oder Papier, verwendet. Bei flexiblen Trägersubstraten kann die Flexibilität eine entscheidende Rolle spielen. Die Flexibilität oder Biegsamkeit des Trägermaterials ist abhängig von der Größe der Klebefuge, je kleiner die Klebefuge, desto höher ist die Flexibilität zwischen Chip und Trägermaterial. Berück- sichtigt man, dass die Wärmeenergie vom Chip 10 zum Substrat 20 oder einer Wärmesenke abgeleitet werden soll, so hat diese Fügetechnologie noch einen weiteren Vorteil gegenüber herkömmlichen Flip-Chip-Verbindungen, der daraus resultiert, dass über die Partikel bzw. Partikelkonglumera- te nicht nur die elektrische Leitung, sondern auch die erforderliche Wärmeleitung herbeigeführt werden kann.
Wird nach dem Anlegen des Drucks an die Anordnung festge- stellt, dass der Abstand der Bauteile nach Entfernung des
Drucks wieder vergrößert, so kann vorgesehen sein, den
Druck so zu wählen, dass sich anfänglich eine Klebefuge einstellt, die kleiner ist als die erwünschte Fuge, um so abschließend trotz einer möglichen Relaxation die erwünsch- te Fugendicke zu erhalten.
Das erfindungsgemäße Verfahren weist somit gegenüber anderen, im Stand der Technik bekannten Verfahren eine Vielzahl von Vorteilen auf. Der Klebeauftrag kann beispielsweise in einem beliebigen Verfahren, z. B. Stempeln, Dispensen, Drucken, Dippen, etc. erfolgen. Zum justierten Aufsetzen der ICs wird mechanischer Druck nur insofern benötigt, dass der Abstand zwischen den Anschlussflächen gering wird, um die erwünschte Verdichtung und Anhaftung der leitfähigen Partikel zu erreichen. Zum Aushärten des Klebers wird kein Druck benötigt, so dass sich hier eine gute Automotorisier- barkeit und Eignung für eine absolute Massenfertigung ergibt. Ferner ist kein Underfiller nötig, da der IC ganzflächig geklebt wird. Die Anforderungen an die Justiergenauig- keit sind relativ gering und ferner ergibt sich eine extrem geringe Bauhöhe, was insbesondere bei flachen Anwendungen wie zum Beispiel „Chip-in-Papier" wichtig ist.
Obwohl oben ein Beispiel mit jeweils drei Anschlussflächen an dem Chip und an dem Substrat beschrieben wurde, ist die vorliegende Erfindung nicht hierauf beschränkt. Vielmehr kann eine beliebige Anzahl von Anschlussflächen verwendet werden . Anstelle der oben anhand des bevorzugten Ausführungsbeispiels beschriebenen Verbindung von Chip und Substrat können erfindungsgemäß beliebige Strukturen mit jeweils zumin- dest einer Anschlussfläche verbunden werden, z.B. Chip und Chip oder Chip und Wafer.

Claims

Patentansprüche
1. Verfahren, um einen Chip (10) mit Anschlussflächen (12,14,16) auf einer Seite (18) und ein Substrat (20) mit Anschlussflächen (22,24,26) auf einer Seite (28) mittels eines leitfähigen Haftmittels (30), das leitfähige Partikel umfasst, unabhängig von der Anschlussgeometrie zu verbinden, wobei die Anschlussflächen des Chips (10 und/oder des Substrats (20) gegenüber einer Oberfläche vorstehen, mit folgenden Schritten:
(a) Aufbringen des leitfähigen Haftmittels (30) auf die Seite (28) des Substrats (20), auf der die Anschlussflächen (22,24,26) angeordnet sind, und/oder auf die Seite (18) des Chips (10), auf der die Anschlussflächen (12,14,16) angeordnet sind, wobei das leitfähige Haftmittel (30) eine Vielzahl von leitfähigen Partikeln (32) aufweist, die im wesentlichen gleichmäßig in einer Harzmat- rix verteilt sind;
(b) Zusammenbringen von Chip (10) und Substrat (20), wobei die Anschlussflächen (12,14,16,22,24,26) von Chip (10) und Substrat (20) untereinander ausgerichtet sind;
(c) Beaufschlagen der zusammengebrachten Anordnung mit einem Druck, der derart gewählt ist, dass sich im Bereich zwischen den Anschlussflächen (12,14,16,22,24,26) von Chip (10) und Substrat
(20) eine lokale Verdichtung des Haftmittels einstellt und die leitfähigen Partikel (32) an den Anschlussflächen (12,14,16,22,24,26) haften; und
(d) Aushärten des leitfähigen Haftmittels (30) ohne Druckbeaufschlagung.
2. Verfahren nach Anspruch 1, bei dem die lokale Verdichtung im Schritt (c) ein Ansteigen des Verhältnisses der Anzahl der leitfähigen Partikel (32) zwischen den Anschlussflächen (12,14,16,22,24,26) zu der Menge von Haftmittel zwischen den Anschlussflächen (12,14,16,22,24,26) bewirkt.
3. Verfahren nach Anspruch 1 oder 2, bei dem sich im Schritt (c) die leitfähigen Partikel (32) zu einem o- der mehreren Partikelkonglomeraten verbinden, wenn die Perkolationsschwelle überschritten wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Füllgrad des leitfähigen Haftmittels (30) zwischen etwa 26 % und etwa 40 % ist, und bei dem die Fugendicke (d) zwischen etwa 2 μm und etwa 50 μm liegt.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem das Haftmittel (30) zwischen der Anschlussfläche (12,14,16) des Chips (10) und der Anschlussfläche (22,24,26) des Substrats (20) mit einer vorbestimmten Fugendicke (d) angeordnet ist, wobei die vorbestimmte Fugendicke (d) durch den maximalen Durchmesser der leitfähigen Partikel (32) in dem leitfähigen Haftmit- tel (30) bestimmt ist.
6. Verfahren nach Anspruch 5, bei dem im Schritt (c) die Anordnung derart mit Druck beaufschlagt wird, dass die sich einstellende Fugendicke niedriger ist als die vorbestimmte Fugendicke (d) .
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Schritte (b) und (c) gemeinsam durchgeführt werden, so dass beim Justieren von Chip (10) und Substrat (20) eine Druckbeaufschlagung vorliegt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009062757A1 (de) * 2007-11-14 2009-05-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum verbinden zweier fügeflächen
WO2019043355A1 (en) * 2017-08-30 2019-03-07 Pragmatic Printing Ltd. METHODS AND APPARATUS FOR MANUFACTURING A PLURALITY OF ELECTRONIC CIRCUITS

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297564B1 (en) * 1998-04-24 2001-10-02 Amerasia International Technology, Inc. Electronic devices employing adhesive interconnections including plated particles
DE10117929A1 (de) * 2001-01-24 2002-08-14 Fraunhofer Ges Forschung Verfahren zum Verbinden eines Chips mit einem Substrat unter Verwendung einer isotropen Verbindungsschicht und Verbundsystem aus Chip und Substrat
DE10151657C1 (de) * 2001-08-02 2003-02-06 Fraunhofer Ges Forschung Verfahren zur Montage eines Chips auf einem Substrat
US20040016911A1 (en) * 2002-07-25 2004-01-29 Shiva Consulting, Inc. Anisotropic conductive compound
EP1387398A2 (de) * 2002-07-18 2004-02-04 DELO Industrieklebstoffe GmbH & Co. KG Verfahren und Klebstoff zur Flip-Chip-Kontaktierung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297564B1 (en) * 1998-04-24 2001-10-02 Amerasia International Technology, Inc. Electronic devices employing adhesive interconnections including plated particles
DE10117929A1 (de) * 2001-01-24 2002-08-14 Fraunhofer Ges Forschung Verfahren zum Verbinden eines Chips mit einem Substrat unter Verwendung einer isotropen Verbindungsschicht und Verbundsystem aus Chip und Substrat
DE10151657C1 (de) * 2001-08-02 2003-02-06 Fraunhofer Ges Forschung Verfahren zur Montage eines Chips auf einem Substrat
EP1387398A2 (de) * 2002-07-18 2004-02-04 DELO Industrieklebstoffe GmbH & Co. KG Verfahren und Klebstoff zur Flip-Chip-Kontaktierung
US20040016911A1 (en) * 2002-07-25 2004-01-29 Shiva Consulting, Inc. Anisotropic conductive compound

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1861872A1 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009062757A1 (de) * 2007-11-14 2009-05-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum verbinden zweier fügeflächen
US8299613B2 (en) 2007-11-14 2012-10-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for connecting two joining surfaces
WO2019043355A1 (en) * 2017-08-30 2019-03-07 Pragmatic Printing Ltd. METHODS AND APPARATUS FOR MANUFACTURING A PLURALITY OF ELECTRONIC CIRCUITS
US11406023B2 (en) 2017-08-30 2022-08-02 Pragmatic Printing Ltd. Methods for manufacturing a plurality of electronic circuits

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