WO2002061831A1 - Verfahren zum verbinden eines chips mit einer isotropen verbindungsschicht - Google Patents

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contact
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Michael Feil
Karl Haberger
Martin KÖNIG
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Definitions

  • the present invention relates to the field of chip bonding, and more particularly to bonding a chip 0 to a substrate using an isotropic adhesive.
  • Electronic components are increasingly used in both everyday and special applications. During production, the electronic components or semiconductor components, which are usually referred to as chips, must be connected to a substrate.
  • the chip is attached to a substrate by means of an adhesive, the electrical contacts being made by attaching thin metal wires to the connection areas of the chip and the associated contact connection areas of the substrate.
  • a disadvantage of this method is the separation of the mechanical and electrical connection, which necessitates that separate steps for connecting or contacting are required.
  • the thin metal wires required for the electrical connection represent an additional inductive component which has a negative effect on the behavior of the microchip, in particular on the switching speeds thereof.
  • connection surfaces have to be provided on one or both sides with so-called bumps or bumps in order to ensure reliable contact.
  • bumps are small bumps that typically have a metallic composition. Consequently, the use of bumps limits a thickness of the connection, so that such a connection is well above 30 ⁇ m, usually even above 50 ⁇ m.
  • the advantage of the method over the attachment of wires is, inter alia, that a mechanical and electrical connection is achieved in one process step.
  • the first possibility comprises the use of an isotropic conductive adhesive, in which a small droplet of an adhesive, which can be, for example, a silver-filled conductive adhesive, is applied to each individual connection area of the chip and / or the substrate.
  • the method thus has a similarity to soldering, with a conductive adhesive being used instead of the solder.
  • a so-called Underfill process is usually filling the resulting space with a filling material.
  • An anisotropically conductive adhesive is distributed over the entire area under the chip, the chip and the substrate being brought into connection after mutual positioning. The adhesive is then cured using a temperature and simultaneous application of pressure.
  • the anisotropically conductive adhesive has conductive beads that are embedded in a non-conductive resin matrix. By applying pressure, the beads become slightly deformed in the contact areas and meet each other, so that there is electrical contact in these areas, while in the other areas the adhesive maintains its insulating effect.
  • the shortest curing times currently achieved for an anisotropically conductive adhesive are approximately 10 seconds.
  • a third possibility is to use an insulating adhesive which is distributed over the entire surface of the chip after the connection process.
  • an electrical connection between the connection pads of the chip and the contact connection surfaces of the substrate is achieved in that the adhesive is displaced by the bumps in the connection area regions, as a result of which the contact metallizations of the chip and the substrate touch directly.
  • a pressure must be applied between the chip and the substrate in the same way as for the anisotropic connection. This pressure must be maintained while using a temperature during curing.
  • Curing with simultaneous application of a pressure and temperature is complex in terms of production technology and has an effect on mass production, which has a production rate of some Can have a thousand pieces per hour, unfavorable.
  • semiconductor components with low power requirements have a two-pole arrangement.
  • typical examples include integrated circuits of contactless chip cards or specific so-called smart labels, ie components which can be read out in a contactless manner or can be written with information. They can be extremely thin so that they can be embedded in corresponding carrier substrates that are attached to goods, Packages, etc. are attached. Together with an antenna, these integrated circuits form a circuit so that energy can be consumed and data transmitted via this antenna, these systems being optimized for the lowest possible power consumption.
  • the integrated circuit is usually operated as an alternating current, the alternating current being rectified internally in order to supply a direct voltage for the energy supply.
  • chips with two poles often have requirements when connecting that differ from chips with many pads.
  • chips intended for transponder applications in smart labels require an extremely thin connection layer in order to enable flexibility and integration, for example in paper.
  • exact positioning is not of decisive importance for chips with a few large-area pads.
  • no galvanically conductive connection between the connection areas of the chip and the contact connection areas of the substrate is required.
  • 199 05 807 AI teaches a method for producing electrically conductive connections between contacts of electronic components with an electrically conductive conductor track structure formed on a substrate.
  • contacts of the electronic components are connected to connecting platforms, which extend over a base area of the electrical protrude fresh component, provided.
  • the electronic component is then pressed onto a conductor track structure made of metal or electrically conductive paste with a certain predetermined force, so that the two are in direct contact with one another.
  • An adhesive connection of the electronic component on the substrate is achieved in that a substance or mixture of substances is applied without electrically conductive properties between the component and the substrate and is then cured.
  • the object of the present invention is to provide a concept which enables chip bonding to be carried out in an advantageous and simple manner.
  • the present invention provides a method for connecting a chip with at least two spaced apart pads on one side thereof to a substrate with at least two contact pads on one side thereof, with the following steps: Applying a full-surface isotropic adhesive layer to the side of the chip on which the contact pads are arranged or to the side of the substrate on which the contact contact pads are arranged; and
  • the present invention is based on the finding that a chip, for example a semiconductor chip with integrated circuits thereon, can be connected to a substrate and an electrical coupling between connection areas and contact connection areas of the substrate can be achieved by an isotropic composite layer with an adhesive over the entire area is arranged between the chip surface and the substrate, the galvanic or alternating current conductivity of the adhesive of the connection layer being selected such that a power transmission between corresponding connections of the chip and the substrate is made possible due to the geometrical relationships of the connection surfaces and a small thickness of the connection joint , while undesired power transmission between the leads of the chip with each other and the leads of the substrate with each other is avoided.
  • An advantage of the present invention is that it bonds a chip to a substrate that only requires pressure to create a thin layer of adhesive and is not required while the adhesive is curing, so that even thin chips are securely connected can.
  • Another advantage is that the adhesive can be applied using any method, such as stamping, dispensing, printing, etc., and consequently a flexible applicability is ensured.
  • a still further advantage is that there is little requirement for the adjustment accuracy and consequently an adjustment process can be simplified.
  • a still further advantage is that the method achieves an extremely small thickness of the connecting layer and consequently a low overall height of the component.
  • a chip has two large-area connection areas which lie opposite one another on one side of the chip via an intermediate space.
  • a substrate which also has large-area contact pads, which are opposite one another via a gap, on the side of the chip on which the pads are located, or on the side of the substrate on which the contact pads are located Isotropic adhesive applied, which has poor electrical conductivity.
  • the chip and the substrate are then adjusted in such a way that the connection areas and the contact connection areas lie opposite one another, the chip and the substrate being brought together by the application of a pressure in such a way that an isotropic bonding layer of the adhesive with a small thickness over the entire area between the chip and is formed on the substrate.
  • the isotropic tie layer comprises an adhesive that has a high dielectric constant.
  • the thin bonding layer to transmit an electrical AC power between the pads and contact pads without a galvanic cable is used.
  • FIG. 1 shows a side view of a chip-substrate composite according to a preferred exemplary embodiment of the present invention.
  • Fig. 2 is a top view of a die with a pad used in a preferred embodiment of the present invention.
  • the chip 1 shows a chip 1 after being connected to a substrate or circuit carrier 4 according to a preferred exemplary embodiment.
  • RFID radio frequency identification
  • the chip 1 is connected to the substrate 4 via a thin connection layer 3 of an isotropic adhesive, which has a low electrical conductivity, such that the connection areas 2 of the chip 1 are opposite contact connection areas 5 of the substrate 4.
  • the connection areas 2 or contact connection areas 5 typically consist of metal or metal compounds and can be applied using known process techniques such as evaporation, sputtering, etc.
  • the bonding of the chip to the substrate 4 is achieved by first the adhesive on the active side of the chip 1, i.e. is applied on the side on which the connection pads 2 are located.
  • the adhesive can also be applied to the substrate 4 on the side that has the contact pads 5, or can be applied both to the substrate 4 and to the chip 1.
  • the adhesive can be applied using any known method, such as stamping, dispensing or printing.
  • the isotropic adhesive with a low electrical conductivity brings about the mechanical connection between the chip and the substrate 4 and on the other hand ensures the electrical connection connection between the chip 1 and the substrate 4 by a suitable choice of the electrical conductivity of the adhesive, as follows is explained in more detail.
  • connection areas 2 of the chip 1 and the contact connection areas 5 of the substrate 4 lie opposite one another. Because of the large areas of the connection areas 2 and the contact connection areas 5, an exact adjustment, as is required, for example, for connecting chips with many small area connection areas, is not required, which is favorable for a corresponding process step in mass production.
  • the chip 1 and the substrate 4 are brought together, for example by applying a low pressure, so that a thin isotropic connection layer is formed 3 of the adhesive results over the entire area between the chip 1 and the substrate 4.
  • the resulting composite system also has a low overall height due to the very thin adhesive layer, which is in the range below 10 ⁇ m, which is especially for low-rise applications, such as for a smart label application, in which a chip is embedded in paper (Chip-in-paper application), is advantageous.
  • connection pads of the chip As mentioned above, the electrical connection of the connection pads of the chip to the associated contact connection pads 5 of the substrate 4 is provided via the thin layer 3, while sufficient insulation between the respective connection pads of the chip 1 is nevertheless achieved. To clarify this, consider a possible arrangement of the connection areas according to FIG. 2.
  • FIG. 2 shows a top view of one side of an exemplary chip 1 with connection areas 2.
  • the top view of the chip 1 has a square shape with an edge length a, the connection areas 2 extending in a first direction in strips in each case along opposite edges of the chip over the entire length Extend edge length a.
  • the width of the pads 2 in a second direction is a / 3, so that there is a distance of a / 3 between the two connection surfaces.
  • D is the resistivity of the conductor
  • D is the length of the conductor between two electrical tapping points
  • A is the cross section of the conductor perpendicular to the connecting line of the two taps.
  • a is the edge length of the square chip 1
  • d is the thickness of the adhesive layer between the chip 1 and the substrate 4. If one takes the ratio of the insulation resistance to the contact resistance, the result is
  • the ratio of the insulating resistance to the contact resistance can be set very large. Furthermore, an absolute desired contact resistance or insulation resistance can be set by the choice of the specific resistance of the adhesive.
  • the adhesive must have a resistivity of 7.5 ⁇ cm, and to achieve a desired contact resistance of 0.1 ⁇ , the electrical resistivity must be 0.75 ⁇ cm.
  • Adhesives in particular organic-based conductive adhesives, such as poly-aromatics (polyaniline, etc.) or adhesives weakly filled with metal particles, have specific resistances which are typically in this range. Consequently, by means of the method described above, by applying an adhesive with the required specific resistance, a contact resistance can be achieved which is suitable for typical applications, in particular for applications that are optimized for low power consumption, such as, for example, a transponder application.
  • the insulation resistance over the thin layer 3 of the adhesive lies between the connection surfaces 2 with one another or the contact connection surfaces 5 with one another by several orders of magnitude above the contact resistance, so that ne sufficient insulating effect is present.
  • the electrical resistance supplied thereby lies in a range which advantageously ensures the discharge of overvoltages (electrostatic charges, overvoltages, ESD protection).
  • an adhesive that is applied over the entire surface can swell and rise on the end faces of the chip 1. This can cause a slight contact connection to the semiconductor material, since silicon is typically present on these end faces without an insulating, protective surface layer (passivation layer). For this reason, the conductivity of the adhesive should not be too high, and in order to avoid this negative effect, the adhesive advantageously has a conductivity that is equal to or less than that of the bulk semiconductor material.
  • connection pads 2 of the chip 1 and the contact connection pads 5 of the substrate 4 are not absolutely necessary.
  • Such applications include, for example, alternating current couplings for antennas, flat coils, dipoles, such as are present, for example, in a chip for a transponder application.
  • the isotropic, poorly conductive adhesive is replaced by an isotropic, dielectric adhesive, which can have a low galvanic conductivity or can be galvanically insulating.
  • the adhesive can, for example, have a powdery material with the highest possible dielectric constant.
  • Such materials are available, for example, in the form of titanates, niobates, etc., where they have a high relative permittivity, which typically is usually over 100 or 1,000, so that an application is possible at the frequencies in question, which are in ranges above 100 kHz, in a range from 13 to 40 MHz and in the range up to GHz frequencies.
  • AC contact resistances of typically up to 0.1 ⁇ / cm 2 at 13 MHz can be realized.
  • the adhesive can have particles which are made of another material with a high dielectric constant.
  • the adhesive can furthermore have metallic particles or other conductive particles which are embedded in isolation from one another and embedded in a matrix of the adhesive, so that a connection layer 3 which contains this adhesive also has a good AC coupling between the connection surfaces 2 of the chip 1 and the contact - Connection surfaces 5 of the substrate 4 delivers.

Abstract

Ein Verfahren und ein System sind geschaffen, bei dem ein Chip (1), der zumindest zwei voneinander beabstandete Anschlußflächen (2) auf einer Seite desselben aufweist, mit einem Substrat (4) verbunden wird, das zumindest zwei Kontaktanschlußflächen (5) auf einer Seite desselben aufweist. Ein isotropes Haftmittel wird auf die Seite des Chips (1), auf der die Anschlußflächen (2) angeordnet sind, oder auf die Seite des Substrats (4), auf der die Kontaktanschlußflächen (5) angeordnet sind, aufgebracht. Der Chip (1) und das Substrat (4) werden zueinander ausgerichtet, so daß die Anschlußflächen (2) des Chips (1) und die Kontaktanschlußflächen (5) des Substrats (4) gegenüberliegen, wobei nach einem Verbinden, das durch ein Zusammenbringen des Chips (1) mit dem Substrat (2) erfolgt, eine ganzflächige isotrope Verbindungsschicht (3) des Haftmittels gebildet ist.

Description

VERFAHREN ZUM VERBINDEN EINES CHIPS MIT EINER ISOTROPEN VERBINDUNGSSCHICHT
Beschreibung
Die vorliegende Erfindung bezieht sich auf das Gebiet eines Chipverbindens und spezieller auf ein Verbinden eines Chips 0 mit einem Substrat mittels eines isotropen Haftmittels.
Elektronische Bauelemente finden in zunehmendem Maße eine Verwendung sowohl in alltäglichen als auch in speziellen Anwendungen. Bei einer Herstellung müssen dabei die elek- 5 tronischen Bauelemente bzw. Halbleiterbauelemente, die üblicherweise als Chips bezeichnet werden, mit einem Substrat verbunden werden.
Herkömmlicherweise werden zur Verbindung von Chips ver- 0 schiedene Verfahren verwendet. Bei dem Verdrahtungsverfahren wird der Chip mittels eines Haftmittels auf einem Substrat befestigt, wobei die elektrischen Kontakte durch ein Anbringen dünner Metalldrähte an den Anschlußbereichen des Chips und den zugeordneten Kontaktanschlußbereichen des 5 Substrats erfolgt. Ein Nachteil dieses Verfahrens stellt die Trennung der mechanischen und elektrischen Verbindung dar, die es erforderlich macht, daß getrennte Schritte zum Verbinden bzw. Kontaktieren erforderlich sind. Ferner stellen die zur elektrischen Verbindung benötigten dünnen Me- 0 talldrähte eine zusätzliche induktive Komponente dar, die sich auf das Verhalten des Mikrochips, insbesondere auf die Schaltgeschwindigkeiten desselben, negativ auswirkt.
Ein weiteres Verfahren, das in jüngerer Zeit verstärkt zur 5 Anwendung kommt, stellt die sogenannte Flip-Chip-Technik dar. Bei diesem Verfahren wird der Chip mit seiner aktiven Seite und folglich mit seinen Anschlußflächen nach unten auf die entsprechenden Anschlußflächen des Substrats gelö- tet oder geklebt. Herkömmlicherweise müssen die Anschlußflächen auf einer oder beiden Seiten mit sogenannten Hök- kern bzw. Bumps versehen sein, um einen sicheren Kontakt zu gewährleisten. Höcker sind kleine Erhebungen, die typi- scherweise eine metallische Zusammensetzung aufweisen. Folglich begrenzt die Verwendung von Höckern eine Dicke der Verbindung, so daß eine derartige Verbindung deutlich über 30 μm, in der Regel sogar über 50 μm liegt. Der Vorteil des Verfahrens gegenüber dem Anbringen von Drähten besteht un- ter anderem darin, daß eine mechanische und elektrische Verbindung in einem Verfahrensschritt erreicht wird.
Bezüglich der Haftmittel, die zum Verbinden verwendet werden, sind drei verschiedene Möglichkeiten bekannt.
Die erste Möglichkeit umfaßt die Verwendung eines isotropen leitfähigen Haftmittels, bei dem auf jeden einzelnen Anschlußbereich des Chips und/oder des Substrats ein kleines Tröpfchen eines Haftmittels, das beispielsweise ein silber- gefüllter Leitkleber sein kann, aufgebracht wird. Das Verfahren weist somit eine Ähnlichkeit zu einem Löten auf, wobei anstatt des Lötmittels ein leitendes Haftmittel verwendet wird. Um eine zuverlässige Verbindung zu erreichen, ist meist ein sogenannter Ünderfill-Prozeß, d.h. ein Auffüllen des sich ergebenden Zwischenraums mit einem Füllmaterial, angeschlossen.
Die zweite der erwähnten Möglichkeiten umfaßt die Verwendung eines anisotrop leitenden Haftmittels (ACA; ACA = an- isotrop conductive adhesive) . Dabei wird ein anisotrop leitendes Haftmittel ganzflächig unter dem Chip verteilt, wobei der Chip und das Substrat nach einem gegenseitigen Positionieren in eine Verbindung gebracht werden. Unter Anwendung einer Temperatur und eines gleichzeitigen Anlegens eines Drucks wird das Haftmittel daraufhin ausgehärtet. Das anisotrop leitende Haftmittel weist leitfähige Kügelchen auf, die in einer nicht leitenden Harzmatrix eingebettet sind. Durch das Anlegen eines Drucks werden die Kügelchen in den Kontaktbereichen leicht verformt und treffen aufeinander, so daß sich in diesen Bereichen ein elektrischer Kontakt ergibt, während in den übrigen Bereichen das Haftmittel seine isolierende Wirkung beibehält. Die derzeit er- reichten kürzesten Aushärtezeiten für ein anisotrop leitendes Haftmittel betragen etwa 10 Sekunden.
Eine dritte Möglichkeit besteht darin, daß ein isolierendes Haftmittel verwendet wird, das nach dem Verbindungsprozeß ganzflächig auf dem Chip verteilt ist. Bei diesem Verfahren wird eine elektrische Verbindung zwischen den Anschlußflächen des Chips und den Kontaktanschlußflächen des Substrats dadurch erreicht, daß der Kleber in den Anschlußflächenbereichen durch die Höcker verdrängt wird, wodurch sich die Kontaktmetallisierungen des Chips und des Substrats direkt berühren. Um dies zu erreichen, muß gleichartig zu dem anisotropen Verbinden ein Druck zwischen dem Chip und dem Substrat angelegt werden. Dieser Druck muß unter gleichzeitiger Anwendung einer Temperatur während des Aushärtens aufrecht erhalten werden.
Das Aushärten unter gleichzeitiger Anwendung eines Drucks und Temperatur, wie es bei dem Verbinden mittels eines anisotrop leitenden Haftmittels und dem Verbinden mittels ei- nes isolierendem Haftmittels erforderlich ist, ist fertigungstechnisch gesehen aufwendig und wirkt sich bezüglich einer Herstellung in Massenstückzahlen, die eine Produktionsrate von einigen Tausend Stück pro Stunde aufweisen kann, ungünstig aus.
Viele Halbleiterbauelemente mit geringem Strombedarf weisen eine Zweipol-Anordnung auf. Neben Dioden umfassen typische Beispiele integrierte Schaltungen von kontaktlosen Chipkarten oder spezifischer sogenannte Smart Label, d.h. Bauele- mente, die auf eine kontaktlose Weise ausgelesen werden bzw. mit Informationen beschrieben werden können. Dieselben können extrem dünn sein, so daß dieselben in entsprechende Trägersubstrate eingebettet werden können, die an Waren, Paketen usw. befestigt werden. Diese integrierte Schaltungen bilden zusammen mit einer Antenne einen Stromkreis, so daß eine Energieaufnahme und Datenübertragung über diese Antenne erfolgen kann, wobei diese Systeme auf eine möglichst geringe Leistungsaufnahme optimiert sind. Die integrierte Schaltung wird dabei in der Regel wechselstrommäßig betrieben, wobei der Wechselstrom intern gleichgerichtet wird, um eine Gleichspannung zur Energieversorgung zu liefern.
Solche Chips mit zwei Polen weisen beim Verbinden oftmals Anforderungen auf, die sich von Chips mit vielen Anschlußflächen unterscheiden. Um einige Beispiele zu nennen, erfordern Chips, die für Transponderanwendungen in Smart La- bels vorgesehen sind, eine extrem dünne Verbindungsschicht, um eine Flexibilität und eine Integration beispielsweise in Papier zu ermöglichen. Im Gegensatz zu Chips mit vielen kleinflächigen Anschlußflächen ist jedoch für Chips mit wenigen großflächigen Anschlußflächen ein genaues Positionie- ren nicht von entscheidender Bedeutung. Ferner ist für die Anwendungen, bei denen eine Wechselstromleistung eingekoppelt wird, keine galvanisch leitende Verbindung zwischen den Anschlussflächen des Chips und den Kontaktanschlussflächen des Substrats erforderlich.
Die bekannten Verfahren, die hinsichtlich einer elektrischen Verbindung von Chips mit kleinflächigen Anschlußflächen entwickelt wurden, stellen folglich hinsichtlich Anforderungen eines Verbindens von Chips, die wenige An- schlußflächen aufweisen oder eine Wechselstromleistung einkoppeln, keine optimale Lösung dar.
Die 199 05 807 AI lehrt ein Verfahren zur Herstellung elektrisch leitender Verbindungen zwischen Kontakten elek- tronischer Bauelemente mit einer auf einem Substrat ausgebildeten elektrisch leitenden Leiterbahnstruktur. Bei dem Verfahren werden Kontakte der elektronischen Bauelemente mit Anschlußpodesten, die über eine Grundfläche des elek- frischen Bauteils hervorstehen, versehen. Daraufhin wird das elektronische Bauteil mit einer bestimmten vorgegebenen Kraft auf eine Leitbahnstruktur aus Metall oder elektrisch leitender Paste aufgepreßt, so daß beide unmittelbar mit- einander in Berührung stehen. Eine haftende Verbindung des elektronischen Bauteils auf dem Substrat wird dadurch erreicht, daß ein Stoff oder Stoffgemisch ohne elektrisch leitende Eigenschaften zwischen dem Bauteil und dem Substrat aufgebracht und daraufhin ausgehärtet wird.
Die DE 198 53 805 AI lehrt eine elektrisch leitfähige Klebstoffolie, die ein thermoplastisches Polymer, ein oder mehrere klebrigmachende Harze, Epoxidharze mit Härtern, metallisierte Partikel und schwer oder nicht verformbare Spacer- partikel aufweist. Die Klebstoffolie weist lediglich eine Leitfähigkeit in eine z-Richtung auf, indem dieselbe weiche leitfähige Partikel aufweist.
Das Buch Direktmontage, Handbuch für die Verarbeitung unge- häuster Ics, Springer Verlag, 1998, ISBN 3-540-64203-x beschreibt in Kap. 3.1. bekannte Drahtkontaktierungen und in Kap. 3.3 bekannte Flip Chip Techniken.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept zu schaffen, das es ermöglicht, ein Chipverbinden auf eine vorteilhafte und einfache Art und Weise durchzuführen.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und ein System gemäß Anspruch 11 gelöst.
Die vorliegende Erfindung schafft ein Verfahren zum Verbinden eines Chips mit zumindest zwei voneinander beabstande- ten Anschlußflächen auf einer Seite desselben mit einem Substrat mit zumindest zwei Kontaktanschlußflächen auf einer Seite desselben, mit folgenden Schritten: Aufbringen einer ganzflächigen isotropen Haftmittelschicht auf die Seite des Chips, auf der die Anschlußflächen angeordnet sind, oder auf die Seite des Substrats, auf der die Kontaktanschlußflächen angeordnet sind; und
Zusammenbringen des Chips mit dem Substrat, um aus der Haftmittelschicht eine ganzflächige isotrope Verbindungsschicht zwischen denselben zu erzeugen, wobei sich die Anschlußflächen des Chips und die Kontaktanschlußflächen auf dem Substrat mit der Haftmittelschicht zwischen denselben gegenüberliegen.
Die vorliegende Erfindung basiert auf der Erkenntnis, daß ein Chip, beispielsweise ein Halbleiterchip mit integrier- ten Schaltungen darauf, mit einem Substrat verbunden werden kann und eine elektrische Kopplung zwischen Anschlußflächen und Kontaktanschlußflächen des Substrats erreicht werden kann, indem eine isotrope Verbundschicht mit einem Haftmittel ganzflächig zwischen der Chipfläche und dem Substrat angeordnet ist, wobei die galvanische oder wechselstrommäßige Leitfähigkeit des Haftmittels der Verbindungsschicht so gewählt ist, daß aufgrund vorliegender geometrischer Verhältnisse der Anschlussflächen und einer geringen Dicke der Verbindungsfuge eine Leistungsübertragung zwischen kor- respondierenden Anschlüssen des Chips und des Substrats ermöglicht wird, während eine unerwünschte Leistungsübertragung zwischen den Anschlußleitungen des Chips untereinander und den Anschlußleitungen des Substrats untereinander vermieden wird.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß ein Verbinden eines Chips mit einem Substrat geschaffen ist, bei dem ein Druck lediglich zum Erzeugen einer dünnen Haftmittelschicht erforderlich ist, und nicht während eines Aushärtens des Haftmittels erforderlich ist, so daß selbst dünne Chips sicher verbunden werden können. Ein weiterer Vorteil besteht darin, daß das Aufbringen des Haftmittels mit einem beliebigen Verfahren, wie beispielsweise einem Stempeln, Dispensen, Drucken usw., erfolgen kann, und folglich eine flexible Anwendbarkeit gewährlei- stet ist.
Ferner wird erfindungsgemäß kein Underfill-Prozeß benötigt.
Ein noch weiterer Vorteil besteht darin, daß eine geringe Anforderung an die Justiergenauigkeit gestellt ist und folglich ein Justierprozeß vereinfacht werden kann.
Ein noch weiterer Vorteil besteht darin, daß durch das Verfahren eine extrem geringe Dicke der Verbindungsschicht und folglich eine geringe Bauhöhe des Bauelements erreicht wird.
Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist ein Chip zwei großflächige Anschlußflächen auf, die einander auf einer Seite des Chips über einen Zwischenraum gegenüberliegen. Zur Verbindung des Chips mit einem Substrat, das ebenfalls großflächige Kontaktanschlußflächen aufweist, die einander über einen Zwischenraum gegenüberliegen, wird auf der Seite des Chips, auf der sich die Anschlußflächen befinden, oder auf der Seite des Substrats, auf der sich die Kontaktanschlußflächen befinden, ein isotropes Haftmittel aufgebracht, das eine schwache elektrische Leitfähigkeit aufweist. Anschließend werden der Chip und das Substrat derart justiert, daß sich die An- schlußflächen und die Kontaktanschlußflächen gegenüberliegen, wobei der Chip und das Substrat durch das Anlegen eines Drucks derart zusammengebracht werden, daß eine isotrope Verbindungsschicht des Haftmittels mit einer geringen Dicke ganzflächig zwischen dem Chip und dem Substrat gebil- det ist. Die anschließende Durchführung des Aushärtens erfolgt ohne Druckbeaufschlagung. Bei einem alternativen Ausführungsbeispiel umfaßt die isotrope Verbindungsschicht ein Haftmittel, das eine hohe Dielektrizitätskonstante aufweist. Bei' diesem Ausführungsbeispiel dient die dünne Verbindungsschicht dazu, zwischen den Anschlußflächen und Kontaktanschlußflächen ohne eine galvanische Leitung eine elektrische Wechselleistung zu übertragen.
Weiterbildungen der vorliegenden Erfindung sind in den ab- hängigen Ansprüchen dargelegt.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Seitenansicht eines Chip-Substrat-Verbunds gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 2 eine Draufsicht eines Chips mit Anschlußflächen, der bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird.
Fig. 1 zeigt einen Chip 1 nach einem Verbinden mit einem Substrat bzw. Schaltungsträger 4 gemäß einem bevorzugten Ausführungsbeispiel. Der Chip 1 kann beispielsweise einen Transponderchip bzw. RFID-Chip (RFID = radio frequency identification) , der in ein "Smart label" eingebettet wer- den kann, oder eine Diode umfassen.
Bei einem bevorzugten Ausführungsbeispiel ist der Chip 1 über eine dünne Verbindungsschicht 3 eines isotropen Haftmittels, das eine geringe elektrische Leitfähigkeit auf- weist, mit dem Substrat 4 so verbunden, daß die Anschlußflächen 2 des Chips 1 Kontaktanschlußflächen 5 des Substrats 4 gegenüberliegen. Die Anschlußflächen 2 bzw. Kontaktanschlußflächen 5 bestehen typischerweise aus Metall oder Metallverbindungen und können mittels bekannter Prozeßtechniken, wie beispielsweise einem Aufdampfen, Sputtern usw., aufgebracht werden.
Das Verbinden des Chips mit dem Substrat 4 wird erreicht, indem zuerst das Haftmittel auf der aktiven Seite des Chips 1, d.h. auf der Seite, auf der sich die Anschlußflächen 2 befinden, aufgebracht wird. Alternativ kann das Haftmittel ferner auf dem Substrat 4 auf der Seite aufgebracht werden, die die Kontaktanschlussflächen 5 aufweist, oder sowohl auf dem Substrat 4 als auch auf dem Chip 1 aufgebracht werden. Das Aufbringen des Haftmittels kann mit einem beliebigen bekannten Verfahren, wie beispielsweise einem Stempeln, Dispensen oder Drucken, erfolgen.
Das isotrope Haftmittel mit einer geringen elektrischen Leitfähigkeit bewirkt einerseits die mechanische Verbindung zwischen dem Chip und dem Substrat 4 und stellt andererseits durch eine geeignete Wahl der elektrischen Leitfähig- keit des Haftmittels die elektrische Anschlussverbindung zwischen dem Chip 1 und dem Substrat 4 sicher, wie es nachfolgend detaillierter erklärt wird.
Nach dem Auftragen des Haftmittels werden der Chip 1 und das Substrat 4 ausgerichtet, so daß die Anschlußflächen 2 des Chips 1 und die Kontaktanschlußflächen 5 des Substrats 4 einander gegenüberliegen. Aufgrund der großen Flächen der Anschlussflächen 2 und der Kontaktanschlussflächen 5 wird dabei eine genaue Justierung, wie sie beispielsweise für ein Verbinden von Chips mit vielen kleinflächigen Anschlussflächen erforderlich ist, nicht benötigt, was für einen entsprechenden Prozeßschritt bei einer Massenproduktion günstig ist.
Anschließend werden der Chip 1 und das Substrat 4 beispielsweise durch Anlegen eines geringen Drucks zusammengebracht, so daß sich eine dünne isotrope Verbindungsschicht 3 des Haftmittels ganzflächig zwischen dem Chip 1 und dem Substrat 4 ergibt.
Eine anschließende Aushärtung des Verbundsystems kann mit oder ohne Temperaturanwendung erfolgen. Im Gegensatz zu den bekannten Verfahren, die einen anisotropen leitenden Klebstoff oder einen isolierenden Klebstoff verwenden, ist bei dem Aushärten gemäß der vorliegenden Erfindung jedoch kein Druckbeaufschlagen notwendig. Dadurch eignet sich das Ver- fahren insbesondere für sehr dünne Bauelemente, die bei einer übermäßigen Druckanwendung während eines Aushärtens brechen können. Zusätzlich wird dadurch eine sehr gute Au- to atisierbarkeit des Verfahrens erreicht, wodurch eine Massenfertigung ohne weiteres möglich ist.
Das sich ergebende Verbundsystem weist ferner durch die sehr dünne Haftmittelschicht, die im Bereich unter 10 μm liegt, eine geringe Gesamthöhe auf, was speziell für Flachbau-Anwendungen, wie beispielsweise für eine Smart-Label- Anwendung, bei der ein Chip in Papier eingebettet ist (Chip-In-Papier-Anwendung) , vorteilhaft ist.
Wie es vorhergehend erwähnt wurde, wird die elektrische Verbindung der Anschlussflächen des Chips mit den zugeord- neten Kontaktanschlußflächen 5 des Substrats 4 über die dünne Schicht 3 geliefert, während dennoch eine ausreichende Isolierung zwischen jeweiligen Anschlußflächen des Chips 1 erreicht wird. Um dies zu verdeutlichen sei eine mögliche Anordnung der Anschlussflächen gemäß Fig. 2 betrachtet.
Fig. 2 zeigt eine Draufsicht einer Seite eines exemplarischen Chips 1 mit Anschlußflächen 2. Die Draufsicht des Chips 1 weist eine quadratische Form mit einer Kantenlänge a auf, wobei sich die Anschlußflächen 2 in einer ersten Richtung streifenförmig jeweils entlang gegenüberliegenden Kanten des Chips über die gesamte Kantenlänge a erstrecken. Die Breite der Anschlussflächen 2 in einer zweiten Richtung beträgt a/3, so daß sich zwischen den zwei Anschlussflächen ein Abstand von a/3 ergibt.
Ein elektrischer Widerstand zwischen zwei Abgriffpunkten eines elektrischen Leiters ergibt sich gemäß der bekannten Formel
wobei
D der spezifische Widerstand des Leiters ist;
D die Länge des Leiters zwischen zwei elektrischen Abgriffspunkten ist;
A der Querschnitt des Leiters senkrecht zu der Verbindungslinie der zwei Abgriffe ist.
Mit der in Fig. 2 gezeigten Geometrie ergibt sich folglich für den Kontaktwiderstand zwischen einer Anschlußfläche 2 des Chips 1 und einer Kontaktanschlußfläche 5 des Substrats 4 ein elektrischer Widerstand von
^Kontakt = ^Kleber * 3d / a
und für den Isolierwiderstand zwischen den beiden Anschlußflächen 2
Rlsolation = Dκieber / 3d
wobei
a die Kantenlänge des quadratischen Chips 1 ist; und
d die Dicke der Haftmittelschicht zwischen dem Chip 1 und dem Substrat 4 ist. Nimmt man das Verhältnis des Isolierwiderstands zu dem Kontaktwiderstand so ergibt sich
^Isolation / Rκontakt = 3 / 9d .
Es zeigt sich folglich, daß aufgrund der quadratischen Abhängigkeit bei einer sehr geringen Dicke d der Schicht 3 des Haftmittels und einer entsprechend großen Kantenlänge a des quadratischen Chips 1 das Verhältnis des Isolierwider- Stands zu dem Kontaktwiderstand sehr groß eingestellt werden kann. Ferner kann durch die Wahl des spezifischen Widerstands des Haftmittels ein absoluter gewünschter Kontaktwiderstand oder Isolierwiderstand eingestellt werden.
Um ein für die Praxis relevantes Beispiel zu geben, ergibt sich für eine Kantenlänge a = 1,5 mm und eine Dicke d = 10 μm ein Verhältnis des Isolierwiderstands zu dem Kontaktwiderstand von 2.500. Um beispielsweise einen gewünschten Kontaktwiderstand von 1 Ω zu erreichen, muß das Haftmittel einen spezifischen Widerstand von 7,5 Ωcm aufweisen, und um einen gewünschten Kontaktwiderstand von 0,1 Ω zu erreichen muß der elektrische spezifische Widerstand entsprechend 0,75 Ωcm aufweisen. Haftmittel, insbesondere Leitkleber auf organischer Basis, wie etwa Poly-Aromate (Polyanilin usw.) oder schwach mit Metallpartikeln gefüllte Kleber, weisen spezifische Widerstände auf, die typischerweise in diesem Bereich liegen. Folglich, kann mittels des obig beschriebenen Verfahrens durch das Aufbringen eines Haftmittels mit dem erforderlichen spezifischen Widerstand ein Kontaktwi- derstand erreicht werden, der für typische Anwendungen, insbesondere für Anwendungen die auf eine geringe Leistungsaufnahme optimiert sind, wie beispielsweise eine Transponderanwendung, geeignet ist.
Ferner liegt der Isolierwiderstand über die dünne Schicht 3 des Haftmittels zwischen den Anschlußflächen 2 untereinander bzw. den Kontaktanschlußflächen 5 untereinander um mehrere Größenordnungen über dem Kontaktwiderstand, so daß ei- ne ausreichende isolierende Wirkung vorliegt. Insbesondere liegt der dadurch gelieferte elektrische Widerstand in einem Bereich, der die Ableitung von Überspannungen (elektrostatischen Aufladungen, Überspannungen, ESD-Schutz) auf eine vorteilhafte Weise gewährleistet.
Während des oben beschriebenen Verbindungsverfahrens kann ein Haftmittel, das ganzflächig aufgebracht ist, an den Stirnseiten des Chips 1 hervorquellen und aufsteigen. Dies kann eine geringe Kontaktverbindung zu dem Halbleitermaterial verursachen, da an diesen Stirnseiten typischerweise das Silizium ohne eine isolierende, schützende Oberflächenschicht (Passivierungsschicht) vorliegt. Aus diesem Grund sollte die Leitfähigkeit des Klebers nicht zu hoch gewählt sein, wobei dieselbe zur Vermeidung dieses negativen Effekts günstigerweise eine Leitfähigkeit aufweist, die gleich oder geringer als diejenige des Volumenhalbleitermaterials ist.
Bei einem alternativen Ausführungsbeispiel, das für Anwendungen, die eine Wechselstromankopplung umfassen, verwendet werden kann, ist ferner eine Gleichstromleitfähigkeit zwischen den Anschlußflächen 2 des Chips 1 und den Kontaktanschlußflächen 5 des Substrats 4 nicht unbedingt erforder- lieh. Solche Anwendungen umfassen beispielsweise Wechselstromankopplungen für Antennen, Flachspulen, Dipole, wie sie beispielsweise bei einem Chip für eine Transponderan- wendung vorliegen.
Bei diesem Ausführungsbeispiel wird das isotrope, schlecht leitende Haftmittel durch ein isotropes, dielektrisches Haftmittel ersetzt, das eine geringe galvanische Leitfähigkeit aufweisen kann oder galvanisch isolierend sein kann. Das Haftmittel kann beispielsweise ein pulverförmiges Mate- rial mit einer möglichst hohen Dielektrizitätszahl aufweisen. Derartige Materialien stehen beispielsweise in Form von Titanaten, Niobaten usw. zur Verfügung, wobei dieselben eine hohe relative Dielektrizitätszahl aufweisen, die typi- scherweise über 100 oder 1.000 liegt, so daß eine Anwendung bei den entsprechend in Frage kommenden Frequenzen, die in Bereichen über 100 kHz, in einem Bereich von 13 - 40 MHz und in dem Bereich bis zu GHz-Frequenzen liegen, möglich ist. Dabei lassen sich Wechselstromkontaktwiderstände von typischerweise bis zu 0,1 Ω/cm2 bei 13 MHz realisieren. Ferner kann das Haftmittel Partikel aufweisen, die aus einem anderen Material mit einer hohen Dielektrizitätszahl bestehen. Das Haftmittel kann ferner metallische Partikel oder andere leitfähigen Partikel aufweisen, die isoliert voneinander in eine Matrix des Haftmittels eingebettet sind, so daß eine Verbindungsschicht 3, die dieses Haftmittel aufweist, ebenfalls eine gute Wechselstrom-Kopplung zwischen den Anschlußflächen 2 des Chips 1 und den Kontak- tanschlußflachen 5 des Substrats 4 liefert.

Claims

Patentansprüche
1. Verfahren zum Verbinden eines Chips (1) mit zumindest zwei voneinander beabstandeten Anschlußflächen (2) auf einer Seite desselben mit einem Substrat (4) mit zumindest zwei Kontaktanschlußflächen (5) auf einer Seite desselben, mit folgenden Schritten:
Aufbringen einer ganzflächigen isotropen Haftmittelschicht auf die Seite des Chips (1), auf der die Anschlußflächen (2) angeordnet sind, oder auf die Seite des Substrats (4), auf der die Kontaktanschlußflächen (5) angeordnet sind; und
Zusammenbringen des Chips (1) mit dem Substrat (4), um aus der Haftmittelschicht eine ganzflächige isotrope Verbindungsschicht (3) zwischen denselben zu erzeugen, wobei sich die Anschlußflächen des Chips und die Kon- taktanschlußflächen auf dem Substrat mit der Haftmittelschicht zwischen denselben gegenüberliegen.
2. Verfahren gemäß Anspruch 1, bei dem ein Abstand zwischen den Anschlußflächen (2) untereinander und ein Abstand zwischen den Kontaktanschlußflächen (5) untereinander größer als ein Abstand zwischen den Anschlußflächen (2) und den Kontaktanschlußflächen (5) über die Verbindungsschicht (3) sind.
3. Verfahren gemäß Anspruch 1 oder 2, bei dem die Verbindungsschicht (3) eine solche elektrische Leitfähigkeit aufweist, daß zwischen sich gegenüberliegenden Anschlußflächen eine elektrische Verbindung über einen Kontaktwiderstand geliefert wird und sich nicht gegen- überliegende Anschlußflächen durch einen verglichen mit dem Kontaktwiderstand hohen Isolationswiderstand voneinander isoliert sind.
4. Verfahren gemäß Anspruch 3, bei dem das Haftmittel ein organischer Klebstoff ist.
5. Verfahren gemäß Anspruch 1 oder 2, bei dem die Verbin- dungsschicht (3) ein dielektrisches Haftmittel aufweist.
6. Verfahren gemäß Anspruch 1 oder 2, bei dem die Verbindungsschicht (3) ein Haftmittel aufweist, in dem di- elektrische Partikel angeordnet sind.
7. Verfahren gemäß Anspruch 1 oder 2, bei dem die Verbindungsschicht (3) ein Haftmittel aufweist, das elektrisch leitfähige Partikel einer solchen Größe und Verteilung aufweist, daß keine galvanische Leitung zwischen den Anschlussflächen und den Kontaktanschlussflächen erzeugt wird.
8. Verfahren gemäß Anspruch 6 oder 7, bei dem die Verbin- dungsschicht (3) sowohl dielektrische Partikel als auch Partikel mit elektrischer Leitfähigkeit aufweist.
9. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem die spezifische Leitfähigkeit der Verbindungsschicht (3) in der Größenordnung der spezifischen Leitfähigkeit des Volumenhalbleitermaterials des Chips (1) liegt .
10. Verfahren gemäß einem der Ansprüche 1 bis 9, bei dem die Verbindungsschicht (3) ferner einen lichtabsorbierenden Stoff aufweist.
11. Verbundsystem zwischen einem Chip (1) und einem Substrat (4), mit folgenden Merkmalen:
einem Chip (1), der auf einer Seite zumindest zwei voneinander beabstandete Anschlußflächen (2) aufweist; einem Substrat (4), das auf einer Seite zumindest zwei Kontaktanschlußflächen (5) aufweist;
wobei der Chip (1) und das Substrat (4) über eine ganzflächige isotrope Verbindungsschicht (3) verbunden sind, wobei sich die Anschlußflächen (2) und die Kontaktanschlußflächen (5) mit der Verbindungsschicht (3) zwischen denselben gegenüberliegen.
12. Verbundsystem gemäß Anspruch 11, bei dem der Abstand zwischen den Anschlußflächen (2) untereinander und der Abstand zwischen den Kontaktanschlußflächen (5) untereinander größer als der Abstand zwischen den Anschlußflächen (2) und den Kontaktanschlußflächen (5) über die Verbindungsschicht (3) ist.
13. Verbundsystem gemäß Anspruch 11 oder 12, bei dem die Verbindungsschicht (3) eine solche elektrische Leitfähigkeit aufweist, daß zwischen sich gegenüberliegenden Anschlußflächen eine elektrische Verbindung über einen Kontaktwiderstand geliefert wird und sich nicht gegenüberliegende Anschlußflächen durch einen verglichen mit dem Kontaktwiderstand hohen Isolationswiderstand voneinander isoliert sind.
14. Verbundsystem gemäß Anspruch 13, bei dem das Haftmittels ein organischer Klebstoff ist.
15. Verbundsystem gemäß Anspruch 11 oder 12, bei dem die Verbindungsschicht (3) ein dielektrisches Haftmittel aufweist.
16. Verbundsystem gemäß Anspruch 11, bei dem die Verbindungsschicht (3) ein Haftmittel aufweist, in dem di- elektrische Partikel angeordnet sind.
17. Verbundsystem gemäß Anspruch 11 oder 12, bei dem die Verbindungsschicht (3) ein Haftmittel aufweist, das elektrisch leitfähige Partikel einer solchen Größe und Verteilung aufweist, daß keine galvanische Leitung zwischen den Anschlussflächen und den Kontaktanschlussflächen erzeugt wird.
18. Verbundsystem gemäß Anspruch 16 oder 17, bei dem die Verbindungsschicht (3) sowohl dielektrische Partikel als auch Partikel mit elektrischer Leitfähigkeit aufweist.
19. Verbundsystem gemäß einem der Ansprüche 11 bis 14, bei dem die spezifische Leitfähigkeit der Verbindungsschicht (3) in der Größenordnung der spezifischen Leitfähigkeit des Volumenhalbleitermaterials des Chips (1) liegt.
20. Verbundsystem gemäß einem der Ansprüche 11 bis 19, bei dem die Verbindungsschicht (3) ferner einen lichtabsorbierenden Stoff aufweist.
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