DE10147593A1

DE10147593A1 - Verfahren und Vorrichtung zur Verwaltung von Energie in einem Hochleistungs-Speichersystem

Info

Publication number: DE10147593A1
Application number: DE10147593A
Authority: DE
Inventors: Michael W Williams; James M Dodd
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2000-09-29
Filing date: 2001-09-27
Publication date: 2002-05-02
Also published as: KR20020025811A; KR100593333B1; JP2002189628A; US6772352B1; TW531754B

Abstract

Ein Verfahren zum Ausgeben von Aktivierungsbefehlen an eine Speichereinrichtung umfaßt das Ausgeben der Aktivierungsbefehle an die Speichereinrichtung. Die Anzahl der Aktivierungsbefehle, die innerhalb einer Zeitspanne ausgegeben werden, wird gezählt. Es wird ermittelt, ob die Anzahl der innerhalb der Zeitperiode ausgegebenen Aktivierungsbefehle einen Schwellwert überschreitet. Die Rate, mit der die Aktivierungsbefehle ausgegeben werden, wird gesenkt, wenn die Anzahl der ausgegebenen Aktivierungsbefehle den Schwellwert innerhalb der Zeitperiode überschreitet.

Description

Gebiet der Erfindung

Die Erfindung betrifft im allgemeinen ein Speichersystem und im speziellen ein Energieverwal tungs-Speichersystem hoher Leistung.

Erörterung des Standes der Technik

Um eine potentiell schädliche Leistungsaufnahme zu verhindern, schreiben die Hersteller und Verkäufer von Speichereinrichtungen, wie dynamische Speichereinrichtungen (DRAM), Spe zifikationen für den sicheren Betrieb der Speichereinrichtungen vor. Diese Spezifikationen werden häufig auf der Grundlage von übertriebenen Worst-Case-Szenarien, welche eine Spei chereinrichtung erfahren kann, erzeugt und nicht gestützt auf die Fähigkeiten der Kernarchi tektur der Speichereinrichtung und reale Einsatzbedingungen.

Verkäufer von DRAMs können z. B. ein bestimmtes minimales und maximales Zeitintervall zum Ausgeben aufeinanderfolgender "Aktivierungs"-Befehle der RAS-Banken (RAS = Row Address Strobe; Zeilen-Adreß-Strobe) innerhalb derselben DRAM-Komponente, wie einer RAS-Bank "A", und eines dann nachfolgenden Aktivierungsbefehls für die RAS-Bank "B" vorschreiben. Dieses Zeitintervall ist bekannt als "RAS-RAS-Verzögerung", oder auch "tRRD". Die maximalen tRRD-Spezifikationen, welche von den Verkäufern von DRAM vor geschrieben werden, sind jedoch üblicherweise übermäßig groß, weil die Verkäufer von DRAMs annehmen, daß ein unendlicher Strom von Aktivierungsbefehlen an die DRAM- Einrichtung während ihres Betriebs ausgegeben wird. Unter dieser Annahme definieren die Verkäufer von DRAMs ein übermäßig großes Intervall, basierend auf diesem "unendlichen" Zugriffsmuster, das die Energieaufnahme über mehr Zeit verteilt, um eine mittlere Leistung zu erreichen, die innerhalb eines Sicherheitsbereichs liegt, um die DRAM-Einrichtung gegen einen thermischen Zusammenbruch zu schützen.

Unter realen Betriebsbedingungen der DRAM-Einrichtungen treten jedoch unendliche Ströme von Aktivierungsbefehlen nicht auf. Vielmehr erfolgt der DRAM-Zugriff mit Aktivierungsbe fehlen, die in "Bursts" oder Signalstößen auftreten. Mit anderen Worten erfolgt ein üblicher DRAM-Zugriff in Bursts der Aktivierungsbefehle, und die Aktivierungsbefehle werden nicht in aneinandergehängten unendlichen Strömen ausgegeben. Zwischen diesen Aktivierungsbe fehl-Bursts gibt es Perioden von Inaktivität. Aufgrund der maximalen tRRD-Spezifikationen, die von den Verkäufern der DRAMs vorgegeben werden und die übermäßig aufgeblasen sind, wird im realen Betrieb der Zugriff auf DRAMs nicht auf die effizientest mögliche Weise durchgeführt.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Zeitablauf-Wellendiagramm von Aktivierungsbefehlen in einer Speicherein richtung gemäß dem Stand der Technik;

Fig. 2 zeigt ein Blockdiagramm einer Speichersteuerlogik zum Implementieren eines Ener gieverwaltungsverfahrens gemäß einer Ausführungsform der Erfindung;

Fig. 3 zeigt ein Zeitablauf-Wellenformdiagramm von Aktivierungsbefehlen in einer Spei chereinrichtung gemäß einer Ausführungsform der Erfindung; und

Fig. 4 zeigt ein Zeitablauf-Wellenformdiagramm einer Drosselung und Entdrosselung von Aktivierungsbefehlen in einer Speichereinrichtung gemäß einer Ausführungsform der Erfindung.

Detaillierte Beschreibung

Fig. 1 zeigt ein Zeitablauf-Wellenformdiagramm von Aktivierungsbefehlen in einer Spei chereinrichtung gemäß dem Stand der Technik. Taktzyklen (CLK) werden in der obersten Zeile des Zeitablauf-Wellenformdiagramms der Fig. 1 dargestellt. Die Befehlszeile (CMD) zeigt, wann ein Aktivierungsbefehl (ACT) oder ein Lesebefehl (Rd) ausgegeben wird. Die Datenbusleitung (DQ) zeigt, wenn die Daten aus der Speichereinrichtung gelesen und auf den Datenbus ausgegeben werden. Die RAS-RAS-Verzögerung (tRRD) wird, wie in Fig. 1 ge zeigt, auf drei Taktperioden eingestellt (wobei jede Taktperiode solange wie ein Taktzyklus ist). Die RAS-CAS (Spaltenadreß-Strobe)-Verzögerungszeit (tRCD), das Zeitintervall zwi schen einem Aktivierungsbefehl (RAS) oder einem Lese- (oder Schreib-) Befehl, beträgt, wie in Fig. 1 gezeigt, ebenfalls drei Taktperioden.

Die DQ-Leitung in Fig. 1 zeigt, daß der Datenbus nicht mit Daten gesättigt ist, sondern daß zwei Taktperioden (oder ein einmaliges Lesen der Datenblöcke 0-3) verstreichen und zwi schen jeder Datenübertragung 100, 110, 120, 130 verschwendet werden. Der Aktivierungsbe fehl (ACT) 102 löst den Lesebefehl (Rd) 104 aus, was zu der Übertragung von Daten 100 (Blöcke 0-3) führt, wodurch zwei Taktperioden belegt werden. Ähnlich löst der ACT-Befehl 112 einen Rd-Befehl 114 aus, was zu der Ausgabe von Daten 110 führt; der ACT-Befehl 122 löst einen Rd-Befehl 124 aus, was zu der Ausgabe von Daten 120 führt; und der ACT-Befehl 132 lösten einen Rd-Befehl 134 aus, was zu der Ausgabe von Daten 130 führt. Gemäß der in Fig. 1 gezeigten Ausführung des Standes der Technik werden aufgrund der künstlich aufge blasenen tRRD-Spezifikation (die bestimmt, wie zeitlich nahe beieinander die ACT-Befehle ausgegeben werden können) wenigstens zwei Taktperioden, die einem einmaligen Lesen von Daten entsprechen, zwischen jeder Ausgabe von Daten 100, 110, 120, 130 verstreichen. Diese verstrichenen Taktperioden sind nicht genutzt und verschwendet. Im realen Betrieb können zwischen jeder Datenausgabe 100, 110, 120, 130 mehr als zwei Taktperioden verstreichen.

Fig. 3 zeigt ein Zeitablauf-Wellenformdiagramm aktiver Befehle in einer Speichereinrichtung gemäß einer Ausführungsform der Erfindung. Im realen Betrieb von Speichereinrichtungen, wie DRAMs, werden Aktivierungsbefehle in "Bursts" oder Signalstößen und nicht in unend lichen Strömen ausgegeben. Erfindungsgemäß können die Aktivierungsbefehle innerhalb ei nes Bursts schnell ausgegeben werden, wobei die Ausgabe lediglich durch das minimale tRRD-Intervall begrenzt ist, das durch die Kernarchitektur der Speichereinrichtung begrenzt wird, ohne die thermische Durchbruchsgrenze der Speichereinrichtung für einen bestimmten Signalstoß zu überschreiten. Da es häufig Perioden von Inaktivität zwischen Bursts oder Si gnalstößen gibt, schaffen diese Perioden der Inaktivität eine "Abkühlungszeit" für die Spei chereinrichtung. Aufgrund der burstartigen Natur des DRAM-Betriebs und der Inaktivitätspe rioden (Abkühlzeit), die zwischen jedem Burst auftreten, können Aktivierungsbefehle an die DRAMs unter Verwendung der minimalen tRRD-Intervalle innerhalb eines Bursts ausgege ben werden, ohne die thermischen Durchbruchsgrenzen zu erreichen. Auf diese Weise kann die DQ-Leitung besser mit Daten gesättigt werden, wodurch ein effizienterer Betrieb der Speichereinrichtung erzeugt wird, ohne durch künstliche Grenzen gebunden zu sein. Die künstlichen tRRD-Spezifikationen, welche die Zeitintervalle zwischen dem Ausgeben von ACT-Befehlen aufblähen, führen dazu, daß der Datenbus innerhalb eines Bursts nicht mit Daten gesättigt bleibt, wie in Fig. 1 gezeigt. Dadurch wird der effizienteste Betrieb der Spei chereinrichtung nicht erreicht.

Wie in Fig. 3 gezeigt, ist z. B. die DQ-Leitung mit Daten 300, 310, 320, 330 gesättigt, so daß die Daten aneinanderstoßend ausgegeben werden, ohne ungenützte und verschwendete "Lüc ken" zwischen den aktiven Befehlsbursts. Wenn ein Aktivierungsbefehl ausgegeben wird, können die Daten daher schneller und effizienter auf den Datenbus ausgegeben werden. Durch Senken der Intervallzeit zwischen dem Aktivieren einer Seite in einer DRAM- Komponente und dem Aktivieren einer anderen Seite in derselben DRAM-Komponente, d. h. durch Senken des Zeitintervalls der tRRD-Spezifikationen, die vom Verkäufer des DRAM spezifiziert wird, kann der Datenbus mit ausgegebenen Daten gesättigt werden, ohne daß un genutzte oder verschwendete Lücken innerhalb eines aktiven Bursts auftreten. Das minimale tRRD-Intervall, das durch die Kernarchitektur der Speichereinrichtung vorgegeben wird, bleibt die untere Grenze des Zeitintervalls zwischen den aufeinanderfolgenden ACT- Befehlen.

Falls es mehrere Bursts gibt, die nacheinander ausgegeben werden und unzureichende Peri oden der Inaktivität zwischen den Bursts für das Abkühlen vorliegen, ist ein Mechanismus erforderlich, um den thermischen Durchbruch der Speichereinrichtung zu verhindern. Insbe sondere kann die Drosselung der ACT-Befehle erforderlich sein, um die Ausgabe der ACT- Befehle an die Speichereinrichtung zu verlangsamen und so die Wärme zu reduzieren, die durch jeden Befehl erzeugt wird, auf welche die Speichereinrichtung reagiert, und die Spei chereinrichtung abzukühlen. Fig. 3 zeigt ein Wellenformdiagramm, gemäß dem die Spei chereinrichtung nicht auf die übermäßigen tRRD-Spezifikationen eines Verkäufers von DRAMs beschränkt ist. Wie für den Burst in Fig. 3 gezeigt, werden die Aktivierungsbefehle, welche dem ACT-Befehl 312 folgen, im nächsten verfügbaren Zyklus ausgegeben, wie z. B. durch den ACT-Befehl 322 und den ACT-Befehl 332 gezeigt. Bei diesem Verfahren ist der Datenbus mit Daten gesättigt, wie auf der DQ-Leitung gezeigt, wo die Datenblöcke 300, 310, 320 und 330 nacheinander in dem Burst ausgegeben werden, ohne irgendwelche ungenutzten oder verschwendeten Zyklen dazwischen.

Aufgrund des Spezifikationsbeispiels für die minimale tRRD der in Fig. 3 gezeigten Spei chereinrichtung können Aktivierungsbefehle nicht mit einem Abstand von weniger als zwei Taktperioden ausgegeben werden. Bei dem in Fig. 1 gezeigten Beispiel war die tRRD- Spezifikation jedoch künstlich auf drei Taktperioden aufgeblasen, was zu Lücken der auf der DQ-Leitung erzeugten Daten führte, anders als bei der DQ-Leitung, die in Fig. 3 gezeigt ist, wo der Datenbus mit Daten 300, 310, 320, 330 für den Burst gesättigt ist. Das tRCD-Intervall, das in Fig. 3 gezeigt ist, beträgt drei Taktperioden. Das CAS-Leselatenzintervall (tCL), die Zeitspanne von einem Lese- (oder Schreib-) Befehl bis zur Datenausgabe auf dem Datenbus, beträgt ebenfalls drei Taktperioden. D. h. wenn ein ACT-Befehl 302 ausgegeben wird, wird ein Rd-Befehl 304 drei Taktperioden (tRCD) nach dem ACT-Befehl 302 ausgegeben. Dann werden Daten 300 nach drei Taktperioden (tCL) auf den Datenbus ausgegeben. Ähnlich löst der ACT-Befehl 312 einen Rd-Befehl 314 aus, was dazu führt, daß Daten 310 auf den Daten bus ausgegeben werden. Der ACT-Befehl 322, der nach dem minimal tRRD-Intervall von zwei Taktperioden nach dem ACT-Befehl 312 und bei der nächsten unmittelbaren Öffnung auf der CMD-Leitung (nach dem Rd-Befehl 304) ausgegeben wird, löst den Rd-Befehl 324 aus, was dazu führt, daß Daten 320 auf den Datenbus ausgegeben werden. Schließlich wird, bei dem Beispiel des Bursts der Fig. 3, der ACT-Befehl 332 nach dem minimalen tRRD- Intervall von zwei Taktperioden nach dem ACT-Befehl 322 und bei der nächsten unmittelba ren Öffnung auf der CMD-Leitung (nach dem Rd-Befehl 314) ausgegeben, was dazu führt, daß Daten 330 auf den Datenbus ausgegeben werden.

Fig. 2 zeigt ein Blockdiagramm einer Speichersteuerlogik zum Implementieren eines Lei stungsverwaltungssystems gemäß einer Ausführungsform der Erfindung. Die in Fig. 2 ge zeigte Logik 200, 220 liegt vorzugsweise in einem Speichercontroller. Die Logik 200, 220 kann jedoch über die verschiedenen Komponenten eines Speichersystems verteilt sein oder vollständig innerhalb einer Komponente liegen, wie dem Speichermodul selbst, wie bei einem Speichermodul mit zwei parallelen Kontaktreihen (DIMM; Dual-Inline Memory Module). Da es möglich ist, daß mehrere Aktivierungsbefehls-Bursts nacheinander auftreten, ohne daß ausreichende Perioden der Inaktivität zum Abkühlen zwischen den Bursts liegen, wie oben erläutert, ist ein Mechanismus erforderlich, um einen thermischen Durchbruch der Spei chereinrichtung zu verhindern. Wie in Fig. 2 gezeigt, gibt es vorzugsweise in einer Speicher steuereinrichtung oder Speichercontroller, die mit der Speichereinrichtung (den Speicherein richtungen) verbunden ist, eine Logik 220 zum Durchführen der Anfragen, der Transaktions warteschlange und zum Planen der Befehlsfunktionen für die Speichereinrichtung. Daten in bezug auf Aktivierungsbefehle, die an die Speichereinrichtung ausgegeben werden, werden an die Logik geliefert, um die Aktivierungsbefehle innerhalb bestimmter Zeitperioden zu zählen, wobei die Logik 200 die Rate der Aktivierungsbefehle, die an die Speichereinrichtung ausge geben werden, drosselt, wenn die Rate der Aktivierungsbefehle einen Sicherheitsschwellwert überschreitet. Wenn ermittelt wird, daß die Anzahl der Aktivierungsbefehle, die innerhalb einer bestimmten Zeitperiode ausgegeben werden, potentiell zu einem thermischen Durch bruch der Speichereinrichtung führen, wird mit anderen Worten ein Schwellwert gesetzt, der der Anzahl der Aktivierungsbefehle pro Zeitintervall entspricht, so daß eine Drosselung auf tritt, wenn der Schwellwert erreicht wird, die gerade vor dem thermischen Durchbruch der Speichereinrichtung liegt.

Um die Temperatur einer Speichereinrichtung in bezug auf die Rate der in einer gegebenen Zeitperiode ausgegebenen Aktivierungsbefehle zu ermitteln, wird vorzugsweise eine Tempe raturkurve für die Speichereinrichtung erzeugt. Die Anzahl der ausgegebenen Aktivierungsbe fehle wird in bezug auf ein Zeitintervall gezählt. Wenn einmal die Temperaturkurve für eine Anzahl von Aktivierungsbefehlen innerhalb einer Zeitperiode bekannt ist, kann ein Schwell wert ermittelt werden, so daß dann, wenn die Anzahl der an die Speichereinrichtung ausgege benen Aktivierungsbefehle innerhalb einer Zeitspanne den Schwellwert überschreitet, eine Drosselung 210 der Aktivierungsbefehle auftreten kann. Mit anderen Worten wird die Rate der Aktivierungsbefehle, welche an die Speichereinrichtung ausgegeben werden, auf eine Rate gesenkt, mit der die Ausgabe der Aktivierungsbefehle sicher ist, ohne die Leistungsauf nahmen-Hüllkurve zu überschreiten, bei der ein thermischer Durchbruch auftritt. Die Dros selung kann progressiv sein. D. h. es können verschiedene "langsamere" Raten verwendet werden, und die Rate kann allmählich abgesenkt werden, oder die Aktivierungsbefehle kön nen vollständig auf eine absolut "sichere" Rate gesenkt werden, wie sie in der Spezifikation für die maximale tRRD der Verkäufer von DRAMs vorgeschrieben ist.

Ferner kann das Speichersystem gemäß der Erfindung einen Temperatursensor aufweisen, der mit der Speichereinrichtung gekoppelt ist. Der Temperatursensor kann dazu verwendet wer den, die tatsächliche Temperatur der Speichereinrichtung während ihres Betriebs wiederzuge ben. Wenn der Temperatursensor angibt, daß die Speichereinrichtung über einer gegebenen Schwellwerttemperatur arbeitet, kann daher eine Drosselung 210 der Aktivierungsbefehle, die an die Speichereinrichtung ausgegeben werden, erfolgen. Der Temperatursensor kann somit unabhängig oder in Kombination mit dem Zählen der Aktivierungsbefehle verwendet werden, um zu ermitteln, ob die Speichereinrichtung innerhalb eines sicheren Temperaturbereichs ar beitet, und um die Aktivierungsbefehle zu drosseln 210, wenn dies notwendig ist.

Fig. 4 zeigt ein Zeitablauf-Wellenformdiagramm der Drosselung und das Ende der Drosse lung von Aktivierungsbefehlen in einer Speichereinrichtung gemäß einer Ausführungsform der Erfindung. Wie auf der CMD-Leitung gezeigt, werden vor der Initialisierung der Drosse lung der ACT-Befehle die ACT-Befehle nacheinander ausgegeben, begrenzt nur durch das minimale tRRD-Intervall von zwei Taktperioden (wie zuvor mit Bezug auf Fig. 3 beschrie ben). Nachdem die Drosselung jedoch in Folge des ACT-Befehls 400 begonnen wurde, wer den die innerhalb des Drosselungsintervalls ausgegebenen ACT-Befehle einen größeren Ab stand als das minimale tRRD-Intervall von zwei Taktperioden haben. Der nächste ACT- Befehl, der dem ACT-Befehl 400 folgt, ist z. B. der ACT-Befehl 410, der in der vierten Takt periode nach dem ACT-Befehl 400 ausgegeben wird, während alle ACT-Befehle vor dem ACT-Befehl 400 in der jeweils zweiten Taktperiode nacheinander ausgegeben wurden. In diesem Beispiel werden die ACT-Befehle 410, 420, 430, 440 nach dem Beginn der Drosse lung mit einem Abstand von drei Taktperioden ausgegeben.

Wenn nach dem ACT-Befehl 440 die Drosselung beendet wird, werden die ACT-Befehle 450, 460, 470 zeitlich näher beieinander ausgegeben, sie sind nur zwei Taktperioden entfernt, wie im Falle vor dem Beginn der Drosselung. Wie in Fig. 4 gezeigt, wird die DQ-Leitung kurz nach dem Beginn der Drosselung weniger mit Daten gesättigt sein, und zwei Taktperi oden sind zwischen den Datenblöcken 404 und 414, den Datenblöcken 414 und 424, den Da tenblöcken 424 und 434 und den Datenblöcken 434 und 444 ungenutzt. Diese Perioden der Inaktivität erlauben es der Speichereinrichtung "abzukühlen". Der Datenblock 404 wird auf den Datenbus nach einem Rd-Befehl 402 ausgegeben, der durch einen ACT-Befehl 400 aus gelöst wurde. Der Datenblock 414 wird auf den Datenbus nach einem Rd-Befehl 412 ausge geben, der durch den ACT-Befehl 410 ausgelöst wurde, der Datenblock 424 wird auf den Datenbus nach einem Rd-Befehl 422 ausgegeben, der durch den ACT-Befehl 420 ausgelöst wurde. Der Datenblock 434 wird auf den Datenbus nach einem Rd-Befehl 432 ausgegeben, der durch den ACT-Befehl 430 ausgelöst wurde. Der Datenblock 444 wird auf den Datenbus nach einem Rd-Befehl 442 ausgegeben, der durch den ACT-Befehl 440 ausgelöst wurde. Eine Leistungsaufnahmen-Hüllkurve kann erzeugt und dazu verwendet werden, zu ermitteln, wie viel Drosselung eingesetzt werden soll und wie lange die Drosselung angewendet werden soll, um den thermischen Durchbruch zu verhindern.

In einer Speichereinrichtung, wie einem DRAM, wird eine nicht flüchtige Speichereinrich tung vorgesehen, um den Typ der Speichereinrichtung, die Speicherorganisation und die zeit liche Steuerung sowie andere kritische Parameter zu identifizieren. Diese nicht flüchtigen Speichereinrichtungen sind häufig elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM), die auch als Seriell-Präsenz-Erfassungs-Einrichtungen (SPD; Serial Presence Detect) bezeichnet werden. Die SPD-Einrichtungen umfassen Spezifikationen, wie die mini malen und maximalen (übermäßigen) tRRD-Spezifikationen, die von einem Verkäufer von DRAMs angegeben werden. Durch die SPD-Einrichtung kann daher ein Speichercontroller die Betriebsparameter der jeweiligen damit verbundenen Speichereinrichtungen ermitteln und das Ausgeben der Befehle entsprechend einstellen. Der Speichercontroller kann der Spezifi kation für die maximale tRRD folgen, die von dem Verkäufer von DRAMs vorgeschrieben wird, oder ein tRRD-Intervall verwenden, das irgendwo zwischen dem maximalen tRRD- Intervall und dem minimalen tRRD-Intervall liegt. Die Speichereinrichtungen selbst sind sich der Steuerung durch den Speichercontroller oder der Tatsache, ob kürzere tRRD-Intervalle als das vorgeschlagene maximale tRRD-Intervall verwendet werden, nicht bewußt.

Aufgrund der realen Betriebsart der Speichereinrichtungen, wie DRAMs, bei denen Aktivie rungsbefehle in Bursts ausgegeben werden, werden zusammengefaßt die innerhalb eines Bursts ausgegebenen Aktivierungsbefehle vorzugsweise nicht auf die maximalen tRRD- Intervalle beschränkt, welche von den Verkäufern von DRAMs vorgegeben werden. Diese maximalen tRRD-Intervalle sind die absolut sicheren Zeitperioden, die gestützt auf eine fal sche Annahme, daß ein unendlicher Strom von Aktivierungsbefehlen an eine Speicherein richtung ausgegeben wird, berechnet werden. Durch Ausgeben der Aktivierungsbefehle an die Speichereinrichtung so schnell wie möglich innerhalb eines Bursts, begrenzt nur durch die Spezifikation der minimalen tRRD, welche durch die Kernarchitektur der Speichereinrichtung bestimmt wird, werden daher die künstlichen Grenzen entfernt, welche von den Verkäufern von DRAMs vorgeschrieben werden, wodurch ein effizienterer Betrieb der Speichereinrich tung möglich wird. Da Perioden der Inaktivität zwischen den Bursts auftreten, kann die Spei chereinrichtung während dieser Perioden der Inaktivität "abkühlen", und die Speicherein richtung kann somit während jedes Bursts mit ihrer maximalen Kapazität arbeiten. Es wird daher eine Drosselungslogik vorgesehen, so daß selbst dann, wenn die Rate der Aktivierungs befehle eine sichere Schwellwertgrenze für ein gegebenes Zeitintervall überschreitet, die Rate der Aktivierungsbefehle gedrosselt werden kann, um die Ausgabe der Aktivierungsbefehle zu verlangsamen, wodurch weniger Wärme innerhalb eines gegebenen Zeitintervalls erzeugt wird, um die Speichereinrichtung abzukühlen. Die Drosselung kann während des Betriebs der Speichereinrichtung ein- und ausgeschaltet werden, und es können auch verschiedene Niveaus oder Raten der Drosselung können auch gewählt werden.

Neben den oben erörterten Aktivierungsbefehlen können ferner auch andere Zeilenbefehle gedrosselt werden, wie Refresh-Befehle und Vorlade-Befehle. Mit anderen Worten kann die selbe Logik für die Drosselung der Aktivierungsbefehle auch auf andere Zeilenbefehle ange wendet werden, wie die Refresh-Befehle und die Vorlade-Befehle. Mit der Drosselungslogik können Speichereinrichtungen, an die Zeilenbefehle ausgegeben werden, auf ihrem optimalen Niveau arbeiten, ohne die Gefahr der Beschädigung der Speichereinrichtung.

Während sich die obige Beschreibung auf bestimmte Ausführungsformen der Erfindung be zieht, wird man verstehen, daß viele Modifikationen vorgenommen werden können, ohne ihren Bereich zu verlassen. Die anhängenden Ansprüche sollen solche Modifikationen umfas sen, die in den wahren Bereich der Erfindung fallen würden. Die hier offenbarten Ausfüh rungsformen sind daher alle nur Beispiele und keine Beschränkungen, der Bereich der Erfin dung wird durch die Ansprüche definiert, nicht durch die vorstehende Beschreibung, und alle Änderungen, die innerhalb der Bedeutung und des Bereichs der Äquivalenz der Ansprüche liegen, sollen darin umfaßt sein.

Claims

1. Verfahren zum Ausgeben von Aktivierungsbefehlen an eine Speichereinrichtung, mit folgenden Verfahrensschritten:
Ausgeben der Aktivierungsbefehle an die Speichereinrichtung;
Zählen der Anzahl der Aktivierungsbefehle, die innerhalb einer Zeitperiode ausgege ben werden;
Ermitteln, ob die Anzahl der innerhalb der Zeitperiode ausgegebenen Aktivierungsbe fehle einen Schwellwert überschreitet; und
Senken der Rate der Aktivierungsbefehle, die ausgegeben werden, wenn die Anzahl der ausgegebenen Aktivierungsbefehle den Schwellwert innerhalb der Zeitperiode überschreitet.

2. Verfahren nach Anspruch 1, wobei die Speichereinrichtung ein dynamischer Arbeits speicher (DRAM) ist.

3. Verfahren nach Anspruch 1 oder 2, wobei der Schwellwert auf einer Temperaturgren ze für den sicheren Betrieb der Speichereinrichtung basiert.

4. Verfahren nach einem der vorangehenden Ansprüche, wobei die Anzahl der Aktivie rungsbefehle, die innerhalb der Zeitperiode ausgegeben werden, in Intervallen ausge geben werden, die geringer sind als ein maximales tRRD-Intervall und nicht kleiner als ein minimales tRRD-Intervall, bevor die Rate der ausgegebenen Aktivierungsbe fehle gesenkt wird.

5. Verfahren nach einem der vorangehenden Ansprüche, wobei jeder Aktivierungsbefehl einen Lesebefehl zum Lesen von Daten aus der Speichereinrichtung auslöst.

6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ausgeben der Akti vierungsbefehle an die Speichereinrichtung in Signalstößen erfolgt.

7. Verfahren nach einem der vorangehenden Ansprüche, mit den weiteren Verfahrens schritten:
Ermitteln einer Temperatur der Speichereinrichtung unter Verwendung eines Tempe ratursensors;
Ermitteln, ob die Temperatur der Speichereinrichtung eine Schwellwerttemperatur für den sicheren Betrieb der Speichereinrichtung überschreitet; und
Senken der Rate der ausgegebenen Aktivierungsbefehle, wenn die Temperatur die Schwellwerttemperatur überschreitet.

8. Speichersteuereinrichtung zum Steuern einer Speichereinrichtung, die eine Logik um faßt, um
Aktivierungsbefehle an die Speichereinrichtung auszugeben;
eine Anzahl der Aktivierungsbefehle, die innerhalb einer Zeitperiode ausgegeben wer den, zu zählen;
zu ermitteln, ob die Anzahl der Aktivierungsbefehle, die innerhalb der Zeitperiode ausgegeben werden, einen Schwellwert überschreiten; und
eine Rate der ausgegebenen Aktivierungsbefehle zu senken, wenn die Anzahl der aus gegebenen Aktivierungsbefehle innerhalb der Zeitperiode den Schwellwert über schreitet.

9. Speichersteuereinrichtung nach Anspruch 8, wobei die Speichereinrichtung ein dyna mischer Arbeitsspeicher (DRAM) ist.

10. Speichersteuereinrichtung nach Anspruch 8 oder 9, wobei der Schwellwert auf einer Temperaturgrenze für den sicheren Betrieb der Speichereinrichtung basiert.

11. Speichersteuereinrichtung nach einem der Ansprüche 8 bis 10, wobei die Anzahl der Aktivierungsbefehle, die innerhalb der Zeitperiode ausgegeben werden, in Intervallen ausgegeben werden, die geringer sind als ein maximales tRRD-Intervall und nicht kleiner als ein minimales tRRD-Intervall, bevor die Rate der ausgegebenen Aktivie rungsbefehle gesenkt wird.

12. Speichersteuereinrichtung nach einem der Ansprüche 8 bis 11, wobei jeder Aktivie rungsbefehl einen Lesebefehl zum Lesen von Daten aus der Speichereinrichtung aus löst.

13. Speichersteuereinrichtung nach einem der Ansprüche 8 bis 12, wobei das Ausgeben der Aktivierungsbefehle an die Speichereinrichtung in Signalstößen erfolgt.

14. Speichersteuereinrichtung nach einem der Ansprüche 8 bis 13, umfassend eine Logik, um
eine Temperatur der Speichereinrichtung mit Hilfe eines Temperatursensors zu ermit teln;
zu ermitteln, ob die Temperatur der Speichereinrichtung eine Schwellwerttemperatur für den sicheren Betrieb der Speichereinrichtung überschreitet; und
die Rate der ausgegebenen Aktivierungsbefehle zu senken, wenn die Temperatur die Schwellwerttemperatur überschreitet.

15. Speichersystem mit
einer Speichereinrichtung; und
einer Speichersteuereinrichtung, die mit der Speichereinrichtung verbunden ist, um die Speichereinrichtung zu steuern, wobei die Speichersteuereinrichtung eine Logik um faßt, um Aktivierungsbefehle an die Speichereinrichtung auszugeben; eine Anzahl der Aktivierungsbefehle, die innerhalb einer Zeitperiode ausgegeben werden, zu zählen; zu ermitteln, ob die Anzahl der Aktivierungsbefehle, die innerhalb der Zeitperiode ausgegeben werden, einen Schwellwert überschreitet; und eine Rate der ausgegebenen Aktivierungsbefehle zu senken, wenn die Anzahl der ausgegebenen Aktivierungsbe fehle innerhalb der Zeitperiode den Schwellwert überschreitet.

16. Speichersystem nach Anspruch 15, wobei die Speichereinrichtung ein dynamischer Arbeitsspeicher (DRAM) ist.

17. Speichersystem nach Anspruch 15 oder 16, wobei der Schwellwert auf einer Tempe raturgrenze für den sicheren Betrieb der Speichereinrichtung basiert.

18. Speichersystem nach einem der Ansprüche 15 bis 17, wobei die Anzahl der Aktivie rungsbefehle, die innerhalb der Zeitperiode ausgegeben werden, in Intervallen ausge geben werden, die geringer sind als ein maximales tRRD-Intervall und nicht kleiner als ein minimales tRRD-Intervall, bevor die Rate der ausgegebenen Aktivierungsbe fehle gesenkt wird.

19. Speichersystem nach einem der Ansprüche 15 bis 18, wobei jeder Aktivierungsbefehl, der von der Speichersteuereinrichtung ausgegeben wird, einen Lesebefehl zum Lesen von Daten aus der Speichereinrichtung auslöst.

20. Speichersystem nach einem der Ansprüche 15 bis 19, wobei die Aktivierungsbefehle von der Speichersteuereinrichtung an die Speichereinrichtung in einem Signalstoß ausgegeben werden.

21. Speichersystem nach einem der Ansprüche 15 bis 20, mit einem Temperatursensor, der mit der Speichereinrichtung und der Speichersteuerein richtung gekoppelt ist, zum Bestimmen einer Temperatur der Speichereinrichtung, wobei die Speichersteuereinrichtung eine Logik umfaßt, um zu ermitteln, ob die Tem peratur der Speichereinrichtung eine Schwellwerttemperatur für den sicheren Betrieb der Speichereinrichtung überschreitet, und um die Rate aus gegebenen Aktivierungs befehlen zu senken, wenn die Temperatur die Schwellwerttemperatur überschreitet.

22. Verfahren zum Ausgeben von Zeilenbefehlen an eine Speichereinrichtung, mit folgen den Verfahrensschritten:
Ausgeben der Zeilenbefehle an die Speichereinrichtung;
Zählen der Anzahl der Zeilenbefehle, die innerhalb einer Zeitperiode ausgegeben wer den;
Ermitteln, ob die Anzahl der innerhalb der Zeitperiode ausgegebenen Zeilenbefehle einen Schwellwert überschreitet; und
Senken der Rate der Zeilenbefehle, die ausgegeben werden, wenn die Anzahl der aus gegebenen Zeilenbefehle den Schwellwert innerhalb der Zeitperiode überschreitet.

23. Verfahren nach Anspruch 23, wobei die Zeilenbefehle wenigstens einen Aktivierungs befehl, einen Refresh-Befehl oder einen Vorlade-Befehl umfassen.

24. Verfahren nach Anspruch 22 oder 23, wobei die Speichereinrichtung ein dynamischer Arbeitsspeicher (DRAM) ist.

25. Verfahren nach Anspruch 22, 23 oder 24, wobei der Schwellwert auf einer Tempera turgrenze für den sicheren Betrieb der Speichereinrichtung basiert.

26. Speichersteuereinrichtung zum Steuern einer Speichereinrichtung, wobei die Speicher steuereinrichtung eine Logik umfaßt, um
Zeilenbefehle an die Speichereinrichtung auszugeben;
eine Anzahl der Zeilenbefehle, die innerhalb einer Zeitperiode ausgegeben werden, zu zählen;
zu ermitteln, ob die Anzahl der Zeilenbefehle, die innerhalb der Zeitperiode ausgege ben werden, einen Schwellwert überschreitet; und
eine Rate der ausgegebenen Zeilenbefehle zu senken, wenn die Anzahl der ausgegebe nen Zeilenbefehle innerhalb der Zeitperiode den Schwellwert überschreitet.

27. Speichersteuereinrichtung nach Anspruch 26, wobei die Zeilenbefehle wenigstens ei nen Aktivierungsbefehl, einen Refresh-Befehl oder einen Vorlade-Befehl umfassen.

28. Speichersteuereinrichtung nach Anspruch 26 oder 27, wobei die Speichereinrichtung ein dynamischer Arbeitsspeicher (DRAM) ist.

29. Speichersteuereinrichtung nach Anspruch 26, 27 oder 28, wobei der Schwellwert auf einer Temperaturgrenze für den sicheren Betrieb der Speichereinrichtung basiert.

30. Speichersystem mit
einer Speichereinrichtung; und
einer Speichersteuereinrichtung, die mit der Speichereinrichtung verbunden ist, um die Speichereinrichtung zu steuern, wobei die Speichersteuereinrichtung eine Logik um faßt, um Zeilenbefehle an die Speichereinrichtung auszugeben; eine Anzahl der Zei lenbefehle, die innerhalb einer Zeitperiode ausgegeben werden, zu zählen; zu ermit teln, ob die Anzahl der Zeilenbefehle, die innerhalb der Zeitperiode ausgegeben wer den, einen Schwellwert überschreitet; und eine Rate der ausgegebenen Zeilenbefehle zu senken, wenn die Anzahl der ausgegebenen Zeilenbefehle innerhalb der Zeitperiode den Schwellwert überschreitet.

31. Speichersystem nach Anspruch 30, wobei die Zeilenbefehle wenigstens einen Aktivie rungsbefehl, einen Refresh-Befehl oder einen Vorlade-Befehl umfassen.

32. Speichersystem nach Anspruch 30 oder 31, wobei die Speichereinrichtung ein dyna mischer Arbeitsspeicher (DRAM) ist.

33. Speichersystem nach Anspruch 30, 31 oder 32, wobei der Schwellwert auf einer Tem peraturgrenze für den sicheren Betrieb der Speichereinrichtung basiert.