DE10147337C2

DE10147337C2 - Eingabeverzögerungskorrektursystem und Verfahren für einen A/D-Wandler und Speichermedium

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Publication number: DE10147337C2
Application number: DE10147337A
Authority: DE
Inventors: Juichi Nakada
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-09-26
Filing date: 2001-09-26
Publication date: 2003-11-27
Anticipated expiration: 2021-09-27
Also published as: US20030058144A1; JP2002100988A; US6545626B1; JP4475784B2; DE10147337A1

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf ein Eingabeverzögerungskorrek tursystem für einen verschachtelten Typ eines A/D (Analog zu Digital)- Wandlers.

2. Beschreibung des Standes der Technik

Bisher wurde die Beschleunigung z. B. eines Testgerätes (DUT) und die Be schleunigung eines A/D-Wandlers gefordert beispielsweise zum Wandeln ei nes analogen Signals, das von einem Testgerät ausgegeben wurde, in ein di gitales Signal. Der verschachtelte Typ eines A/D-Wandlers dient dem Errei chen der Beschleunigung eines A/D-Wandlers.

Ein Beispiel eines verschachtelten Typs eines A/D-Wandlers zeigt Fig. 10. Ein analoges Signal, das von einem Testgerät 102 ausgegeben wurde, wird in die A/D-Wandler 112 und 114 eingegeben. Ein Abtasttakt A ist an dem A/D- Wandler 112 bereitgestellt, während ein Abtasttakt B an dem A/D-Wandler 114 bereitgestellt ist. Der Abtasttakt B ist um einen halben Zyklus gegenüber dem Abtasttakt A verzögert. Es wird angenommen, dass der Zyklus des Ab tasttaktes A und des Abtasttaktes B beide gleich 100 [ns] sind. Der A/D- Wandler 112 gibt digitale Signale D₀, D₂, D₄, . . . . aus, während der A/D- Wandler 114 digitale Signale D₁, D₃, D₅ . . . . ausgibt. Die von den A/D Wandlern 112 und 114 ausgegebenen digitalen Signale werden durch einen Multiplexer 120 als D₀, D₁, D₂, D₃, D₄ . . . . ausgegeben.

Fig. 11 ist ein Zeitdiagramm eines Gesamtabtasttaktes und der Abtasttakte A und B. Zuerst bezugnehmend auf den Abtasttakt A wird ein Taktsignal ent sprechend D₀ ausgegeben, dann wird 100 [ns] danach ein Taktsignal entspre chend D₂ ausgegeben und weitere 100 [ns] danach wird ein Taktsignal ent sprechend D₄ ausgegeben. Bezugnehmend auf den Abtasttakt B wird ein Takt signal entsprechend D₁ einen halben Zyklus, d. h. 50 [ns], später als ein Takt signal entsprechend D₀ ausgegeben und 100 [ns] danach wird ein Taktsignal entsprechend D₃ ausgegeben. Daher, wie im oberen Abschnitt der Fig. 11 gezeigt, ist der Gesamtabtasttakt eine Kombination beider Abtasttakte A und B, d. h. D₀, D₁, D₂, D₃, D₄ . . . .. In diesem Fall ist der Zyklus des Gesamtabtast taktes 50 [ns].

Daher kann durch die Verwendung von zwei A/D-Wandlern (112 und 114) das Abtasten mit einem halben Zyklus des gewöhnlichen Abtastzyklusses durchgeführt werden. Beispielsweise kann das Abtasten mit einem Zyklus von 100 [ns] in einem Abtasten mit einem Zyklus von 50 [ns] durchgeführt wer den. Es können mehr als zwei A/D-Wandler benutzt werden. Wenn drei A/D- Wandler verwendet werden, kann das Abtasten in 1/3-Zyklus durchgeführt werden und wenn vier A/D-Wandler benutzt werden, kann das Abtasten in 1/4-Zyklus erfolgen. Beispielsweise kann, wenn vier A/D-Wandler benutzt werden, das Abtasten mit einem Zyklus von 100 [ns] als ein Abtasten mit ei nem Zyklus von 25 [ns] durchgeführt werden.

Zusammenfassung der Erfindung

Jedoch ist es zum Reduzieren des Abtastzyklus auf genau die Hälfte notwendig, dass eine Zeitverzögerung zwischen den Abtasttakten A und B genau auf einen halben Zyklus gesetzt wird. Wie beispielsweise in Fig. 12(A) gezeigt, wird an genommen, dass der Abtasttakt B um τ relativ zu einer Zeit, an der er auftreten sollte, verzögert ist. Ein solches Phänomen wird als Eingabeverzögerung bezeich net. In diesem Fall wird ein Gesamtabtasttakt verwendet, wie er in Fig. 12(B) gezeigt ist. Der Abstand zwischen den Abtastsignalen entsprechend D₀, D₁ und D₂ sollte 50 [ns] sein, aber, wie in der gleichen Figur gezeigt ist, beträgt der Abstand zwischen den Taktsignalen entsprechend D₀ und D₁ 50 + τ [ns], während der Ab stand zwischen den Taktsignalen entsprechend D₁ und D₂ 50 - τ [ns] beträgt. Es ist einleuchtend, dass solche ungleichförmigen Abtastzyklen unbequem sind.

Aus der DE 100 07 148 ist ein Hochgeschwindigkeits-Wellenformdigitalisierer mit einer Phasenkorrekturvorrichtung und ein Verfahren zur Phasenkorrektur bekannt, bei der die Phasenkorrektur mit einer Fourier-Transformationsver arbeitungseinheit erfolgt, die in einer Schmetterlingsoperation einen Phasenfehlerkorrekturfaktor einfügt.

Aus der DE 100 15 384 ist eine A/D-Umwandlungsvorrichtung, eine Eicheinheit und eine entsprechendes Verfahren bekannt. Die A/D-Umwandlungseinheit enthält eine Fehlerberechnungseinheit zum Berechnen eines Zeitfehlers, eine Fehlereichwert-Berechnungseinheit und eine Fehlereicheinheit, die eine Eichoperation durchführt.

Dementsprechend ist es ein Ziel der vorliegenden Erfindung ein Eingabeverzöge rungskorrektursystem, etc. für ein A/D-Wandlersystem bereitzustellen.

Gemäß der vorliegenden Erfindung, wie sie in Anspruch 1 beschrieben ist, um fasst ein Eingabeverzögerungskorrektursystem für ein A/D-Wandlersystem, das zur Zeit des Empfangs eines analogen Signals und des Ausgebens eines digitalen Signals arbeitet, eine Mehrzahl von A/D-Wandlern zum Wandeln des analogen Signals in digitale Signale synchron zu einem Abtasttaktsignal, einen Frequenz teiler, der das Abtasttaktsignal in verschiedenen Phasen an die A/D-Wandler lie fert, Verzögerungsglieder, die die Ausgangssignale jedes A/D-Wandlers um eine Zeit entsprechend einem Zyklus des Abtasttaktsignals verzögern, Koeffizienten glieder, die die Ausgangssignale der Verzögerungsglieder mit vorbestimmte Koeffizienten multiplizieren und die derart multiplizierten Signale ausgeben, ei nen Addierer, der die Gesamtheit der von den Koeffizientengliedern bereitge stellten Ausgangssignale addiert, und ein alternierendes Ausgabemittel, das in alternierender Weise ein Ausgangssignal der Verzögerungsglieder und ein Aus gangssignal des Addierers ausgibt, wobei das Ausgangssignal der Verzögerungs glieder eine vorbestimmte Zeit von einem Zeitpunkt beabstandet ist, an dem das Ausgangssignal des Addierers seinen Maximalwert annimmt.

Gemäß dem derart konstruierten Eingabeverzögerungskorrektursystem für ein A/D-Wandlersystem bilden das Verzögerungsglied, das Koeffizientenglied und der Addierer einen sogenannten FIR-Filter (Finite Impuls Antwort = Finite Impul se Response). Da die zeitliche Koordinierung konstant ist, zu der die Ausgabe des FIR-Filters einen maximalen Wert annimmt, selbst mit einer Eingabeverzögerung die in irgendeinem der Vielzahl der A/D-Wandler gefunden wird, kann die Einga beverzögerung korrigiert werden, wenn ein Signal, das bereitgestellt wird, wenn die Ausgabe des FIR-Filters einen maximalen Wert annimmt, als ein digitales Signal verwendet wird.

Gemäß der vorliegenden Erfindung, wie sie in Anspruch 2 beschrieben ist, um fasst ein Eingabeverzögerungskorrekturverfahren für ein Eingabeverzögerungs korrektursystem für ein A/D-Wandlersystem mit einer Vielzahl von A/D- Wandlern zum Wandeln eines analogen Signals in digitale Signale synchron mit einem Abtasttaktsignal und mit einem Frequenzteiler, der das Abtasttaktsignal in verschiedenen Phasen an die A/D-Wandler liefert einen Verzögerungsschritt, der die Ausgangssignals jedes A/D-Wandlers um eine Zeit entsprechend einem Zy klus des Abtasttaktsignals verzögert, einen Multiplizierschritt, der die Ausgangs signale des Verzögerungsschrittes mit vorbestimmten Koeffizienten multipliziert und der die derart multiplizierten Signale ausgibt, einen Addierschritt, der die Ge samtheit der von dem Multiplizierschritt bereitgestellten Ausgangssignale addiert und einen alternierenden Ausgabeschritt, der ein Ausgangssignal des Verzöge rungsschrittes und ein Ausgangssignal des Addierschrittes in einer alternierenden Weise ausgibt, wobei das Ausgangssignal des Verzögerungsschrittes um eine vor bestimmte Zeit von einem Zeitpunkt beabstandet ist, an dem das Ausgangssignal des Addierschrittes einen Maximalwert annimmt.

Gemäß der vorliegenden Erfindung, wie sie in Anspruch 3 beschrieben ist, um fasst ein computerlesbares Medium ein Programm von Anweisungen zur Ausfüh rung durch den Computer aufweisend Anweisungen zur Durchführung eines Ein gabeverzögerungskorrekturprozesses für ein Eingabeverzögerungskorrektursy stem für ein A/D-Wandler-System mit einer Vielzahl von A/D-Wandlern zum Wandeln eines analogen Signals in digitale Signale synchron mit einem Ab tasttaktsignal und mit einem Frequenzteiler, der das Abtasttaktsignal in verschie denen Phasen an die A/D-Wandler liefert, wobei das Programm Anweisungen aufweist, die einen Verzögerungsprozess durchführen, der ein Ausgangssignal von jedem der A/D-Wandler um eine Zeit verzögert, die einem Zyklus des Ab tasttaktsignals entspricht, Anweisungen aufweist, die einen Multiplizierprozess durchführen, der Ausgangssignale des Verzögerungsprozesses mit vorbestimmten Koeffizienten multipliziert und die derart multiplizierten Signale ausgibt, Anwei sungen aufweist, die einen Addierprozess durchführen, der die Gesamtheit der Ausgangssignale ausgibt, die von dem Multiplizierprozess bereitgestellt werden und Anweisungen aufweist, die einen alternierenden Ausgabeprozess durchfüh ren, der ein Ausgangssignal des Verzögerungsprozesses und ein Ausgangssignal des Addierprozesses in alternierender Weise ausgibt, wobei das Ausgangssignal des Verzögerungsprozesses um eine vorbestimmte Zeit von dem Zeitpunkt beab standet ist, an dem das Ausgangssignal des Addierprozesses einen Maximalwert annimmt.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das die Konfiguration eines Eingabeverzöge rungskorrektursystems 1 für einen A/D-Wandler gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ist ein Blockdiagramm, das eine innere Konfiguration eines FIR-Filters 30 zeigt;

Fig. 3 ist ein Diagramm, das einen Ausgabemodus eines Multiplexers 40 zeigt;

Fig. 4 ist ein Zeitdiagramm, das ein digitales Signal (Fig. 4(a)) zeigt, das in einen Eingabeanschluss 30a eingegeben wird, das ein digitales Signal (Fig. 4 (b)) zeigt, das in einen Eingabeanschluss 30b eingegeben wird, das Eingabe- und Ausgabesignale (Fig. 4(c)) in Verzögerungseinheiten 32a-32c zeigt, das Aus gabesignale (Fig. 4(d)) von Verzögerungseinheiten 34a-34c zeigt und das Eingabesignale (Fig. 4(e)) in Vervielfacher 36a-36g zeigt, in dem Fall, wo die in die A/D-Wandler 22 und 24 eingegebenen Abtasttaktsignale genau um 180° pha senverschoben sind;

Fig. 5 ist ein Blockdiagramm, das einen gewöhnlichen Typ eines FIR-Filters zeigt, der equivalent dem FIR-Filter 30 ist;

Fig. 6 ist ein Graph, der eine Impulsantwort des FIR-Filters 30 zeigt;

Fig. 7 ist ein Graph, der einen Fall zeigt, wo ein Maximalwert bemerkenswert größer ist, als andere Werte in der Impulsantwort des FIR-Filters;

Fig. 8 ist ein Zeitdiagramm, das ein in den Eingabeanschluss 30a eingegebenes digitales Signal (Fig. 8(a)) zeigt, das ein in den Eingabeanschluss 30b eingege benes digitales Signal (Fig. 8(b)) zeigt, das Eingabe- und Ausgabesignale (Fig. 8(c)) in die Verzögerungseinheiten 32a-32c zeigt, das Ausgabesignale (Fig. 8 (d) von den Verzögerungseinheiten 34a-34c zeigt und das Eingabesignale (Fig. 8(e)) in die Vervielfacher 36a-36g in dem Falle zeigt, wo eine Phasendifferenz zwischen den Abtasttaktsignalen, die in die A/D-Wandler 22 und 24 eingegeben wurden, nicht genau 180° beträgt;

Fig. 9 ist ein Graph, der eine Impulsantwort des FIR-Filters 30 zeigt;

Fig. 10 ist ein Blockdiagramm, das ein Beispiel eines verschachtelten Typs eines A/D-Wandlers gemäß dem Stand der Technik zeigt;

Fig. 11 ist ein Zeitdiagramm eines Gesamtabtasttaktes sowie von Abtasttakten A und B im Stand der Technik; und

Fig. 12 ist ein Zeitdiagramm, das eine Eingabeverzögerung (Fig. 12(a)) und einen Gesamtabtasttakt (Fig. 12(b)) im Stand der Technik zeigt.

Beschreibung der bevorzugten Ausführungsformen

Eine Ausführungsform der vorliegenden Erfindung wird hiernach unter Bezug nahme auf die begleitenden Zeichnungen beschrieben.

Fig. 1 ist ein Blockdiagramm, dass den Aufbau eines Eingabeverzögerungskor rektursystems 1 für einen A/D-Wandler gemäß einer Ausführungsform der vorlie genden Erfindung zeigt. Das Eingabeverzögerungskorrektursystem 1 umfasst eine Taktsignalquelle 12, einen Frequenzteiler 14, A/D-Wandler 22 und 24, einen FIR- Filter 30 (Finite Impuls Antwort = Finite Impulse Response) und einen Multiple xer 40.

Die Taktsignalquelle 12 produziert ein Taktsignal mit einem bestimmten Zyklus. Der Frequenzteiler 14 teilt die Frequenz des Taktsignals, das durch die Taktsig nalquelle 12 produziert wurde, und liefert einen geradzahligen Puls an den A/D- Wandler 22 und einen ungeradzahligen Puls an den A/D-Wandler 24. Die in die A/D-Wandler 22 und 24 eingegebenen Impulse sind bezeichnete Abtasttaktsignale und ihr Zyklus ist auf 100 [ns] gesetzt. Die Phase des in den A/D-Wandler 22 ein gegebenen Abtasttaktsignals und die des in den A/D-Wandler 24 eingegebenen Abtasttaktsignals sind um 180° voneinander phasenverschoben.

Die A/D-Wandler 22 und 24 wandeln eingegebene analoge Signale in digitale Signale synchron zu den Abtasttaktsignalen um. Die in die A/D-Wandler 22 und 24 eingegebenen analogen Signale sind die gleichen Signale. Außerdem sind die Phasen der Abtasttaktsignale um 180° phasenverschoben. Daher bilden die A/D- Wandler 22 und 24 einen sogenannten verschachtelten Typ von A/D-Wandlern.

Der FIR-Filter 30 hat Eingabeanschlüsse 30a, 30b und Ausgabeanschlüsse 30c, 30d. Eine Ausgabe des A/D-Wandlers 22 wird über den Eingabeanschluss 30a eingegeben. Eine Ausgabe des A/D-Wandlers 24 wird über den Eingabeanschluss 30b eingegeben. Das Signal, das über den Eingabeanschluss 30a eingegeben wird, wird verzögert und von dem Ausgabeanschluss 30c ausgegeben. Ferner wird ein Signal von dem Ausgabeanschluss 30d ausgegeben, das über die Anwendung ei ner vorbestimmten Verarbeitung auf die Signale, die über die Eingabeanschlüsse 30a und 30b eingegeben werden, erhalten wird.

Eine innere Konfiguration des FIR-Filters 30 ist in Fig. 2 gezeigt. Der FIR-Filter 30 wird ferner mit Verzögerungseinheiten (Puffern) 32a-32d, 34a-34d, Vervielfa chern 36a-36g und einen Zähler 38 bereitgestellt.

Die Verzögerungseinheiten 32a-32d verzögern jeweils ein über den Eingabean schluss 30a eingegebenes Signal um eine Zeit entsprechend einem Zyklus (hier 100 [ns]) des Abtasttaktsignals und geben das derart verzögerte Signal aus. Die Verzögerungseinheit 32a verzögert das über den Eingabeanschluss 30a eingege bene Signal um eine Zeit entsprechend dem Zyklus des Abtasttaktsignals und ge ben das derart verzögerte Signal aus. Die Verzögerungseinheit 32b verzögert das Ausgabesignal der Verzögerungseinheit 32a um den Zyklus des Abtasttaktsignals und gibt das derart verzögerte Signal aus. Die Verzögerungseinheit 32c verzögert das Ausgabesignal der Verzögerungseinheit 32b um den Zyklus des Abtasttaktsi gnals und gibt das derart verzögerte Signal aus. Die Verzögerungseinheit 32d ver zögert das Ausgabesignal der Verzögerungseinheit 32c um den Zyklus des Ab tasttaktsignals und gibt das derart verzögerte Signal aus. Es wird an dieser Stelle angenommen, dass das in die Verzögerungseinheit 32a eingegebene Signal D_-3 ist, das von der Verzögerungseinheit 32a ausgegebene Signal D_-1 ist, das von der Verzögerungseinheit 32b ausgegebene Signal D₁ und das von der Verzögerungs einheit 32c ausgegebene Signal D₃ ist.

Die Verzögerungseinheiten 34a-34d verzögern jeweils ein über den Eingabean schluss 30b eingegebenes Signal um eine Zeit entsprechend eines Zyklus (hier 100 [ns]) des Abtasttaktsignals und geben das derart verzögerte Signal aus. Die Verzögerungseinheit 34a verzögert das über den Eingabeanschluss 30b eingegebene Signal um den Zyklus des Abtasttaktsignals und gibt das derart verzögerte Signal aus. Die Verzögerungseinheit 34b verzögert das Ausgabesignal der Verzö gerungseinheit 34a um den Zyklus des Abtasttaktsignals und gibt das derart ver zögerte Signal aus. Die Verzögerungseinheit 34c verzögert das Ausgabesignal der Verzögerungseinheit 34b um den Zyklus des Abtasttaktsignals und gibt das derart verzögerte Signal aus. Die Verzögerungseinheit 34d verzögert das Ausgabesignal der Verzögerungseinheit 34c um den Zyklus des Abtasttaktsignals und gibt das derart verzögerte Signal aus. Die Ausgabesignale der Verzögerungseinheit 34a, 34b und 34c werden jeweils als D_-2, D₀ und D₂ vorausgesetzt.

Der Ausgabeanschluss 30c ist mit einem Ausgabeanschluss der Verzögerungsein heit 32b verbunden. Das Signal D₁ wird auf den Ausgabeanschluss 30c ausgege ben.

Die Vervielfacher 36a-36g vervielfachen beispielsweise die Ausgaben der Ver zögerungseinheiten durch vorbestimmte Koeffizienten und geben die erhaltenen Ergebnisse aus. Der Vervielfacher 36a vervielfacht das Signal D_-3 mit einem Ko effizienten C_-3 und gibt das erhaltene Ergebnis aus. Der Vervielfacher 36b ver vielfacht das Signal D_-2 mit einem Koeffizienten C_-2 und gibt das erhaltene Signal aus. Der Vervielfacher 36c vervielfacht das Signal D_-1 mit einem Koeffizienten C_-1 und gibt das erhaltene Resultat aus. Der Vervielfacher 36d vervielfacht das Signal D₀ mit einem Koeffizienten C₀ und gibt das Ergebnis aus. Der Vervielfa cher 36e vervielfacht D₁ mit einem Koeffizienten C₁ und gibt das erhaltene Er gebnis aus. Der Vervielfacher 36f vervielfacht das Signal D₂ mit einem Koeffi zienten C₂ und gibt das erhaltene Ergebnis aus. Der Vervielfacher 36g verviel facht das Signal D₃ mit einem Koeffizienten C₃ und gibt das erhaltene Ergebnis aus.

Der Zähler 38 zählt die Ausgaben der Vervielfacher 36a-36g und gibt das erhalte ne Ergebnis an den Ausgabeanschluss 30d aus.

Unter Verwendung der Ausgabeanschlüsse 30c und 30d des FIR-Filters 30 als Eingabeanschlüsse, gibt der Multiplexer 40 alternierend Signale aus, die von den Ausgabeanschlüssen 30c und 30d eingegeben wurden. Der Multiplexer 40 gibt in einem solchen Modus aus, wie es in Fig. 3 gezeigt ist. Wenn die Signale A1 und A2 . . . . und die Signal B1, B2 . . . in den Multiplexer 40 jeweils von den Ausgabe anschlüssen 30c und 30d des FIR-Filters 30 eingegeben werden, gibt der Multi plexer die Signale A1, B1, A2, B2 . . . . aus.

Unten wird eine Beschreibung über den Betrieb des Eingabeverzögerungskorrek tursystems 1 für einen A/D-Wandler gemäß dieser Ausführungsform gegeben. Die folgende Beschreibung befasst sich mit dem Fall, in dem die in die A/D-Wandler 22 und 24 eingegebenen Abtasttaktsignale genau 180° zueinander phasenver schoben sind.

Analoge Signale werden in die A/D-Wandler 22 und 24 eingegeben. Synchron mit den von dem Frequenzteiler 14 eingegebenen Abtasttaktsignalen wandeln die A/D-Wandler 22 und 24 die analogen Signale in digitale Signale und geben die digitalen Signale aus. Die Frequenz eines Taktsignals, dass von einer Taktsignal quelle 12 produziert wurde, wird durch den Frequenzteiler 14 geteilt, um Ab tasttaktsignale zu erzeugen.

Die Ausgabe des A/D-Wandlers 22 wird über den Eingabeanschluss 30a des FIR- Filters eingegeben, während die Ausgabe des A/D-Wandlers 24 über den Einga beanschluss 30b des FIR-Filters eingegeben wird. Die auf die Eingabeanschlüsse 30a und 30b aufgebrachten Signale sind jeweils in den Fig. 4(a) und 4(b) ge zeigt.

Wie in den Fig. 4(a) und 4(b) gezeigt, sind die Ausgaben der A/D-Wandler 22 und 24 um einen halben Zyklus voneinander verschoben. Es folgt, dass beide voneinander um 50 [ns] verschoben sind, weil der Abtasttaktzyklus auf 100 [ns] gesetzt ist.

Fig. 4(c) zeigt Signale, die als ein Ergebnis eines in den Eingabeanschluss 30a eingegebenen Anfangssignals (der Puls am linken Ende in Fig. 4(a)) erhalten wurden, wobei sie durch die Verzögerungseinheiten 32a-32c verzögert worden sind. Ein Signal D_-3 wird gleichzeitig mit dem Anfangssignal produziert, das in den Eingabeanschluss 30a eingegeben wird. Ein Signal D_-1 ist um einen Zyklus von dem Signal D_-3 durch die Verzögerungseinheit 32a verzögert. Ein Signal D₁ ist einen Zyklus von dem Signal D_-1 durch die Verzögerungseinheit 32b verzö gert. Ein Signal D₃ ist einen Zyklus von dem Signal D₁ durch die Verzögerungs einheit 32c verzögert.

Fig. 4(d) zeigt Signale, die als ein Ergebnis eines in den Eingabeanschluss 32b eingegebenen Anfangssignals (der Puls am linken Ende in Fig. 4(b)) erhalten wurden, wobei sie durch die Verzögerungseinheiten 34a-34c verzögert worden sind. Ein Signal D_-2 ist um einen Zyklus von dem in den Eingabeanschluss 30b eingegebenen Anfangssignal durch die Verzögerungseinheit 34a verzögert. Ein Signal D₀ ist um einen Zyklus von dem Signal D_-2 durch die Verzögerungseinheit 34b verzögert. Ein Signal D₂ ist um einen Zyklus von dem Signal D₀ durch die Verzögerungseinheit 34c verzögert.

Fig. 4(e) zeigt Signale, die in die Vervielfacher 36a-36g eingegeben wurden. Die Signale D_-3, D_-2, D_-1, D₀, D₁, D₂ und D₃ werden jeweils in die Vervielfacher 36a-36g eingegeben. Daher werden jeweils Impulse in die Vervielfacher 36a-36g eingegeben, die einen halben Zyklus des Abtasttaktsignals, d. h. 50 [ns], vonein ander beabstandet sind.

Eine in Fig. 2 gezeigte Anfangskonfiguration des FIR-Filters entspricht einem gewöhnlichen Typ eines FIR-Filters, der in Fig. 5 gezeigt ist. Der in Fig. 5 ge zeigte gewöhnliche Typ eines FIR-Filters hat einen Eingabeanschluss 30a, Verzö gerungseinheiten 62a-62h, Vervielfacher 36a-36g und einen Zähler 38. Der Eingabeanschluss 30a, die Vervielfacher 36a-36g und der Zähler 38 sind von der gleichen Anfangskonfiguration wie die des FIR-Filters, der in Fig. 2 gezeigt ist. Die Verzögerungseinheiten 62a-62h verzögern eingegebene Signale um einen halben Zyklus des Abtasttaktsignals, d. h. 50 [ns], und geben die derart verzöger ten Signale aus. Die Vervielfacher 36a-36g vervielfachen ein Signal D_-3 vor dem Eingeben in die Verzögerungseinheit 62a, ein von der Verzögerungseinheit 62a, ausgegebenes Signal D_-2 usw. und ein von der Verzögerungseinheit 62g ausgege benes Signal D₃ mit vorbestimmten Koeffizienten C_-3, C_-2, . . . . und C₃ und geben die derart erhaltenen Ergebnisse aus. Der Zähler 38 zählt die Ausgaben der Ver vielfacher 36a-36g und gibt das Ergebnis auf den Ausgabeanschluss 30d aus.

Eine Ausgabe, die über das Eingeben eines Impulses in den FIR-Filter erhalten wurde, kann als eine Impulsantwort betrachtet werden. Dem in Fig. 5 gezeigten gewöhnlichen FIR-Filter kann gestattet sein, durch das Setzen der vorbestimmten Koeffizienten C_-3, C_-2, . . . und C₃ auf geeignete Werte als ein Tiefpassfilter zu funktionieren. In diesem Fall nimmt die Impulsantwort des FIR-Filters im Allge meinen einen Maximalwert an, wenn ein Signal in den Vervielfacher 36d einge geben wird, der mittig in den Vervielfachern 36a-36g angeordnet ist, wie es in Fig. 6 gezeigt ist. In der gleichen Figur sind D_-3, D_-2, . . . und D₃ entlang einer Zeitachse aufgetragen, die die Abszisse bildet und die die Zeitfolge angibt, zu der die Signale D_-3, D_-2, . . . . und D₃ jeweils in die Vervielfacher 36a-36g eingegeben werden. Wenn Daten in Bezug auf die Eingabe der Signal D_-3, D_-2, . . . D₃ in die Vervielfacher 36a-36g interpoliert werden, erhält man eine kurvenförmige Linie, die ein Maximum aufweist, wenn das Signal D₀ in den Vervielfacher 36d einge geben wird. Erhöht man die Zahl der Vervielfacher und Verzögerungseinheiten wie in Fig. 7 gezeigt, kann man den maximalen Ausgabewert des FIR-Filters extrem vergrößern im Vergleich zu anderen Werten. Daher kann das Ausgabesi gnal von dem FIR-Filter als ein Pulssignal behandelt werden, dass über die Ein gabe des Signals D₀ auf den Vervielfacher 36d ausgegeben wird. Dieses Puls signal wird an dem Ausgabeanschluss 30d bereitgestellt.

Bezugnehmend auf Fig. 2 wird ein Pulssignal an dem Ausgabeanschluss 30c bereitgestellt, das über die Eingabe des Signals D₁ an dem Vervielfacher 36e aus gegeben wird. Unter Bezugnahme auf die Fig. 4(c) und 4(d) können daher die Signale, die der Multiplexer 40 ausgibt, als Pulssignale behandelt werden, die zu den Zeiten der Signale D₀ und D₁ erzeugt werden. Da die Beabstandung der Sig nale D₀ und D₁ 50 [ns] ist, folgt, dass die Pulssignale mit einem Zyklus von 50 [ns] von dem Multiplexer 40 ausgegeben werden.

Als nächstes wird unten eine Beschreibung des Falls gegeben, in dem die Phasen differenz zwischen der Phase des Abtasttaktsignals, das in den A/D-Wandler 22 eingegeben wurde, und jenem, das in den A/D-Wandler 24 eingegeben wurde, nicht genau 180° beträgt.

Analoge Signale werden in die A/D-Wandler 22 und 24 eingegeben, die wieder um synchron mit den von dem Frequenzteiler 14 eingegebenen Abtasttaktsignalen die analogen Signale in die digitale Signale umwandeln und die digitalen Signale ausgeben. Jedes der Abtasttaktsignale wird durch Teilen der Frequenz des von der Taktsignalquelle 12 produzierten Taktsignals erzeugt, wobei die Teilung durch den Frequenzteiler 14 erfolgt.

Die Ausgaben der A/D-Wandler 22 und 24 werden jeweils in die Eingabean schlüsse 30a und 30b des FIR-Filters 30 eingegeben. Die an die Eingabeanschlüs se 30a und 30b angelegten Signale sind jeweils in den Fig. 8(a) und 8(b) ge zeigt.

Wie in den Fig. 8(a) und 8(b) gezeigt, sind die Ausgaben der A/D-Wandler 22 und 24 um 60 [ns] voneinander versetzt. Da der Abtasttaktzyklus 100 [ns] ist, folgt, dass ein weiterer Versatz von 10 [ns] von dem Halbzyklus vorhanden ist.

In der Fig. 8(c) sind Signale gezeigt, die als ein Ergebnis eines in den Eingabe anschluss 30a eingegebenen Anfangssignals erhalten wurden, das durch die Ver zögerungseinheiten 32a-32c verzögert worden ist. Ein Signal D_-3 wird gleichzeitig mit dem in den Eingabeanschluss 30a eingegebenen Anfangssignal erzeugt. Ein Signal D_-1 ist um einen Zyklus von dem Signal D_-3 durch Verzögerungseinheit 32a verzögert. Ein Signal D₁ ist um einen Zyklus von dem Signal D-₁ durch die Verzögerungseinheit 32b verzögert. Ein Signal D₃ ist um einen Zyklus von dem Signal D₁ durch die Verzögerungseinheit 32c verzögert.

In Fig. 8(d) sind Signale gezeigt, die als ein Ergebnis eines über den Eingabean schluss 30b eingegebenen Anfangssignals (der Puls am linken Ende in Fig. 8(b)) erhalten wurden, das durch die Verzögerungseinheiten 34a-34c verzögert worden ist. Ein Signal D_-2 ist um einen Zyklus durch die Verzögerungseinheit 34a von dem Anfangssignal verzögert, dass in dem Eingabeanschluss 30b eingegeben wurde. Ein Signal D₀ ist um einen Zyklus von dem Signal D_-2 durch die Verzöge rungseinheit 34b verzögert. Ein Signal D₂ ist um einen Zyklus von dem Signal D₀ durch die Verzögerungseinheit 34c verzögert. In Fig. 8(d) sind D_-2(F), D₀(F) und D₂(F) beschreiben, die das in Klammern gesetzte Suffix (F) aufweisen. Das "F" ist ein Großbuchstabe für "Falsch (False)". Dies ist zum Klarstellen der Stö rung wegen des Fehlers, obwohl 50 [ns] korrekt sind. D_-2(F), D₀(F) und D₂(F) sind jeweils um 10 [ns] von der Zeit verschoben, der sie folgen sollten.

In Fig. 8(e) sind Signale gezeigt, die in die Vervielfacher 36a-36g eingegeben werden. Die Signale D_-3, D_-2(F), D_-1, D₀(F), D₁, D₂(F) und D₃ werden jeweils in die Vervielfacher 36a-36g eingegeben. Daher werden um 60 [ns] und um 40 [ns] beabstandete Pulse in die Vervielfacher 36a-36g eingegeben. Zu dieser Zeit erhält man eine solche Impulsantwort, wie sie in Fig. 9 gezeigt wird, in denen Zeiten für die Messung der Impulsantwort anders sind, als jene in Fig. 6. Spezieller wird die Messung zu den Zeiten der Signale D_-2(F), D₀(F) und D₂(F) anstelle zu den Zeiten der Signale D_-2, D₀ und D₂ durchgeführt. Es ist jedoch nicht der Fall, dass sich der FIR-Filter 30 ändert, sondern der FIR-Filter 30 bleibt der Gleiche. Das heißt, die Impulsantwort des FIR-Filters 30 ist in den beiden Fig. 9 und 6 die Gleiche. Wenn daher die zu den Zeiten der Signale D_-3, D_-2(F), D_-1, D₀(F), D₁, D₂(F) und D₃ gemessenen Amplituden interpoliert werden, erhält man eine kurvenförmige Linie, wobei die Impulsantwort einen Maximalwert über der Ein gabe des Signals D₀ in den Vervielfacher 36d annimmt, wie es in Fig. 6 der Fall ist.

Daher kann ein Ausgabesignal des FIR-Filters als ein Pulssignal behandelt wer den, das über die Eingabe eines Signals D₀ in den Vervielfacher 36d ausgegeben wird. Dieses Pulssignal wird dem Ausgabeanschluss 30d zugeführt. Konsequenter Weise entspricht das Ausgabesignal der FIR-Filter einem Signal, das durch Korri gieren eines Fehlers in der Phasendifferenz zwischen der Phase des in den A/D- Wandlers 22 eingegeben Abtasttaktsignals und jenem in dem A/D-Wandler 24 eingegebenen erhalten wird.

Unter Bezugnahme auf Fig. 2 wird ein Pulssignal, das über die Eingabe eines Signals D₁ in den Vervielfacher 36e ausgegeben wird, dem Ausgabeanschluss 30c zugeführt. Unter Bezugnahme auf die Fig. 4(c) und 4(d) können daher Signa le, die der Multiplexer 40 ausgibt, als Pulssignale behandelt werden, die zu den Zeiten der Signale D₀ und D₁ erzeugt werden. Da der Abstand zwischen den Si gnalen D₀ und D₁ 50 [ns] beträgt, werden Pulssignale mit einem Zyklus von 50 [ns] von dem Multiplexer 40 ausgegeben.

Gemäß dieser Ausführungsform, sogar wenn die den A/D-Wandlern 22 und 24 zugeführten Abtasttaktsignale nicht genau um einen halben Zyklus versetzt sind, wird das von dem Ausgabeanschluss 30d des FIR-Filters 30 ausgegebene digitale Signal ein Puls einer zeitlichen Koordinierung, die genau um einen halben Zyklus von dem Abtasttaktsignal versetzt ist, das in den A/D-Wandler 22 eingegeben wurde. Ferner entspricht das von dem Ausgabeanschluss 30c des FIR-Filters 30 bereitgestellte digitale Signal einem Signal, das von dem Verzögern der Ausgabe des A/D-Wandlers 22 um ein ganzzahliges Vielfaches des Zyklus des Abtasttakt signals resultiert. Wenn daher die Ausgaben von den Ausgabeanschlüssen 30c und 30d des FIR-Filters 30 alternierend durch den Multiplexer 40 durchgeführt werden, können die Ausgaben der A/D-Wandler 22 und 24 genau um einen hal ben Zyklus von dem Abtasttaktsignal versetzt werden.

Als A/D-Wandler werden A/D-Wandler 22 und 24 in dieser Ausführungsform verwendet, während drei oder mehr A/D-Wandler verwendet werden können.

Die in der obigen Ausführungsform beschriebene Funktion kann ebenfalls durch ein Verfahren implementiert werden, wobei es einem Medialeser eines Computers mit einer CPU, einer Festplatte und dem Medialeser (z. B. eine Diskette und eine CD-ROM) gestattet ist, ein Medium zu lesen, dass Programme zum Implementie ren der verschiedenen oben beschriebenen Bereiche speichert und den dadurch gelesenen Inhalt auf der Festplatte installiert.

Gemäß der vorliegenden Erfindung bilden die Verzögerungsmittel, die Vervielfa chermittel und die Zählmittel, was als FIR-Filter bezeichnet wird. Da die zeitliche Koordinierung konstant ist, an der die Ausgabe des FIR-Filters einen Maximal wert annimmt, selbst wenn eine Eingabeverzögerung in einer der vielen A/D- Wandler-Mittel gefunden wird, kann die Eingabeverzögerung korrigiert werden, wenn ein bereitgestelltes Signal als ein digitales Signal verwendet wird.

Claims

1. Ein Eingabeverzögerungskorrektursystem für ein A/D-Wandlersystem, das zur Zeit des Empfangs eines analogen Signals und des Ausgebens eines digi talen Signals arbeitet, wobei das System umfasst:
eine Mehrzahl von A/D-Wandlern zum Wandeln des analogen Signals in di gitale Signale synchron zu einem Abtasttaktsignal;
einen Frequenzteiler, der das Abtasttaktsignal in verschiedenen Phasen an die A/D-Wandler liefert;
Verzögerungsglieder, die die Ausgangssignale jedes A/D-Wandlers um eine Zeit entsprechend einem Zyklus des Abtasttaktsignals verzögern;
Koeffizientenglieder, die die Ausgangssignale der Verzögerungsglieder mit vorbestimmten Koeffizienten multiplizieren und die derart multiplizierten Si gnale ausgeben;
einen Addierer, der die Gesamtheit der von den Koeffizientengliedern bereit gestellten Ausgangssignale addiert; und
ein alternierendes Ausgabemittel, das in alternierender Weise ein Ausgangs signal der Verzögerungsglieder und ein Ausgangssignal des Addierers ausgibt, wobei das Ausgangssignal der Verzögerungsglieder eine vorbestimmte Zeit von einem Zeitpunkt beabstandet ist, an dem das Ausgangssignal des Addie rers seinen Maximalwert annimmt.

2. Ein Eingabeverzögerungskorrekturverfahren für ein Eingabeverzögerungskor rektursystem für ein A/D-Wandlersystem mit einer Vielzahl von A/D- Wandlern zum Wandeln eines analogen Signals in digitale Signale synchron mit einem Abtasttaktsignal und mit einem Frequenzteiler, der das Abtasttakt signal in verschiedenen Phasen an die A/D-Wandler liefert, wobei das Verfah ren aufweist:
einen Verzögerungsschritt, der die Ausgangssignals jedes A/D-Wandlers um eine Zeit entsprechend einem Zyklus des Abtasttaktsignals verzögert;
einen Multiplizierschritt, der die Ausgangssignale des Verzögerungsschrittes mit vorbestimmten Koeffizienten multipliziert und der die derart multiplizier ten Signale ausgibt;
einen Addierschritt, der die Gesamtheit der von dem Multiplizierschritt bereit gestellten Ausgangssignale addiert; und
einen alternierenden Ausgabeschritt, der ein Ausgangssignal des Verzöge rungsschrittes und ein Ausgangssignal des Addierschrittes in einer alternie renden Weise ausgibt, wobei das Ausgangssignal des Verzögerungsschrittes um eine vorbestimmte Zeit von einem Zeitpunkt beabstandet ist, an dem das Ausgangssignal des Addierschrittes einen Maximalwert annimmt.

3. Ein computerlesbares Medium mit einem Programm von Anweisungen zur Ausführung durch den Computer aufweisend Anweisungen zur Durchführung eines Eingabeverzögerungskorrekturprozesses für ein Eingabeverzögerungs korrektursystem für ein A/D-Wandler-System mit einer Vielzahl von A/D- Wandlern zum Wandeln eines analogen Signals in digitale Signale synchron mit einem Abtasttaktsignal und mit einem Frequenzteiler, der das Abtasttakt signal in verschiedenen Phasen an die A/D-Wandler liefert,
wobei das Programm aufweist:
Anweisungen, die einen Verzögerungsprozess durchführen, der ein Ausgangs signal von jedem der A/D-Wandler um eine Zeit verzögert, die einem Zyklus des Abtasttaktsignals entspricht;
Anweisungen, die einen Multiplizierprozess durchführen, der Ausgangs signale des Verzögerungsprozesses mit vorbestimmten Koeffizienten multipli ziert und die derart multiplizierten Signale ausgibt;
Anweisungen, die einen Addierprozess durchführen, der die Gesamtheit der Ausgangssignale ausgibt, die von dem Multiplizierprozess bereitgestellt wer den; und
Anweisungen, die einen alternierenden Ausgabeprozess durchführen, der ein Ausgangssignal des Verzögerungsprozesses und ein Ausgangssignal des Ad dierprozesses in alternierender Weise ausgibt, wobei das Ausgangssignal des Verzögerungsprozesses um eine vorbestimmte Zeit von dem Zeitpunkt beab standet ist, an dem das Ausgangssignal des Addierprozesses einen Maximal wert annimmt.