DE10146176A1 - Verfahren zur Umverdrahtung von Pads beim Waferlevel-Package - Google Patents
Verfahren zur Umverdrahtung von Pads beim Waferlevel-PackageInfo
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Abstract
Erfindungsgemäß ist ein Verfahren zur Umverdrahtung von Kontaktpads (7) beim Waferlevel-Package bereitgestellt. Um beim Waferlavel-Package die Anschlüsse der Charakterisierungspads zum Testen verfügbar machen zu können, ohne dass die später für den Endkunden zugänglich sind, ist vorgesehen, dass die Umverdrahtungsleitung (9.2) über den Ritzrahmen (11) des Wafers (1) geführt wird.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Umverdrahtung von Pads beim Waferlevel-Package gemäß dem Oberbegriff des Patentanspruches 1 sowie einen entsprechend hergestellten Chip.
- Beispielsweise bei Speicherchips gibt es gemäß dem Stand der Technik neben den Anschlüssen, die für den normalen Betrieb des Bausteins genutzt werden, noch weitere Anschlüsse. Diese dienen der Charakterisierung der Chips und der Einstellung einiger chipinterner Spannungswerte beim Wafertest. Die Anschlüsse werden im normalen Package (TSOP oder ähnlich) nicht nach außen geführt. Dadurch werden zum einen Pins am Package gespart und zum anderen wird verhindert, dass der Endkunde durch das Anlegen falscher Spannungswerte an diese Anschlüsse das elektrische Verhalten der Bausteine negativ beeinflusst. Es kann dadurch insbesondere auch sicher ausgeschlossen werden, dass unbeabsichtigt angelegte Spannungen den Chip zerstören. Beim konventionellen Wafertest werden diese Pads wie auch die zum normalen Betrieb des Chips genutzten Pads mittels einer Prüfkarte kontaktiert und so elektrisch zugänglich gemacht.
- Weiterhin ist es gemäß dem Stand der Technik bekannt, ein sogenanntes Waferlevel-Package bereits vor dem ersten Test auf Waferebene aufzubringen. Beim Test des Wafers, der bereits mit einem Waferlevel-Package prozessiert ist, können nun jedoch keine Prüfkarten im herkömmlichen Sinn mehr verwendet werden, sondern es müssen die vorhandenen Anschlüsse, wie z. B. Solderballs oder Micro-Springs, zur elektrischen Kontaktierung genutzt werden. Das bedeutet jedoch auch, dass die Charakterisierungspads des Chips durch eine Umverdrahtung auf Anschlüsse geführt werden müssen, die von außen elektrisch abgreifbar sind mit den oben beschriebenen Nachteilen.
- Aufgabe der vorliegenden Erfindung ist es, ein Umverdrahtungs-Verfahren für ein Waferlevel-Package bereitzustellen, das die obigen Nachteile vermeidet.
- Erfindungsgemäß ist dies bei einem Verfahren mit den Merkmalen des Patentanspruches 1 erreicht. Die Lösung besteht darin, die Umverdrahtung der Charakterisierungspads, also die Verbindung zwischen den Pads und den Anschlüssen des Waferlevel-Packages, z. B. Micro-Spring oder Solderball, über den Ritzrahmen des Wafers zu führen. Die Charakterisierungspads sind damit über die Anschlüsse des Waferlevel-Package zugänglich, solange der Wafer noch nicht gesägt ist. Nach dem Sägen ist der Ritzrahmen verschwunden und die Umverdrahtungsleitung durchtrennt. Ein extra Prozessschritt zum Auftrennen der Leitungen kann erfindungsgemäß bei der Herstellung des Halbleiterproduktes entfallen. Erfindungsgemäß sind also beim Waferlevel-Package die Anschlüsse der Charakterisierungspads zum Testen verfügbar gemacht, ohne dass sie später für den Endkunden zugänglich sind.
- Die elektrisch nun nicht mehr mit dem Chip verbundenen Anschlüsse/Kontaktelemente können vorteilhafter Weise mechanische Aufgaben übernehmen, wie die Verbesserung der Stabilität und Steifigkeit des Chips. Derartige "Stützballs" sind schon jetzt bei einigen Package-Designs vorhanden.
- Die technische Realisierung der erfindungsgemäßen Umverdrahtung ist auch insofern einfach, wenn sich die Charakterisierungspads am Rand des Chips in der Nähe des Ritzrahmens befinden. Die entsprechenden Umverdrahtungsleitungen verlaufen dadurch überwiegend auf dem Ritzrahmen - der Platzbedarf der Umverdrahtungleitungen auf dem Chip selbst ist entsprechend gering.
- Mit der einzigen Figur ist das erfindungsgemäße Umverdrahtungsverfahren sowie dadurch das Verfahren zur Herstellung des Halbleiterproduktes veranschaulicht und ist ausschnittsweise ein entsprechendes Halbleiterprodukt am Beispiel eines Speicherchips schematisiert dargestellt. Auf einem Wafer 1 sind zahlreiche Speicherchips 3 angeordnet. Der Chip 3 weist jeweils beidseitig drei Spalten von Anschlusspins 5 in Form von Solderballs sowie dazwischen zwei Spalten von Kontaktpads 7 auf. Dabei dienen je Chip typischer Weise etwa 6 bis 10 der Kontaktpads als sogenannte Charakterisierungspads des Chips. Zu Testzwecken werden bestimmte Anschlusspins 5 mit bestimmten Kontaktpads 7 über eine Umverdrahtungsleitung 9 elektrisch miteinander verbunden. Dazu werden erste Umverdrahtungsleitungen 9.1 auf dem Chip 3 selbst ausgebildet, während zweite Umverdrahtungsleitungen 9.2 über einen Ritzrahmen 11 des Wafers 1 geführt werden. Ohne die Umverdrahtung ist die Speicherschaltung (nicht gezeigt) lediglich mit den Kontaktpads 7 verbunden. Durch die Umverdrahtung wird nun die Speicherschaltung über bestimmte Anschlusspins 5 mit den Kontaktpads 7 verdrahtet. Die Charakterisierungspads 7 sind damit über die Anschlüsse bzw. Anschlusspads 5 eines Waferlevel- Package zugänglich, solange der Wafer 1 noch nicht gesägt ist. Durch das Sägen des Wafers 1 verschwindet der Ritzrahmen 11 und die durch die über den Ritzrahmen geführten zweiten Umverdrahtungsleitungen 9.2 realisierte Verdrahtung wird aufgehoben. Die Charakterisierungspads 7 sind nicht mehr leitend mit den entsprechenden Anschlusspads 5 verbunden. Die durch die ersten Umverdrahtungsleitungen 9.1 realisierte Verdrahtung der für den normalen Betrieb des Chips notwendigen Steuerungs- und Datenleitungen sowie der Stromversorgung bleibt im Gegensatz dazu unverändert bestehen.
- Aus Vereinfachungsgründen sind in der Figur nicht alle Umverdrahtungsleitungen 9 dargestellt. Weiterhin sind auch die vorhandenen Speicherzellen und Logik-/Interfaceschaltungen des Chips 3 nicht gezeigt. Bezugszeichenliste 1 Wafer
3 Chip
5 Anschlusspin
7 Kontaktpad
9 Umverdrahtungsleitung
9.1 erste Umverdrahtungsleitungen
9.2 zweite Umverdrahtungsleitungen
11 Ritzrahmen
Claims (3)
1. Verfahren zur Umverdrahtung von Kontaktpads (7) eines
Chips (3) beim Waferlevel-Package,
dadurch gekennzeichnet, dass
die Umverdrahtungsleitung (9.2) über den Ritzrahmen (11) des
Wafers (1) geführt wird.
2. Verfahren nach Anspruch 1, dass die Umverdrahtungsleitung
(9.2) über einen Großteil deren Länge auf dem Ritzrahmen (11)
geführt wird.
3. Halbleiterchip mit Kontaktpads (7) und Anschlusspins (5),
von denen einige jeweils miteinander über eine
Umverdrahtungsleitung (9.1) zu Testzwecken elektrisch verbunden sind,
dadurch gekennzeichnet, dass
die Umverdrahtungsleitung (9.2) über den Ritzrahmen (11)
geführt und dadurch unterbrochen ist.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004014644A1 (de) * | 2004-03-25 | 2005-10-13 | Atmel Germany Gmbh | Integrierter Schaltkreis |
US7422930B2 (en) | 2004-03-02 | 2008-09-09 | Infineon Technologies Ag | Integrated circuit with re-route layer and stacked die assembly |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4405719B2 (ja) * | 2002-10-17 | 2010-01-27 | 株式会社ルネサステクノロジ | 半導体ウエハ |
JP4014579B2 (ja) | 2004-04-01 | 2007-11-28 | 沖電気工業株式会社 | ワイヤボンディング装置及びワイヤボンディング方法 |
TWI364801B (en) * | 2007-12-20 | 2012-05-21 | Chipmos Technologies Inc | Dice rearrangement package structure using layout process to form a compliant configuration |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151535A (ja) * | 1992-11-04 | 1994-05-31 | Kawasaki Steel Corp | 半導体ウエハ及び半導体ウエハの検査方法 |
JPH1050780A (ja) * | 1996-08-05 | 1998-02-20 | Hitachi Ltd | 半導体ウェハと半導体集積回路の試験方法 |
JPH10125745A (ja) * | 1996-09-17 | 1998-05-15 | Sgs Thomson Microelectron Inc | ウエハレベルテストをサポートする集積回路及び方法 |
US5923047A (en) * | 1997-04-21 | 1999-07-13 | Lsi Logic Corporation | Semiconductor die having sacrificial bond pads for die test |
JPH11330176A (ja) * | 1998-05-19 | 1999-11-30 | Fujitsu Ltd | 半導体集積回路装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69432016T2 (de) * | 1994-09-13 | 2004-01-08 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung integrierter Schaltungen und erzeugte Halbleiterscheibe |
JP4234244B2 (ja) * | 1998-12-28 | 2009-03-04 | 富士通マイクロエレクトロニクス株式会社 | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
DE10141591A1 (de) * | 2001-08-24 | 2003-03-13 | Infineon Technologies Ag | Elektronisches Bauelement, insbesondere Speicherchip |
-
2001
- 2001-09-19 DE DE10146176A patent/DE10146176B4/de not_active Expired - Fee Related
-
2002
- 2002-09-19 US US10/247,575 patent/US6867479B2/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151535A (ja) * | 1992-11-04 | 1994-05-31 | Kawasaki Steel Corp | 半導体ウエハ及び半導体ウエハの検査方法 |
JPH1050780A (ja) * | 1996-08-05 | 1998-02-20 | Hitachi Ltd | 半導体ウェハと半導体集積回路の試験方法 |
JPH10125745A (ja) * | 1996-09-17 | 1998-05-15 | Sgs Thomson Microelectron Inc | ウエハレベルテストをサポートする集積回路及び方法 |
US5923047A (en) * | 1997-04-21 | 1999-07-13 | Lsi Logic Corporation | Semiconductor die having sacrificial bond pads for die test |
JPH11330176A (ja) * | 1998-05-19 | 1999-11-30 | Fujitsu Ltd | 半導体集積回路装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7422930B2 (en) | 2004-03-02 | 2008-09-09 | Infineon Technologies Ag | Integrated circuit with re-route layer and stacked die assembly |
US7948071B2 (en) | 2004-03-02 | 2011-05-24 | Qimonda Ag | Integrated circuit with re-route layer and stacked die assembly |
DE102005010156B4 (de) * | 2004-03-02 | 2014-02-06 | Qimonda Ag | Verfahren zum Ausbilden einer Anordnung aus gestapelten Einzelschaltkreisen |
DE102004014644A1 (de) * | 2004-03-25 | 2005-10-13 | Atmel Germany Gmbh | Integrierter Schaltkreis |
Also Published As
Publication number | Publication date |
---|---|
US6867479B2 (en) | 2005-03-15 |
US20030052397A1 (en) | 2003-03-20 |
DE10146176B4 (de) | 2009-04-02 |
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