DE10142307A1 - Verfahren zur Herstellung von Feldeffekttransistoren mit erhöhten Source/Drain-Gebieten - Google Patents

Verfahren zur Herstellung von Feldeffekttransistoren mit erhöhten Source/Drain-Gebieten

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Abstract

Die vorliegende Erfindung beschreibt ein Verfahren zur Herstellung eines Feldeffekttransistors auf einem Halbleitersubstrat mit einem Sourcegebiet, einem Draingebiet, einer Gateelektrode und einem zwischen dem Sourcegebiet und dem Draingebiet unterhalb der Gateelektrode angeordnetem Kanalgebiet, mit den Schritten: DOLLAR A - In dem Halbleitersubstrat wird im Bereich des Kanalgebiets eine Vertiefung erzeugt, so daß die Oberfläche des Kanalgebiets tiefer im Halbleitersubstrat angeordnet ist als die an das Kanalgebiet angrenzenden Bereiche der Oberfläche des Halbleitersubstrats; DOLLAR A - auf der Oberfläche des Kanalgebiets wird ein Gate-Isolator erzeugt; DOLLAR A - auf dem Gate-Isolator wird eine Gateelektrode aufgebracht und DOLLAR A - in den an das Kanalgebiet angrenzenden Bereichen des Halbleitersubstrats werden Diffusionsgebiete zur Bildung der Source- und Draingebiete erzeugt. DOLLAR A Insbesondere durch den Einsatz der LOCOS- oder STI-Technologie können mit dem Verfahren leistungsfähige Feldeffekttransistoren auf hochintegrierten Schaltungen auf kostengünstige Weise hergestellt werden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Feldeffekttransistoren mit erhöhten Source/Drain-Gebieten. Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung von Feldeffekttransistoren, deren Source/Drain-Gebiete gegenüber dem Kanalgebiet erhöht sind.
  • Im Zuge der zunehmenden Miniaturisierung und der wachsenden Ansprüche an die Schaltgeschwindigkeiten von Feldeffekttransistoren in hochintegrierten Halbleiterbauelementen werden die geometrischen Parameter von Feldeffekttransistoren wie beispielsweise Schichtdicken, Linienbreiten und Implantationstiefen fortlaufend verkleinert (skaliert). Die Skalierung der Parameter von Feldeffekttransistoren bewirkt jedoch, daß unter anderem die parasitären Widerstände an den Drain-, Source- und Gate- Kontakten größer werden, wodurch wiederum die Schaltgeschwindigkeit der Feldeffekttransistoren negativ beeinflußt wird.
  • Zur Reduzierung der parasitären Widerstände an Source, Drain und Gate ist seit längerem der Einsatz von Siliziden bekannt. Silizide sind Metall-Silizium Verbindungen, die bei ausreichender Schichtdicke einen deutlich kleineren ohmschen Flächenwiderstand aufweisen als dotiertes Silizium. Weiterhin können Silizide auf prozeßkompatible Weise auf dotierte Source-, Drain- oder Gate-Kontakte aus Silizium aufgebracht werden. Beispiele für solche Silizide sind TiSi2, TaSi2, WSi2 oder CoSi2.
  • Gewöhnlich wird zur Erzeugung einer Silizidschicht zunächst eine dünne Metallschicht des entsprechenden Materials auf dotiertes oder undotiertes Silizium aufgebracht. Die Silizidbildung findet anschließend bei einer Erwärmung statt, bei der sich das Metall an der Grenzfläche mit dem darunterliegenden Silizium chemisch verbindet. Dabei wächst die Silizidschicht in die Siliziumschicht hinein. Um eine Silizidschicht mit ausreichender Schichtdicke zu erzeugen, muß daher auch genügend Silizium in der darunterliegenden Schicht vorhanden sein. Aufgrund der körnigen Struktur vieler Silizide wächst der ohmsche Flächenwiderstand mit kleiner werdenden Silizid-Schichtdicke. Daher ist eine ausreichende Silizid-Schichtdicke bei hochintegrierten Schaltungen wünschenswert (siehe auch z. B. C. M. Osburn et al. "Metal Silizides: Active Elements of ULSI Contacts", Journal of Elekctronic Materials, Vol. 25, Nr. 11, Seite 1725 (1996)).
  • Um bei der Skalierung der Transistorparameter sogenannte "Kurz-Kanal-Effekte" zu vermeiden, besteht die Forderung, daß die Tiefen der Diodenübergänge von Drain und Source im Halbleitersubstrat jeweils klein im Vergleich zur Transitorkanallänge gewählt sein sollten. Unter Tiefe ist hier die Tiefe relativ zum Transistorkanal in Richtung zum Inneren des Halbleitersubstrats zu verstehen. Bei immer kürzeren Transitorkanallängen besteht daher die Forderung nach immer flacheren Implantationen für die Source/Draingebiete. Die Herstellung von sehr flachen, Implantationen stellt jedoch wegen der Diffusion des Dotierungsmaterials während verschiedener thermischer Prozeßschritte ein technologisches Problem dar.
  • Weiterhin steht die Forderung nach flachen Implantationen in Konkurrenz zur Forderung nach einer Silizidierung der Source/Draingebiete mit ausreichender Schichtdicke zur Reduzierung der parasitären Widerstände an Source und Drain. Um eine Silizidschicht ausreichender Schichtdicke im Source/Draingebiet erzeugen zu können, müssen auch die Source/Draingebiete ausreichend dick, d. h. die Tiefe der Diodenübergänge von Source und Drain ausreichend groß gewählt sein. Anderenfalls wächst die Silizidschicht über die Diodenübergänge der Drain/Source Bereiche hinaus und zerstört damit die Transistoreigenschaft.
  • Ein Ausweg aus diesem Dilemma liegt in der Erhöhung der Source- und Draingebietsoberflächen relativ zu der Höhe des Transistorkanals, der im wesentlichen durch die Höhe der Grenzfläche zwischen Gateoxid und Halbleitersubstrat gegeben ist. Eine solche Erhöhung erfolgt in der Regel durch einen selektiven eptitaktischen Siliziumabscheidung, mit der Silizium monokristallin auf Drain und Source aufgebracht wird. Bei ausreichender Dicke der Epitaxieschicht können so Source und Drain mit einem ausreichend tiefen Dotierungsprofil dotiert werden, so daß auf der einen Seite ausreichend Silizium für die Bildung eines Silizids ausreichender Schichtdicke zur Verfügung steht, auf der anderen Seite aber die Tiefe der Diodenübergänge von Drain und Source hinreichend klein gewählt werden kann.
  • Beispiele für Feldeffekttransistoren mit erhöhten Drain/Source Gebieten ("Elevated S/D FET")sind z. B. in S. B. Samavedam et al. MRS 2000 Spring Meeting, San Francisco CA, USA, April 2000, Proceedings of Symposium C: Gate Stack & Silicide Issues in Si Processing mit dem Titel "Selctive Epitaxial Si & SiGe for Elevated S/D MOSFETs", weiterhin in S. Yamakawa et al. IEEE Electron Device Letters, Vol. 20, No 7, Seite 366 (July 1997) mit dem Titel "Drivability Improvement on Deep-SubMicron MOSFETs by Elevation of S/D regions", weiter in U. Gruening et al. IEDM (1998) mit dem Titel "A novel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap for 4 Gb/16 Gb" und auch in D. Hisamoto et al., Symposium on VLSI Technology 1995 mit dem Titel "High- Performance sub-0.1 µm CMOS with low resistance T-shape Gates fabricated by selective CVD-W" beschrieben.
  • Fig. 1 zeigt eines dieser Beispiele eines MOS- Feldeffekttransistors 1-1 auf einem Halbleitersubstrat 1-0 aus Silizium mit erhöhten Source- 1-2 und Drainbereichen 1-3. Die Erhöhung von Drain 1-3 und Source 1-2 wird durch das Aufwachsen einer Epitaxieschicht 1-12 auf dem Halbleitersubstrat 1-0 erreicht. Drain 1-3 und Source 1-2 werden dabei je durch die dotierte Epitaxieschicht 1-12, die vor dem Epitaxieprozeßschritt implantierte hochdotierte Region 1-13 und die vor dem Epitaxieprozeßschritt niederdotierte Region 1-14 gebildet. Weiterhin sind in Fig. 1 die Silizidschichten 1-16 für Source und Drain zu erkennen, die einen ausreichenden Abstand von den Diodenübergängen 1-17 von Drain 1-3 und Source 1-2 haben. Das Gate 1-4 zwischen Drain 1-3 und Source 1-2 besteht aus einer Gate-Elektrode 1-5 und einem zwischen Gate-Elektrode 1-5 und Halbleitersubstrat 1-0 angeordnetem Gate-Isolator 1-6, der aus Oxid gebildet ist. Das Gate 1-4 ist weiterhin durch ein Oxid 1-7 von Drain 1-3 und Source 1-2 isoliert. Seitlich ist der MOS- Feldeffekttransistor 1-1 durch ein Feldoxid 1-15 begrenzt. Die Gate-Grenzfläche 1-10 zwischen Gate und Halbleitersubstrat bestimmt die Oberfläche des Transistorkanals, auf die bezogen die Tiefe der Diodenübergänge 1-17 von Drain und Source möglichst klein sein muß, um Kurz-Kanal-Effekte zu vermeiden.
  • Der MOS-Feldeffekttransistor der in Fig. 1 gezeigten Art löst das Problem, einerseits eine ausreichend tiefe Dotierung für Drain und Source für die Silizidbildung zu verlangen und andererseits eine bezüglich der Grenzfläche möglichst kleine Tiefe der Dotierung haben zu müssen. Die konkurrierenden Erfordernisse sind durch das Aufbringen der Epitaxieschicht 1-12 voneinander entkoppelt. Die Entkopplung der beiden Erfordernisse wird jedoch durch einen aufwendigen Epitaxieprozeßschritt erkauft. Die Epitaxieprozeßschritte sind bislang komplex, teuer und zeitaufwendig, so daß ein alternatives Herstellungsverfahren wünschenswert wäre.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren bereitzustellen, mit dem hochintegrierte Feldeffekttransistoren auf möglichst kostengünstige und technologisch einfache Weise hergestellt werden können, wobei die Feldeffekttransistoren die oben aufgeführten Schwierigkeiten nicht aufweisen sollen. Insbesondere soll bei der Herstellung von erhöhter Drain und Source kein Epitaxieprozeßschritt erforderlich sein.
  • Diese Aufgabe wird von dem Verfahren zur Herstellung eines Feldeffekttransistors gemäß des unabhängigen Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
  • Erfindungsgemäß wird ein Verfahren zur Herstellung eines Feldeffekttransistors auf einem Halbleitersubstrat mit einem Sourcegebiet, einem Draingebiet, einer Gateelektrode und einem zwischen dem Sourcegebiet und dem Draingebiet unterhalb der Gateelektrode angeordnetem Kanalgebiet bereitgestellt, das die folgenden Schritte aufweist:
    • a) in dem Halbleitersubstrat wird im Bereich des Kanalgebiets eine Vertiefung erzeugt, so das die Oberfläche des Kanalgebiets tiefer im Halbleitersubstrat angeordnet ist als die an das Kanalgebiet angrenzenden Bereiche der Oberfläche des Halbleitersubstrat;
    • b) auf der Oberfläche des Kanalgebiets wird ein Gate- Isolator erzeugt;
    • c) auf dem Gate-Isolator wird die Gateelektrode aufgebracht; und
    • d) in den an das Kanalgebiet angrenzenden Bereichen des Halbleitersubstrats werden Diffusionsgebiete zur Bildung der Source- und Draingebiete erzeugt.
  • Das erfindungsgemäße Verfahren erzeugt einen Feldeffekttransistor mit (bezüglich zur Höhe des Kanalgebiets) erhöhter Drain und Source ("Elevated S/D FET"), wobei die Erhöhung von Drain und Source keinen Epitaxieprozeßschritt erfordert. Statt dessen kommt das erfindungsgemäße Verfahren mit herkömmlichen Prozessierungsschritten wie der Erzeugung von Vertiefungen, Beschichtungen und Strukturierung von leitenden oder isolierenden Materialien, Implantationen und dergleichen aus, die fertigungstechnisch relativ einfach und kostengünstig durchzuführen sind. Damit können Feldeffekttransistoren mit erhöhter Drain und Source mit den beschriebenen Vorteilen auf kostengünstige Weise und im industriellen Maßstab hergestellt werden.
  • Die Erfindung bezieht Vorteile daraus, daß es kostengünstiger und technologisch einfacher ist, eine Vertiefung im Halbleitersubstrat z. B. durch Ätzung oder durch thermische Oxidation, als durch Aufwachsen einer monokristalline Schicht, z. B. durch einen Epitaxieprozeßschritt, zu erzeugen. Es ist daher kostengünstiger und technologisch einfacher, ein Kanalgebiet mit seiner Oberfläche relativ zu der Oberfläche von Source und Drain tiefer anzuordnen als Source und Drain durch monokristallines Aufwachsen von Halbleitermaterial relativ zur dem Kanalgebiet zu erhöhen.
  • Beide Verfahrensweisen führen zu einem Feldeffekttransistor mit einer, von dem Kanalgebiet aus gesehen, erhöhten Source und Drain. Die Erhöhung gemäß den Verfahren nach Stand der Technik entspricht dabei der Tiefe, mit der in dem erfindungsgemäßen Verfahren die Oberfläche des Kanalgebiets relativ zu Drain und Source in Richtung zum Inneren des Halbleitersubstrats angeordnet wird. Tiefe und Höhe werden jeweils in einer Richtung senkrecht zur Oberfläche des Halbleitersubstrats gemessen.
  • In einem ersten bevorzugten Verfahren wird die Vertiefung im Halbleitersubstrat durch Erzeugung eines isolierenden Schichtelements auf einem Halbleitersubstrat erzeugt, wobei das isolierende Schichtelement in das Halbleitersubstrat hineinwächst. Das Hineinwachsen in die Oberfläche eines Halbleitersubstrats kann, wie z. B. bei einer thermischen Oxidation auf Silizium, dadurch geschehen, daß beim Erzeugen des isolierenden Schichtelements eine chemische Reaktion stattfindet, in der Material des Halbleitersubstrats Teil des isolierenden Schichtelements wird. Durch das Erzeugen einer Vertiefung durch Hineinwachsen eines isolierenden Schichtelements in die Halbleitersubstratoberfläche wird der Ätz- und Maskenschritt zur Erzeugung einer Vertiefung eingespart.
  • Bevorzugt wird das isolierende Schichtelement durch ein thermisches Oxid erzeugt, wobei das isolierende Schichtelement thermisches Siliziumoxid ist. Durch die LOCOS- Prozeßschrittfolge können auf verfahrenstechnisch einfache und prozeßkompatible Weise isolierende Schichtelemente erzeugt werden, die in das Halbleitersubstrat hineinwachsen. Weiterhin weisen durch LOCOS-Verfahren erzeugte isolierende Schichtelemente nach außen hin spitz zulaufende, "vogelschnabelförmige" Randgebiete auf, die bei Implantationen weiche Implantationsübergänge ermöglichen. Weiche Implantationsübergänge reduzieren die Feldstärken an den Rändern der isolierenden Schichtelemente und erhöhen die Verläßlichkeit von Transistoren.
  • In einem zweiten bevorzugten Verfahren wird die Vertiefung im Halbleitersubstrat durch eine lokale Ätzung des Halbleitersubstrat erzeugt. Auf diese Weise ist es möglich, einen Gate-Isolator in der Vertiefung zu erzeugen, der ein Kanalgebiet steuert, das tiefer im Halbleitersubstrat liegt als die Diffusionsgebiete, die in das Kanalgebiet angrenzenden Bereichen des Halbleitersubstrat erzeugt werden.
  • Bevorzugt wird in die geätzte Vertiefung eine Isolationsschicht abgeschieden. Bevorzugt wird die Isolationsschicht zu Isolationsschichtelementen strukturiert. Bevorzugt wird die Strukturierung durch Planarisierung der Isolationsschicht bis zum Halbleitersubstrat, strukturiert.
  • In einem bevorzugten Verfahren wird die Vertiefung vor der Strukturierung vollständig mit der Isolationsschicht aufgefüllt, so daß die Isolationsschicht die Vertiefung auch nach einer Planarisierung vollständig füllt. In diesem Fall wird die laterale Ausdehnung der strukturierten Isolationsschichtelemente durch die laterale Ausdehnung der Vertiefung bestimmt. Die vertikale Ausdehnung (Dicke) der Isolationsschichtelemente wird in diesem Fall durch die Tiefe der Vertiefung bestimmt. Die Isolationsschichtelemente dienen bevorzugt auch als Maske für die Erzeugung der Source- und Draingebiete und bestimmen dadurch die Länge der Kanalgebiete für den Feldeffekttransistor.
  • Bevorzugt wird die Vertiefung des Halbleitersubstrats durch eine STI-Prozeßschrittfolge erzeugt. Eine STI- Prozeßschrittfolge ist prozeßkompatibel mit Herstellungsverfahren für hoch- und höchstintegrierte mikroelektronische Bauelemente. STI steht für "Shallow Trench Isolation", einem Fachmann bekanntem Verfahren zur Herstellung von mit Isolationsmaterial gefüllten Gräben, die insbesondere für die Isolierung zwischen aktiven Komponenten von mikroelektronischen Bauelementen hergestellt werden. Sie beinhaltet insbesondere die Schritte zur Erzeugung von Vertiefungen im Halbleitersubstrat durch Ätzen, das Auffüllen der Vertiefungen mit Siliziumoxid, bevorzugt TEOS-Oxid, und einen CMP-Schritt zur Strukturierung des Siliziumoxids.
  • Bevorzugt werden das isolierende Schichtelement oder das strukturierte Isolationsschichtelement durch eine Ätzung geöffnet. Die Öffnung dient bevorzugt der Bereitstellung einer Halbleitersubstratoberfläche, auf der der Gate-Isolator erzeugt wird. Bevorzugt wird das isolierende Schichtelement oder das Isolationsschichtelement durch eine anisotrope Ätzung geöffnet. Damit lassen sich besonders schmale Öffnungen in den Isolationsschichtelementen oder isolierenden Schichtelementen erzeugen, um kurze Gates für eine hohe Integrationsdichte von Schaltkreisen zu ermöglichen.
  • Bevorzugt wird das isolierende Schichtelement durch ein selbstjustiertes Verfahren geöffnet. Bevorzugt ist das isolierende Schichtelement dabei durch das LOCOS-Vefahren hergestellt. Das selbstjustierte Öffnen des isolierenden Schichtelements weist dabei bevorzugt die folgenden Schritte auf: a) Aufbringen einer Stopschicht auf die mit isolierenden Schichtelementen belegte Oberfläche des Halbleitersubstrats; b) Planarisierung der Stopschicht bis zur Oberfläche der isolierenden Schichtelemente; und c) Ätzen der isolierenden Schichtelemente selektiv zur Stopschicht. Mit diesem Verfahren bleiben beim Öffnen der isolierenden Schichtelemente die spitz zusammenlaufenden Randgebiete der isolierenden Schichtelemente zurück, da diese durch die Stopschicht überdeckt sind. Die Größe der Randgebiete kann dabei durch z. B. die Dicke der isolierende Schichtelemente genau gesteuert werden.
  • Bevorzugt dienen die Randgebiete dazu, einen weichen Dotierungsübergang zwischen den hochdotierten Diffusionsgebieten von Drain und Source sowie dem Kanalgebiet ermöglichen zu können. Auf diese Weise werden zu hohe Feldstärken zwischen Kanalgebiet und Drain oder Source vermieden.
  • Bevorzugt wird unterhalb der Diffusionsgebiete eine vergrabene Isolationsschicht erzeugt. Bevorzugt wird die vergrabene Isolationsschicht durch hochenergetisch implantatierte Ionen, insbesondere von Sauerstoffatomen, erzeugt. Bevorzugt wird die Implantation nach dem SIMOX- (Seperation by IMplantation of OXygen) Verfahren durchgeführt, wie es dem Fachmann bekannt ist. Durch die vergrabene Isolationsschicht werden die Dioden Übergangskapazitäten der Diffusionsgebiete von Drain und Source reduziert. Bevorzugt wird die SIMOX-Implantation vor der Öffnung der isolierende Schichtelemente bzw. der Isolationsschichtelemente durchgeführt, so daß diese als Maske gegen die Hochenergieimplantation dienen. Auf diese Weise werden die Kanalregionen vor Gitterschäden durch die Implantation geschützt.
  • Bevorzugt reichen die Diffusionsgebiete bis unter die Randgebiete der isolierenden Schichtelemente oder der strukturierten Isolationsschichtelemente. Durch solche Diffusionsgebiete können die Diffusionsgebiete von Drain und Source mit dem Kanalgebiet leitend verbunden werden, Schwellenspannung eingestellt oder hohe Felder im Drain/Source-Übergangsbereich zum Substrat hin vermieden werden. Die Erzeugung von Diffusionsgebieten bis unter die Randgebiete wird bevorzugt durch eine oder mehrere der folgenden Verfahren erreicht: a) Implantation der Dotierungsmaterialien im schrägen Winkel, d. h. einem Winkel kleiner als 90 Grad bezüglich Oberfläche; b) Implantation durch nach außen hin spitz zulaufende oder "vogelschnabelförmige" Randgebiete wie sie im LOCOS-Verfahren erzeugt werden; und/oder c) thermische Erwärmung nach der Implantation, die eine laterale Diffusion der Dotierungsmaterialien im Halbleitersubstrat ermöglicht.
  • Bevorzugt ist die Tiefe der Diffusionsgebiete im Halbleitersubstrat kleiner als die Tiefe der Vertiefung. Auf diese Weise wird gewährleistet, daß die Oberfläche des Kanalgebiets tiefer liegt als die Tiefe der Diffusionsgebiete, was die bekannten Short-Channel-Effekte reduziert. Unter Tiefe der Diffusionsgebiete ist bevorzugt die Tiefe des Diodenübergangs vom Diffusionsgebiet mit dem Halbleitersubstrat zu verstehen.
  • Bevorzugt ist weiterhin die Differenz zwischen der Tiefe der Diffusionsgebiete im Halbleitersubstrat und der Tiefe der Vertiefung kleiner als die Länge des Kanalgebiets. Die Länge des Kanalgebiets ist bevorzugt durch den Abstand zwischen Source und Drain gegeben. Durch diese Geometrie lassen sich ebenfalls die Short-Channel-Effekte reduzieren.
  • Bevorzugt wird das erfindungsgemäße Verfahren auf einem Halbleitersubstrat aus Silizium durchgeführt, da dadurch viele der bekannten Verfahrensschritte zur Schichterzeugung und Strukturierung auch bei sehr kleiner Strukturierung (kleiner 1000 nm und bevorzugt kleiner als 200 nm) übernommen werden können. Zudem bietet das thermische Oxid auf Silizium die Möglichkeit, störstellenarme Grenzübergangsschichten zwischen Gate-Isolator und leitendem Kanalgebiet zu erzeugen, was für einen gut funktionierenden MOS-FET, insbesondere für niedriges Rauschen und niedrige Leckströme, wichtig ist. Weiterhin wächst thermisch erzeugtes Siliziumoxid zu etwa 40% bis 50% seiner Schichtdicke in das Halbleitersubstrat aus Silizium hinein, so daß sich damit auf effektive Weise eine Vertiefung in einer Halbleitersubstratoberfläche erzeugen läßt.
  • Bevorzugt sind die isolierenden Schichtelemente aus thermisch gewachsenem Siliziumoxid und bevorzugt im LOCOS- Verfahren erzeugt, während die Isolationsschichtelemente bevorzugt im TEOS-Verfahren abgeschiedene Oxidschichten sind und bevorzugt im STI-Prozeßschrittverfahren erzeugt werden.
  • Bevorzugt wird auf den Diffusionsgebieten, insbesondere auf den Source- und Draingebiete, eine Silizidschicht, insbesondere TiSi2, TaSi2, WSi2, MoSi2, PtSi2, PdSi2 oder CoSi2 erzeugt. Mit den Silizidschichten können die Kontaktwiderstände an Source und Drain, die bei hochintegrierten Schaltungen einen wichtigen Beitrag zu dem gesamten parasitären Widerstand darstellen, reduziert werden. Bevorzugt werden die Silizidschichten thermisch erzeugt, da die Schichten dadurch selektiv und damit selbstjustiert zu den Oxidschichten und insbesondere selbstjustiert zu dem Transistorgate erzeugt werden können. Durch die Erhöhung von Source und Drain relativ zur Grenzfläche des Gates mit dem Halbleitersubstrat, die durch das erfindungsgemäße Verfahren ermöglicht ist, können die Diffusionsstellen von Drain und Source so tief implantiert oder eindiffundiert werden, daß ausreichend Silizium für die Erzeugung der Silizide zur Verfügung steht, ohne daß der Diodenübergang zum Si- Halbleitersubstrat verbraucht wird.
  • Die Erfindung wird nachfolgend anhand von Figuren der Zeichnung näher dargestellt. Es zeigen:
  • Fig. 1 MOS-Feldeffekttransistor mit erhöhter Drain und Source nach Stand der Technik.
  • Fig. 2a-2h erfindungsgemäßes Verfahren für die Herstellung von einem MOS- Feldeffekttransistor mit erhöhter Drain und Source.
  • Fig. 1 ist bereits im voranstehenden Text beschrieben worden.
  • In den Fig. 2a) bis 2h) wird eine Ausführung des erfindungsgemäßen Verfahrens für die Herstellung eines Feldeffekttransistors mit erhöhter Drain und Source beschrieben.
  • Fig. 2a) zeigt ein Halbleitersubstrat 2-0 aus p- dotiertem Silizium mit einer Oberfläche 2-1, auf der ein isolierendes Schichtgebiet 2-2 erzeugt worden ist. Die Oberfläche 2-1 ist bevorzugt Hauptoberfläche auf der Vorderseite einer Halbleitersubstratscheibe (Wafer). Das isolierende Schichtgebiet 2-2 ist ein isolierendes Schichtgebiet aus Siliziumoxid, das bevorzugt durch das LOCOS-Verfahren erzeugt worden ist. Das LOCOS-Verfahren erkennt man an dem nach außen spitz zulaufenden, "vogelschnabelförmigen" Randgebiet 2-2a ("Large Birds Beak") des isolierenden Schichtelements 2-2. Der "vogelschnabelförmige Übergang" ist in Fig. 2a nur schematisch angedeutet; ein Fachmann erkennt jedoch "vogelschnabelförmige" Übergänge, die durch das LOCOS- Verfahren erzeugt werden, anhand von Formdetails der Randgebiete.
  • Das LOCOS-Verfahren ("LOCal Oxidation of Silicon") ist einem Fachmann an sich bekannt. Unter LOCOS-Verfahren ist die Erzeugung von lokalen Oxidschichtgebieten aus Siliziumoxid mit den folgenden Schritten zu verstehen: a) die Oberfläche des Si-Halbleitersubstrats wird an den Stellen, die nicht oxidiert werden sollen, mit einer abdeckenden Schicht, z. B. aus Nitrid, abgedeckt; b) das Si-Halbleitersubstrat wird in einer Sauerstoffumgebung thermisch so lange oxidiert, bis sich an den offenen Si-Oberflächen thermisches Siliziumoxid (LOCOS-Schichtgebiete 2-2) mit der gewünschten Dicke gebildet haben. Die entstehenden LOCOS-Schichtgebiete 2-2 wachsen dabei zu etwa 45% ihrer Dicke in das Halbleitersubstrat hinein, d. h. der Sauerstoff der Sauerstoffumgebung dringt in das Halbleitersubstrat ein und bildet dort unter einer chemischen Reaktion mit dem Silizium des Halbleitersubstrats ein Siliziumoxid. Die abgedeckten Bereiche der Oberfläche des Si-Halbleitersubstrats können dagegen keine Oxidschicht bilden. Anschließend wird; c) die abdeckenden Schicht entfernt.
  • Mit diesem Verfahren können LOCOS-Schichtgebiete 2-2 mit großen Dicken erzeugt werden (> 400 nm). Wenn etwa 45% der Schichtdicke davon in das Si-Halbleitersubstrat hineinwächst, so können damit Vertiefungen im Halbleitersubstrat von mehr als 180 nm erzeugt werden.
  • Der vogelschnabelähnliche Verlauf am Rand der LOCOS- Schichtgebiete 2-2 ergibt sich aus der Tatsache, daß das Si- Halbleitersubstrat während der thermischen Oxidierung im Randbereich der abgedeckten Schicht teilweise mitoxidiert, so daß der Übergang des LOCOS-Schichtgebiets vom oxidfreiem Bereich zur vollen Oxiddicke nicht stufenartig sondern kontinuierlich von nahezu Null auf die Sollwertdicke erfolgt. Der "Vogelschnabel" zeigt dabei in die spitz zulaufende Richtung der Oxidschicht.
  • Eine typische Schichtdicke des LOCOS-Schichtgebietes für Transistoren mit einer Transistorkanallänge von 250 nm ist etwa ebenfalls 250 nm. Die sich daraus ergebende Tiefe der Vertiefung 2-4 im Halbleitersubstrat beträgt in diesem Fall etwa 110 nm. Die Tiefe der Vertiefung 2-4 entspricht dabei der Tiefe der Oberfläche des Kanalgebiets 2-3a im Halbleitersubstrat 2-0. Das vogelschnabelförmige Randgebiet 2-2a eines 250 nm dicken LOCOS-Schichtgebiets beträgt etwa 30 nm bis 40 nm. Die Länge des Transistorkanals ist in etwa durch die Länge des LOCOS-Schichtgebietes 2-2 ohne das vogelschnabelförmige Randgebiet 2-2a gegeben, so daß die Gesamtlänge des LOCOS-Schichtgebiets 2-2 in etwa 325 nm ist. Da der LOCOS-Prozeßschritt ein thermisches Siliziumoxid erzeugt, kann die Störstellendichte an der Oberfläches des Kanalgebiets 2-3a niedrig gehalten werden.
  • Fig. 2b) zeigt einen folgenden optionalen Prozeßschritt, in dem eine hohe Dosis (z. B. etwa 1018 1/cm2) eines Sauerstoff-Implantats 2-6 mit einer Energie in das Halbleitersubstrat 2-0 implantiert wird, so daß das Sauerstoff-Implantat 2-6 in einer Tiefe von etwa 200 nm im Halbleitersubstrat eine vergrabene Isolationsschicht 2-5 aus Siliziumoxid bildet. Die maskierende Wirkung des LOCOS- Schichtgebietes 2-2 verhindert eine Implantation des Sauerstoff-Implantats 2-6 unterhalb des LOCOS-Schichtgebiets 2-2, so daß sich unterhalb des LOCOS-Schichtgebiets 2-2 keine vergrabene Siliziumoxidschicht 2-5 bildet. Dadurch werden "Floating Body" Effekte sowie die Erhöhung der Kristallgitterdefekte im empfindlichen Transistorkanal verhindert. Durch eine hohe Temperatur werden die durch die Implantationen erzeugten Kristalldefekte möglichst weitgehend ausgeheilt. Die vergrabene Siliziumoxidschicht 2-5 dient u. a. als kapazitive Abschirmung der Drain/Source-Gebiete vom Halbleitersubstrat und verhindert zu tiefe Diodenübergänge von Drain und Source im Halbleitersubstrat (SIMOX-Technik).
  • Fig. 2c) zeigt die Implantation eines ersten Implantats 2-11 zur Erzeugung zweier mit n-Material niederdotierten Regionen 2-10, die Teil der Diffusionsgebiete für Drain und Source sind. Die niederdotierten Regionen 2-10 stellen jeweils eine relativ schwach dotierte leitende Verbindung zwischen dem Transistorkanal und Drain bzw. Source her. In dieser Ausführung wurden die niederdotierten Regionen 2-10 mit einer Dosis von etwa 1014 1/cm2 dotiert. Die niederdotierten Regionen 2-10 helfen, die hohen elektrischen Felder im Source- und Drain-Bereich zu reduzieren; weiterhin läßt sich mit der Dotierung der niederdotierten Regionen 2-10 die Schwellenspannung des Transistors einstellen. In einer bevorzugten Ausführung wird die Ionen-Implantation in einem Winkel kleiner 80 Grad und bevorzugt kleiner als 60 Grad relativ zur Oberfläche des Halbleitersubstrats 2-0 durchgeführt, damit das erste Implantat 2-11 auch unterhalb des spitz zulaufenden Randgebiets 2-2a der LOCOS- Schichtgebiete 2-2 getrieben wird. Die schräge Implantation ersetzt in hohem Maße die sonst üblicherweise verwendete "Extended Source/Drain-" oder "Lightly Doped Drain (LDD-)"- Implantationen.
  • Fig. 2d) zeigt das Halbleitersubstrat 2-0 nach den folgenden Schritten: a) Aufbringen einer dünnen Siliziumoxidschicht 2-14 auf der Oberfläche des Halbleitersubstrats 2-0, wobei die dünne Siliziumoxidschicht 2-14 die Oberfläche der späteren Drain- und Sourcegebiete vor späteren Ätzschritten schützt; b) Abscheidung und einer dicken Stopschicht 2-15, die das LOCOS-Schichtgebiet 2-2 überdeckt, wobei die Stopschicht 2-15 z. B. aus Polysilizium, wenn das Gate aus einem Metall ist, oder aus einem Nitrid, wenn das Gate aus Polysilizium ist, besteht; c) Planarisierung der Stopschicht 2-15 bis zum LOCOS- Schichtgebiet 2-2, z. B. durch ein CMP-Verfahren; c) Öffnen des LOCOS-Schichtgebiets 2-2 zur Erzeugung von Gate-Öffnungen 2-20 durch anisotropes Ätzen des LOCOS-Schichtgebiets 2-2 selektiv zur Stopschicht 2-15 (Trockenätzung). Die Stopschicht 2-15 und das vogelschnabelförmige Randgebiet 2-2a des LOCOS-Schichtgebietes 2-2 bewirken, daß die Gate-Öffnung 2-20 selbstjustiert zu den LOCOS-Schichtgebieten 2-2 geätzt wird und die vogelschnabelförmigen Randgebiete 2-2a am Rand vom LOCOS-Schichtgebiet 2-2 zurückbleiben.
  • An der Oberfläche des Kanalgebiets 2-3a kann nun der Transistorkanalbereich nach Verfahren nach Stand der Technik einschließlich der Schwellenspannungsimplantationen erzeugt werden. So wird die Transistorkanalwanne z. B. mit einer Dosis von 1013 1/cm2 und die Schwellenspannungsdotierung mit einer Dosis von 1012 1/cm2, jeweils mit Bor, erzeugt.
  • Fig. 2e zeigt das Halbleitersubstrat 2-0, nachdem nach den üblichen Reinigungsschritten (einschließlich eines Opferschichtoxidschritts mit anschließendem DF-Prozeß) das Gate 2-54 für den MOS-Feldeffekttransistor 2-50 auf der Oberfläche des Kanalgebiets 2-3a erzeugt worden ist. In der in Fig. 2e) bevorzugten Ausführung ist der Gate-Isolator 2-24 durch eine thermische Oxidierung der Gateöffnung 2-20 mit einer Oxiddicke von etwa 5 nm erzeugt worden. Die thermische Oxidierung gewährleistet eine niedrige Störstellendichte im Kanalgebiet 2-3 des Feldeffekttranssitors. Alternativ können auch Materialien mit hohen dielektrischen Werten wie Si3N4, TiO2, Ta2O5, Al2O3 oder ähnliches als Gate-Isolator 2-24 als Gate-Isolatoren verwendet werden.
  • Anschließend wird die Gate-Elektrode 2-26 auf den Gate- Isolator 2-24 aufgebracht. In einer bevorzugten Ausführung wird die Gate-Elektrode 2-26 aus einer Metallschicht, z. B. Wolfram, hergestellt, wobei in diesem Fall der Gate-Isolator 2-24 bevorzugt durch eine zwischen Gate-Isolator 2-24 und Gate-Elektrode 2-26 angeordnete Barrierenschicht 2-25, z. B. Wolframnitrid, geschützt wird. Die Aufbringung und anschließende Strukturierung der Barrierenschicht 2-25 und der Gate-Elektrode 2-26 erfolgt bevorzugt mit Hilfe der Damascene'schen Technik nach Stand der Technik. Alternativ kann die Gate-Elektrode 2-26 auch durch eine Polysiliziumschicht oder durch eine Kombination von Metall und Polysilizium verwirklicht werden.
  • Nach der Erzeugung des Gates 2-54 werden das zu erzeugende Draingebiet 2-53 und Sourcegebiet 2-52 auf dem Halbleitersubstrat wieder freigelegt. Fig. 2f) zeigt das Halbleitersubstrat 2-0, nachdem erst die Stopschicht 2-15 und danach die dünne Siliziumoxidschicht 2-14 durch Ätzen entfernt worden sind.
  • Fig. 2g) zeigt das Halbleitersubstrat 2-0, nachdem die hochdotierten Regionen 2-30 im Sourcegebiet 2-52 und Draingebiet 2-53 mit einem n-dotierenden zweiten Implantat 2- 27, z. B. Arsen, erzeugt worden sind. Die Dotierungsdosis beträgt in den hochdotierten Drain/Source-Gebieten etwa 1015 1/cm2 und liefert nach einer Aktivierung des dotierten Materials einen niederohmigen Kontakt zum Transistorkanal. Das LOCOS-Schichtgebiet 2-2 wirkt bei der Implantation als Maske, so daß die Implantation selbstjustiert verläuft und die hochdotierten Regionen 2-30 direkt an das LOCOS- Schichtgebiet 2-2 angrenzen. Dadurch wird eine kurze Länge des Kanalgebiets 2-3 erreicht. Durch die bevorzugt senkrecht zur Halbleitersubstratoberfläche verlaufende Implantation wird weiterhin erreicht, daß die hochdotierten Regionen 2-30 die niederdotierte Region 2-10 nicht vollständig überdecken. Insbesondere wird durch das spitz zulaufende Randgebiet 2-2a des LOCOS-Schichtgebietes 2-2 erreicht, daß der durch die niederdotierte Region 2-10 erzeugte weiche Übergang von Drain und Source zum Kanalgebiet 2-3 des Feldeffekttransistors 2-50 erhalten bleibt.
  • Alternativ können die hochdotierten Regionen 2-30 auch vor dem Öffnen der LOCOS-Schichtgebiete implantiert und aktiviert werden. Dadurch werden der dünne Gate-Isolator 2-24, ggf. die dünne Barrierenschicht 2-25 und Gate-Elektrode 2-26 nicht der hohen Temperatur ausgesetzt, die für die Aktivierung der Implantationen benötigt werden.
  • Fig. 2h) zeigt das Halbleitersubstrat 2-0, nachdem eine Metallschicht, bevorzugt aus Titan, auf die offenen Oberflächen des Halbleitersubstrats 2-0, und insbesondere auf die Oberflächen von Sourcegebiet 2-52 und Draingebiet 2-53, aufgebracht worden sind und durch einen thermischen Prozeßschritt mit dem Silizium der Oberfläche des Halbleitersubstrats 2-0 zu einer Silizidschicht 2-32 verbunden worden sind. Die hochdotierte Region 2-30 ist dabei tief genug implantiert, so daß sie genügend Silizium für die Silizid-Bildung zur Verfügung stellen kann, ohne daß der Diodenübergang 2-34 der hochdotierten Region 2-30 von der Silizidschicht 2-32 überdeckt wird. Die Dicke der Silizidschicht 2-32 beträgt in dieser Ausführung etwa 30-50 nm. Die große Tiefe der hochdotierten Region 2-30 erzeugt jedoch wenig oder keine zusätzlichen Kurz-Kanal-Effekte, da die Oberfläche des Kanalgebiets 2-3a in der Vertiefung 2-4 angeordnet ist, so daß der Diodenübergang 2-34 und das Kanalgebiet 2-3 auf etwa dergleichen Tiefe liegen. Legende 1-0 Halbleitersubstrat
    1-1 MOS-Feldeffekttransistor
    1-2 Source
    1-3 Drain
    1-4 Gate
    1-5 Gate-Elektrode
    1-6 Gate-Isolator
    1-7 Oxid
    1-10 Gate-Grenzfläche
    1-12 Epitaxieschicht
    1-13 hochdotierte Region
    1-14 niederdotierte Region
    1-15 Feldoxid
    1-16 Silizidschicht
    1-17 Diodenübergang
    2-0 Halbleitersubstrat
    2-1 Oberfläche des Halbleitersubstrat
    2-2 isolierendes Schichtelement (LOCOS-Schichtgebiet)
    2-2a spitz zulaufendes (vogelschnabelförmiges) Randgebiet
    2-3 Kanalgebiet
    2-3a Oberfläche des Kanalgebiets
    2-4 Vertiefung
    2-5 vergrabene Isolationsschicht
    2-6 Sauerstoff-Implantat
    2-10 niederdotierte Region
    2-11 erstes Implantat
    2-14 dünne Siliziumoxidschicht
    2-15 Stopschicht
    2-20 Gate-Öffnung
    2-21 Ätzgas
    2-24 Gate-Isolator
    2-25 Barrierenschicht
    2-26 Gate-Elektrode
    2-27 zweites Implantat
    2-30 hochdotierte Region
    2-32 Silizid
    2-34 Diodenübergang
    2-50 MOS-Feldeffekttransistor
    2-52 Sourcegebiet
    2-53 Draingebiet
    2-54 Gate

Claims (17)

1. Verfahren zur Herstellung eines Feldeffekttransistors auf einem Halbleitersubstrat mit einem Sourcegebiet, einem Draingebiet, einer Gateelektrode und einem zwischen dem Sourcegebiet und dem Draingebiet unterhalb der Gateelektrode angeordnetem Kanalgebiet, mit den Schritten:
a) in dem Halbleitersubstrat wird im Bereich des Kanalgebiets eine Vertiefung erzeugt, so daß die Oberfläche des Kanalgebiets tiefer im Halbleitersubstrat angeordnet ist als die an das Kanalgebiet angrenzenden Bereiche der Oberfläche des Halbleitersubstrats;
b) auf der Oberfläche des Kanalgebiets wird ein Gate- Isolator erzeugt;
c) auf dem Gate-Isolator wird die Gateelektrode aufgebracht; und
d) in den an das Kanalgebiet angrenzenden Bereichen des Halbleitersubstrats werden Diffusionsgebiete zur Bildung der Source- und Draingebiete erzeugt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Vertiefung im Halbleitersubstrat durch die Erzeugung eines isolierenden Schichtelements auf dem Halbleitersubstrat erzeugt wird, wobei das isolierende Schichtelement in das Halbleitersubstrat hineinwächst.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das isolierende Schichtelement ein thermisches Oxid ist.
4. Verfahren nach einem der Ansprüche 3, dadurch gekennzeichnet, daß das thermisches Oxid durch eine LOCOS-Prozeßschrittfolge erzeugt wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Vertiefung im Halbleitersubstrat durch eine lokale Ätzung des Halbleitersubstrats erzeugt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß in die Vertiefung eine Isolationsschicht abgeschieden wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Isolationsschicht zu Isolationsschichtelementen strukturiert wird.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Vertiefung im Halbleitersubstrat durch eine STI- Prozeßschrittfolge erzeugt wird.
9. Verfahren nach einem der Ansprüche 2 bis 4 oder 7 bis 8, dadurch gekennzeichnet, daß das isolierende Schichtelement oder das Isolationsschichtelement durch eine Ätzung, bevorzugt eine anisotrope Ätzung, geöffnet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das isolierende Schichtelement durch ein selbstjustiertes Verfahren geöffnet wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß unterhalb der Diffusionsgebiete vergrabene Isolationsschichten erzeugt werden.
12. Verfahren nach einem der Ansprüche 2 bis 4 oder 7 bis 11, dadurch gekennzeichnet, daß die Diffusionsgebiete im Halbleitersubstrat bis unter Randbereiche des isolierenden Schichtelements oder Isolationsschichtelements reichen.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Tiefe der Diffusionsgebiete im Halbleitersubstrat kleiner ist als die Tiefe der Vertiefung.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Differenz zwischen der Tiefe der Diffusionsgebiete im Halbleitersubstrat und der Tiefe der Vertiefung kleiner ist als die Länge des Kanalgebiets.
15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Gate-Isolator Siliziumoxid ist.
16. Verfahren nach einem der Ansprüche 6 bis 15, dadurch gekennzeichnet, daß die Isolationsschicht ein Siliziumoxid und bevorzugt ein TEOS-Oxid ist.
17. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf Draingebiet und/oder Sourcegebiet eine Silizidschicht erzeugt wird.
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EP0635880A1 (de) * 1993-07-22 1995-01-25 Commissariat A L'energie Atomique Verfahren zur Herstellung eines Transistors in Silizium-auf-Isolator Technologie

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