DE10131940B4 - Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung - Google Patents

Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung Download PDF

Info

Publication number
DE10131940B4
DE10131940B4 DE10131940A DE10131940A DE10131940B4 DE 10131940 B4 DE10131940 B4 DE 10131940B4 DE 10131940 A DE10131940 A DE 10131940A DE 10131940 A DE10131940 A DE 10131940A DE 10131940 B4 DE10131940 B4 DE 10131940B4
Authority
DE
Germany
Prior art keywords
semiconductor chip
contact points
capacitors
contact
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10131940A
Other languages
English (en)
Other versions
DE10131940A1 (de
Inventor
Gerd Dr. Frankowsky
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10131940A priority Critical patent/DE10131940B4/de
Priority to US10/187,766 priority patent/US6649999B2/en
Publication of DE10131940A1 publication Critical patent/DE10131940A1/de
Application granted granted Critical
Publication of DE10131940B4 publication Critical patent/DE10131940B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Halbleiterchipanordnung mit einem Substrat (7), auf dem eine Schichtenfolge (6) mit elektronischen Funktionselementen ausgebildet ist, die über Kontaktstellen kontaktierbar sind, von denen aus Leiterbahnzüge (8) in einer auf dem Substrat (7) angeordneten Umverdrahtungsschicht (5) zu Kontakterhöhungen (3) führen, wobei die Kontaktstellen als Vias (17) ausgeführt sind und die Leiterbahnzüge abseits der Vias (17) jeweils an einen Kondensator angeschlossen sind, die Leiterbahnzüge jeweils in einem Abschnitt (20) verbreitert ausgeführt sind, um eine untere Elektrode des jeweiligen Kondensators (18) zu bilden, die Kondensatoren (18) jeweils eine Isolationsschicht (21) aufweisen, die oberhalb der jeweiligen unteren Elektrode (20) angeordnet ist, und oberhalb der Isolationsschicht eine obere Elektrode (22) aufweisen.

Description

  • Die Erfindung betrifft eine Halbleiterchipanordnung mit einem Substrat, auf dem eine Schichtenfolge mit Funktionselementen ausgebildet ist, die über Kontaktstellen kontaktierbar sind, von denen aus Leiterbahnzüge in einer Umverdrahtungsschicht zu Kontakterhöhungen führen.
  • Die Erfindung betrifft ferner ein Verfahren zur Ausbildung von Kontakten auf einer Halbleiterchipanordnung.
  • Aufgrund der Kontakterhöhungen lassen sich derartige Halbleiterchips unmittelbar auf Leiterplatten montieren. Dabei kontaktieren die Kontakterhöhungen die Kontakte auf der Leiterplatte. Dementsprechend sind die Abstände zwischen den Kontakterhöhungen so gewählt, daß sie mit den Abständen der Kontakte auf der Leiterplatte übereinstimmen. Auf der Seite des Halbleiterchips werden die Kontakterhöhungen in einer Umverdrahtungsschicht mit Kontaktstellen ("Pads") verbunden, die an die Funktionselemente in der Schichtenfolge angeschlossen sind. Dabei führt jeweils ein Leiterbahnzug von jeweils einer Kontakterhöhung jeweils zu einer Kontaktstelle.
  • Üblicherweise sind die Kontaktstellen so ausgelegt, daß sie sich zum Bonden und zum Kontaktieren mit Prüfkarten, die mit Nadeln ausgestattet sind, eignen. Infolgedessen belegen die Kontaktstellen eine verhältnismäßig große Fläche von etwa 90 μm × 90 μm.
  • Zusätzlich befinden sich unter den Kontaktstellen im Halbleiterchip Trimmkondensatoren, die dazu dienen, die Kapazität der Kontaktstellen an die vorgegebenen Spezifikationen anzupassen. Üblicherweise sind mehrere der Trimmkondensatoren vorhanden. Die Werte für die Kapazität werden dadurch einge stellt, daß in einem bestimmten Lithographieschritt die Maske für eine Metallschicht ausgewechselt wird.
  • Die herkömmlichen Kontaktstellen nehmen einen nicht zu vernachlässigenden Anteil der Chipfläche in Anspruch. Außerdem ist das Trimmen der Kondensatoren mühsam und nach Abschluß der Fertigung nicht länger möglich.
  • In der JP 2000-323664 A ist eine Halbleiterchipanordnung gezeigt, der Leiterbahnzüge aufweist, die abseits von Kontaktstellen an Kondensatoren angeschlossen sind.
  • In der US 5 994 169 ist eine Halbleiterchipanordnung mit einem Leadframe gezeigt. Jede Leitung des Leadframes hat die gleiche geometrische Fläche, um identische Kapazitäten zu bilden.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Halbleiterchipanordnung zu schaffen und ein Verfahren zur Ausbildung von Kontakten auf einer solchen.
  • Diese Aufgabe wird gemäß der Erfindung gelöst durch eine Halbleiterchipanordnung mit den Merkmalen des Patentanspruchs 1.
  • Ein Verfahren zur Ausbildung von Kontakten auf einer solchen Halbleiterchipanordnung ist in Patentanspruch 4 angegeben.
  • Dadurch daß die Kontaktstellen als Vias ausgebildet werden, belegen die Kontaktstellen lediglich einen vernachlässigbaren Teil der Chipfläche, nämlich 0,005%, anstelle von 0,6% wie beim Stand der Technik. Außerdem befinden sich die Trimmkondensatoren nicht länger in Funktionsschichten oder den Funktionsschichten benachbarten Verdrahtungsschichten im Inneren des Halbleiterchips, sondern befinden sich in der oberhalb der Funktionsschichten angeordneten Umverdrahtungsebene, so daß zusätzlicher Platz in den darunterliegenden Verdrahtungs ebenen und Funktionsebenen frei wird.
  • Gemäß der Erfindung sind die den Leiterbahnzügen zugeordneten Kondensatoren so ausgebil det, daß eine Elektrode der Kondensatoren auf der Oberfläche des Halbleiterchips zu liegen kommt.
  • Diese Anordnung hat den Vorteil, daß die auf der Oberfläche des Halbleiterchips angeordnete Elektrode nachträglich getrimmt werden kann.
  • Weitere vorteilhafte Ausgestaltungen sind Gegenstand der abhängigen Ansprüche.
    •
  • Nachfolgend wird die Erfindung im einzelnen anhand der beigefügten Zeichnungen erläutert. Es zeigen:
  • 1 eine perspektivische Ansicht einer Kontaktseite eines Halbleiterchips;
  • 2 eine Aufsicht auf die Kontaktseite aus 1 mit den aus dem Stand der Technik bekannten Leiterbahnen;
  • 3 eine perspektivische Darstellung der aus dem Stand der Technik bekannten Kontaktstellen;
  • 4 ein Blockschaltbild der Kontaktstellen gemäß dem Stand der Technik;
  • 5 eine perspektivische Ansicht der Kontaktstellen und der daran angeschlossenen Leiterbahnen;
  • 6 ein Blockschaltbild der Kontaktstellen gemäß der Erfindung;
  • 7 eine perspektivische Ansicht eines Ausführungsbeispiels gemäß der Erfindung; und
  • 8 eine Aufsicht auf die Kontaktseite eines Halbleiterchips gemäß der Erfindung.
  • 1 zeigt eine perspektivische Ansicht einer Kontaktseite 1 eines bekannten Halbleiterchips 2, auf dessen Kontaktseite 1 Kontakterhöhungen 3 ausgebildet sind. Die Kontakterhöhungen 3 haben im vorliegenden Fall in etwa die Gestalt von Kegelstümpfen. Die Kontakterhöhungen 3 sind oberhalb einer Isolierschicht 4 angeordnet, die sich auf einer Umverdrahtungsschicht 5 befindet. Die Umverdrahtungsschicht 5 liegt oberhalb von Funktionsschichten 6, die wiederum auf einem Substrat 7 angeordnet sind.
  • 2 zeigt eine Aufsicht auf die unter der Isolierschicht 4 liegende Umverdrahtungsschicht 5. In der Umverdrahtungsschicht 5 führen Leiterbahnen 8 von Kontakterhöhungen 3 zu Kontaktstellen 9. Über die Kontaktstellen 9 sind die in den Funktionsschichten 6 des Halbleiterchips 2 ausgebildeten Funktionselemente, beispielsweise Transistoren, Kondensatoren oder Widerstände, kontaktierbar. Die Anordnung der Kontaktstellen 6 ist durch die Anordnung der Funktionselemente in der Funktionsschicht 6 vorgegeben und nicht völlig frei wählbar. Um den Halbleiterchip 2 auf einer Leiterplatte zu befestigen, sind häufig Kontakte in einer anderen Anordnung notwendig als die der Kontaktstellen 9. Daher sind die Kontaktstellen mit Hilfe der Leiterbahnen 8 an den Kontakterhöhungen 3 angeschlossen, deren Anordnung der Anordnung von Kontakten auf den Leiterplatten entsprechen.
  • 3 zeigt eine perspektivische Ansicht der herkömmlichen Kontaktstellen. Wie bereits erwähnt, sind die Kontaktstellen 9 mit Hilfe der Leiterbahnen 8 an die Kontakterhöhungen 3 angeschlossen. Im Zentrum der Kontaktstellen 9 befinden sich jeweils Vias 10, durch die eine Verbindung 11 zwischen den auf der Höhe der Umverdrahtungsschicht angeordneten Kontaktstellen 9 und den darunterliegenden Funktionselementen hergestellt wird, die sich auf der Höhe der Funktionsschicht 6 be finden. Unter einem Via versteht man bekanntlich eine Durchkontaktierung von einer Schichtebene zu einer darunter oder darüber liegenden weiteren Schichtebene.
  • Außerdem sind an die Kontaktstellen 9 Trimmkondensatoren 12 angeschlossen. In 3 ist einer der Trimmkondensatoren 12, insbesondere dessen beide Elektroden 13 dargestellt. Gemäß 4 sind mehrere der Trimmkondensatoren 12 parallel geschaltet. Die Trimmkondensatoren 12 dienen dazu, die Kapazitätswerte der Kontaktstellen 9, der Leiterbahn 8 und der Kontakterhöhungen 3 entsprechend den Spezifikationen für den Halbleiterchip 2 einzustellen. Um den Trimmkondensator 12 an die Kontaktstelle 9 anzuschließen, oder von der Kontaktstelle 9 zu trennen, sind in einem Lithographieschritt Belichtungsmasken zum Strukturieren einer Metallschicht in den Funktionsschichten 6 so auszuwählen, daß Brücken 14 entsprechend den gewünschten Kapazitätswerten gesetzt werden. Die Kondensatoren befinden sich unterhalb der Kontaktpads.
  • Es sei angemerkt, daß in 4 auch eine Treiberschaltung 15 als Beispiel für die in der Funktionsschicht 6 angeordneten Funktionselemente eingezeichnet ist.
  • Nachteilig an der herkömmlichen Ausgestaltung der Kontaktstellen 9 ist, daß sie einen nicht vernachlässigbaren Teil der Chipfläche in Anspruch nehmen. Der von den Kontaktstellen 9 in Anspruch genommene Platz geht für die Funktionselemente in den Funktionsschichten 6 verloren. Außerdem ist das Setzen der Brücken 14 mit Hilfe der Belichtungsmasken aufwendig und umständlich.
  • Es wird daher vorgeschlagen, die Kontaktstellen 16, als Vias 17 auszubilden. Von diesen Kontaktstellen 16 führt die Leiterbahn 8 wie beim Stand der Technik zu den Kontakterhöhungen 3. Um die Kapazität der Kontaktstellen 16, der Leiterbahnen 8 und der Kontakterhöhungen 3 zu trimmen, sind in der Umverdrahtungsschicht 5 angeordnete Trimmkondensatoren 18 vorgese hen, die an die Leiterbahn 8 angeschlossen sind. In der nicht die Erfindung zeigenden 5 ist der Deutlichkeit halber lediglich ein einzelner Trimmkondensator 18 mit seinen beiden Elektroden 19 dargestellt.
  • Es ist von Vorteil, die Trimmkondensatoren in der Umverdrahtungsschicht 5 auszubilden, da die Vias 17 einen vernachlässigbaren Teil der Chipfläche in den Funktionsschichten 6 in Anspruch nehmen. Im Falle eines SDRAM-Speicherchips mit 256 MBit Speicherkapazität Handelsbezeichnung 256M SDRAM nehmen die herkömmlichen Kontaktstellen 9 etwa 0,6% der gesamten Chipfläche in Anspruch. Die gleiche Menge an Vias 17 benötigt lediglich 0,005% der Chipfläche. Aufgrund des geringen Platzbedarfs für die Vias 17 können diese dort angeordnet werden, wo sie in der Funktionsschicht 6 benötigt werden. Durch die Ausbildung der Kontaktstellen 16 als Vias 17 ergeben sich daher größere Freiheiten beim Entwurf der Funktionsschichten 6. Die Trimmkondensatoren 18 können auch noch während des Testens auf die geforderten Kapazitätswerte eingestellt oder getrimmt werden. Beispielsweise kann ein Lasertrimmen zur Anwendung kommen.
  • Dies ist insbesondere bei dem in 7 dargestellten Ausführungsbeispiel der Fall. Bei diesem Ausführungsbeispiel ist die Leiterbahn 8 abschnittsweise zu einer unteren Elektrode 20 verbreitert, die durch eine Isolationsschicht 21 von einer oberen Elektrode 22 getrennt ist. Die obere Elektrode 22 befindet sich unmittelbar unter der Isolierschicht 4, so daß die Elektroden 22 auch noch nach der Herstellung der Umverdrahtungsschicht 5 bearbeitet werden können. Dies ist beispielsweise dann von Vorteil, wenn die Kapazitätswerte der Trimmkondensatoren 18 nach dem Fertig stellen des eigentlichen Halbleiterchips 2 noch geändert werden sollen.
  • Zweckmäßigerweise stellen die oberen Elektroden 22 Teile einer Metallebene der Umverdrahtungsschicht 5 dar, wie es in 8 gezeichnet ist. In 8 sind verschiedene Ebenen der Umverdrahtungsschicht 5 in Aufsicht dargestellt. Man erkennt, daß die oberen Elektroden 22 eine zusammenhängende Metallschicht bilden, die an eine der Kontakterhöhungen 3 angeschlossen ist.
  • Dadurch, daß die Trimmkondensatoren 18 aus den Funktionsschichten 6 in die Umverdrahtungsschicht 5 verlegt werden, können die Kontaktstellen 16 als Vias 17 ausgebildet werden. Dadurch ergibt sich eine wesentlich größere Flexibilität bei der Gestaltung der Funktionsschicht. Außerdem können die Trimmkondensatoren 18 auch nach der Fertigstellung der Funktionsschichten 6 modifiziert werden.
    • 1
    Kontaktseite
    2
    Halbleiterchip
    3
    Kontakterhöhung
    4
    Isolierschicht
    5
    Umverdrahtungsschicht
    6
    Funktionsschicht
    7
    Substrat
    8
    Leiterbahn
    9
    Kontaktstellen
    10
    Via
    11
    Verbindung
    12
    Trimmkondensator
    13
    Elektrode
    14
    Brücke
    15
    Treiberschaltung
    16
    Kontaktstelle
    17
    Via
    18
    Trimmkondensator
    19
    Elektrode
    20
    untere Elektrode
    21
    Isolationsschicht
    22
    obere Elektrode

Claims (6)

  1. Halbleiterchipanordnung mit einem Substrat (7), auf dem eine Schichtenfolge (6) mit elektronischen Funktionselementen ausgebildet ist, die über Kontaktstellen kontaktierbar sind, von denen aus Leiterbahnzüge (8) in einer auf dem Substrat (7) angeordneten Umverdrahtungsschicht (5) zu Kontakterhöhungen (3) führen, wobei die Kontaktstellen als Vias (17) ausgeführt sind und die Leiterbahnzüge abseits der Vias (17) jeweils an einen Kondensator angeschlossen sind, die Leiterbahnzüge jeweils in einem Abschnitt (20) verbreitert ausgeführt sind, um eine untere Elektrode des jeweiligen Kondensators (18) zu bilden, die Kondensatoren (18) jeweils eine Isolationsschicht (21) aufweisen, die oberhalb der jeweiligen unteren Elektrode (20) angeordnet ist, und oberhalb der Isolationsschicht eine obere Elektrode (22) aufweisen.
  2. Halbleiterchipanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die oberen Elektroden (22) der Kondensatoren (18) eine zusammenhängende Metallschicht bilden.
  3. Halbleiterchipanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die oberen Elektroden (22) der Kondensatoren (18) der Halbleiterchipanordnung an eine gemeinsame Kontakterhöhungen (3) angeschlossen sind.
  4. Verfahren zur Ausbildung von Kontakten in einer Halbleiterchipanordnung, bei dem auf einem Substrat (7) elektronische Funktionselemente und Kontaktstellen ausgebildet werden, bei dem Leiterbahnzüge (8) in einer Umverdrahtungsschicht (5) ausgebildet werden, die die Kontaktstellen kontaktieren, bei dem die Kontakte (16) als Vias (17) ausgebildet werden und bei dem die Leiterbahnzüge (8) abseits der Vias (17) an Kondensatoren angeschlossen werden, wobei eine Elektrode der Kondensatoren jeweils als ein verbreiterter Abschnitt des je weiligen Leiterbahnzugs ausgebildet wird, oberhalb der verbreiterten Abschnitte (20) der Leiterbahnzüge (8) jeweils eine Isolationsschicht (21) und darüber jeweils eine obere Elektrode (22) ausgebildet wird.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die oberen Elektroden (22) jeweils durch ein Trimmen auf einen vorgegebenen Kapazitätswert angepaßt werden.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Trimmen nach einem Funktionstest der Funktionselemente ausgeführt wird.
DE10131940A 2001-07-02 2001-07-02 Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung Expired - Fee Related DE10131940B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10131940A DE10131940B4 (de) 2001-07-02 2001-07-02 Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung
US10/187,766 US6649999B2 (en) 2001-07-02 2002-07-02 Semiconductor chip configuration with a layer sequence with functional elements contacted by contact pads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10131940A DE10131940B4 (de) 2001-07-02 2001-07-02 Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung

Publications (2)

Publication Number Publication Date
DE10131940A1 DE10131940A1 (de) 2003-01-23
DE10131940B4 true DE10131940B4 (de) 2006-01-19

Family

ID=7690278

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10131940A Expired - Fee Related DE10131940B4 (de) 2001-07-02 2001-07-02 Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung

Country Status (2)

Country Link
US (1) US6649999B2 (de)
DE (1) DE10131940B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10325566A1 (de) * 2003-06-05 2005-01-13 Infineon Technologies Ag Chipkartenmodul

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
JPH03138962A (ja) * 1989-10-23 1991-06-13 Nec Corp 半導体集積回路
US5789303A (en) * 1994-11-28 1998-08-04 Northern Telecom Limited Method of adding on chip capacitors to an integrated circuit
JPH11145394A (ja) * 1997-11-05 1999-05-28 Hitachi Ltd 半導体集積回路装置
US5994169A (en) * 1994-10-27 1999-11-30 Texas Instruments Incorporated Lead frame for integrated circuits and process of packaging
JP2000323664A (ja) * 1999-05-13 2000-11-24 Nec Corp 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
JPH03138962A (ja) * 1989-10-23 1991-06-13 Nec Corp 半導体集積回路
US5994169A (en) * 1994-10-27 1999-11-30 Texas Instruments Incorporated Lead frame for integrated circuits and process of packaging
US5789303A (en) * 1994-11-28 1998-08-04 Northern Telecom Limited Method of adding on chip capacitors to an integrated circuit
JPH11145394A (ja) * 1997-11-05 1999-05-28 Hitachi Ltd 半導体集積回路装置
JP2000323664A (ja) * 1999-05-13 2000-11-24 Nec Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YASUNAGA, MASATOSHI et.al.: chip scale Package: "A hightly Dressed LSI chip", in: IEEE Transactions on Components, Packaging and Manufacturing Technology, Part A, Vol. 18, No. 3, Sept. 1995, pp. 451-7 *

Also Published As

Publication number Publication date
US20030003744A1 (en) 2003-01-02
DE10131940A1 (de) 2003-01-23
US6649999B2 (en) 2003-11-18

Similar Documents

Publication Publication Date Title
DE19827237B4 (de) Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE10157280B4 (de) Verfahren zum Anschließen von Schaltungseinheiten
DE4134617A1 (de) Verbindungsvorrichtung mit in gleicher ebene liegenden kontakthoeckern und das verfahren zur herstellung einer derartigen vorrichtung
DE69129619T2 (de) Halbleitervorrichtung mit einer vielzahl von anschlussstiften
DE10250538A1 (de) Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
DE102004022884A1 (de) Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE10312642A1 (de) Halbleitereinrichtung und Herstellungsverfahren von Kontakthöcker auf Halbleiterchips
DE10229182A1 (de) Gestapelte Chip-Packung und Herstellungsverfahren hierfür
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
EP1620893B1 (de) Verfahren zur herstellung eines nutzens und verfahren zur herstellung elektronischer bauteile mit gestapelten halbleiterchips aus dem nutzen
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
EP3599636A1 (de) Keramischer schaltungsträger und elektronikeinheit
DE69015879T2 (de) Verfahren zur Herstellung einer oberflächenmontierbaren Leiterplatte.
EP0152557A1 (de) Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung
DE10131940B4 (de) Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung
DE10302022A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE3853673T2 (de) Automatische Bandmontage-Packung.
DE10318589A1 (de) Leiterplattenanordnung
DE102020116233A1 (de) Schaltungsträger mit Anschlussflächenfeld und Verfahren zum Herstellen eines Anschlussflächenfelds auf einem Schaltungsträger
DE2753236C2 (de) Einbaurahmen für eine gehäuselose integrierte Halbleiterschaltungsanordnung
WO2020200824A1 (de) Träger mit verkleinerter durchkontaktierung
EP0964449A2 (de) Integrierte Halbleiterschaltung mit Füllstrukturen
DE10308926B4 (de) Halbleiterchipanordnung und Verfahren zu ihrer Herstellung
DE19719983C2 (de) Montageplatte für Halbleiterbausteine und Verfahren zur Herstellung hiervon

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee