JPH11145394A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11145394A
JPH11145394A JP9302397A JP30239797A JPH11145394A JP H11145394 A JPH11145394 A JP H11145394A JP 9302397 A JP9302397 A JP 9302397A JP 30239797 A JP30239797 A JP 30239797A JP H11145394 A JPH11145394 A JP H11145394A
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Abstract

(57)【要約】 【課題】 半導体集積回路装置の回路動作に影響を及ぼ
すことなくピン容量を制御することができる技術を提供
する。 【解決手段】 半導体集積回路装置は、半導体チップの
ピン容量を調整するための容量素子Cを有しており、上
記容量素子Cがボンディングパッドと内部回路との間以
外の領域でボンディングパッドに直付けされている。こ
れによって、ピン容量の最小値は確保され、また、上記
容量素子Cの容量成分は信号パス上には現れないので、
容量素子Cを設けても回路動作には影響を及ぼさない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップのピ
ン容量の調整を必要とする半導体集積回路装置に関し、
特に、シンクロナスDRAM(Synchronous Dynamic Ra
ndom Access Memory)を有する半導体集積回路装置に適
用して有効な技術に関するものである。
【0002】
【従来の技術】シンクロナスDRAMは、システムクロ
ックと同期させて、すべての入出力情報を半導体チップ
の入出力部のラッチでとり込み動作させる同期動作方式
であり、すべての動作モードをシステムクロック幅に等
しいコマンド信号の組み合わせで指定できるので、従来
の高速ページモード以上の高スループット機能をもつ。
【0003】すなわち、クロックパルス幅に等しい外部
信号の組み合わせでチップの動作モードが決まり、この
モードがチップ内のコマンドデコーダで解読され、これ
をもとにチップ内部の動作が始まる。ここで、列アドレ
スやバースト長などをクロックサイクル数という形でア
ドレスピンから初期入力すると、バンクを切り換えても
連続データが絶え間無く得られる。これらの動作は、バ
ーストモードのアドレスをアドレスカウンタによって発
生して、順次列デコーダに送ることによって実現されて
いる。
【0004】従って、このシンクロナスDRAMでは、
高速動作を実現するために、半導体チップのピン容量の
最大値が規定されており、例えば、I/O部(入出力
部)のピン容量は4〜5pF、他のピン容量は2. 5p
F以下に設定される。ここでピン容量とは、半導体チッ
プの外部、すなわち、リードフレームから見た半導体集
積回路装置の内部回路、ボンディングパッド、ワイヤー
などの全容量である。
【0005】なお、シンクロナスDRAMについては、
例えば、培風館発行「超LSIメモリ」 1994年11
月5日発行、伊藤清男著、P346に記載されている。
【0006】
【発明が解決しようとする課題】しかしながら、シンク
ロナスDRAMにおいては、ノイズの発生を抑え、ま
た、発生したノイズの反射を抑えるために、インピーダ
ンスの整合をとらなくてはならず、このため、ピン容量
の最大値に加えてピン容量の最小値を規定する必要が生
じた。
【0007】ところが、本発明者が検討したところによ
ると、ピン容量の最小値を設定するために、単に、ボン
ディングパッドと内部回路との間に容量素子を接続する
と、ピン容量が規格の最大値よりも増加して回路動作に
影響を及ぼすという問題が生ずる。
【0008】本発明の目的は、半導体集積回路装置の回
路動作に影響を及ぼすことなくピン容量を制御すること
ができる技術を提供することにある。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0011】すなわち、本発明の半導体集積回路装置
は、半導体チップのピン容量を調整するための容量素子
を有しており、上記容量素子がボンディングパッドと内
部回路との間以外の領域でボンディングパッドに直付け
されているものである。
【0012】上記した手段によれば、ボンディングパッ
ドに容量素子を直付けすることによってピン容量の最小
値が確保され、また、ボンディングパッドと内部回路と
の間に上記容量素子は形成されないので、容量素子の容
量成分は信号パス上には現れず、回路動作には影響を及
ぼさない。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【0014】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【0015】図1は、本発明の一実施の形態であるピン
容量調整用の容量素子を説明するための入力端子部の回
路図を示す。
【0016】半導体集積回路装置の内部回路とボンディ
ングパッドとの間には、静電気放電(Electrostatic Di
scharge ;ESD)入力保護素子が設けられている。
【0017】接地していない導電体や人間は、誘電によ
り、あるいは電荷を帯びた絶縁物に触れることによって
静電気を蓄える。このような導電体や人間が半導体チッ
プに触れて回路中の放電向きのパスを通じて静電気が放
電されると、瞬間的に大電流が流れ回路が破壊されるこ
とがある。そこで、信頼性を確保するために、内部回路
をESDから保護する頑丈な入力デバイス、すなわちE
SD保護素子が設けられている。
【0018】さらに、ボンディングパッドには、例え
ば、約1pFの容量を有するピン容量調整用の容量素子
Cが直付けされている。信号のアクセス時間は信号パス
の遅延時間(抵抗×容量)によって決まるが、ピン容量
調整用の容量素子Cはボンディングパッドと内部回路と
の間には形成されずに、ボンディングパッドに直付けさ
れているので、容量素子Cの容量成分は信号パス上には
現れない。
【0019】次に、シンクロナスDRAMに適用された
本実施の形態のピン容量調整用の容量素子Cの製造方法
を図2および図3を用いて説明する。図2はピン容量調
整用の容量素子Cの要部平面図、図3は図2のA−A’
線の要部断面図である。なお、シンクロナスDRAMを
構成するメモリセルのメモリセル選択用MISFETと
情報蓄積用容量素子および周辺回路は図には示さず、ピ
ン容量調整用の容量素子Cのみを示す。
【0020】まず、p- 型シリコン単結晶からなる半導
体基板1の主面上に周知の方法で、p型ウエルおよびn
型ウエルを形成し、次いで、素子間分離用のフィールド
絶縁膜を形成する。ここで、上記フィールド絶縁膜と同
一層の絶縁膜2によってピン容量調整用の容量素子Cの
容量絶縁膜が形成される。
【0021】次に、半導体基板1上にメモリセルのメモ
リセル選択用MISFET(MetalInsulator Semicondu
ctor Field Effect Transistor )および周辺回路のM
ISFETのゲート絶縁膜を形成する。この後、半導体
基板1上に堆積された第1の窒化シリコン膜、第1のタ
ングステンシリサイド(WSix )膜および第1の多結
晶シリコン膜からなる積層膜を順次エッチングすること
により、第1のWSix 膜および第1の多結晶シリコン
膜からなるメモリセルのメモリセル選択用MISFET
および周辺回路のMISFETのゲート電極を形成す
る。
【0022】ここで、上記ゲート電極と同一層の導電膜
3を一方の電極とし、半導体基板1を他方の電極とした
ピン容量調整用の容量素子Cが形成される。ピン容量調
整用の容量素子Cの一方の電極を構成する導電膜3の面
積は、ピン容量の規格値0.5〜1. 5pFを満たすよ
うに最適設計される。
【0023】なお、上記ゲート電極を構成するメタルシ
リサイド膜にWSix 膜を用いたが、その他のメタルシ
リサイド膜、例えばモリブデンシリサイド(MoS
x )膜、チタンシリサイド(TiSix )膜、タンタ
ルシリサイド(TaSix )膜などを用いてもよい。
【0024】次に、周辺回路のnチャネル型MISFE
Tのn型半導体領域およびpチャネル型MISFETの
p型半導体領域を形成した後、半導体基板1上に堆積さ
れた第2の窒化シリコン膜をRIE(Reactive Ion Etc
hing)法などの異方性エッチングで加工することによっ
て、上記ゲート電極の側壁にサイドウォールスペーサを
形成し、ゲート電極を第1の窒化シリコン膜および第2
の窒化シリコン膜からなる絶縁膜4で覆う。この際、ピ
ン容量調整用の容量素子Cの一方の電極を構成する導電
膜3も上記絶縁膜4によって覆われる。
【0025】次に、半導体基板1上に第1の酸化シリコ
ン膜5および第1のBPSG(Boron-doped Phospho Si
licate Glass)膜6をCVD(Chemical Va
por Deposition)法によって順次堆積し
た後、900〜950℃のリフロー処理により上記第1
のBPSG膜6の表面を平坦化する。
【0026】次に、図には示さないが、メモリセルのメ
モリセル選択用MISFETと情報蓄積用容量素子を形
成する。まず、レジストパターンをマスクにして第1の
BPSG膜6、酸化シリコン膜5およびゲート絶縁膜と
同一層の絶縁膜を順次エッチングすることにより、メモ
リセル選択用MISFETの一方の後に形成されるn型
半導体領域上に第1のコンタクトホールを形成する。
【0027】次いで、上記第1のコンタクトホール内に
Pが導入された第2の多結晶シリコン膜からなる第1の
プラグ電極を形成する。なお、この第2の多結晶シリコ
ン膜に導入されたPの拡散によってメモリセル選択用M
ISFETの一方のn型半導体領域が形成される。
【0028】次に、半導体基板1上に第2の酸化シリコ
ン膜7をCVD法によって堆積する。次いで、レジスト
パターンをマスクにして第2の酸化シリコン膜7、第1
のBPSG膜6、第1の酸化シリコン膜5およびゲート
絶縁膜と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用MISFETの他方の後に形成さ
れるn型半導体領域上に第2のコンタクトホールを形成
する。
【0029】次いで、半導体基板1上にPが導入された
第3の多結晶シリコン膜および第2のWSi膜をC
VD法によって順次堆積した後、レジストパターンをマ
スクにして第2のWSix 膜および第3の多結晶シリコ
ン膜を順次エッチングすることにより、第2のWSix
膜および第3の多結晶シリコン膜からなるビット線を形
成する。
【0030】また、上記第3の多結晶シリコン膜に導入
されたPの拡散によってメモリセル選択用MISFET
の他方のn型半導体領域は形成され、ビット線は第2の
コンタクトホールを通して、このメモリセル選択用MI
SFETの他方のn型半導体領域に接続される。
【0031】次に、半導体基板1上に第3の酸化シリコ
ン膜8、第3の窒化シリコン膜および第2のBPSG膜
をCVD法によって順次堆積した後、900〜950℃
のリフロー処理により上記第2のBPSG膜の表面を平
坦化する。
【0032】次に、半導体基板1上にPが導入された第
4の多結晶シリコン膜をCVD法によって堆積した後、
レジストパターンをマスクにしてこの第4の多結晶シリ
コン膜をエッチングする。次いで、半導体基板1上にC
VD法によって堆積されたPが導入された第5の多結晶
シリコン膜をRIE法などの異方性エッチングによって
加工し、第4の多結晶シリコン膜の側壁に第5の多結晶
シリコン膜からなるサイドウォールスペーサを形成す
る。
【0033】次いで、レジストパターンをマスクにして
メモリセルの第2のBPSG膜、第3の窒化シリコン
膜、第3の酸化シリコン膜8および第2の酸化シリコン
膜7を順次エッチングすることにより、第1のコンタク
トホール内に設けられた第1のプラブ電極上に第3のコ
ンタクトホールを形成した後、半導体基板1上にPが導
入された第6の多結晶シリコン膜および第3のBPSG
膜をCVD法によって順次堆積する。
【0034】次に、レジストパターンをマスクにして上
記第3のBPSG膜、第6多結晶シリコン膜および第4
の多結晶シリコン膜を順次エッチングした後、半導体基
板1上にPが導入された第7の多結晶シリコン膜をCV
D法によって堆積する。次いで、この第7の多結晶シリ
コン膜をRIE法などの異方性エッチングによって加工
し、メモリセルの第3のBPSG膜、第6の多結晶シリ
コン膜および第4の多結晶シリコン膜の側壁に第7の多
結晶シリコン膜を残す。
【0035】次に、例えば、フッ酸溶液を用いたウエッ
トエッチングによって、第3のBPSG膜および第2の
BPSG膜を除去し、メモリセルに第4の多結晶シリコ
ン膜から第7の多結晶シリコン膜によって構成される円
筒型の蓄積電極を形成する。
【0036】次に、半導体基板1上に厚さ約2nmの第
4の窒化シリコン膜をCVD法によって堆積し、続い
て、厚さ約30nmの非晶質の酸化タンタル(Ta2
5 )膜をCVD法によって堆積した後、半導体基板1に
熱酸化処理を施すことによって、上記Ta2 5 膜を結
晶化する。その後、半導体基板1上に窒化チタン(Ti
N)膜をCVD法によって堆積し、次いで、レジストパ
ターンをマスクにしてこのTiN膜をエッチングするこ
とにより、TiN膜からなるプレート電極を形成する。
【0037】なお、容量絶縁膜にTa2 5 膜を用いた
が、その他の酸化メタル膜(例えば、(Ba,Sr)T
iO膜またはPb(Zr,Ti)O3 膜)などを用いて
もよく、また、上記プレート電極にTiN膜を用いた
が、その他のメタルナイトライド膜(例えば、WN膜)
またはメタル膜(例えば、W膜)などを用いてもよい。
【0038】以上の製造工程により、メモリセルのメモ
リセル選択用MISFETと情報蓄積用容量素子が完成
する。
【0039】次に、半導体基板1上に第4の酸化シリコ
ン膜9および第4のBPSG膜10をCVD法によって
順次堆積した後、900〜950℃のリフロー処理によ
り上記第4のBPSG膜10の表面を平坦化する。
【0040】次いで、プレート電極上、ビット線上、お
よび周辺回路のMISFETの半導体領域上とゲート電
極上に第4のコンタクトホールを形成する。この際、レ
ジストパターンをマスクにして第4のBPSG膜10、
第4の酸化シリコン膜9、第3の酸化シリコン膜8、第
2の酸化シリコン膜7、第1のBPSG膜6、第1の酸
化シリコン膜5および絶縁膜4を順次エッチングするこ
とにより、ピン容量調整用の容量素子Cの一方の電極で
ある導電膜3上にも第4のコンタクトホール11を形成
する。
【0041】次に、半導体基板1上に金属膜(図示せ
ず)を堆積した後、レジストパターンをマスクにして上
記金属膜をエッチングすることにより、第1層目のメタ
ル配線M1 が形成される。次いで、半導体基板1上にE
CR(Electron Cyclotron Resonance:電子サイクロト
ロン共鳴)プラズマCVD法によって第5の酸化シリコ
ン膜を堆積し、この第5の酸化シリコン膜によって構成
される第1の層間絶縁膜12を設ける。
【0042】次に、レジストパターンをマスクにして上
記第1の層間絶縁膜12をエッチングすることにより、
第1層目のメタル配線M1 に達するスルーホール13を
形成した後、半導体基板1上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第2層目のメタル配線M2 を形
成する。
【0043】さらに、半導体基板1上にECRプラズマ
CVD法によって第6の酸化シリコン膜を堆積し、この
第6の酸化シリコン膜によって構成される第2の層間絶
縁膜14を設ける。
【0044】次に、レジストパターンをマスクにして上
記第2の層間絶縁膜14をエッチングすることにより、
第2層目のメタル配線M2 に達するスルーホール15を
形成した後、半導体基板1上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第3層目のメタル配線M3 を形
成する。
【0045】最後に、半導体基板1の表面をパッシベー
ション膜16で被覆し、次いで、レジストパターンをマ
スクにして上記パッシベーション膜16をエッチングす
ることにより、ボンディングパッドを構成する第3層目
のメタル配線M3 上にホール17を形成する。
【0046】以上の製造方法によって、本実施の形態の
ピン容量調整用の容量素子Cを有するシンクロナスDR
AMが完成する。
【0047】このように、本実施の形態によれば、メモ
リセルのメモリセル選択用MISFETおよび周辺回路
のMISFETのゲート電極と同一層の導電膜3を一方
の電極とし、半導体基板1を他方の電極とし、フィール
ド絶縁膜と同一層の絶縁膜2を容量絶縁膜とする容量素
子Cをボンディングパッドに直付けして容量成分を形成
し、この容量素子Cを最適設計することによってピン容
量の最小値を設定することができる。さらに、上記容量
素子Cはボンディングパッドと内部回路との間には設け
られていないので、容量素子Cの容量成分は信号パス上
には現れず、容量素子Cを設けても回路動作には影響を
及ぼさない。
【0048】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0049】例えば、前記実施の形態では、ピン容量調
整用の容量素子は、メモリセルのメモリセル選択用MI
SFETおよび周辺回路のMISFETのゲート電極と
同一層の導電膜を一方の電極とし、半導体基板を他方の
電極とし、フィールド絶縁膜を容量絶縁膜としたが、上
記他方の電極を半導体基板に設けられたウエル領域とし
てもよい。また、層間絶縁膜を介して上下に位置するメ
タル配線の上層のメタル配線を一方の電極とし、下層の
メタル配線を他方の電極とし、上記層間絶縁膜を容量絶
縁膜としてピン容量調整用の容量素子を構成してもよ
い。
【0050】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0051】本発明によれば、回路動作に影響を及ぼす
ことなくボンディングパッドに直付けされた容量素子に
よってピン容量を調整することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるピン容量調整用の
容量素子を説明するための入力端子部の回路図を示す。
【図2】本発明の一実施の形態であるピン容量調整用の
容量素子の製造方法を説明するための半導体基板の要部
平面図である。
【図3】図2のA−A’線における半導体基板の要部断
面図である。
【符号の説明】
1 半導体基板 2 絶縁膜 3 導電膜 4 絶縁膜 5 第1の酸化シリコン膜 6 第1のBPSG膜 7 第2の酸化シリコン膜 8 第3の酸化シリコン膜 9 第4の酸化シリコン膜 10 第4のBPSG膜 11 第4のコンタクトホール 12 第1の層間絶縁膜 13 スルーホール 14 第2の層間絶縁膜 15 スルーホール 16 パッシベーション 17 ホール C 容量素子 M1 第1層目のメタル配線 M2 第2層目のメタル配線 M3 第3層目のメタル配線

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップのピン容量を調整するため
    の容量素子が、ボンディングパッドに直付けされている
    ことを特徴とする半導体集積回路装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置であ
    って、前記容量素子は、ボンディングパッドと内部回路
    との間以外の領域に形成されていることを特徴とする半
    導体集積回路装置。
  3. 【請求項3】 請求項1記載の半導体集積回路装置であ
    って、前記容量素子の容量値は、0. 5〜1. 5pFで
    あることを特徴とする半導体集積回路装置。
  4. 【請求項4】 請求項1記載の半導体集積回路装置であ
    って、前記容量素子は、半導体基板またはウエル領域を
    一方の電極とし、MISFETのゲート電極と同一層の
    導電膜を他方の電極とし、素子間分離用のフィールド絶
    縁膜を容量絶縁膜として構成されることを特徴とする半
    導体集積回路装置。
  5. 【請求項5】 請求項1記載の半導体集積回路装置であ
    って、前記容量素子は、層間絶縁膜を介して上下に位置
    する配線層の上層の配線層を一方の電極とし、下層の配
    線層を他方の電極とし、前記層間絶縁膜を容量絶縁膜と
    して構成されることを特徴とする半導体集積回路装置。
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* Cited by examiner, † Cited by third party
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DE10131940A1 (de) * 2001-07-02 2003-01-23 Infineon Technologies Ag Halbleiterchip und Verfahren zu dessen Herstellung
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