JPH11145394A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH11145394A JPH11145394A JP9302397A JP30239797A JPH11145394A JP H11145394 A JPH11145394 A JP H11145394A JP 9302397 A JP9302397 A JP 9302397A JP 30239797 A JP30239797 A JP 30239797A JP H11145394 A JPH11145394 A JP H11145394A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitance
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims description 25
- 239000010410 layer Substances 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 238000005530 etching Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 244000228957 Ferula foetida Species 0.000 description 1
- -1 Phospho Chemical class 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
すことなくピン容量を制御することができる技術を提供
する。 【解決手段】 半導体集積回路装置は、半導体チップの
ピン容量を調整するための容量素子Cを有しており、上
記容量素子Cがボンディングパッドと内部回路との間以
外の領域でボンディングパッドに直付けされている。こ
れによって、ピン容量の最小値は確保され、また、上記
容量素子Cの容量成分は信号パス上には現れないので、
容量素子Cを設けても回路動作には影響を及ぼさない。
Description
ン容量の調整を必要とする半導体集積回路装置に関し、
特に、シンクロナスDRAM(Synchronous Dynamic Ra
ndom Access Memory)を有する半導体集積回路装置に適
用して有効な技術に関するものである。
ックと同期させて、すべての入出力情報を半導体チップ
の入出力部のラッチでとり込み動作させる同期動作方式
であり、すべての動作モードをシステムクロック幅に等
しいコマンド信号の組み合わせで指定できるので、従来
の高速ページモード以上の高スループット機能をもつ。
信号の組み合わせでチップの動作モードが決まり、この
モードがチップ内のコマンドデコーダで解読され、これ
をもとにチップ内部の動作が始まる。ここで、列アドレ
スやバースト長などをクロックサイクル数という形でア
ドレスピンから初期入力すると、バンクを切り換えても
連続データが絶え間無く得られる。これらの動作は、バ
ーストモードのアドレスをアドレスカウンタによって発
生して、順次列デコーダに送ることによって実現されて
いる。
高速動作を実現するために、半導体チップのピン容量の
最大値が規定されており、例えば、I/O部(入出力
部)のピン容量は4〜5pF、他のピン容量は2. 5p
F以下に設定される。ここでピン容量とは、半導体チッ
プの外部、すなわち、リードフレームから見た半導体集
積回路装置の内部回路、ボンディングパッド、ワイヤー
などの全容量である。
例えば、培風館発行「超LSIメモリ」 1994年11
月5日発行、伊藤清男著、P346に記載されている。
ロナスDRAMにおいては、ノイズの発生を抑え、ま
た、発生したノイズの反射を抑えるために、インピーダ
ンスの整合をとらなくてはならず、このため、ピン容量
の最大値に加えてピン容量の最小値を規定する必要が生
じた。
ると、ピン容量の最小値を設定するために、単に、ボン
ディングパッドと内部回路との間に容量素子を接続する
と、ピン容量が規格の最大値よりも増加して回路動作に
影響を及ぼすという問題が生ずる。
路動作に影響を及ぼすことなくピン容量を制御すること
ができる技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
は、半導体チップのピン容量を調整するための容量素子
を有しており、上記容量素子がボンディングパッドと内
部回路との間以外の領域でボンディングパッドに直付け
されているものである。
ドに容量素子を直付けすることによってピン容量の最小
値が確保され、また、ボンディングパッドと内部回路と
の間に上記容量素子は形成されないので、容量素子の容
量成分は信号パス上には現れず、回路動作には影響を及
ぼさない。
に基づいて詳細に説明する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
容量調整用の容量素子を説明するための入力端子部の回
路図を示す。
ングパッドとの間には、静電気放電(Electrostatic Di
scharge ;ESD)入力保護素子が設けられている。
り、あるいは電荷を帯びた絶縁物に触れることによって
静電気を蓄える。このような導電体や人間が半導体チッ
プに触れて回路中の放電向きのパスを通じて静電気が放
電されると、瞬間的に大電流が流れ回路が破壊されるこ
とがある。そこで、信頼性を確保するために、内部回路
をESDから保護する頑丈な入力デバイス、すなわちE
SD保護素子が設けられている。
ば、約1pFの容量を有するピン容量調整用の容量素子
Cが直付けされている。信号のアクセス時間は信号パス
の遅延時間(抵抗×容量)によって決まるが、ピン容量
調整用の容量素子Cはボンディングパッドと内部回路と
の間には形成されずに、ボンディングパッドに直付けさ
れているので、容量素子Cの容量成分は信号パス上には
現れない。
本実施の形態のピン容量調整用の容量素子Cの製造方法
を図2および図3を用いて説明する。図2はピン容量調
整用の容量素子Cの要部平面図、図3は図2のA−A’
線の要部断面図である。なお、シンクロナスDRAMを
構成するメモリセルのメモリセル選択用MISFETと
情報蓄積用容量素子および周辺回路は図には示さず、ピ
ン容量調整用の容量素子Cのみを示す。
体基板1の主面上に周知の方法で、p型ウエルおよびn
型ウエルを形成し、次いで、素子間分離用のフィールド
絶縁膜を形成する。ここで、上記フィールド絶縁膜と同
一層の絶縁膜2によってピン容量調整用の容量素子Cの
容量絶縁膜が形成される。
リセル選択用MISFET(MetalInsulator Semicondu
ctor Field Effect Transistor )および周辺回路のM
ISFETのゲート絶縁膜を形成する。この後、半導体
基板1上に堆積された第1の窒化シリコン膜、第1のタ
ングステンシリサイド(WSix )膜および第1の多結
晶シリコン膜からなる積層膜を順次エッチングすること
により、第1のWSix 膜および第1の多結晶シリコン
膜からなるメモリセルのメモリセル選択用MISFET
および周辺回路のMISFETのゲート電極を形成す
る。
3を一方の電極とし、半導体基板1を他方の電極とした
ピン容量調整用の容量素子Cが形成される。ピン容量調
整用の容量素子Cの一方の電極を構成する導電膜3の面
積は、ピン容量の規格値0.5〜1. 5pFを満たすよ
うに最適設計される。
リサイド膜にWSix 膜を用いたが、その他のメタルシ
リサイド膜、例えばモリブデンシリサイド(MoS
ix )膜、チタンシリサイド(TiSix )膜、タンタ
ルシリサイド(TaSix )膜などを用いてもよい。
Tのn型半導体領域およびpチャネル型MISFETの
p型半導体領域を形成した後、半導体基板1上に堆積さ
れた第2の窒化シリコン膜をRIE(Reactive Ion Etc
hing)法などの異方性エッチングで加工することによっ
て、上記ゲート電極の側壁にサイドウォールスペーサを
形成し、ゲート電極を第1の窒化シリコン膜および第2
の窒化シリコン膜からなる絶縁膜4で覆う。この際、ピ
ン容量調整用の容量素子Cの一方の電極を構成する導電
膜3も上記絶縁膜4によって覆われる。
ン膜5および第1のBPSG(Boron-doped Phospho Si
licate Glass)膜6をCVD(Chemical Va
por Deposition)法によって順次堆積し
た後、900〜950℃のリフロー処理により上記第1
のBPSG膜6の表面を平坦化する。
モリセル選択用MISFETと情報蓄積用容量素子を形
成する。まず、レジストパターンをマスクにして第1の
BPSG膜6、酸化シリコン膜5およびゲート絶縁膜と
同一層の絶縁膜を順次エッチングすることにより、メモ
リセル選択用MISFETの一方の後に形成されるn型
半導体領域上に第1のコンタクトホールを形成する。
Pが導入された第2の多結晶シリコン膜からなる第1の
プラグ電極を形成する。なお、この第2の多結晶シリコ
ン膜に導入されたPの拡散によってメモリセル選択用M
ISFETの一方のn型半導体領域が形成される。
ン膜7をCVD法によって堆積する。次いで、レジスト
パターンをマスクにして第2の酸化シリコン膜7、第1
のBPSG膜6、第1の酸化シリコン膜5およびゲート
絶縁膜と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用MISFETの他方の後に形成さ
れるn型半導体領域上に第2のコンタクトホールを形成
する。
第3の多結晶シリコン膜および第2のWSix 膜をC
VD法によって順次堆積した後、レジストパターンをマ
スクにして第2のWSix 膜および第3の多結晶シリコ
ン膜を順次エッチングすることにより、第2のWSix
膜および第3の多結晶シリコン膜からなるビット線を形
成する。
されたPの拡散によってメモリセル選択用MISFET
の他方のn型半導体領域は形成され、ビット線は第2の
コンタクトホールを通して、このメモリセル選択用MI
SFETの他方のn型半導体領域に接続される。
ン膜8、第3の窒化シリコン膜および第2のBPSG膜
をCVD法によって順次堆積した後、900〜950℃
のリフロー処理により上記第2のBPSG膜の表面を平
坦化する。
4の多結晶シリコン膜をCVD法によって堆積した後、
レジストパターンをマスクにしてこの第4の多結晶シリ
コン膜をエッチングする。次いで、半導体基板1上にC
VD法によって堆積されたPが導入された第5の多結晶
シリコン膜をRIE法などの異方性エッチングによって
加工し、第4の多結晶シリコン膜の側壁に第5の多結晶
シリコン膜からなるサイドウォールスペーサを形成す
る。
メモリセルの第2のBPSG膜、第3の窒化シリコン
膜、第3の酸化シリコン膜8および第2の酸化シリコン
膜7を順次エッチングすることにより、第1のコンタク
トホール内に設けられた第1のプラブ電極上に第3のコ
ンタクトホールを形成した後、半導体基板1上にPが導
入された第6の多結晶シリコン膜および第3のBPSG
膜をCVD法によって順次堆積する。
記第3のBPSG膜、第6多結晶シリコン膜および第4
の多結晶シリコン膜を順次エッチングした後、半導体基
板1上にPが導入された第7の多結晶シリコン膜をCV
D法によって堆積する。次いで、この第7の多結晶シリ
コン膜をRIE法などの異方性エッチングによって加工
し、メモリセルの第3のBPSG膜、第6の多結晶シリ
コン膜および第4の多結晶シリコン膜の側壁に第7の多
結晶シリコン膜を残す。
トエッチングによって、第3のBPSG膜および第2の
BPSG膜を除去し、メモリセルに第4の多結晶シリコ
ン膜から第7の多結晶シリコン膜によって構成される円
筒型の蓄積電極を形成する。
4の窒化シリコン膜をCVD法によって堆積し、続い
て、厚さ約30nmの非晶質の酸化タンタル(Ta2 O
5 )膜をCVD法によって堆積した後、半導体基板1に
熱酸化処理を施すことによって、上記Ta2 O5 膜を結
晶化する。その後、半導体基板1上に窒化チタン(Ti
N)膜をCVD法によって堆積し、次いで、レジストパ
ターンをマスクにしてこのTiN膜をエッチングするこ
とにより、TiN膜からなるプレート電極を形成する。
が、その他の酸化メタル膜(例えば、(Ba,Sr)T
iO膜またはPb(Zr,Ti)O3 膜)などを用いて
もよく、また、上記プレート電極にTiN膜を用いた
が、その他のメタルナイトライド膜(例えば、WN膜)
またはメタル膜(例えば、W膜)などを用いてもよい。
リセル選択用MISFETと情報蓄積用容量素子が完成
する。
ン膜9および第4のBPSG膜10をCVD法によって
順次堆積した後、900〜950℃のリフロー処理によ
り上記第4のBPSG膜10の表面を平坦化する。
よび周辺回路のMISFETの半導体領域上とゲート電
極上に第4のコンタクトホールを形成する。この際、レ
ジストパターンをマスクにして第4のBPSG膜10、
第4の酸化シリコン膜9、第3の酸化シリコン膜8、第
2の酸化シリコン膜7、第1のBPSG膜6、第1の酸
化シリコン膜5および絶縁膜4を順次エッチングするこ
とにより、ピン容量調整用の容量素子Cの一方の電極で
ある導電膜3上にも第4のコンタクトホール11を形成
する。
ず)を堆積した後、レジストパターンをマスクにして上
記金属膜をエッチングすることにより、第1層目のメタ
ル配線M1 が形成される。次いで、半導体基板1上にE
CR(Electron Cyclotron Resonance:電子サイクロト
ロン共鳴)プラズマCVD法によって第5の酸化シリコ
ン膜を堆積し、この第5の酸化シリコン膜によって構成
される第1の層間絶縁膜12を設ける。
記第1の層間絶縁膜12をエッチングすることにより、
第1層目のメタル配線M1 に達するスルーホール13を
形成した後、半導体基板1上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第2層目のメタル配線M2 を形
成する。
CVD法によって第6の酸化シリコン膜を堆積し、この
第6の酸化シリコン膜によって構成される第2の層間絶
縁膜14を設ける。
記第2の層間絶縁膜14をエッチングすることにより、
第2層目のメタル配線M2 に達するスルーホール15を
形成した後、半導体基板1上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第3層目のメタル配線M3 を形
成する。
ション膜16で被覆し、次いで、レジストパターンをマ
スクにして上記パッシベーション膜16をエッチングす
ることにより、ボンディングパッドを構成する第3層目
のメタル配線M3 上にホール17を形成する。
ピン容量調整用の容量素子Cを有するシンクロナスDR
AMが完成する。
リセルのメモリセル選択用MISFETおよび周辺回路
のMISFETのゲート電極と同一層の導電膜3を一方
の電極とし、半導体基板1を他方の電極とし、フィール
ド絶縁膜と同一層の絶縁膜2を容量絶縁膜とする容量素
子Cをボンディングパッドに直付けして容量成分を形成
し、この容量素子Cを最適設計することによってピン容
量の最小値を設定することができる。さらに、上記容量
素子Cはボンディングパッドと内部回路との間には設け
られていないので、容量素子Cの容量成分は信号パス上
には現れず、容量素子Cを設けても回路動作には影響を
及ぼさない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
整用の容量素子は、メモリセルのメモリセル選択用MI
SFETおよび周辺回路のMISFETのゲート電極と
同一層の導電膜を一方の電極とし、半導体基板を他方の
電極とし、フィールド絶縁膜を容量絶縁膜としたが、上
記他方の電極を半導体基板に設けられたウエル領域とし
てもよい。また、層間絶縁膜を介して上下に位置するメ
タル配線の上層のメタル配線を一方の電極とし、下層の
メタル配線を他方の電極とし、上記層間絶縁膜を容量絶
縁膜としてピン容量調整用の容量素子を構成してもよ
い。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
ことなくボンディングパッドに直付けされた容量素子に
よってピン容量を調整することができる。
容量素子を説明するための入力端子部の回路図を示す。
容量素子の製造方法を説明するための半導体基板の要部
平面図である。
面図である。
Claims (5)
- 【請求項1】 半導体チップのピン容量を調整するため
の容量素子が、ボンディングパッドに直付けされている
ことを特徴とする半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置であ
って、前記容量素子は、ボンディングパッドと内部回路
との間以外の領域に形成されていることを特徴とする半
導体集積回路装置。 - 【請求項3】 請求項1記載の半導体集積回路装置であ
って、前記容量素子の容量値は、0. 5〜1. 5pFで
あることを特徴とする半導体集積回路装置。 - 【請求項4】 請求項1記載の半導体集積回路装置であ
って、前記容量素子は、半導体基板またはウエル領域を
一方の電極とし、MISFETのゲート電極と同一層の
導電膜を他方の電極とし、素子間分離用のフィールド絶
縁膜を容量絶縁膜として構成されることを特徴とする半
導体集積回路装置。 - 【請求項5】 請求項1記載の半導体集積回路装置であ
って、前記容量素子は、層間絶縁膜を介して上下に位置
する配線層の上層の配線層を一方の電極とし、下層の配
線層を他方の電極とし、前記層間絶縁膜を容量絶縁膜と
して構成されることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30239797A JP3532398B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体集積回路装置および半導体集積回路メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30239797A JP3532398B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体集積回路装置および半導体集積回路メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145394A true JPH11145394A (ja) | 1999-05-28 |
JP3532398B2 JP3532398B2 (ja) | 2004-05-31 |
Family
ID=17908431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30239797A Expired - Fee Related JP3532398B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体集積回路装置および半導体集積回路メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3532398B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10131940A1 (de) * | 2001-07-02 | 2003-01-23 | Infineon Technologies Ag | Halbleiterchip und Verfahren zu dessen Herstellung |
US7598537B2 (en) | 2002-10-07 | 2009-10-06 | Oki Semiconductor Co., Ltd | Semiconductor device |
-
1997
- 1997-11-05 JP JP30239797A patent/JP3532398B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10131940A1 (de) * | 2001-07-02 | 2003-01-23 | Infineon Technologies Ag | Halbleiterchip und Verfahren zu dessen Herstellung |
US6649999B2 (en) | 2001-07-02 | 2003-11-18 | Infineon Technologies Ag | Semiconductor chip configuration with a layer sequence with functional elements contacted by contact pads |
DE10131940B4 (de) * | 2001-07-02 | 2006-01-19 | Infineon Technologies Ag | Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung |
US7598537B2 (en) | 2002-10-07 | 2009-10-06 | Oki Semiconductor Co., Ltd | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP3532398B2 (ja) | 2004-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI789775B (zh) | 形成微電子裝置的方法、及相關的微電子裝置、記憶體裝置、電子系統、及其他方法 | |
US5652186A (en) | Semiconductor device and a method of manufacturing thereof | |
KR100561984B1 (ko) | 반도체장치의 층간 접속 신뢰성을 향상시키기 위한 반도체 장치 및 그 제조방법 | |
JP3251778B2 (ja) | 半導体記憶装置およびその製造方法 | |
KR100532787B1 (ko) | 금속대금속캐패시터장치및제조방법 | |
JP2012199572A (ja) | 集積回路とその方法 | |
JP3943294B2 (ja) | 半導体集積回路装置 | |
JP2001085625A (ja) | 半導体集積回路装置およびその製造方法 | |
US20240170427A1 (en) | Memory devices and related electronic systems | |
JPH1050956A (ja) | 半導体集積回路装置の製造方法 | |
JP2000077535A (ja) | 半導体装置及びその製造方法 | |
JP3532398B2 (ja) | 半導体集積回路装置および半導体集積回路メモリ装置 | |
JPH0774268A (ja) | 半導体記憶装置およびその製造方法 | |
US6603164B2 (en) | Integrated semiconductor memory configuration | |
KR20100085391A (ko) | 금속-절연막-금속(mim) 커패시터를 갖는 반도체 소자 및그 제조방법 | |
JPH098244A (ja) | 半導体装置とその製造方法 | |
JPH1098166A (ja) | 半導体記憶装置及びその製造方法 | |
JP2002076290A (ja) | 半導体メモリ装置 | |
JP3030812B2 (ja) | 化学的機械研磨法を利用したdramキャパシタの製造法 | |
KR100365935B1 (ko) | 반도체소자의저장전극형성방법 | |
JP2000332105A (ja) | 半導体装置の製造方法 | |
JP2000077624A (ja) | 高集積半導体メモリ装置及びその製造方法 | |
JPH1079479A (ja) | 半導体集積回路装置及びその製造方法 | |
JP2000340566A (ja) | 半導体装置の製造方法 | |
TW507353B (en) | Manufacturing method of anti-fuse structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040303 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |