JPH11145394A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11145394A JPH11145394A JP9302397A JP30239797A JPH11145394A JP H11145394 A JPH11145394 A JP H11145394A JP 9302397 A JP9302397 A JP 9302397A JP 30239797 A JP30239797 A JP 30239797A JP H11145394 A JPH11145394 A JP H11145394A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01—ELECTRIC ELEMENTS
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置の回路動作に影響を及ぼ
すことなくピン容量を制御することができる技術を提供
する。 【解決手段】 半導体集積回路装置は、半導体チップの
ピン容量を調整するための容量素子Ｃを有しており、上
記容量素子Ｃがボンディングパッドと内部回路との間以
外の領域でボンディングパッドに直付けされている。こ
れによって、ピン容量の最小値は確保され、また、上記
容量素子Ｃの容量成分は信号パス上には現れないので、
容量素子Ｃを設けても回路動作には影響を及ぼさない。
すことなくピン容量を制御することができる技術を提供
する。 【解決手段】 半導体集積回路装置は、半導体チップの
ピン容量を調整するための容量素子Ｃを有しており、上
記容量素子Ｃがボンディングパッドと内部回路との間以
外の領域でボンディングパッドに直付けされている。こ
れによって、ピン容量の最小値は確保され、また、上記
容量素子Ｃの容量成分は信号パス上には現れないので、
容量素子Ｃを設けても回路動作には影響を及ぼさない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップのピ
ン容量の調整を必要とする半導体集積回路装置に関し、
特に、シンクロナスＤＲＡＭ（Synchronous Dynamic Ra
ndom Access Memory）を有する半導体集積回路装置に適
用して有効な技術に関するものである。
ン容量の調整を必要とする半導体集積回路装置に関し、
特に、シンクロナスＤＲＡＭ（Synchronous Dynamic Ra
ndom Access Memory）を有する半導体集積回路装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】シンクロナスＤＲＡＭは、システムクロ
ックと同期させて、すべての入出力情報を半導体チップ
の入出力部のラッチでとり込み動作させる同期動作方式
であり、すべての動作モードをシステムクロック幅に等
しいコマンド信号の組み合わせで指定できるので、従来
の高速ページモード以上の高スループット機能をもつ。
ックと同期させて、すべての入出力情報を半導体チップ
の入出力部のラッチでとり込み動作させる同期動作方式
であり、すべての動作モードをシステムクロック幅に等
しいコマンド信号の組み合わせで指定できるので、従来
の高速ページモード以上の高スループット機能をもつ。
【０００３】すなわち、クロックパルス幅に等しい外部
信号の組み合わせでチップの動作モードが決まり、この
モードがチップ内のコマンドデコーダで解読され、これ
をもとにチップ内部の動作が始まる。ここで、列アドレ
スやバースト長などをクロックサイクル数という形でア
ドレスピンから初期入力すると、バンクを切り換えても
連続データが絶え間無く得られる。これらの動作は、バ
ーストモードのアドレスをアドレスカウンタによって発
生して、順次列デコーダに送ることによって実現されて
いる。
信号の組み合わせでチップの動作モードが決まり、この
モードがチップ内のコマンドデコーダで解読され、これ
をもとにチップ内部の動作が始まる。ここで、列アドレ
スやバースト長などをクロックサイクル数という形でア
ドレスピンから初期入力すると、バンクを切り換えても
連続データが絶え間無く得られる。これらの動作は、バ
ーストモードのアドレスをアドレスカウンタによって発
生して、順次列デコーダに送ることによって実現されて
いる。
【０００４】従って、このシンクロナスＤＲＡＭでは、
高速動作を実現するために、半導体チップのピン容量の
最大値が規定されており、例えば、Ｉ／Ｏ部（入出力
部）のピン容量は４〜５ｐＦ、他のピン容量は２. ５ｐ
Ｆ以下に設定される。ここでピン容量とは、半導体チッ
プの外部、すなわち、リードフレームから見た半導体集
積回路装置の内部回路、ボンディングパッド、ワイヤー
などの全容量である。
高速動作を実現するために、半導体チップのピン容量の
最大値が規定されており、例えば、Ｉ／Ｏ部（入出力
部）のピン容量は４〜５ｐＦ、他のピン容量は２. ５ｐ
Ｆ以下に設定される。ここでピン容量とは、半導体チッ
プの外部、すなわち、リードフレームから見た半導体集
積回路装置の内部回路、ボンディングパッド、ワイヤー
などの全容量である。
【０００５】なお、シンクロナスＤＲＡＭについては、
例えば、培風館発行「超ＬＳＩメモリ」 １９９４年１１
月５日発行、伊藤清男著、Ｐ３４６に記載されている。
例えば、培風館発行「超ＬＳＩメモリ」 １９９４年１１
月５日発行、伊藤清男著、Ｐ３４６に記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、シンク
ロナスＤＲＡＭにおいては、ノイズの発生を抑え、ま
た、発生したノイズの反射を抑えるために、インピーダ
ンスの整合をとらなくてはならず、このため、ピン容量
の最大値に加えてピン容量の最小値を規定する必要が生
じた。
ロナスＤＲＡＭにおいては、ノイズの発生を抑え、ま
た、発生したノイズの反射を抑えるために、インピーダ
ンスの整合をとらなくてはならず、このため、ピン容量
の最大値に加えてピン容量の最小値を規定する必要が生
じた。
【０００７】ところが、本発明者が検討したところによ
ると、ピン容量の最小値を設定するために、単に、ボン
ディングパッドと内部回路との間に容量素子を接続する
と、ピン容量が規格の最大値よりも増加して回路動作に
影響を及ぼすという問題が生ずる。
ると、ピン容量の最小値を設定するために、単に、ボン
ディングパッドと内部回路との間に容量素子を接続する
と、ピン容量が規格の最大値よりも増加して回路動作に
影響を及ぼすという問題が生ずる。
【０００８】本発明の目的は、半導体集積回路装置の回
路動作に影響を及ぼすことなくピン容量を制御すること
ができる技術を提供することにある。
路動作に影響を及ぼすことなくピン容量を制御すること
ができる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、半導体チップのピン容量を調整するための容量素子
を有しており、上記容量素子がボンディングパッドと内
部回路との間以外の領域でボンディングパッドに直付け
されているものである。
は、半導体チップのピン容量を調整するための容量素子
を有しており、上記容量素子がボンディングパッドと内
部回路との間以外の領域でボンディングパッドに直付け
されているものである。
【００１２】上記した手段によれば、ボンディングパッ
ドに容量素子を直付けすることによってピン容量の最小
値が確保され、また、ボンディングパッドと内部回路と
の間に上記容量素子は形成されないので、容量素子の容
量成分は信号パス上には現れず、回路動作には影響を及
ぼさない。
ドに容量素子を直付けすることによってピン容量の最小
値が確保され、また、ボンディングパッドと内部回路と
の間に上記容量素子は形成されないので、容量素子の容
量成分は信号パス上には現れず、回路動作には影響を及
ぼさない。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１４】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１５】図１は、本発明の一実施の形態であるピン
容量調整用の容量素子を説明するための入力端子部の回
路図を示す。
容量調整用の容量素子を説明するための入力端子部の回
路図を示す。
【００１６】半導体集積回路装置の内部回路とボンディ
ングパッドとの間には、静電気放電（Electrostatic Di
scharge ；ＥＳＤ）入力保護素子が設けられている。
ングパッドとの間には、静電気放電（Electrostatic Di
scharge ；ＥＳＤ）入力保護素子が設けられている。
【００１７】接地していない導電体や人間は、誘電によ
り、あるいは電荷を帯びた絶縁物に触れることによって
静電気を蓄える。このような導電体や人間が半導体チッ
プに触れて回路中の放電向きのパスを通じて静電気が放
電されると、瞬間的に大電流が流れ回路が破壊されるこ
とがある。そこで、信頼性を確保するために、内部回路
をＥＳＤから保護する頑丈な入力デバイス、すなわちＥ
ＳＤ保護素子が設けられている。
り、あるいは電荷を帯びた絶縁物に触れることによって
静電気を蓄える。このような導電体や人間が半導体チッ
プに触れて回路中の放電向きのパスを通じて静電気が放
電されると、瞬間的に大電流が流れ回路が破壊されるこ
とがある。そこで、信頼性を確保するために、内部回路
をＥＳＤから保護する頑丈な入力デバイス、すなわちＥ
ＳＤ保護素子が設けられている。
【００１８】さらに、ボンディングパッドには、例え
ば、約１ｐＦの容量を有するピン容量調整用の容量素子
Ｃが直付けされている。信号のアクセス時間は信号パス
の遅延時間（抵抗×容量）によって決まるが、ピン容量
調整用の容量素子Ｃはボンディングパッドと内部回路と
の間には形成されずに、ボンディングパッドに直付けさ
れているので、容量素子Ｃの容量成分は信号パス上には
現れない。
ば、約１ｐＦの容量を有するピン容量調整用の容量素子
Ｃが直付けされている。信号のアクセス時間は信号パス
の遅延時間（抵抗×容量）によって決まるが、ピン容量
調整用の容量素子Ｃはボンディングパッドと内部回路と
の間には形成されずに、ボンディングパッドに直付けさ
れているので、容量素子Ｃの容量成分は信号パス上には
現れない。
【００１９】次に、シンクロナスＤＲＡＭに適用された
本実施の形態のピン容量調整用の容量素子Ｃの製造方法
を図２および図３を用いて説明する。図２はピン容量調
整用の容量素子Ｃの要部平面図、図３は図２のＡ−Ａ’
線の要部断面図である。なお、シンクロナスＤＲＡＭを
構成するメモリセルのメモリセル選択用ＭＩＳＦＥＴと
情報蓄積用容量素子および周辺回路は図には示さず、ピ
ン容量調整用の容量素子Ｃのみを示す。
本実施の形態のピン容量調整用の容量素子Ｃの製造方法
を図２および図３を用いて説明する。図２はピン容量調
整用の容量素子Ｃの要部平面図、図３は図２のＡ−Ａ’
線の要部断面図である。なお、シンクロナスＤＲＡＭを
構成するメモリセルのメモリセル選択用ＭＩＳＦＥＴと
情報蓄積用容量素子および周辺回路は図には示さず、ピ
ン容量調整用の容量素子Ｃのみを示す。
【００２０】まず、ｐ- 型シリコン単結晶からなる半導
体基板１の主面上に周知の方法で、ｐ型ウエルおよびｎ
型ウエルを形成し、次いで、素子間分離用のフィールド
絶縁膜を形成する。ここで、上記フィールド絶縁膜と同
一層の絶縁膜２によってピン容量調整用の容量素子Ｃの
容量絶縁膜が形成される。
体基板１の主面上に周知の方法で、ｐ型ウエルおよびｎ
型ウエルを形成し、次いで、素子間分離用のフィールド
絶縁膜を形成する。ここで、上記フィールド絶縁膜と同
一層の絶縁膜２によってピン容量調整用の容量素子Ｃの
容量絶縁膜が形成される。
【００２１】次に、半導体基板１上にメモリセルのメモ
リセル選択用ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor Field Effect Transistor ）および周辺回路のＭ
ＩＳＦＥＴのゲート絶縁膜を形成する。この後、半導体
基板１上に堆積された第１の窒化シリコン膜、第１のタ
ングステンシリサイド（ＷＳｉx ）膜および第１の多結
晶シリコン膜からなる積層膜を順次エッチングすること
により、第１のＷＳｉx 膜および第１の多結晶シリコン
膜からなるメモリセルのメモリセル選択用ＭＩＳＦＥＴ
および周辺回路のＭＩＳＦＥＴのゲート電極を形成す
る。
リセル選択用ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor Field Effect Transistor ）および周辺回路のＭ
ＩＳＦＥＴのゲート絶縁膜を形成する。この後、半導体
基板１上に堆積された第１の窒化シリコン膜、第１のタ
ングステンシリサイド（ＷＳｉx ）膜および第１の多結
晶シリコン膜からなる積層膜を順次エッチングすること
により、第１のＷＳｉx 膜および第１の多結晶シリコン
膜からなるメモリセルのメモリセル選択用ＭＩＳＦＥＴ
および周辺回路のＭＩＳＦＥＴのゲート電極を形成す
る。
【００２２】ここで、上記ゲート電極と同一層の導電膜
３を一方の電極とし、半導体基板１を他方の電極とした
ピン容量調整用の容量素子Ｃが形成される。ピン容量調
整用の容量素子Ｃの一方の電極を構成する導電膜３の面
積は、ピン容量の規格値０.５〜１. ５ｐＦを満たすよ
うに最適設計される。
３を一方の電極とし、半導体基板１を他方の電極とした
ピン容量調整用の容量素子Ｃが形成される。ピン容量調
整用の容量素子Ｃの一方の電極を構成する導電膜３の面
積は、ピン容量の規格値０.５〜１. ５ｐＦを満たすよ
うに最適設計される。
【００２３】なお、上記ゲート電極を構成するメタルシ
リサイド膜にＷＳｉx 膜を用いたが、その他のメタルシ
リサイド膜、例えばモリブデンシリサイド（ＭｏＳ
ｉx ）膜、チタンシリサイド（ＴｉＳｉx ）膜、タンタ
ルシリサイド（ＴａＳｉx ）膜などを用いてもよい。
リサイド膜にＷＳｉx 膜を用いたが、その他のメタルシ
リサイド膜、例えばモリブデンシリサイド（ＭｏＳ
ｉx ）膜、チタンシリサイド（ＴｉＳｉx ）膜、タンタ
ルシリサイド（ＴａＳｉx ）膜などを用いてもよい。
【００２４】次に、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔのｎ型半導体領域およびｐチャネル型ＭＩＳＦＥＴの
ｐ型半導体領域を形成した後、半導体基板１上に堆積さ
れた第２の窒化シリコン膜をＲＩＥ（Reactive Ion Etc
hing）法などの異方性エッチングで加工することによっ
て、上記ゲート電極の側壁にサイドウォールスペーサを
形成し、ゲート電極を第１の窒化シリコン膜および第２
の窒化シリコン膜からなる絶縁膜４で覆う。この際、ピ
ン容量調整用の容量素子Ｃの一方の電極を構成する導電
膜３も上記絶縁膜４によって覆われる。
Ｔのｎ型半導体領域およびｐチャネル型ＭＩＳＦＥＴの
ｐ型半導体領域を形成した後、半導体基板１上に堆積さ
れた第２の窒化シリコン膜をＲＩＥ（Reactive Ion Etc
hing）法などの異方性エッチングで加工することによっ
て、上記ゲート電極の側壁にサイドウォールスペーサを
形成し、ゲート電極を第１の窒化シリコン膜および第２
の窒化シリコン膜からなる絶縁膜４で覆う。この際、ピ
ン容量調整用の容量素子Ｃの一方の電極を構成する導電
膜３も上記絶縁膜４によって覆われる。
【００２５】次に、半導体基板１上に第１の酸化シリコ
ン膜５および第１のＢＰＳＧ（Boron-doped Phospho Si
licate Glass）膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって順次堆積し
た後、９００〜９５０℃のリフロー処理により上記第１
のＢＰＳＧ膜６の表面を平坦化する。
ン膜５および第１のＢＰＳＧ（Boron-doped Phospho Si
licate Glass）膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって順次堆積し
た後、９００〜９５０℃のリフロー処理により上記第１
のＢＰＳＧ膜６の表面を平坦化する。
【００２６】次に、図には示さないが、メモリセルのメ
モリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子を形
成する。まず、レジストパターンをマスクにして第１の
ＢＰＳＧ膜６、酸化シリコン膜５およびゲート絶縁膜と
同一層の絶縁膜を順次エッチングすることにより、メモ
リセル選択用ＭＩＳＦＥＴの一方の後に形成されるｎ型
半導体領域上に第１のコンタクトホールを形成する。
モリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子を形
成する。まず、レジストパターンをマスクにして第１の
ＢＰＳＧ膜６、酸化シリコン膜５およびゲート絶縁膜と
同一層の絶縁膜を順次エッチングすることにより、メモ
リセル選択用ＭＩＳＦＥＴの一方の後に形成されるｎ型
半導体領域上に第１のコンタクトホールを形成する。
【００２７】次いで、上記第１のコンタクトホール内に
Ｐが導入された第２の多結晶シリコン膜からなる第１の
プラグ電極を形成する。なお、この第２の多結晶シリコ
ン膜に導入されたＰの拡散によってメモリセル選択用Ｍ
ＩＳＦＥＴの一方のｎ型半導体領域が形成される。
Ｐが導入された第２の多結晶シリコン膜からなる第１の
プラグ電極を形成する。なお、この第２の多結晶シリコ
ン膜に導入されたＰの拡散によってメモリセル選択用Ｍ
ＩＳＦＥＴの一方のｎ型半導体領域が形成される。
【００２８】次に、半導体基板１上に第２の酸化シリコ
ン膜７をＣＶＤ法によって堆積する。次いで、レジスト
パターンをマスクにして第２の酸化シリコン膜７、第１
のＢＰＳＧ膜６、第１の酸化シリコン膜５およびゲート
絶縁膜と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴの他方の後に形成さ
れるｎ型半導体領域上に第２のコンタクトホールを形成
する。
ン膜７をＣＶＤ法によって堆積する。次いで、レジスト
パターンをマスクにして第２の酸化シリコン膜７、第１
のＢＰＳＧ膜６、第１の酸化シリコン膜５およびゲート
絶縁膜と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴの他方の後に形成さ
れるｎ型半導体領域上に第２のコンタクトホールを形成
する。
【００２９】次いで、半導体基板１上にＰが導入された
第３の多結晶シリコン膜および第２のＷＳｉｘ 膜をＣ
ＶＤ法によって順次堆積した後、レジストパターンをマ
スクにして第２のＷＳｉx 膜および第３の多結晶シリコ
ン膜を順次エッチングすることにより、第２のＷＳｉx
膜および第３の多結晶シリコン膜からなるビット線を形
成する。
第３の多結晶シリコン膜および第２のＷＳｉｘ 膜をＣ
ＶＤ法によって順次堆積した後、レジストパターンをマ
スクにして第２のＷＳｉx 膜および第３の多結晶シリコ
ン膜を順次エッチングすることにより、第２のＷＳｉx
膜および第３の多結晶シリコン膜からなるビット線を形
成する。
【００３０】また、上記第３の多結晶シリコン膜に導入
されたＰの拡散によってメモリセル選択用ＭＩＳＦＥＴ
の他方のｎ型半導体領域は形成され、ビット線は第２の
コンタクトホールを通して、このメモリセル選択用ＭＩ
ＳＦＥＴの他方のｎ型半導体領域に接続される。
されたＰの拡散によってメモリセル選択用ＭＩＳＦＥＴ
の他方のｎ型半導体領域は形成され、ビット線は第２の
コンタクトホールを通して、このメモリセル選択用ＭＩ
ＳＦＥＴの他方のｎ型半導体領域に接続される。
【００３１】次に、半導体基板１上に第３の酸化シリコ
ン膜８、第３の窒化シリコン膜および第２のＢＰＳＧ膜
をＣＶＤ法によって順次堆積した後、９００〜９５０℃
のリフロー処理により上記第２のＢＰＳＧ膜の表面を平
坦化する。
ン膜８、第３の窒化シリコン膜および第２のＢＰＳＧ膜
をＣＶＤ法によって順次堆積した後、９００〜９５０℃
のリフロー処理により上記第２のＢＰＳＧ膜の表面を平
坦化する。
【００３２】次に、半導体基板１上にＰが導入された第
４の多結晶シリコン膜をＣＶＤ法によって堆積した後、
レジストパターンをマスクにしてこの第４の多結晶シリ
コン膜をエッチングする。次いで、半導体基板１上にＣ
ＶＤ法によって堆積されたＰが導入された第５の多結晶
シリコン膜をＲＩＥ法などの異方性エッチングによって
加工し、第４の多結晶シリコン膜の側壁に第５の多結晶
シリコン膜からなるサイドウォールスペーサを形成す
る。
４の多結晶シリコン膜をＣＶＤ法によって堆積した後、
レジストパターンをマスクにしてこの第４の多結晶シリ
コン膜をエッチングする。次いで、半導体基板１上にＣ
ＶＤ法によって堆積されたＰが導入された第５の多結晶
シリコン膜をＲＩＥ法などの異方性エッチングによって
加工し、第４の多結晶シリコン膜の側壁に第５の多結晶
シリコン膜からなるサイドウォールスペーサを形成す
る。
【００３３】次いで、レジストパターンをマスクにして
メモリセルの第２のＢＰＳＧ膜、第３の窒化シリコン
膜、第３の酸化シリコン膜８および第２の酸化シリコン
膜７を順次エッチングすることにより、第１のコンタク
トホール内に設けられた第１のプラブ電極上に第３のコ
ンタクトホールを形成した後、半導体基板１上にＰが導
入された第６の多結晶シリコン膜および第３のＢＰＳＧ
膜をＣＶＤ法によって順次堆積する。
メモリセルの第２のＢＰＳＧ膜、第３の窒化シリコン
膜、第３の酸化シリコン膜８および第２の酸化シリコン
膜７を順次エッチングすることにより、第１のコンタク
トホール内に設けられた第１のプラブ電極上に第３のコ
ンタクトホールを形成した後、半導体基板１上にＰが導
入された第６の多結晶シリコン膜および第３のＢＰＳＧ
膜をＣＶＤ法によって順次堆積する。
【００３４】次に、レジストパターンをマスクにして上
記第３のＢＰＳＧ膜、第６多結晶シリコン膜および第４
の多結晶シリコン膜を順次エッチングした後、半導体基
板１上にＰが導入された第７の多結晶シリコン膜をＣＶ
Ｄ法によって堆積する。次いで、この第７の多結晶シリ
コン膜をＲＩＥ法などの異方性エッチングによって加工
し、メモリセルの第３のＢＰＳＧ膜、第６の多結晶シリ
コン膜および第４の多結晶シリコン膜の側壁に第７の多
結晶シリコン膜を残す。
記第３のＢＰＳＧ膜、第６多結晶シリコン膜および第４
の多結晶シリコン膜を順次エッチングした後、半導体基
板１上にＰが導入された第７の多結晶シリコン膜をＣＶ
Ｄ法によって堆積する。次いで、この第７の多結晶シリ
コン膜をＲＩＥ法などの異方性エッチングによって加工
し、メモリセルの第３のＢＰＳＧ膜、第６の多結晶シリ
コン膜および第４の多結晶シリコン膜の側壁に第７の多
結晶シリコン膜を残す。
【００３５】次に、例えば、フッ酸溶液を用いたウエッ
トエッチングによって、第３のＢＰＳＧ膜および第２の
ＢＰＳＧ膜を除去し、メモリセルに第４の多結晶シリコ
ン膜から第７の多結晶シリコン膜によって構成される円
筒型の蓄積電極を形成する。
トエッチングによって、第３のＢＰＳＧ膜および第２の
ＢＰＳＧ膜を除去し、メモリセルに第４の多結晶シリコ
ン膜から第７の多結晶シリコン膜によって構成される円
筒型の蓄積電極を形成する。
【００３６】次に、半導体基板１上に厚さ約２ｎｍの第
４の窒化シリコン膜をＣＶＤ法によって堆積し、続い
て、厚さ約３０ｎｍの非晶質の酸化タンタル（Ｔａ2 Ｏ
5 ）膜をＣＶＤ法によって堆積した後、半導体基板１に
熱酸化処理を施すことによって、上記Ｔａ2 Ｏ5 膜を結
晶化する。その後、半導体基板１上に窒化チタン（Ｔｉ
Ｎ）膜をＣＶＤ法によって堆積し、次いで、レジストパ
ターンをマスクにしてこのＴｉＮ膜をエッチングするこ
とにより、ＴｉＮ膜からなるプレート電極を形成する。
４の窒化シリコン膜をＣＶＤ法によって堆積し、続い
て、厚さ約３０ｎｍの非晶質の酸化タンタル（Ｔａ2 Ｏ
5 ）膜をＣＶＤ法によって堆積した後、半導体基板１に
熱酸化処理を施すことによって、上記Ｔａ2 Ｏ5 膜を結
晶化する。その後、半導体基板１上に窒化チタン（Ｔｉ
Ｎ）膜をＣＶＤ法によって堆積し、次いで、レジストパ
ターンをマスクにしてこのＴｉＮ膜をエッチングするこ
とにより、ＴｉＮ膜からなるプレート電極を形成する。
【００３７】なお、容量絶縁膜にＴａ2 Ｏ5 膜を用いた
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用いて
もよく、また、上記プレート電極にＴｉＮ膜を用いた
が、その他のメタルナイトライド膜（例えば、ＷＮ膜）
またはメタル膜（例えば、Ｗ膜）などを用いてもよい。
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用いて
もよく、また、上記プレート電極にＴｉＮ膜を用いた
が、その他のメタルナイトライド膜（例えば、ＷＮ膜）
またはメタル膜（例えば、Ｗ膜）などを用いてもよい。
【００３８】以上の製造工程により、メモリセルのメモ
リセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子が完成
する。
リセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子が完成
する。
【００３９】次に、半導体基板１上に第４の酸化シリコ
ン膜９および第４のＢＰＳＧ膜１０をＣＶＤ法によって
順次堆積した後、９００〜９５０℃のリフロー処理によ
り上記第４のＢＰＳＧ膜１０の表面を平坦化する。
ン膜９および第４のＢＰＳＧ膜１０をＣＶＤ法によって
順次堆積した後、９００〜９５０℃のリフロー処理によ
り上記第４のＢＰＳＧ膜１０の表面を平坦化する。
【００４０】次いで、プレート電極上、ビット線上、お
よび周辺回路のＭＩＳＦＥＴの半導体領域上とゲート電
極上に第４のコンタクトホールを形成する。この際、レ
ジストパターンをマスクにして第４のＢＰＳＧ膜１０、
第４の酸化シリコン膜９、第３の酸化シリコン膜８、第
２の酸化シリコン膜７、第１のＢＰＳＧ膜６、第１の酸
化シリコン膜５および絶縁膜４を順次エッチングするこ
とにより、ピン容量調整用の容量素子Ｃの一方の電極で
ある導電膜３上にも第４のコンタクトホール１１を形成
する。
よび周辺回路のＭＩＳＦＥＴの半導体領域上とゲート電
極上に第４のコンタクトホールを形成する。この際、レ
ジストパターンをマスクにして第４のＢＰＳＧ膜１０、
第４の酸化シリコン膜９、第３の酸化シリコン膜８、第
２の酸化シリコン膜７、第１のＢＰＳＧ膜６、第１の酸
化シリコン膜５および絶縁膜４を順次エッチングするこ
とにより、ピン容量調整用の容量素子Ｃの一方の電極で
ある導電膜３上にも第４のコンタクトホール１１を形成
する。
【００４１】次に、半導体基板１上に金属膜（図示せ
ず）を堆積した後、レジストパターンをマスクにして上
記金属膜をエッチングすることにより、第１層目のメタ
ル配線Ｍ1 が形成される。次いで、半導体基板１上にＥ
ＣＲ（Electron Cyclotron Resonance：電子サイクロト
ロン共鳴）プラズマＣＶＤ法によって第５の酸化シリコ
ン膜を堆積し、この第５の酸化シリコン膜によって構成
される第１の層間絶縁膜１２を設ける。
ず）を堆積した後、レジストパターンをマスクにして上
記金属膜をエッチングすることにより、第１層目のメタ
ル配線Ｍ1 が形成される。次いで、半導体基板１上にＥ
ＣＲ（Electron Cyclotron Resonance：電子サイクロト
ロン共鳴）プラズマＣＶＤ法によって第５の酸化シリコ
ン膜を堆積し、この第５の酸化シリコン膜によって構成
される第１の層間絶縁膜１２を設ける。
【００４２】次に、レジストパターンをマスクにして上
記第１の層間絶縁膜１２をエッチングすることにより、
第１層目のメタル配線Ｍ1 に達するスルーホール１３を
形成した後、半導体基板１上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第２層目のメタル配線Ｍ2 を形
成する。
記第１の層間絶縁膜１２をエッチングすることにより、
第１層目のメタル配線Ｍ1 に達するスルーホール１３を
形成した後、半導体基板１上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第２層目のメタル配線Ｍ2 を形
成する。
【００４３】さらに、半導体基板１上にＥＣＲプラズマ
ＣＶＤ法によって第６の酸化シリコン膜を堆積し、この
第６の酸化シリコン膜によって構成される第２の層間絶
縁膜１４を設ける。
ＣＶＤ法によって第６の酸化シリコン膜を堆積し、この
第６の酸化シリコン膜によって構成される第２の層間絶
縁膜１４を設ける。
【００４４】次に、レジストパターンをマスクにして上
記第２の層間絶縁膜１４をエッチングすることにより、
第２層目のメタル配線Ｍ2 に達するスルーホール１５を
形成した後、半導体基板１上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第３層目のメタル配線Ｍ3 を形
成する。
記第２の層間絶縁膜１４をエッチングすることにより、
第２層目のメタル配線Ｍ2 に達するスルーホール１５を
形成した後、半導体基板１上に金属膜を堆積し、次い
で、この金属膜をレジストパターンをマスクにしてエッ
チングすることにより、第３層目のメタル配線Ｍ3 を形
成する。
【００４５】最後に、半導体基板１の表面をパッシベー
ション膜１６で被覆し、次いで、レジストパターンをマ
スクにして上記パッシベーション膜１６をエッチングす
ることにより、ボンディングパッドを構成する第３層目
のメタル配線Ｍ3 上にホール１７を形成する。
ション膜１６で被覆し、次いで、レジストパターンをマ
スクにして上記パッシベーション膜１６をエッチングす
ることにより、ボンディングパッドを構成する第３層目
のメタル配線Ｍ3 上にホール１７を形成する。
【００４６】以上の製造方法によって、本実施の形態の
ピン容量調整用の容量素子Ｃを有するシンクロナスＤＲ
ＡＭが完成する。
ピン容量調整用の容量素子Ｃを有するシンクロナスＤＲ
ＡＭが完成する。
【００４７】このように、本実施の形態によれば、メモ
リセルのメモリセル選択用ＭＩＳＦＥＴおよび周辺回路
のＭＩＳＦＥＴのゲート電極と同一層の導電膜３を一方
の電極とし、半導体基板１を他方の電極とし、フィール
ド絶縁膜と同一層の絶縁膜２を容量絶縁膜とする容量素
子Ｃをボンディングパッドに直付けして容量成分を形成
し、この容量素子Ｃを最適設計することによってピン容
量の最小値を設定することができる。さらに、上記容量
素子Ｃはボンディングパッドと内部回路との間には設け
られていないので、容量素子Ｃの容量成分は信号パス上
には現れず、容量素子Ｃを設けても回路動作には影響を
及ぼさない。
リセルのメモリセル選択用ＭＩＳＦＥＴおよび周辺回路
のＭＩＳＦＥＴのゲート電極と同一層の導電膜３を一方
の電極とし、半導体基板１を他方の電極とし、フィール
ド絶縁膜と同一層の絶縁膜２を容量絶縁膜とする容量素
子Ｃをボンディングパッドに直付けして容量成分を形成
し、この容量素子Ｃを最適設計することによってピン容
量の最小値を設定することができる。さらに、上記容量
素子Ｃはボンディングパッドと内部回路との間には設け
られていないので、容量素子Ｃの容量成分は信号パス上
には現れず、容量素子Ｃを設けても回路動作には影響を
及ぼさない。
【００４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４９】例えば、前記実施の形態では、ピン容量調
整用の容量素子は、メモリセルのメモリセル選択用ＭＩ
ＳＦＥＴおよび周辺回路のＭＩＳＦＥＴのゲート電極と
同一層の導電膜を一方の電極とし、半導体基板を他方の
電極とし、フィールド絶縁膜を容量絶縁膜としたが、上
記他方の電極を半導体基板に設けられたウエル領域とし
てもよい。また、層間絶縁膜を介して上下に位置するメ
タル配線の上層のメタル配線を一方の電極とし、下層の
メタル配線を他方の電極とし、上記層間絶縁膜を容量絶
縁膜としてピン容量調整用の容量素子を構成してもよ
い。
整用の容量素子は、メモリセルのメモリセル選択用ＭＩ
ＳＦＥＴおよび周辺回路のＭＩＳＦＥＴのゲート電極と
同一層の導電膜を一方の電極とし、半導体基板を他方の
電極とし、フィールド絶縁膜を容量絶縁膜としたが、上
記他方の電極を半導体基板に設けられたウエル領域とし
てもよい。また、層間絶縁膜を介して上下に位置するメ
タル配線の上層のメタル配線を一方の電極とし、下層の
メタル配線を他方の電極とし、上記層間絶縁膜を容量絶
縁膜としてピン容量調整用の容量素子を構成してもよ
い。
【００５０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５１】本発明によれば、回路動作に影響を及ぼす
ことなくボンディングパッドに直付けされた容量素子に
よってピン容量を調整することができる。
ことなくボンディングパッドに直付けされた容量素子に
よってピン容量を調整することができる。
【図１】本発明の一実施の形態であるピン容量調整用の
容量素子を説明するための入力端子部の回路図を示す。
容量素子を説明するための入力端子部の回路図を示す。
【図２】本発明の一実施の形態であるピン容量調整用の
容量素子の製造方法を説明するための半導体基板の要部
平面図である。
容量素子の製造方法を説明するための半導体基板の要部
平面図である。
【図３】図２のＡ−Ａ’線における半導体基板の要部断
面図である。
面図である。
１ 半導体基板 ２ 絶縁膜 ３ 導電膜 ４ 絶縁膜 ５ 第１の酸化シリコン膜 ６ 第１のＢＰＳＧ膜 ７ 第２の酸化シリコン膜 ８ 第３の酸化シリコン膜 ９ 第４の酸化シリコン膜 １０ 第４のＢＰＳＧ膜 １１ 第４のコンタクトホール １２ 第１の層間絶縁膜 １３ スルーホール １４ 第２の層間絶縁膜 １５ スルーホール １６ パッシベーション １７ ホール Ｃ 容量素子 Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線
Claims (5)
- 【請求項１】 半導体チップのピン容量を調整するため
の容量素子が、ボンディングパッドに直付けされている
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記容量素子は、ボンディングパッドと内部回路
との間以外の領域に形成されていることを特徴とする半
導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記容量素子の容量値は、０. ５〜１. ５ｐＦで
あることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記容量素子は、半導体基板またはウエル領域を
一方の電極とし、ＭＩＳＦＥＴのゲート電極と同一層の
導電膜を他方の電極とし、素子間分離用のフィールド絶
縁膜を容量絶縁膜として構成されることを特徴とする半
導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置であ
って、前記容量素子は、層間絶縁膜を介して上下に位置
する配線層の上層の配線層を一方の電極とし、下層の配
線層を他方の電極とし、前記層間絶縁膜を容量絶縁膜と
して構成されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30239797A JP3532398B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体集積回路装置および半導体集積回路メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30239797A JP3532398B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体集積回路装置および半導体集積回路メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145394A true JPH11145394A (ja) | 1999-05-28 |
| JP3532398B2 JP3532398B2 (ja) | 2004-05-31 |
Family
ID=17908431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30239797A Expired - Fee Related JP3532398B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体集積回路装置および半導体集積回路メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3532398B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131940A1 (de) * | 2001-07-02 | 2003-01-23 | Infineon Technologies Ag | Halbleiterchip und Verfahren zu dessen Herstellung |
| US7598537B2 (en) | 2002-10-07 | 2009-10-06 | Oki Semiconductor Co., Ltd | Semiconductor device |
-
1997
- 1997-11-05 JP JP30239797A patent/JP3532398B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131940A1 (de) * | 2001-07-02 | 2003-01-23 | Infineon Technologies Ag | Halbleiterchip und Verfahren zu dessen Herstellung |
| US6649999B2 (en) | 2001-07-02 | 2003-11-18 | Infineon Technologies Ag | Semiconductor chip configuration with a layer sequence with functional elements contacted by contact pads |
| DE10131940B4 (de) * | 2001-07-02 | 2006-01-19 | Infineon Technologies Ag | Halbleiterchip und Verfahren zur Ausbildung von Kontakten auf einer Halbleiteranordnung |
| US7598537B2 (en) | 2002-10-07 | 2009-10-06 | Oki Semiconductor Co., Ltd | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3532398B2 (ja) | 2004-05-31 |
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