DE10102750B4 - Schaltungsanordnung - Google Patents

Schaltungsanordnung Download PDF

Info

Publication number
DE10102750B4
DE10102750B4 DE2001102750 DE10102750A DE10102750B4 DE 10102750 B4 DE10102750 B4 DE 10102750B4 DE 2001102750 DE2001102750 DE 2001102750 DE 10102750 A DE10102750 A DE 10102750A DE 10102750 B4 DE10102750 B4 DE 10102750B4
Authority
DE
Germany
Prior art keywords
chip
circuit arrangement
connection
terminal
bore
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE2001102750
Other languages
English (en)
Other versions
DE10102750A1 (de
Inventor
Stefan Kulig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vitesco Technologies GmbH
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2001102750 priority Critical patent/DE10102750B4/de
Priority to PCT/DE2002/000125 priority patent/WO2002058151A1/de
Publication of DE10102750A1 publication Critical patent/DE10102750A1/de
Application granted granted Critical
Publication of DE10102750B4 publication Critical patent/DE10102750B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13033—TRIAC - Triode for Alternating Current - A bidirectional switching device containing two thyristor structures with common gate contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

Schaltungsanordnung,
– mit mindestens einem ersten Chip (C1) ohne Chipgehäuse,
– mit einem ersten Metallkörper (K1) und einem zweiten Metallkörper (K2), zwischen denen der erste Chip (C1) so angeordnet ist, dass
– der erste Metallkörper (K1) als Träger des ersten Chips (C1) dient,
– ein erster Anschluss (A11) des ersten Chips (C1) mit dem ersten Metallkörper (K1) elektrisch verbunden ist, und
– ein zweiter Anschluss (A21) des ersten Chips (C1) mit dem zweiten Metallkörper (K2) elektrisch verbunden ist.

Description

  • Die Erfindung betrifft eine Schaltungsanordnung mit in Chips angeordneten Halbleiterbauelementen, die zum Beispiel für eine ISG-Elektronik (integrierter Startergenerator) in Kraftfahrzeugen geeignet ist.
  • Aus der Offenlegungsschrift EP 1 111 677 A2 ist eine Vorrichtung zur Wärmeableitung eines Moduls mit mehreren elektronischen Bauelementen bekannt, deren Verlustleistungen und somit deren Wärmeabgabe unterschiedlich groß sind. Die elektronischen Bauelemente werden auf einem isolierten Substrat angeordnet. Dieses Substrat ist mit einem ersten Kühlkörper verbunden. Die Oberseite der Bauelemente ist mit einem zweiten Kühlkörper verbunden. Dieser zweite Kühlkörper dient dazu, einen zusätzlichen Wärmeableitpfad zu schaffen. Das erste elektrische Bauelement gibt seine Wärme auf diese Weise auch über den zweiten Kühlkörper an das zweite elektrische Bauelement ab. Somit nähern sich die Temperaturen der beiden Bauelemente an und das Bauelement, das eine größere Verlustleistung aufweist, gibt diese Verlustleistung in Form von Wärme zusätzlich über das zweite Bauelement an den ersten Kühlkörper ab.
  • Weiter ist bekannt, Schaltungsanordnungen in Hybridtechnologie herzustellen. Dazu werden Chips mit Halbleiterbauelementen ohne Chipgehäuse direkt auf einem Keramikträger, in dem Leiterbahnen angeordnet sind, elektrisch kontaktiert und befestigt. Weitere elektrische Leitungen für den Chip werden durch Bondverbindungen realisiert.
  • Nachteilig an einer solchen Schaltungsanordnung ist zum einen, dass sie auf Grund des Keramikträgers teuer ist. Zum an deren ist eine solche Schaltungsanordnung als Leistungsmodul für sehr hohe Ströme, wie zum Beispiel 300 Ampere, nicht geeignet, da in einem Keramikträger angeordnete Leiterbahnen sowie Bondverbindungen in der Regel solche hohen Ströme nicht leiten können.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die im Vergleich zum Stand der Technik sowohl kostengünstiger als auch für sehr hohe Ströme geeignet ist.
  • Die Aufgabe wird gelöst durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 1. Die Schaltungsanordnung weist dabei im Prinzip mindestens einen ersten Chip ohne Chipgehäuse auf. Ferner weist die Schaltungsanordnung einen ersten metallischen Körper und einen zweiten metallischen Körper auf, zwischen denen der erste Chip angeordnet ist. Der erste Chip ist am ersten Körper derart befestigt, dass ein erster Anschluss des ersten Chips mit dem ersten Körper elektrisch verbunden ist. Der ist derart ausgestaltet, dass er als Träger des ersten Chips dient. Der erste Chip ist derart mit dem zweiten Körper verbunden, dass ein zweiter Anschluss des ersten Chips mit dem zweiten Körper elektrisch verbunden ist.
  • Der erste Körper dient also zugleich als Träger und als elektrische Leitung. Der erste Chip wird mechanisch an den ersten Körper derart befestigt, dass sich eine elektrische Verbindung zwischen dem ersten Chip und dem ersten Körper ergibt. Für den Träger des ersten Chips wird auf teuere Keramik verzichtet, wodurch die Schaltungsanordnung besonders kostengünstig sein kann.
  • Es sind keine weiteren Verbindungsleitungen zwischen den Körpern und dem ersten Chip, zum Beispiel in Form von aus einem Chipgehäuse ragenden Pins, erforderlich, die die maximal mögliche Stromstärke begrenzen würden. Durch die direkte Anordnung des ersten Chips an den Körpern wird der elektrische Kontakt zwischen dem ersten Chip und den Körpern realisiert.
  • Da der erste Körper keine in einem Substrat angeordnete Leiterbahn ist, kann er eine ausreichende Dicke aufweisen, um hohe Ströme leiten zu können. Durch das Anbringen des gehäuselosen ersten Chips auf dem metallischen ersten Körper wird auch eine besonders große Kontaktfläche realisiert, wodurch der elektrische Widerstand für Strom, der durch den ersten Chip fließt, verringert wird. Ferner wird statt einer Bondverbindung der erste Chip von oben durch den zweiten metallischen Körper kontaktiert, der wie der erste Körper den Transport besonders hoher Ströme ermöglicht. Die Schaltungsanordnung ist folglich für sehr hohe Ströme geeignet.
  • Die Schaltungsanordnung hat den weiteren Vorteil, dass durch den ersten Chip erzeugte Wärme besonders gut abgeführt wird aufgrund der großflächigen Kontaktierung des ersten Chips durch den ersten Körper und den zweiten Körper und aufgrund vergleichsweise großer Abmessungen des ersten Körpers und des zweiten Körpers. Im Chip kann also ein Leistungshalbleiterbauelement angeordnet sein, durch den hohe Ströme fließen, dessen Wärme sehr gut abgeführt wird und bei dem im Leistungspfad keine Bondverbindungen angeordnet sind, die die maximale Stromstärke begrenzen würden.
  • Der erste Körper kann beispielsweise die Form einer evtl. strukturierten Metallplatte oder einer Metallschiene aufweisen.
  • Der erste Chip weist beispielsweise einen Steueranschluss auf, so dass der Chip durch eine Treiber-Platine gesteuert werden kann.
  • Der Steueranschluss des ersten Chips wird durch eine Gateverbindung kontaktiert, die z.B. als Bondverbindung ausgestaltet sein kann. Alternativ ist die Gateverbindung z.B. als Metallleitung ausgestaltet, die in einem Plasikrahmen eingespritzt ist.
  • Damit der Steueranschluss mit der Treiber-Platine verbunden werden kann, weist die Schaltungsanordnung beispielsweise eine erste Bohrung auf, die durch den zweiten Körper bis zum ersten Chip verläuft. Eine Bondverbindung ist in der ersten Bohrung angeordnet und kontaktiert den Steueranschluss. Die Treiber-Platine ist beispielsweise oberhalb des zweiten Körpers angeordnet. Das aus der ersten Bohrung herausragende Ende der Bondverbindung ist mit der Treiber-Platine verbunden.
  • Die Bondverbindung kann auf die Treiber-Platine z.B. gebondet, geschweißt oder gelötet werden.
  • Alternativ weist der zweite Körper im Bereich des Steueranschlusses des ersten Chips eine solche Aussparung für die Gateverbindung auf, dass die Gateverbindung seitlich aus dem Stapel, der durch mindestens dem ersten Körper, dem ersten Chip und dem zweiten Körper gebildet wird, herausführbar ist.
  • Es fehlt also ein seitliches Stück des zweiten Körpers, um den Steueranschluss des ersten Chips nicht zu bedecken und seitlich zugänglich zu machen.
  • Vorzugsweise weist die Schaltungsanordnung einen zweiten Chip ohne Chipgehäuse auf, der derart am zweiten Körper befestigt ist, dass ein erster Anschluss des zweiten Chips mit dem zweiten Körper elektrisch verbunden ist und dass der zweite Körper zwischen dem ersten Chip und dem zweiten Chip angeordnet ist. Der zweite Körper ist derart ausgestaltet, dass er als Träger des zweiten Chips dient. In diesem Fall weist die Schaltungsanordnung einen dritten metallischen Körper auf, der derart mit dem zweiten Chip verbunden ist, dass ein zweiter Anschluss des zweiten Chips mit dem dritten Körper elektrisch verbunden ist und dass der zweite Chip zwischen dem zweiten Körper und dem dritten Körper angeordnet ist. Der erste Chip und der zweite Chip sind also nicht nebeneinander sondern in verschiedenen Ebenen, z.B. übereinander, angeordnet, wodurch der Platzbedarf der Schaltungsanordnung stark reduziert werden kann.
  • Zur Kontaktierung des Steueranschlusses des ersten Chips kann die erste Bohrung durch den dritten Körper und den zweiten Körper verlaufen. Zur Kontaktierung eines Steueranschlusses des zweiten Chips kann eine zweite Bohrung vorgesehen sein, die durch den dritten Körper bis zum zweiten Chip verläuft. Eine Bondverbindung in einer zweiten Bohrung kontaktiert einen Steueranschluss des zweiten Chips und die Treiber-Platine. Die Treiber-Platine ist beispielsweise auf dem dritten Körper angeordnet. Durch das Übereinanderanordnen der Chips und der Treiber-Platine wird der Platzbedarf der Schaltungsanordnung stark reduziert.
  • Um Kurzschlüsse zwischen der ersten Bohrung und dem zweiten Körper und dem dritten Körper bzw. zwischen der zweiten Bohrung und dem dritten Körper zu vermeiden, ist es vorteilhaft, zwischen der ersten Bohrung bzw. der zweiten Bohrung und der entsprechenden Bondverbindung eine isolierende Schicht anzuordnen. Die isolierende Schicht kann z.B. ein in die Bohrung eingesetztes Plasikröhrchen sein. Alternativ kann die isolierende Schicht erzeugt werden durch Lackieren der Bondverbindung.
  • Der erste Chip und der zweite Chip sind in Reihe geschaltet.
  • Es liegt im Rahmen der Erfindung, einen dritten Chip ohne Chipgehäuse vorzusehen, der zum ersten Chip parallel geschaltet ist. Dazu ist der dritte Chip zwischen dem ersten Körper und dem zweiten Körper angeordnet. Der dritte Chip ist am ersten Körper derart befestigt, dass ein erster Anschluss des dritten Chips mit dem ersten Körper elektrisch verbunden ist. Der dritte Chip ist mit dem zweiten metallischen Körper derart verbunden, dass ein zweiter Anschluss des dritten Chips mit dem zweiten Körper elektrisch verbunden ist.
  • Es liegt im Rahmen der Erfindung, weitere Chips vorzusehen, die parallel zum ersten Chip geschaltet sind. Ebenso liegt es im Rahmen der Erfindung, weitere Chips vorzusehen, die parallel zum zweiten Chip geschaltet sind und dazu zwischen dem zweiten Körper und dem dritten Körper angeordnet sind. Auch das Vorsehen weiterer metallischer Körper, zwischen denen Chips angeordnet sind und die mit dem erstem Körper und dem zweiten Körper einen Stapel bilden, ist denkbar.
  • Die Chips der Schaltungsanordnung zwischen den metallischen Körpern enthalten vorzugsweise Leistungshalbleiterbauelemente, wie zum Beispiel Bipolartransistoren, MOSFET-Transistoren, IGBTs, Dioden, Thyristoren oder Triacs.
  • Die Schaltungsanordnung ist beispielsweise als Parallelschaltung von Halbbrücken ausgestaltet, wobei jede Halbbrücke aus einer Reihenschaltung zweier Chips besteht, die jeweils einen MOSFET-Transistor enthalten, von denen der eine wie der erste Chip zwischen dem ersten Körper und dem zweiten Körper und der andere wie der zweite Chip zwischen dem zweiten Körper und dem dritten Körper angeordnet ist. Der erste Chip und der zweite Chip bilden also eine der Halbbrücken. Chips, die zwischen dem ersten Körper und dem zweiten Körper angeordnet sind, sind parallel zueinander geschaltet. Chips, die zwischen dem zweiten Körper und dem dritten Körper angeordnet sind, sind parallel zueinander geschaltet.
  • Beispielsweise ist der erste Körper mit einem Spannungsanschluss verbunden. Der zweite Körper ist dann mit einem Ausgangsanschluss verbunden, und der dritte Körper ist mit einem Groundanschluss verbunden. Die Chips, die zwischen dem ersten Körper und dem zweiten Körper angeordnet sind, bilden eine High-side-Schalter. Die Chips, die zwischen dem zweiten Körper und dem dritten Körper angeordnet sind, bilden eine Low-side-Schalter.
  • Eine solche Schaltungsanordnung kann beispielsweise in einem integrierten Startergenerator eingesetzt werden.
    •
  • Im Folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.
  • 1 zeigt das Schaltbild einer ersten Schaltungsanordnung mit zwei parallel geschalteten Halbbrücken und einer Treiber-Platine.
  • 2 zeigt einen Querschnitt durch die erste Schaltungsanordnung, in dem ein erster metallischer Körper, ein erster Chip, ein zweiter metallischer Körper, ein zweiter Chip, ein dritter metallischer Körper, eine Treiber-Platine, ein dritter Chip, ein vierter Chip, eine isolierende Schicht und Gateverbindungen dargestellt sind.
  • 3 zeigt eine dreidimensionale Ansicht einer zweiten Schaltungsanordnung mit einem ersten metallischen Körper, einem ersten Chip, einem zweiten metallischen Körper, einem zweiten Chip, einem dritten metallischen Körper, Gateverbindungen und einer Treiber-Platine.
  • In einem ersten Ausführungsbeispiel ist eine erste Schaltungsanordnung vorgesehen, die zwei parallel geschaltete Halbbrücken sowie eine Treiber-Platine zur Steuerung der Halbbrücken umfasst (siehe 1).
  • Die Schaltungsanordnung weist einen ersten Chip C1, einen zweiten Chip C2, einen dritten Chip C3 und einen vierten Chip C4 auf, die jeweils einen Leistungs-MOSFET-Transistor enthalten. Der erste Chip C1 und der zweite Chip C2 sind in Reihe und zwischen einem Groundanschluss GA und einem Spannungsanschluss SP geschaltet. Der dritte Chip C3 und der vierte Chip C4 bilden ebenfalls eine Reihenschaltung, die zwischen dem Spannungsanschluss SP und dem Groundanschluss GA geschaltet ist. Der Spannungsanschluss SP wird beispielsweise mit ca. 42 Volt beaufschlagt. Der erste Chip C1 und der dritte Chip C3 sind parallel und zwischen dem Spannungsanschluss SP und einem Ausgangsanschluss AA geschaltet. Der zweite Chip C2 und der vierte Chip C4 sind parallel und zwischen dem Groundanschluss GA und dem Ausgangsanschluss AA geschaltet. Der erste Chip C1 und der zweite Chip C2 bilden eine erste Halbbrücke. Der dritte Chip C3 und der vierte Chip C4 bilden eine zweite Halbbrücke. Der erste Chip C1 und der dritte Chip C3 bilden einen High-side-Schalter. Der zweite Chip C2 und der vierte Chip C4 bilden einen Low-side-Schalter.
  • Steueranschlüsse TA der Chips C1, C2, C3, C4 sind mit einer Treiber-Platine P verbunden.
  • Die Chips C1, C2, C3, C4 weisen kein Chipgehäuse auf. Der erste Chip C1 und der dritte Chip C3 sind derart an einem ersten metallischen Körper K1 befestigt, dass ein erster Anschluss A11 des ersten Chips C1 und ein erster Anschluss A13 des dritten Chips C3 mit dem ersten Körper K1 elektrisch verbunden sind (siehe 2). Der erste Körper K1 ist mit dem Spannungsanschluss SP verbunden.
  • Ein zweiter metallischer Körper K2 ist auf dem ersten Chip C1 und dem dritten Chip C3 derart angeordnet, dass ein zweiter Anschluss A21 des ersten Chips C1 und ein zweiter Anschluss A23 des dritten Chips C3 elektrisch mit dem zweiten Körper K2 verbunden sind.
  • Auf dem zweiten Körper K2 sind der zweite Chip C2 und der vierte Chip C4 derart angeordnet, dass ein erster Anschluss A12 des zweiten Chips C2 und ein erster Anschluss A14 des vierten Chips C4 mit dem zweiten Körper K2 elektrisch verbunden sind.
  • Auf dem zweiten Chip C2 und dem vierten Chip C4 ist ein dritter metallischer Körper K3 derart angeordnet, dass ein zweiter Anschluss A22 des zweiten Chips C2 und ein zweiter Anschluss A24 des vierten Chips C4 elektrisch mit dem dritten Körper K3 verbunden sind.
  • Auf dem dritten Körper K3 ist die Treiber-Platine P angeordnet.
  • Der erste Körper K1, der zweite Körper K2 und der dritte Körper K3 bestehen im wesentlichen jeweils aus einer Kupferplatte und einer darauf angeordneten Nickelschicht, die eine Oxidation des Kupfer verhindert. Die Körper K1, K2, K3 sind ca. 1 mm bis 4 mm dick. Die Chips C1, C2, C3, C4 sind ca. 150 bis 200 μm dick und weisen einen horizontalen rechteckigen Querschnitt auf, der ca. 7 mm lang und ca. 6 mm breit ist.
  • Es ist eine erste Bohrung B1 vorgesehen, die durch die Treiber-Platine P, den dritten Körper K3 und den zweiten Körper K2 bis zum ersten Chip C1 verläuft. Die erste Bohrung B1 legt den Steueranschluss TA des ersten Chips C1 frei. Eine als Bondverbindung ausgestaltete Gateverbindung B ist am Steueranschluss TA des ersten Chips C1 befestigt. Ein aus der ersten Bohrung B1 ragendes Ende der Gateverbindung B ist mit der Treiber-Platine P verbunden.
  • Es ist eine zweite Bohrung B2 vorgesehen, die durch die Treiber-Platine T und durch den dritten Körper K3 bis zum zweiten Chip C2 verläuft. Die zweite Bohrung B2 legt den Steueranschluss TA des zweiten Chips C2 frei. Eine als Bondverbindung ausgestaltete Gateverbindung B ist am Steueranschluss TA des zweiten Chips C2 und an der Treiber-Platine P befestigt.
  • Es ist eine dritte Bohrung B3 vorgesehen, die wie die erste Bohrung B1 ausgestaltet ist und bis zum dritten Chip C3 verläuft. Eine als Bondverbindung ausgestaltete Gateverbindung B verbindet den Steueranschluss TA des dritten Chips C3 mit der Treiber-Platine P und verläuft durch die dritte Bohrung B3.
  • Es ist eine vierte Bohrung B4 vorgesehen, die wie die zweite Bohrung B2 ausgestaltet ist und bis zum vierten Chip C4 verläuft. Eine in der vierten Bohrung B4 angeordnete als Bondverbindung ausgestaltete Gateverbindung B verbindet den Steueranschluss TA des vierten Chips C4 mit der Treiber-Platine P.
  • Zur Vermeidung eines Kurzschlusses der Gateverbindungen B mit dem zweiten Körper K2 und dem dritten Körper K3, sind die Bohrungen B1, B2, B3, B4 mit einer isolierenden Schicht I versehen. Die isolierende Schicht I besteht aus Plasikröhrchen.
  • Die Bohrungen B1, B2, B3, B4 weisen einen kreisförmigen Querschnitt auf mit einem Radius von ca. 1 mm bis 1,5 mm.
  • In einem zweiten Ausführungsbeispiel ist eine zweite Schaltungsanordnung vorgesehen, die aus einer Halbbrücke und einer Treiber-Platine P' besteht. (siehe 3) Wie im ersten Ausführungsbeispiel weist die zweite Schaltungsanordnung einen ersten Körper K1', einen zweiten Körper K2', einen dritten Körper K3', einen ersten Chip C1', einen zweiten Chip C2' auf.
  • Im Bereich des Steueranschlusses des ersten Chips C1' weist der zweite Körper K2' an seinem seitlichen Umfang eine Aussparung A auf. Eine als Bondverbindung ausgestaltete Gateverbindung B' ist mit dem Steueranschluss des ersten Chips C1' verbunden und wird seitlich aus dem Stapel bestehend aus dem ersten Körper K1', dem zweiten Körper K2', dem dritten Körper K3', dem ersten Chip C1' und dem zweiten Chip C2' herausgeführt und ist mit der Treiber-Platine P', die neben dem Stapel angeordnet ist, verbunden.
  • Der dritte Körper K3' weist im Bereich des Steueranschlusses des zweiten Chips C2' an seinem seitlichen Umfang eine Aussparung A auf. Eine als Bondverbindung ausgestaltete Gateverbindung B' ist mit dem Steueranschluss des zweiten Chips C2' verbunden, wird seitlich aus dem Stapel herausgeführt und ist mit der Treiber-Platine P' verbunden.

Claims (10)

  1. Schaltungsanordnung, – mit mindestens einem ersten Chip (C1) ohne Chipgehäuse, – mit einem ersten Metallkörper (K1) und einem zweiten Metallkörper (K2), zwischen denen der erste Chip (C1) so angeordnet ist, dass – der erste Metallkörper (K1) als Träger des ersten Chips (C1) dient, – ein erster Anschluss (A11) des ersten Chips (C1) mit dem ersten Metallkörper (K1) elektrisch verbunden ist, und – ein zweiter Anschluss (A21) des ersten Chips (C1) mit dem zweiten Metallkörper (K2) elektrisch verbunden ist.
  2. Schaltungsanordnung nach Anspruch 1, – bei der eine erste Bohrung (B1) durch den zweiten Metallkörper (K2) bis zum ersten Chip (C1) verläuft, – bei der eine als Bondverbindung ausgestaltete Gateverbindung (B) in der ersten Bohrung (B1) angeordnet ist und einen Steueranschluss (TA) des ersten Chips (C1) kontaktiert, – bei der oberhalb des zweiten Metallkörpers (K2) eine Treiber-Platine (P) angeordnet ist, mit der die Gateverbindung (B) verbunden ist.
  3. Schaltungsanordnung nach Anspruch 1, – bei der der erste Chip (C1') einen Steueranschluss aufweist, der durch eine Gateverbindung (B') kontaktiert wird, – bei der der zweite Metallkörper (K2') im Bereich des Steueranschlusses des ersten Chips (C1') eine Aussparung (A) für die Gateverbindung (B') aufweist, dass die Gateverbindung (B') seitlich aus einem ersten Stapel, der durch mindestens den ersten Körper (K1'), den ersten Chip (C1') und den zweiten Körper (K2') gebildet wird, herausführbar ist.
  4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, mit einem zweiten Chip (C2) ohne Chipgehäuse, der so angeordnet ist, dass – der zweite Metallkörper (K2) zwischen dem ersten Chip (C1) und dem zweiten Chip (C2) angeordnet ist, – ein erster Anschluss (A12) des zweiten Chips (C2) mit dem zweiten Körper (K2) elektrisch verbunden ist, – der zweite Körper (K2) als Träger des zweiten Chips (C2) dient, und – ein dritter Metallkörper (K3) mit einem zweiten Anschluss (A22) des zweiten Chips (C2) elektrisch verbunden ist und der zweite Chip (C2) zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet ist.
  5. Schaltungsanordnung nach Anspruch 2 oder 4, – bei der die erste Bohrung (B1) durch den dritten Körper (K3) und durch den zweiten Körper (K2) verläuft, – bei der eine zweite Bohrung (B2) durch den dritten Körper (K3) bis zum zweiten Chip (C2) verläuft, – bei der eine als Bondverbindung ausgestaltete Gateverbindung (B) in der zweiten Bohrung (B2) angeordnet ist und einen Steueranschluss (TA) des zweiten Chips (C2) und die Treiber-Platine (P) kontaktiert, – bei der die Treiber-Platine (P) auf dem dritten Körper (K3) angeordnet ist.
  6. Schaltungsanordnung nach Anspruch 2 oder 5, – bei der die erste Bohrung (B1) und/oder die zweite Bohrung (B2) mit einer isolierenden Schicht (I) versehen sind.
  7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, mit einem dritten Chip (C3) ohne Chipgehäuse, der so zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) angeordnet ist, dass – ein erster Anschluss (A13) des dritten Chips (C3) mit dem ersten Körper (K1) elektrisch verbunden ist, und – ein zweiter Anschluss (A23) des dritten Chips (C3) mit dem zweiten Körper (K2) elektrisch verbunden ist.
  8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, – bei der mindestens der erste Chip (C1) einen Leistungshalbleiter enthält.
  9. Schaltungsanordnung nach Anspruch 8, – die als Parallelschaltung von Halbbrücken ausgestaltet ist, – wobei jede Halbbrücke aus einer Reihenschaltung zweier Chips (C1, C2; C3, C4) besteht, die jeweils einen MOSFET-Transistor enthalten, von denen der eine wie der erste Chip (C1) zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) und der andere wie der zweite Chip (C2) zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet ist, – wobei der erste Chip (C1) und der zweite Chip (C2) eine der Halbbrücken bilden, – wobei Chips (C1, C3), die zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) angeordnet sind, parallel geschaltet sind, – wobei Chips (C2, C4), die zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet sind, parallel geschaltet sind.
  10. Schaltungsanordnung nach Anspruch 9, – bei der der erste Körper (K1) mit einem Spannungsanschluss (SP) verbunden ist, – bei der der zweite Körper (K2) mit einem Ausgangsanschluss (AA) verbunden ist, – bei der der dritte Körper (K3) mit einem Groundanschluss (GA) verbunden ist, – bei dem die Chips (C1, C3), die zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) angeordnet sind, eine High-side-Schalter bilden, – bei dem die Chips (C2, C4), die zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet sind, eine Low-side-Schalter bilden.
DE2001102750 2001-01-22 2001-01-22 Schaltungsanordnung Expired - Lifetime DE10102750B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE2001102750 DE10102750B4 (de) 2001-01-22 2001-01-22 Schaltungsanordnung
PCT/DE2002/000125 WO2002058151A1 (de) 2001-01-22 2002-01-17 Schaltungsanordnung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2001102750 DE10102750B4 (de) 2001-01-22 2001-01-22 Schaltungsanordnung

Publications (2)

Publication Number Publication Date
DE10102750A1 DE10102750A1 (de) 2002-08-01
DE10102750B4 true DE10102750B4 (de) 2006-04-20

Family

ID=7671363

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2001102750 Expired - Lifetime DE10102750B4 (de) 2001-01-22 2001-01-22 Schaltungsanordnung

Country Status (2)

Country Link
DE (1) DE10102750B4 (de)
WO (1) WO2002058151A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019126028A1 (de) * 2019-09-26 2021-04-01 Robert Bosch Gmbh Multichipanordnung und entsprechendes Herstellungsverfahren

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005018001A1 (ja) * 2003-08-18 2007-10-04 サンケン電気株式会社 半導体装置
DE102005039478B4 (de) 2005-08-18 2007-05-24 Infineon Technologies Ag Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben
EP3389090A1 (de) 2017-04-11 2018-10-17 ABB Schweiz AG Leistungselektronisches modul

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111677A2 (de) * 1999-12-21 2001-06-27 Toyota Jidosha Kabushiki Kaisha Kühlstruktur eines Mehrchipmoduls

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL262934A (de) * 1960-03-30
DE3322593A1 (de) * 1983-06-23 1985-01-10 Klöckner-Moeller Elektrizitäts GmbH, 5300 Bonn Halbleiteranordnung und verfahren zu ihrer herstellung
JP3180863B2 (ja) * 1993-07-27 2001-06-25 富士電機株式会社 加圧接触形半導体装置およびその組立方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111677A2 (de) * 1999-12-21 2001-06-27 Toyota Jidosha Kabushiki Kaisha Kühlstruktur eines Mehrchipmoduls

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019126028A1 (de) * 2019-09-26 2021-04-01 Robert Bosch Gmbh Multichipanordnung und entsprechendes Herstellungsverfahren

Also Published As

Publication number Publication date
WO2002058151A1 (de) 2002-07-25
DE10102750A1 (de) 2002-08-01

Similar Documents

Publication Publication Date Title
DE102005036116B4 (de) Leistungshalbleitermodul
DE102015115271A1 (de) Elektronikbaugruppe mit entstörkondensatoren
DE102015101086B4 (de) Leistungshalbleitermodulanordnung
DE10393437T5 (de) Halbleiterbauelementbaugruppe
DE102014111931A1 (de) Niederinduktive Schaltungsanordnung mit Laststromsammelleiterbahn
DE102015120157A1 (de) Leistungselektronische Schalteinrichtung mit einer Mehrzahl von Potentialflächen
DE10037533C1 (de) Induktivitätsarme Schaltungsanordnung
DE102008055157A1 (de) Ansteuerschaltung für eine Leistungshalbleiteranordnung und Leistungshalbleiteranordnung
DE102015100480A1 (de) Elektronische Komponente, Anordnung und Verfahren
DE102013210146A1 (de) Leistungshalbleitermodulanordnung
DE102017125418A1 (de) Wechselrichter, der vorrichtungen mit common-source-induktivitätslayout wechselt, zum verhindern von durchschuss
DE102013219571A1 (de) Vertikaler Shunt-Widerstand
DE102015104996B4 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE212021000169U1 (de) Halbleiterbauteil
DE19549011A1 (de) Leistungshalbleiter-Modul mit parallelgeschalteten IGBT-Chips
EP0738008A2 (de) Leistungshalbleitermodul
DE60306040T2 (de) Halbleitermodul und Leistungswandlervorrichtung
DE102004027185B4 (de) Niederinduktives Halbleiterbauelement mit Halbbrückenkonfiguration
DE10102750B4 (de) Schaltungsanordnung
DE102006002381B3 (de) Leistungshalbleiterbauteil mit Chipstapel und Verfahren zu seiner Herstellung
DE102020106406A1 (de) Leistungshalbleitermodul
EP2091081B1 (de) Schaltungsanordnung mit Bondverbindung
DE10143932B4 (de) Shunt-Widerstandanordnung
DE102022120081A1 (de) Leistungsschaltungsmodul
DE102019204889A1 (de) Elektronische Schaltungseinheit

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE

R081 Change of applicant/patentee

Owner name: VITESCO TECHNOLOGIES GMBH, DE

Free format text: FORMER OWNER: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE

R071 Expiry of right