DE10102750A1 - Schaltungsanordnung - Google Patents

Schaltungsanordnung

Info

Publication number
DE10102750A1
DE10102750A1 DE2001102750 DE10102750A DE10102750A1 DE 10102750 A1 DE10102750 A1 DE 10102750A1 DE 2001102750 DE2001102750 DE 2001102750 DE 10102750 A DE10102750 A DE 10102750A DE 10102750 A1 DE10102750 A1 DE 10102750A1
Authority
DE
Germany
Prior art keywords
chip
connection
circuit arrangement
arrangement according
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2001102750
Other languages
English (en)
Other versions
DE10102750B4 (de
Inventor
Stefan Kulig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vitesco Technologies GmbH
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2001102750 priority Critical patent/DE10102750B4/de
Priority to PCT/DE2002/000125 priority patent/WO2002058151A1/de
Publication of DE10102750A1 publication Critical patent/DE10102750A1/de
Application granted granted Critical
Publication of DE10102750B4 publication Critical patent/DE10102750B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01031Gallium [Ga]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01052Tellurium [Te]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • H01L2924/13033TRIAC - Triode for Alternating Current - A bidirectional switching device containing two thyristor structures with common gate contact
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

Die Schaltungsanordnung weist mindestens einen ersten Chip (C1) ohne Chipgehäuse und einen ersten metallischen Körper (K1) und einen zweiten metallischen Körper (K2), zwischen denen der erste Chip (C1) angeordnet ist, auf. Der erste Chip (C1) ist am ersten Körper (K1) derart befestigt, dass ein erster Anschluss des ersten Chips (C1) mit dem ersten Körper (K1) elektrisch verbunden ist. Der erste Körper (K1) ist derart ausgestaltet, dass er als Träger des ersten Chips (C1) dient. Der erste Chip (C1) ist derart mit dem zweiten metallischen Körper (K2) verbunden, dass ein zweiter Anschluss des ersten Chips (C1) mit dem zweiten Körper (K2) elektrisch verbunden ist.

Description

Die Erfindung betrifft eine Schaltungsanordnung mit in Chips angeordneten Halbleiterbauelementen, die zum Beispiel für ei­ ne ISG-Elektronik (integrierter Startergenerator) in Kraft­ fahrzeugen geeignet ist.
Es ist bekannt, Schaltungsanordnungen in Hybridtechnologie herzustellen. Dazu werden Chips mit Halbleiterbauelementen ohne Chipgehäuse direkt auf einem Keramikträger, in dem Lei­ terbahnen angeordnet sind, elektrisch kontaktiert und befes­ tigt. Weitere elektrische Leitungen für den Chip werden durch Bondverbindungen realisiert.
Nachteilig an einer solchen Schaltungsanordnung ist zum ei­ nen, dass sie auf Grund des Keramikträgers teuer ist. Zum an­ deren ist eine solche Schaltungsanordnung als Leistungsmodul für sehr hohe Ströme, wie zum Beispiel 300 Ampere, nicht ge­ eignet, da in einem Keramikträger angeordnete Leiterbahnen sowie Bondverbindungen in der Regel solche hohen Ströme nicht leiten können.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan­ ordnung anzugeben, die im Vergleich zum Stand der Technik so­ wohl kostengünstiger als auch für sehr hohe Ströme geeignet ist.
Die Aufgabe wird gelöst durch eine Schaltungsanordnung mit folgenden Merkmalen: Die Schaltungsanordnung weist mindestens einen ersten Chip ohne Chipgehäuse auf. Ferner weist die Schaltungsanordnung einen ersten metallischen Körper und ei­ nen zweiten metallischen Körper auf, zwischen denen der erste Chip angeordnet ist. Der erste Chip ist am ersten Körper der­ art befestigt, dass ein erster Anschluss des ersten Chips mit dem ersten Körper elektrisch verbunden ist. Der erste Körper ist derart ausgestaltet, dass er als Träger des ersten Chips dient. Der erste Chip ist derart mit dem zweiten Körper ver­ bunden, dass ein zweiter Anschluss des ersten Chips mit dem zweiten Körper elektrisch verbunden ist.
Der erste Körper dient also zugleich als Träger und als e­ lektrische Leitung. Der erste Chip wird mechanisch an den ersten Körper derart befestigt, dass sich eine elektrische Verbindung zwischen dem ersten Chip und dem ersten Körper er­ gibt. Für den Träger des ersten Chips wird auf teuere Keramik verzichtet, wodurch die Schaltungsanordnung besonders kosten­ günstig sein kann.
Es sind keine weiteren Verbindungsleitungen zwischen den Kör­ pern und dem ersten Chip, zum Beispiel in Form von aus einem Chipgehäuse ragenden Pins, erforderlich, die die maximal mög­ liche Stromstärke begrenzen würden. Durch die direkte Anord­ nung des ersten Chips an den Körpern wird der elektrische Kontakt zwischen dem ersten Chip und den Körpern realisiert.
Da der erste Körper keine in einem Substrat angeordnete Lei­ terbahn ist, kann er eine ausreichende Dicke aufweisen, um hohe Ströme leiten zu können. Durch das Anbringen des gehäu­ selosen ersten Chips auf dem metallischen ersten Körper wird auch eine besonders große Kontaktfläche realisiert, wodurch der elektrische Widerstand für Strom, der durch den ersten Chip fließt, verringert wird. Ferner wird statt einer Bond­ verbindung der erste Chip von oben durch den zweiten metalli­ schen Körper kontaktiert, der wie der erste Körper den Trans­ port besonders hoher Ströme ermöglicht. Die Schaltungsanord­ nung ist folglich für sehr hohe Ströme geeignet.
Die Schaltungsanordnung hat den weiteren Vorteil, dass durch den ersten Chip erzeugte Wärme besonders gut abgeführt wird aufgrund der großflächigen Kontaktierung des ersten Chips durch den ersten Körper und den zweiten Körper und aufgrund vergleichsweise großer Abmessungen des ersten Körpers und des zweiten Körpers. Im Chip kann also ein Leistungshalbleiter­ bauelement angeordnet sein, durch den hohe Ströme fließen, dessen Wärme sehr gut abgeführt wird und bei dem im Leis­ tungspfad keine Bondverbindungen angeordnet sind, die die ma­ ximale Stromstärke begrenzen würden.
Der erste Körper kann beispielsweise die Form einer evtl. strukturierten Metallplatte oder einer Metallschiene aufwei­ sen.
Der erste Chip weist beispielsweise einen Steueranschluss auf, so dass der Chip durch eine Treiber-Platine gesteuert werden kann.
Der Steueranschluss des ersten Chips wird durch eine Gatever­ bindung kontaktiert, die z. B. als Bondverbindung ausgestaltet sein kann. Alternativ ist die Gateverbindung z. B. als Metall­ leitung ausgestaltet, die in einem Plasikrahmen eingespritzt ist.
Damit der Steueranschluss mit der Treiber-Platine verbunden werden kann, weist die Schaltungsanordnung beispielsweise ei­ ne erste Bohrung auf, die durch den zweiten Körper bis zum ersten Chip verläuft. Eine Bondverbindung ist in der ersten Bohrung angeordnet und kontaktiert den Steueranschluss. Die Treiber-Platine ist beispielsweise oberhalb des zweiten Kör­ pers angeordnet. Das aus der ersten Bohrung herausragende En­ de der Bondverbindung ist mit der Treiber-Platine verbunden.
Die Bondverbindung kann auf die Treiber-Platine z. B. gebon­ det, geschweißt oder gelötet werden.
Alternativ weist der zweite Körper im Bereich des Steueran­ schlusses des ersten Chips eine solche Aussparung für die Ga­ teverbindung auf, dass die Gateverbindung seitlich aus dem Stapel, der durch mindestens dem ersten Körper, dem ersten Chip und dem zweiten Körper gebildet wird, herausführbar ist.
Es fehlt also ein seitliches Stück des zweiten Körpers, um den Steueranschluss des ersten Chips nicht zu bedecken und seitlich zugänglich zu machen.
Vorzugsweise weist die Schaltungsanordnung einen zweiten Chip ohne Chipgehäuse auf, der derart am zweiten Körper befestigt ist, dass ein erster Anschluss des zweiten Chips mit dem zweiten Körper elektrisch verbunden ist und dass der zweite Körper zwischen dem ersten Chip und dem zweiten Chip angeord­ net ist. Der zweite Körper ist derart ausgestaltet, dass er als Träger des zweiten Chips dient. In diesem Fall weist die Schaltungsanordnung einen dritten metallischen Körper auf, der derart mit dem zweiten Chip verbunden ist, dass ein zwei­ ter Anschluss des zweiten Chips mit dem dritten Körper elekt­ risch verbunden ist und dass der zweite Chip zwischen dem zweiten Körper und dem dritten Körper angeordnet ist. Der erste Chip und der zweite Chip sind also nicht nebeneinander sondern in verschiedenen Ebenen, z. B. übereinander, angeord­ net, wodurch der Platzbedarf der Schaltungsanordnung stark reduziert werden kann.
Zur Kontaktierung des Steueranschlusses des ersten Chips kann die erste Bohrung durch den dritten Körper und den zweiten Körper verlaufen. Zur Kontaktierung eines Steueranschlusses des zweiten Chips kann eine zweite Bohrung vorgesehen sein, die durch den dritten Körper bis zum zweiten Chip verläuft. Eine Bondverbindung in einer zweiten Bohrung kontaktiert ei­ nen Steueranschluss des zweiten Chips und die Treiber- Platine. Die Treiber-Platine ist beispielsweise auf dem drit­ ten Körper angeordnet. Durch das Übereinanderanordnen der Chips und der Treiber-Platine wird der Platzbedarf der Schal­ tungsanordnung stark reduziert.
Um Kurzschlüsse zwischen der ersten Bohrung und dem zweiten Körper und dem dritten Körper bzw. zwischen der zweiten Boh­ rung und dem dritten Körper zu vermeiden, ist es vorteilhaft, zwischen der ersten Bohrung bzw. der zweiten Bohrung und der entsprechenden Bondverbindung eine isolierende Schicht anzu­ ordnen. Die isolierende Schicht kann z. B. ein in die Bohrung eingesetztes Plasikröhrchen sein. Alternativ kann die isolie­ rende Schicht erzeugt werden durch Lackieren der Bondverbin­ dung.
Der erste Chip und der zweite Chip sind in Reihe geschaltet.
Es liegt im Rahmen der Erfindung, einen dritten Chip ohne Chipgehäuse vorzusehen, der zum ersten Chip parallel geschal­ tet ist. Dazu ist der dritte Chip zwischen dem ersten Körper und dem zweiten Körper angeordnet. Der dritte Chip ist am ersten Körper derart befestigt, dass ein erster Anschluss des dritten Chips mit dem ersten Körper elektrisch verbunden ist. Der dritte Chip ist mit dem zweiten metallischen Körper der­ art verbunden, dass ein zweiter Anschluss des dritten Chips mit dem zweiten Körper elektrisch verbunden ist.
Es liegt im Rahmen der Erfindung, weitere Chips vorzusehen, die parallel zum ersten Chip geschaltet sind. Ebenso liegt es im Rahmen der Erfindung, weitere Chips vorzusehen, die paral­ lel zum zweiten Chip geschaltet sind und dazu zwischen dem zweiten Körper und dem dritten Körper angeordnet sind. Auch das Vorsehen weiterer metallischer Körper, zwischen denen Chips angeordnet sind und die mit dem erstem Körper und dem zweiten Körper einen Stapel bilden, ist denkbar.
Die Chips der Schaltungsanordnung zwischen den metallischen Körpern enthalten vorzugsweise Leistungshalbleiterbauelemen­ te, wie zum Beispiel Bipolartransistoren, MOSFET- Transistoren, IGBTs, Dioden, Thyristoren oder Triacs.
Die Schaltungsanordnung ist beispielsweise als Parallelschal­ tung von Halbbrücken ausgestaltet, wobei jede Halbbrücke aus einer Reihenschaltung zweier Chips besteht, die jeweils einen MOSFET-Transistor enthalten, von denen der eine wie der erste Chip zwischen dem ersten Körper und dem zweiten Körper und der andere wie der zweite Chip zwischen dem zweiten Körper und dem dritten Körper angeordnet ist. Der erste Chip und der zweite Chip bilden also eine der Halbbrücken. Chips, die zwi­ schen dem ersten Körper und dem zweiten Körper angeordnet sind, sind parallel zueinander geschaltet. Chips, die zwi­ schen dem zweiten Körper und dem dritten Körper angeordnet sind, sind parallel zueinander geschaltet.
Beispielsweise ist der erste Körper mit einem Spannungsan­ schluss verbunden. Der zweite Körper ist dann mit einem Aus­ gangsanschluss verbunden, und der dritte Körper ist mit einem Groundanschluss verbunden. Die Chips, die zwischen dem ersten Körper und dem zweiten Körper angeordnet sind, bilden eine High-side-Schalter. Die Chips, die zwischen dem zweiten Kör­ per und dem dritten Körper angeordnet sind, bilden eine Low- side-Schalter.
Eine solche Schaltungsanordnung kann beispielsweise in einem integrierten Startergenerator eingesetzt werden.
Im Folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.
Fig. 1 zeigt das Schaltbild einer ersten Schaltungsanordnung mit zwei parallel geschalteten Halbbrücken und einer Treiber-Platine.
Fig. 2 zeigt einen Querschnitt durch die erste Schaltungsan­ ordnung, in dem ein erster metallischer Körper, ein erster Chip, ein zweiter metallischer Körper, ein zweiter Chip, ein dritter metallischer Körper, eine Treiber-Platine, ein dritter Chip, ein vierter Chip, eine isolierende Schicht und Gateverbindungen darge­ stellt sind.
Fig. 3 zeigt eine dreidimensionale Ansicht einer zweiten Schaltungsanordnung mit einem ersten metallischen Körper, einem ersten Chip, einem zweiten metallischen Körper, einem zweiten Chip, einem dritten metalli­ schen Körper, Gateverbindungen und einer Treiber- Platine.
In einem ersten Ausführungsbeispiel ist eine erste Schal­ tungsanordnung vorgesehen, die zwei parallel geschaltete Halbbrücken sowie eine Treiber-Platine zur Steuerung der Halbbrücken umfasst (siehe Fig. 1).
Die Schaltungsanordnung weist einen ersten Chip C1, einen zweiten Chip C2, einen dritten Chip C3 und einen vierten Chip C4 auf, die jeweils einen Leistungs-MOSFET-Transistor enthal­ ten. Der erste Chip C1 und der zweite Chip C2 sind in Reihe und zwischen einem Groundanschluss GA und einem Spannungsan­ schluss SP geschaltet. Der dritte Chip C3 und der vierte Chip C4 bilden ebenfalls eine Reihenschaltung, die zwischen dem Spannungsanschluss SP und dem Groundanschluss GA geschaltet ist. Der Spannungsanschluss SP wird beispielsweise mit ca. 42 Volt beaufschlagt. Der erste Chip C1 und der dritte Chip C3 sind parallel und zwischen dem Spannungsanschluss SP und ei­ nem Ausgangsanschluss AA geschaltet. Der zweite Chip C2 und der vierte Chip C4 sind parallel und zwischen dem Groun­ danschluss GA und dem Ausgangsanschluss AA geschaltet. Der erste Chip C1 und der zweite Chip C2 bilden eine erste Halb­ brücke. Der dritte Chip C3 und der vierte Chip C4 bilden eine zweite Halbbrücke. Der erste Chip C1 und der dritte Chip C3 bilden einen High-side-Schalter. Der zweite Chip C2 und der vierte Chip C4 bilden einen Low-side-Schalter.
Steueranschlüsse TA der Chips C1, C2, C3, C4 sind mit einer Treiber-Platine P verbunden.
Die Chips C1, C2, C3, C4 weisen kein Chipgehäuse auf. Der erste Chip C1 und der dritte Chip C3 sind derart an einem ersten metallischen Körper K1 befestigt, dass ein erster An­ schluss All des ersten Chips C1 und ein erster Anschluss A13 des dritten Chips C3 mit dem ersten Körper K1 elektrisch ver­ bunden sind (siehe Fig. 2). Der erste Körper K1 ist mit dem Spannungsanschluss SP verbunden.
Ein zweiter metallischer Körper K2 ist auf dem ersten Chip C1 und dem dritten Chip C3 derart angeordnet, dass ein zweiter Anschluss A21 des ersten Chips C1 und ein zweiter Anschluss A23 des dritten Chips C3 elektrisch mit dem zweiten Körper K2 verbunden sind.
Auf dem zweiten Körper K2 sind der zweite Chip C2 und der vierte Chip C4 derart angeordnet, dass ein erster Anschluss A12 des zweiten Chips C2 und ein erster Anschluss A14 des vierten Chips C4 mit dem zweiten Körper K2 elektrisch verbun­ den sind.
Auf dem zweiten Chip C2 und dem vierten Chip C4 ist ein drit­ ter metallischer Körper K3 derart angeordnet, dass ein zwei­ ter Anschluss A22 des zweiten Chips C2 und ein zweiter An­ schluss A24 des vierten Chips C4 elektrisch mit dem dritten Körper K3 verbunden sind.
Auf dem dritten Körper K3 ist die Treiber-Platine P angeord­ net.
Der erste Körper K1, der zweite Körper K2 und der dritte Kör­ per K3 bestehen im wesentlichen jeweils aus einer Kupferplat­ te und einer darauf angeordneten Nickelschicht, die eine Oxi­ dation des Kupfer verhindert. Die Körper K1, K2, K3 sind ca. 1 mm bis 4 mm dick. Die Chips C1, C2, C3, C4 sind ca. 150 bis 200 µm dick und weisen einen horizontalen rechteckigen Quer­ schnitt auf, der ca. 7 mm lang und ca. 6 mm breit ist.
Es ist eine erste Bohrung B1 vorgesehen, die durch die Trei­ ber-Platine P, den dritten Körper K3 und den zweiten Körper K2 bis zum ersten Chip C1 verläuft. Die erste Bohrung B1 legt den Steueranschluss TA des ersten Chips C1 frei. Eine als Bondverbindung ausgestaltete Gateverbindung B ist am Steuer­ anschluss TA des ersten Chips C1 befestigt. Ein aus der ers­ ten Bohrung B1 ragendes Ende der Gateverbindung B ist mit der Treiber-Platine P verbunden.
Es ist eine zweite Bohrung B2 vorgesehen, die durch die Trei­ ber-Platine T und durch den dritten Körper K3 bis zum zweiten Chip C2 verläuft. Die zweite Bohrung B2 legt den Steueran­ schluss TA des zweiten Chips C2 frei. Eine als Bondverbindung ausgestaltete Gateverbindung B ist am Steueranschluss TA des zweiten Chips C2 und an der Treiber-Platine P befestigt.
Es ist eine dritte Bohrung B3 vorgesehen, die wie die erste Bohrung B1 ausgestaltet ist und bis zum dritten Chip C3 ver­ läuft. Eine als Bondverbindung ausgestaltete Gateverbindung B verbindet den Steueranschluss TA des dritten Chips C3 mit der Treiber-Platine P und verläuft durch die dritte Bohrung B3.
Es ist eine vierte Bohrung B4 vorgesehen, die wie die zweite Bohrung B2 ausgestaltet ist und bis zum vierten Chip C4 ver­ läuft. Eine in der vierten Bohrung B4 angeordnete als Bond­ verbindung ausgestaltete Gateverbindung B verbindet den Steu­ eranschluss TA des vierten Chips C4 mit der Treiber-Platine P.
Zur Vermeidung eines Kurzschlusses der Gateverbindungen B mit dem zweiten Körper K2 und dem dritten Körper K3, sind die Bohrungen B1, B2, B3, B4 mit einer isolierenden Schicht I versehen. Die isolierende Schicht I besteht aus Plasikröhr­ chen.
Die Bohrungen B1, B2, B3, B4 weisen einen kreisförmigen Quer­ schnitt auf mit einem Radius von ca. 1 mm bis 1,5 mm.
In einem zweiten Ausführungsbeispiel ist eine zweite Schal­ tungsanordnung vorgesehen, die aus einer Halbbrücke und einer Treiber-Platine P' besteht. (siehe Fig. 3) Wie im ersten Ausführungsbeispiel weist die zweite Schal­ tungsanordnung einen ersten Körper K1', einen zweiten Körper K2', einen dritten Körper K3', einen ersten Chip C1', einen zweiten Chip C2' auf.
Im Bereich des Steueranschlusses des ersten Chips C1' weist der zweite Körper K2' an seinem seitlichen Umfang eine Aus­ sparung A auf. Eine als Bondverbindung ausgestaltete Gatever­ bindung B' ist mit dem Steueranschluss des ersten Chips C1' verbunden und wird seitlich aus dem Stapel bestehend aus dem ersten Körper K1', dem zweiten Körper K2', dem dritten Körper K3', dem ersten Chip C1' und dem zweiten Chip C2' herausge­ führt und ist mit der Treiber-Platine P', die neben dem Sta­ pel angeordnet ist, verbunden.
Der dritte Körper K3' weist im Bereich des Steueranschlusses des zweiten Chips C2' an seinem seitlichen Umfang eine Aus­ sparung A auf. Eine als Bondverbindung ausgestaltete Gatever­ bindung B' ist mit dem Steueranschluss des zweiten Chips C2' verbunden, wird seitlich aus dem Stapel herausgeführt und ist mit der Treiber-Platine P' verbunden.

Claims (10)

1. Schaltungsanordnung
mit mindestens einem ersten Chip (C1) ohne Chipgehäuse,
mit einem ersten metallischen Körper (K1) und einem zweiten metallischen Körper (K2), zwischen denen der erste Chip (C1) angeordnet ist,
wobei der erste Chip (C1) am ersten Körper (K1) derart be­ festigt ist, dass ein erster Anschluss (A11) des ersten Chips (C1) mit dem ersten Körper (K1) elektrisch verbunden ist,
wobei der erste Körper (K1) derart ausgestaltet ist, dass er als Träger des ersten Chips (C1) dient,
wobei der erste Chip (C1) derart mit dem zweiten metalli­ schen Körper (K2) verbunden ist, dass ein zweiter Anschluss (A21) des ersten Chips (C1) mit dem zweiten Körper (K2) e­ lektrisch verbunden ist.
2. Schaltungsanordnung nach Anspruch 1,
bei der eine erste Bohrung (B1) durch den zweiten Körper (K2) bis zum ersten Chip (C1) verläuft,
bei der eine als Bondverbindung ausgestaltete Gateverbin­ dung (B) in der ersten Bohrung (B1) angeordnet ist und ei­ nen Steueranschluss (TA) des ersten Chips (C1) kontaktiert,
bei der oberhalb des zweiten Körpers (K2) eine Treiber- Platine (P) angeordnet ist, mit der die Gateverbindung (B) verbunden ist.
3. Schaltungsanordnung nach Anspruch 1,
bei der der erste Chip (C1') einen Steueranschluss auf­ weist, der durch eine Gateverbindung (3') kontaktiert wird,
bei der der zweite Körper (K2') im Bereich des Steueran­ schlusses des ersten Chips (C1') eine solche Aussparung (A) für die Gateverbindung (3') aufweist, dass die Gateverbin­ dung (3') seitlich aus dem Stapel, der durch mindestens dem ersten Körper (K1'), dem ersten Chip (C1') und dem zweiten Körper (K2') gebildet wird, herausführbar ist.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
mit einem zweiten Chip (C2) ohne Chipgehäuse, der derart am zweiten Körper (K2) befestigt ist, dass ein erster An­ schluss (A12) des zweiten Chips (C2) mit dem zweiten Körper (K2) elektrisch verbunden ist und dass der zweite Körper (K2) zwischen dem ersten Chip (C1) und dem zweiten Chip (C2) angeordnet ist,
wobei der zweite Körper (K2) derart ausgestaltet ist, dass er als Träger des zweiten Chips (C2) dient,
mit einem dritten metallischen Körper (K3), der derart mit dem zweiten Chip (C2) verbunden ist, dass ein zweiter An­ schluss (A22) des zweiten Chips (C2) mit dem dritten Körper (K3) elektrisch verbunden ist und dass der zweite Chip (C2) zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet ist.
5. Schaltungsanordnung nach Anspruch 2 und 4,
bei der die erste Bohrung (B1) durch den dritten Körper (K3) und durch den zweiten Körper (K2) verläuft,
bei der eine zweite Bohrung (B2) durch den dritten Körper (K3) bis zum zweiten Chip (C2) verläuft,
bei der eine als Bondverbindung ausgestaltete Gateverbin­ dung (B) in der zweiten Bohrung (B2) angeordnet ist und ei­ nen Steueranschluss (TA) des zweiten Chips (C2) und die Treiber-Platine (P) kontaktiert,
bei der die Treiber-Platine (P) auf dem dritten Körper (K3) angeordnet ist.
6. Schaltungsanordnung nach Anspruch 2 oder 5, bei der die erste Bohrung (B1) und/oder die zweite Bohrung (B2) mit einer isolierenden Schicht (I) versehen sind.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6,
mit einem dritten Chip (C3) ohne Chipgehäuse, der zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) angeord­ net ist,
wobei der dritte Chip (C3) am ersten Körper (K1) derart be­ festigt ist, dass ein erster Anschluss (A13) des dritten Chips (C3) mit dem ersten Körper (K1) elektrisch verbunden ist,
wobei der dritte Chip (C3) derart mit dem zweiten metalli­ schen Körper (K2) verbunden ist, dass ein zweiter Anschluss (A23) des dritten Chips (C3) mit dem zweiten Körper (K2) e­ lektrisch verbunden ist.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, bei der mindestens der erste Chip (C1) einen Leistungshalb­ leiter enthält.
9. Schaltungsanordnung nach Anspruch 8,
die als Parallelschaltung von Halbbrücken ausgestaltet ist,
wobei jede Halbbrücke aus einer Reihenschaltung zweier Chips (C1, C2; C3, C4) besteht, die jeweils einen MOSFET- Transistor enthalten, von denen der eine wie der erste Chip (C1) zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) und der andere wie der zweite Chip (C2) zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet ist,
wobei der erste Chip (C1) und der zweite Chip (C2) eine der Halbbrücken bilden,
wobei Chips (C1, C3), die zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) angeordnet sind, parallel ge­ schaltet sind,
wobei Chips (C2, C4), die zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet sind, parallel ge­ schaltet sind.
10. Schaltungsanordnung nach Anspruch 9,
bei der der erste Körper (K1) mit einem Spannungsanschluss (SP) verbunden ist,
bei der der zweite Körper (K2) mit einem Ausgangsanschluss (AA) verbunden ist,
bei der der dritte Körper (K3) mit einem Groundanschluss (GA) verbunden ist,
bei dem die Chips (C1, C3), die zwischen dem ersten Körper (K1) und dem zweiten Körper (K2) angeordnet sind, eine High-side-Schalter bilden,
bei dem die Chips (C2, C4), die zwischen dem zweiten Körper (K2) und dem dritten Körper (K3) angeordnet sind, eine Low- side-Schalter bilden.
DE2001102750 2001-01-22 2001-01-22 Schaltungsanordnung Expired - Lifetime DE10102750B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE2001102750 DE10102750B4 (de) 2001-01-22 2001-01-22 Schaltungsanordnung
PCT/DE2002/000125 WO2002058151A1 (de) 2001-01-22 2002-01-17 Schaltungsanordnung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2001102750 DE10102750B4 (de) 2001-01-22 2001-01-22 Schaltungsanordnung

Publications (2)

Publication Number Publication Date
DE10102750A1 true DE10102750A1 (de) 2002-08-01
DE10102750B4 DE10102750B4 (de) 2006-04-20

Family

ID=7671363

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2001102750 Expired - Lifetime DE10102750B4 (de) 2001-01-22 2001-01-22 Schaltungsanordnung

Country Status (2)

Country Link
DE (1) DE10102750B4 (de)
WO (1) WO2002058151A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100546028C (zh) * 2003-08-18 2009-09-30 三垦电气株式会社 半导体装置
DE102005039478B4 (de) 2005-08-18 2007-05-24 Infineon Technologies Ag Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben
EP3389090A1 (de) 2017-04-11 2018-10-17 ABB Schweiz AG Leistungselektronisches modul
DE102019126028A1 (de) * 2019-09-26 2021-04-01 Robert Bosch Gmbh Multichipanordnung und entsprechendes Herstellungsverfahren

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111677A2 (de) * 1999-12-21 2001-06-27 Toyota Jidosha Kabushiki Kaisha Kühlstruktur eines Mehrchipmoduls

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL262934A (de) * 1960-03-30
DE3322593A1 (de) * 1983-06-23 1985-01-10 Klöckner-Moeller Elektrizitäts GmbH, 5300 Bonn Halbleiteranordnung und verfahren zu ihrer herstellung
JP3180863B2 (ja) * 1993-07-27 2001-06-25 富士電機株式会社 加圧接触形半導体装置およびその組立方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111677A2 (de) * 1999-12-21 2001-06-27 Toyota Jidosha Kabushiki Kaisha Kühlstruktur eines Mehrchipmoduls

Also Published As

Publication number Publication date
WO2002058151A1 (de) 2002-07-25
DE10102750B4 (de) 2006-04-20

Similar Documents

Publication Publication Date Title
DE3420535C2 (de) Halbleiter-Modul für eine schnelle Schaltanordnung
DE102005036116B4 (de) Leistungshalbleitermodul
DE102012218670B4 (de) Elektronikmodul und leistungstransistorsystem
DE102014111931B4 (de) Niederinduktive Schaltungsanordnung mit Laststromsammelleiterbahn
DE19700963C2 (de) Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung
DE102015115271A1 (de) Elektronikbaugruppe mit entstörkondensatoren
DE112016005574B4 (de) Halbleitermodule
DE102015100480A1 (de) Elektronische Komponente, Anordnung und Verfahren
DE10037533C1 (de) Induktivitätsarme Schaltungsanordnung
DE102008055157A1 (de) Ansteuerschaltung für eine Leistungshalbleiteranordnung und Leistungshalbleiteranordnung
DE102013104742A1 (de) Verdrahtungselement und Halbleitermodul mit demselben
DE102013219571A1 (de) Vertikaler Shunt-Widerstand
EP1683197A2 (de) Leistungsmodul
EP0738008A2 (de) Leistungshalbleitermodul
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE60306040T2 (de) Halbleitermodul und Leistungswandlervorrichtung
WO2014202282A1 (de) Leiterplatte
DE10102750A1 (de) Schaltungsanordnung
EP2091081B1 (de) Schaltungsanordnung mit Bondverbindung
DE10109548B4 (de) Schaltungsanordnung zum Schalten von Strömen
DE10159851B4 (de) Halbleiterbauelementanordnung mit verminderter Oszillationsneigung
DE102019204889A1 (de) Elektronische Schaltungseinheit
DE102015103064A1 (de) Interposer mit programmierbarer Matrix zur Umsetzung konfigurierbarer vertikaler Halbleiterbaugruppenanordnungen
DE112018004107T5 (de) Strommessvorrichtung
DE102014104013A1 (de) Leistungshalbleiterbauteil

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE

R081 Change of applicant/patentee

Owner name: VITESCO TECHNOLOGIES GMBH, DE

Free format text: FORMER OWNER: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE

R071 Expiry of right