DE10062245A1 - Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung - Google Patents
Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren HerstellungInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000036961 partial effect Effects 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 125
- 238000005530 etching Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100421142 Mus musculus Selenon gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002179 total cell area Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- Non-Volatile Memory (AREA)
Abstract
Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicherzelle, eine dazugehörige Halbleiterschaltungsanordnung sowie ein Herstellungsverfahren, bei dem in einem Substrat (1) aktive Bereiche (AA) mit einer darüber liegenden ersten Isolierschicht (2), einer ladungsspeichernden Schicht (3), einer zweiten Isolierschicht (4) und einer Steuerschicht (5) ausgebildet sind. Zur Realisierung einer besonders kleinen Zellfläche werden in einer darüber liegenden dritten Isolierschicht (9) Öffnungen (O) über zumindest Teilbereichen von Source-/Draingebieten (S/D) ausgebildet, die mittels an einem isolierenden Steg (11) ausgebildeter Source- und Drainleitungen (SL2, DL1) über die Öffnungen jeweils unmittelbar kontaktiert werden.
Description
Die vorliegende Erfindung bezieht sich auf eine nichtflüchti
ge Halbleiterspeicherzelle sowie eine dazugehörige Halblei
terschaltungsanordnung und ein dazugehöriges Herstellungsver
fahren und insbesondere auf eine Flash-EPROM-Speicherzelle
bzw. einen dazugehörigen Speicher mit SNOR-Architektur, bei
der jeweilige Source- und Drainleitungen selektiv angesteuert
werden können.
Zum Speichern von größeren Datenmengen werden derzeit von
Rechnereinheiten bzw. Computern in der Regel magnetische
Plattenlaufwerke benutzt. Derartige Plattenlaufwerke benöti
gen jedoch einen relativ großen Platz und weisen eine Viel
zahl von beweglichen Teilen auf. Folglich sind sie störanfäl
lig und besitzen einen beträchtlichen Stromverbrauch. Darüber
hinaus werden die zukünftigen Rechnereinheiten bzw. Computer
sowie andere digitale Geräte wie beispielsweise digitale Ka
meras, Musikwiedergabegeräte oder Palm-Geräte immer kleiner,
weshalb herkömmliche mechanische Speichereinrichtungen unge
eignet sind.
Als Alternative zu derartigen herkömmlichen mechanischen
Speichereinrichtungen haben sich in letzter Zeit nichtflüch
tige Halbleiterspeichereinrichtungen immer mehr durchgesetzt,
wie beispielsweise FLASH-Speicher, E2PROM, EPROM und derglei
chen. Als wichtigste Vertreter derartiger elektrisch löschba
rer und elektrisch programmierbarer Speichereinrichtungen
sind die sogenannten NAND- sowie NOR-Halbleiterspeicherein
richtungen bekannt. In beiden Halbleiterspeichereinrichtungen
weisen die Speicherzellen sogenannte Eintransistor-
Speicherzellen auf, wobei üblicherweise in einem aktiven Ge
biet eines Halbleitersubstrats ein Draingebiet und ein Sourcegebiet
ausgebildet sind und sich über dem dazwischen lie
genden Kanalabschnitt eine isolierte ladungsspeichernde
Schicht befindet.
Während in NAND-Halbleiterschaltungsanordnungen eine Vielzahl
von Schaltelementen seriell miteinander verbunden sind und
über ein gemeinsames Auswahlgatter bzw. einen Auswahltransis
tor angesteuert werden, sind die jeweiligen Schaltelemente in
NOR-Halbleiter-Schaltungsanordnungen parallel bzw. matrixför
mig organisiert, wodurch jedes Schaltelement einzeln ausge
wählt werden kann.
Fig. 1 zeigt einer vereinfachte Darstellung einer herkömmli
chen SNOR-Halbleiterschaltungsanordnung (selective NOR), bei
der im Gegensatz zur NOR-Halbleiter-Schaltungsanordnuung mit
"common source"-Architektur die einzelnen Schaltelemente (T1,
T2, . . .) selektiv über eine jeweilige Sourceleitung (SL1,
SL2, . . .) und über eine jeweilige Drainleitung (DL1, DL2,
. . .) angesteuert werden. Diese selektive Ansteuerung wird
beispielsweise über jeweilige Bitleitungssteuerungen BLC
durchgeführt, welche sozusagen die gemeinsamen Bitleitungen
BL1, BL2, . . . realisieren. Auf diese Weise können weitere
Shrinks bzw. eine weitergehende Integration der Halbleiter-
Schaltungsanordnung durchgeführt werden, da die SNOR-Archi
tektur nicht auf eine vorbestimmte Mindest-Zelltransistor
länge bzw. Kanallänge angewiesen ist.
Fig. 2 zeigt eine vereinfachte Darstellung eines herkömmli
chen Layouts der SNOR-Halbleiterschaltungsanordnung gemäß
Fig. 1. Gemäß Fig. 2 werden die Schaltelemente T1, T2, . . . in
aktiven Bereichen eines Halbleitersubstrats ausgebildet, die
eine im Wesentlichen gerade streifenförmige Struktur aufwei
sen. Die Vielzahl von spaltenweise angeordneten streifenför
migen aktiven Bereichen AA werden zeilenweise von ebenfalls
streifenförmig ausgebildeten Schichtstapeln überlagert, wobei
eine oberste Schicht eine Steuerschicht bzw. Wortleitung WL1
bis WL3 der Schaltelemente T1, T2, . . . darstellt. Jeder Kreuzungspunkt
bzw. Überlappungsbereich eines derartigen strei
fenförmigen aktiven Bereiches AA mit einer streifenförmig
ausgebildeten Wortleitung WL1 bis WL3 stellt somit eine Viel
zahl von Schaltelementen T dar. Zum Kontaktieren von jeweili
gen Draingebieten D und Sourcegebieten S sind Kontakte K not
wendig, die üblicherweise im aktiven Bereich AA ausgebildet
sind, oftmals jedoch in ein angrenzendes Isolationsgebiet STI
(shallow trench isolation) reichen können. In einer weiteren
darüber liegenden Schicht, die vorzugsweise eine erste Metal
lisierungsschicht darstellt, befinden sich nunmehr die Sour
celeitungen SL1, SL2, . . . sowie die Drainleitungen DL1, DL2,
. . . für die jeweiligen Bitleitungen BL. Die Drainleitungen
stehen hierbei über entsprechende Kontakte K mit den dazuge
hörigen Draingebieten D des aktiven Bereiches in Verbindung,
wobei in gleicher Weise die Sourceleitungen SL1 über entspre
chende Kontakte mit den dazugehörigen Sourcegebieten in Ver
bindung stehen.
Nachteilig ist jedoch bei einem derartigen herkömmlichen Lay
out, dass auf Grund der zusätzlichen Sourceleitungen im Ver
gleich zu einer "common source"-Architektur eine mehr als
doppelt so intensive Metallisierung vorliegt, was einen be
grenzenden Faktor für eine weitergehende Integration bzw.
weitere Shrinks darstellt. Üblicherweise besitzen daher der
artige herkömmliche SNOR-Halbleiterspeicherzellen eine Fläche
von mindestens 12 F2 und typischen 20 F2, wobei F eine klein
ste lithografisch realisierbare Strukturbreite darstellt.
Darüber hinaus ergeben sich insbesondere bei mäanderförmig
ausgestalteten Source- und Drainleitungen sogenannte Litho
grafie-Artefakte, die zu einer Verjüngung bis hin zu Unter
brechungen der jeweiligen Leitungen führen können.
Der Erfindung liegt daher die Aufgabe zu Grunde eine nicht
flüchtige Halbleiterspeicherzelle, eine dazugehörige Halblei
terschaltungsanordnung sowie ein Herstellungsverfahren zu
schaffen, bei dem sich eine weitere Integration auf einfache
Weise realisieren lässt.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halblei
terspeicherzelle durch die Merkmale des Patentanspruchs 1,
hinsichtlich der Halbleiterschaltungsanordnung durch die
Merkmale des Patentanspruchs 10 und hinsichtlich des Herstel
lungsverfahrens durch die Maßnahmen des Patentanspruchs 11
gelöst.
Insbesondere durch die Verwendung einer dritten Isolier
schicht mit Öffnungen über zumindest Teilbereichen von Sour
ce-/Draingebieten und einem isolierenden Steg zum Ausbilden
von zumindest einer Bitleitung mit einer Sourceleitung und
einer Drainleitung an zumindest einer ihrer Seitenwände, wo
bei die Source- und Drainleitungen die Source- und Drainge
biete über die Öffnungen jeweils unmittelbar berühren, erhält
man sublithografische Strukturbreiten für die Source- und
Drainleitungen, wodurch eine Gesamtzellfläche bis auf 5F2
verringert werden kann. Auf diese Weise kann eine Speicher
dichte wesentlich erhöht werden, wodurch sich die Kosten pro
Speichereinheit verringern.
Vorzugsweise werden die Source- und Drainleitungen als Spacer
am isolierenden Steg ausgebildet, wodurch man eine Struktur
breite für die Bitleitungen erhält, die im Wesentlichen einer
Schichtdicke für diese Leitung entspricht.
Vorzugsweise bestehen die Source- und Drainleitungen aus in
situ-dotiertem Polysilizium, wodurch sich bei guter Leitfä
higkeit die Herstellung besonders einfach realisieren lässt.
Die vierte Isolierschicht stellt vorzugsweise eine selektive
Ätzstoppschicht für die Source- und Drainleitungen sowie für
den isolierenden Steg dar, wodurch sich das Herstellungsver
fahren weiter vereinfachen lässt und die Source- und Drain
leitungen besonders einfach und zuverlässig ausgebildet wer
den können. Insbesondere eine Siliziumnitridschicht kann
hierbei in vorteilhafter Weise als dritte Isolierschicht verwendet
werden, wodurch sich eine hohe Selektivität für die
aus Polysilizium bestehenden Source- und Drainleitungen und
eine aus beispielsweise TEOS-Oxid bestehenden isolierenden
Steg beim Ätzen ergibt.
Als ladungsspeichernde Schicht wird vorzugsweise eine elekt
risch leitende oder elektrisch nicht leitende Schicht verwen
det.
Zur Vermeidung von sogenannten Grabenätzungen im aktiven Be
reich können die Source-/Drainleitungen und/oder die Öffnun
gen derart ausgebildet werden, dass sie sich überlappen, wo
durch zwar auf Kosten der Zellgröße eine verbesserte Kontak
tierung gewährleistet ist.
In den weiteren Ansprüchen sind weitere vorteilhafte Ausges
taltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie
len unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1 ein vereinfachtes Ersatzschaltbild einer herkömmli
chen Halbleiterschaltungsanordnung;
Fig. 2 eine vereinfachte Draufsicht der herkömmlichen Halb
leiterschaltungsanordnung gemäß Fig. 1;
Fig. 3 eine vereinfachte Draufsicht von ersten Herstellungs
schritten zur Realisierung der erfindungsgemäßen
Halbleiterschaltungsanordnung;
Fig. 4 eine zum Ausbilden der erfindungsgemäßen Öffnungen
benötigte Maske;
Fig. 5 eine vereinfachte Draufsicht von weiteren Herstel
lungsschritten zur Realisierung der erfindungsgemäßen
Halbleiterschaltungsanordnung;
Fig. 6 eine vereinfachte Schnittansicht der erfindungsgemä
ßen Halbleiterschaltungsanordnung gemäß einem Schnitt
A-A' in Fig. 5;
Fig. 7 eine vereinfachte Schnittansicht der erfindungsgemä
ßen Halbleiterschaltungsanordnung gemäß einem Schnitt
B-B' in Fig. 5;
Fig. 8 eine teilvergrößerte Schnittansicht der erfindungsge
mäßen Halbleiterschaltungsanordnung gemäß einem wei
teren Ausführungsbeispiel; und
Fig. 9 eine vereinfachte Schnittansicht der erfindungsgemä
ßen Halbleiterschaltungsanordnung gemäß einem Schnitt
C-C' in Fig. 5.
Fig. 3 zeigt eine vereinfachte Draufsicht der erfindungsge
mäßen Halbleiterschaltungsanordnung mit SNOR-Architektur nach
einer Vielzahl von ersten Herstellungsschritten.
Zur Herstellung der in Fig. 3 dargestellten SNOR-Halbleiter
schaltungsanordnung werden zunächst die nachfolgend beschrie
benen, jedoch nicht näher dargestellten Herstellungsschritte
durchgeführt. Zunächst werden in einem Substrat 1 (z. B. Si-
Halbleitersubstrat) im Wesentlichen gerade aktive Bereiche AA
beispielsweise mittels Grabenisolierung ausgebildet, wobei
insbesondere eine flache Grabenisolierung (shallow trench i
solation, STI) Verwendung findet. Da die aktiven Bereiche AA
im Wesentlichen gerade ausgebildet sind, ergeben sich bei der
Lithografie keinerlei Probleme auf Grund von Kanten oder kom
plizierten geometrischen Formen.
Anschließend wird auf einer Waferoberfläche bzw. im Bereich
der aktiven Bereiche AA eine erste Isolierschicht 2 ganzflä
chig ausgebildet, die vorzugsweise eine Tunneloxidschicht
darstellt und beispielsweise als thermisches Siliziumdioxid
ausgebildet wird. Die erste Isolierschicht 2 kann jedoch in
gleicher Weise auch mittels eines Abscheideverfahrens oder
anderweitig ausgebildet werden. Im bevorzugten Ausführungs
beispiel besteht ein Schaltelement aus einer Eintransistor-
Speicherzelle EZ, weshalb in einem nachfolgenden Schritt eine
ladungsspeichernde Schicht 3 vorzugsweise durch Abscheiden
von Polysilizium als "floating gate" ausgebildet wird. Die
Erfindung ist jedoch nicht auf eine derartig elektrisch lei
tende Ladungsspeicherschicht beschränkt sondern umfasst in
gleicher Weise auch elektrisch nicht leitende ladungsspei
chernde Schichten, wie sie beispielsweise in sogenannten
SONOS-Zellen verwendet werden.
Zur Realisierung von elektrisch voneinander getrennten la
dungsspeichernden Schichten kann nunmehr in einem weiteren
Herstellungsschritt ein erstes Strukturieren der ladungsspei
chernden Schicht 3 in einer x-Richtung erfolgen, wobei die
streifenförmige ladungsspeichernde Schicht zunächst in Rich
tung der aktiven Bereiche AA ausgebildet werden. Nach diesem
Strukturierungsschritt, der üblicherweise mittels fotolitho
grafischer Prozesse durchgeführt wird, werden in nachfolgen
den Herstellungsschritten eine zweite Isolierschicht 4, eine
erste leitende Schicht 5 und eine Teil-Schutzschicht 6 auf
dem Wafer abgeschieden. Als zweite Isolierschicht 4 wird als
sogenanntes Koppeloxid vorzugsweise eine Schichtenfolge aus
Oxid/Nitrid/Oxid (ONO) abgeschieden, wobei auch andere die
lektrische Schichten mit hohem εr verwendet werden können.
Als erste leitende Schicht 5 wird beispielsweise eine weitere
hochdotierte elektrisch leitende Polysiliziumschicht abge
schieden, die eine spätere Wortleitung realisiert. Als Teil-
Schutzschicht 6 wird vorzugsweise eine Hartmaske verwendet.
In einem nachfolgenden Herstellungsschritt werden unter Ver
wendung eines (nicht dargestellten) Resists mittels herkömm
licher Lithografie im Wesentlichen gerade Wortleitungsstapel
durch Strukturieren der Teil-Schutzschicht 6, der Steuer
schicht 5 und der zweiten Isolierschicht 4 vorzugsweise durch
Trockenätzen unter Verwendung der Teil-Schutzschicht 6 als
Maske in y-Richtung geätzt und nachfolgend in gleicher Weise
die zweite Isolierschicht 4 sowie die ladungsspeichernde
Schicht 3 selektiv zur ersten Isolierschicht 2 entfernt, wo
durch Inseln der ladungsspeichernden Schicht 3 ausgebildet
werden. Abschließend erfolgt eine Nachbehandlung des geätzten
Wortleitungsstapels, wobei beispielsweise Polymere entfernt
werden und die Waferoberfläche gereinigt wird.
In einem optionalen zusätzlichen Herstellungsschritt können
an den Seitenwänden der Wortleitungsstapel Seitenisolier
schichten 8 vorzugsweise als Oxid ausgebildet werden, wobei
beispielsweise eine thermische Oxidation durchgeführt wird.
Anschließend werden Source-/Draingebiete S/D in den aktiven
Bereichen AA des Halbleitersubstrats 1 vorzugsweise durch Io
nenimplantation unter Verwendung der Wortleitungsstapel
selbstjustierend ausgebildet, wobei üblicherweise symmetri
sche Übergänge verwendet werden. Unsymmetrische p/n-Übergänge
können beispielsweise durch zusätzliche Maskierschritte rea
lisiert werden.
Anschließend werden an den Seitenwänden der Wortleitungssta
pel sogenannte Spacer 7 als weiterer Teil der Schutzschicht
für die Halbleiterspeicherzelle ausgebildet, wobei beispiels
weise ein Abscheiden und anisotropes Zurückätzen einer iso
lierenden Schicht durchgeführt wird.
Nach Entfernen der ersten Isolierschicht 2, die auch schon zu
einem früheren Zeitpunkt entfernt werden kann, erhält man die
in Fig. 3 dargestellte Draufsicht der erfindungsgemäßen
SNOR-Halbleiterschaltungsanordnung.
In einem nachfolgenden Herstellungsschritt wird eine dritte
Isolierschicht 9 ganzflächig auf dem Wafer ausgebildet. Vor
zugsweise wird hierfür eine selektiv für nachfolgende Schich
ten wirkende Ätzstoppschicht als dritte Isolierschicht 9 aus
gebildet. Beispielsweise kann als derartige Ätzstoppschicht
ein Siliziumnitrid ganzflächig mit einer ausreichenden Dicke
abgeschieden werden.
Unter Verwendung einer in Fig. 4 dargestellten Maske werden
anschließend beispielsweise mittels eines kurzen Trockenätz
prozesses vorbestimmte Öffnungen O in dieser dritten Isolier
schicht 9 ausgebildet, die im Wesentlichen zwischen den je
weiligen Wortleitungsstapeln liegen und die aktiven Bereiche
AA zumindest teilweise freilegen.
Gemäß Fig. 5 befinden sich die Öffnung O unmittelbar zwi
schen zwei benachbarten Wortleitungsstapeln bzw. Wortleitun
gen WL1, WL2, WL3, . . . und sind im Wesentlichen zickzackför
mig derart über dem aktiven Bereich AA ausgebildet, dass die
ser zur Hälft bzw. lediglich teilweise freigelegt wird. Gemäß
Fig. 5 besitzen die Öffnungen O eine quadratische Form. Sie
können jedoch auch eine beliebige andere Form aufweisen und
insbesondere verkleinert bzw. vergrößert und/oder zum aktiven
Bereich AA verschoben angeordnet sein, wodurch sogenannte
Grabenprobleme, die später beschrieben werden, beseitigt wer
den können.
Gemäß Fig. 5 wird in nachfolgenden Herstellungsschritten
nach dem Ausbilden dieser Öffnungen O in der dritten Isolier
schicht 9 eine isolierende Stegschicht 11 (Dummyschicht)
ganzflächig ausgebildet und im Wesentlichen in x-Richtung li
thografisch strukturiert, wodurch sich isolierende Stege 11
ergeben, die gemäß Fig. 5 beispielsweise zwischen jeweiligen
aktiven Bereichen AA angeordnet sind. Auf diese Weise können
in vorteilhafter Art auftretende Höhenunterschiede, die sich
insbesondere durch die ladungsspeichernden Schichten bzw. In
seln 3 ergeben, ausgeglichen werden. Grundsätzlich können jedoch
derartige isolierende Stege 11 auch unmittelbar über den
aktiven Bereichen AA angeordnet werden. Beispielsweise kann
als Stegschicht bzw. für die isolierenden Stege 11 ein Oxid
als sogenannte Dummy-Schicht abgeschieden und strukturiert
werden. Insbesondere bei Verwendung eines derartigen Silizi
umoxids ergibt sich ein selektiver Ätzprozess zu der als Ätz
stoppschicht verwendeten dritten Isolierschicht 9.
In einem nachfolgenden Herstellungsschritt wird nunmehr eine
Bitleitungsschicht 10 ganzflächig auf dem Wafer abgeschieden
und in einem nachfolgenden Verfahrensschritt derart zurückge
bildet, dass sich Source- und Drainleitungen SL1, DL1, SL2,
DL2, . . . an Seitenwänden der isolierenden Stege 11 ergeben.
Beispielsweise kann hierbei eine Abscheidung von insitu-
dotiertem Polysilizium durchgeführt werden, wobei die Source-
und Drainleitungen anschließend mittels einer Spacerätzung
strukturiert werden. Als Spacerätzung wird hierbei ein ani
sotropes Trockenätzen verwendet, bei dem die Bitleitungs
schicht im Wesentlichen nur in einer Richtung abgetragen
wird. Auf Grund der verwendeten isolierenden Stege 11 und der
nachfolgenden Rückbildung der Bitleitungsschicht ergeben sich
bei entsprechender Dicke für die Bitleitungsschicht 10 subli
thografische Source- und Drainleitungen SL1 bis DL2, die mit
einem ausreichenden Abstand innerhalb zweier lithografisch
ausgebildeter Stege liegen.
Fig. 6 zeigt eine vereinfachte Schnittansicht der erfin
dungsgemäßen SNOR-Halbleiterschaltungsanordnung gemäß einem
Schnitt A-A' in Fig. 5, wobei gleiche Bezugszeichen gleiche
oder entsprechende Schichten bezeichnen, weshalb auf eine
wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß Fig. 6 wird auf Grund der zickzackförmig angeordneten
Öffnung O lediglich jedes zweite Source-/Draingebiet S/D
freigelegt, während der restliche Teil ganzflächig von der
dritten Isolierschicht 9 bedeckt ist. Demzufolge ergibt sich
für die an der Seitenwand des isolierenden Stegs 11 ausgebildete
Drainleitung DL4 nur für jedes zweite Source-/Drainge
biet eine unmittelbare Berührung mit dem aktiven Bereich AA.
Demzufolge können alle Draingebiete mit der jeweiligen Drain
leitung (z. B. DL4) kontaktiert werden, während eine in Fig.
6 nicht dargestellte Sourceleitung SL4 die weiteren Sourcege
biete S kontaktiert. Zur Ausbildung eines ohmschen Kontakts
weisen die Bitleitungsschicht 10 und die jeweiligen Source-
/Draingebiete S/D jeweils den gleichen Leitungstyp (p oder n)
auf. Bei Verwendung von Metallen für die Bitleitungsschicht
ist der Leitungstyp jedoch nicht von Bedeutung.
Fig. 7 zeigt eine weitere vereinfachte Schnittansicht der
erfindungsgemäßen SNOR-Halbleiterschaltungsanordnung gemäß
einem Schnitt B-B' in Fig. 5, wobei gleiche Bezugszeichen
wiederum gleiche Schichten bezeichnen und auf eine wiederhol
te Beschreibung nachfolgend verzichtet wird.
Gemäß Fig. 7 kann bei einer vorbestimmten Form und Größe der
Öffnungen O in der dritten Isolierschicht 9 sowie einer vor
bestimmten Dicke der Bitleitungsschicht 10 bzw. der dazugehö
rigen Sourceleitungen und Drainleitungen eine Überätzung im
aktiven Bereich AA stattfinden, wodurch sogenannte Gräben G
im Substrat bzw. im aktiven Bereich an der Kante bzw. dem
Rand der dritten Isolierschicht 9 ausgebildet werden. Auf
diese Weise können sich verringerte Leitfähigkeiten in den
Source-/Draingebieten S/D ergeben oder die grundsätzliche
Funktionsfähigkeit beeinträchtigt werden.
Zur Vermeidung einer derartigen Überätzung beim Ausbilden der
Source- und Drainleitungen SL1 bis DL2 können die Öffnungen O
sowie die Source- und Drainleitungen derart dimensioniert
bzw. verschoben werden, dass sich eine Überlappung Ergibt und
eine Ausbildung von Gräben zuverlässig verhindert wird.
Fig. 8 zeigt eine Teil-Schnittansicht von Fig. 7 für ein
derartiges weiteres Ausführungsbeispiel, wobei die Öffnungen
in der dritten Isolierschicht 9 derart verkleinert sind, dass
die ausgebildeten Source- und Drainleitungen bzw. die dazuge
hörige Bitleitungsschicht 10 einen ausreichenden Überlapp
aufweist. Zur Realisierung eines derartigen Überlappbereichs
kann in gleicher Weise eine Dicke der Bitleitungsschicht 10
oder eine Positionierung der Öffnungen O variiert werden. Auf
diese Weise erhält man eine zuverlässige Kontaktierung mit
den jeweiligen Source-/Draingebieten S/D im aktiven Bereich
AA des Substrats 1, ohne dass die Gefahr einer Grabenausbil
dung besteht.
Fig. 9 zeigt eine vereinfachte Schnittansicht der erfin
dungsgemäßen Halbleiterschaltungsanordnung gemäß einem
Schnitt C-C' in Fig. 5, wobei gleiche Bezugszeichen gleiche
Schichten bezeichnen und nachfolgend auf eine wiederholte Be
schreibung verzichtet wird.
Gemäß Fig. 9 wird die wesentliche Verringerung der Zellgröße
sichtbar, wonach im günstigsten Fall für die aktiven Bereiche
AA und die isolierenden Stege 11 mit ihren Source- und Drain
leitungen SL1 bis DL2 lediglich 2,5 × F benötigt werden. Bei
einer typischen Zellbreite von 2 F ergibt sich daraus eine
minimale Zellfläche von 2,5F × 2F = 5 F2 gegenüber minimal 12
F2 gemäß dem Stand der Technik. Unter Verwendung von üblichen
Justiertoleranzen ergibt sich gemäß der vorliegenden Erfin
dung eine Zellfläche von typisch 6 F2 gegenüber typischen 20
F2 gemäß dem Stand der Technik. Demzufolge ergibt sich eine
wesentliche Verringerung der Zellfläche selbst bei Verwendung
von grundsätzlich flächenintensiven SNOR-Halbleiterspeicher
zellen.
Die Erfindung wurde vorstehend anhand einer Siliziumnitrid
schicht, einer Oxidschicht und einer Polysiliziumschicht für
die dritte Isolierschicht, die Stegschicht und die Bitlei
tungsschicht beschrieben. Sie ist jedoch nicht darauf be
schränkt und umfasst vielmehr alle weiteren Materialien für
diese Schichten, bei denen die dritte Isolierschicht als se
lektive Ätzstoppschicht für die darüber liegenden Schichten
wirkt. In gleicher Weise besteht die ladungsspeichernde
Schicht 3 aus einer elektrisch leitenden Schicht. Sie kann
jedoch in gleicher Weise aus einer elektrisch nicht leitenden
Schicht bestehen und eine Einzel- oder Mehrfach-Schicht
struktur aufweisen. Die Bitleitungsschicht wurde als insitu
dotierte Polysiliziumschicht abgeschieden; sie kann jedoch in
gleicher Weise auch aus einer sonstigen elektrisch leitenden
Schicht bestehen oder eine Mehrfachschichtstruktur wie z. B.
siliziertes Silizium aufweisen.
Ferner kann zum Entfernen von Endbereichen der Source- und
Drainleitungen am Ende der isolierenden Stege 11 ein weiterer
Ätzschritt verwendet werden, wodurch Kurzschlüsse zwischen
diesen Leitungen zuverlässig entfernt werden können.
Ferner können die Öffnungen O auch im Wesentlichen geradlinig
angeordnet sein, wobei sich in diesem Fall jedoch eine mäan
derförmige Struktur bzw. zickzackförmige Struktur für die
isolierenden Stege und die dazugehörigen Source- und Drain
leitungen ergeben.
Claims (20)
1. Nichtflüchtige Halbleiterspeicherzelle mit
einem in einem Substrat (1) ausgebildeten aktiven Bereich (AA) zur Realisierung von Source-/Draingebieten (S/D);
einer ersten Isolierschicht (2);
einer ladungsspeichernden Schicht (3);
einer zweiten Isolierschicht (4);
einer Steuerschicht (5); und
einer isolierenden Schutzschicht (6, 7, 8)
gekennzeichnet durch
eine dritte Isolierschicht (9) mit Öffnungen (O) über zumin dest Teilbereichen der Source-/Draingebiete (S/D); und
zumindest einem isolierenden Steg (11) zum Ausbilden von zu mindest einer Bitleitung mit einer Sourceleitung (SL2) und einer Drainleitung (DL1) an zumindest einer ihrer Seitenwän de, wobei die Source- und Drainleitung (SL2, DL1) die Source- /Draingebiete (S/D) über die Öffnungen (O) jeweils unmittel bar berühren.
einem in einem Substrat (1) ausgebildeten aktiven Bereich (AA) zur Realisierung von Source-/Draingebieten (S/D);
einer ersten Isolierschicht (2);
einer ladungsspeichernden Schicht (3);
einer zweiten Isolierschicht (4);
einer Steuerschicht (5); und
einer isolierenden Schutzschicht (6, 7, 8)
gekennzeichnet durch
eine dritte Isolierschicht (9) mit Öffnungen (O) über zumin dest Teilbereichen der Source-/Draingebiete (S/D); und
zumindest einem isolierenden Steg (11) zum Ausbilden von zu mindest einer Bitleitung mit einer Sourceleitung (SL2) und einer Drainleitung (DL1) an zumindest einer ihrer Seitenwän de, wobei die Source- und Drainleitung (SL2, DL1) die Source- /Draingebiete (S/D) über die Öffnungen (O) jeweils unmittel bar berühren.
2. Nichtflüchtige Halbleiterspeicherzelle nach Patentan
spruch 1,
dadurch gekennzeichnet, dass die Sour
ce- und Drainleitung (SL2, DL1) als Spacer am isolierenden
Steg (11) ausgebildet sind.
3. Nichtflüchtige Halbleiterspeicherzelle nach Patentan
spruch 1 oder 2,
dadurch gekennzeichnet, dass die Sour
ce- und Drainleitung (SL2, DL1) insitu-dotiertes Polysilizium
aufweisen.
4. Nichtflüchtige Halbleiterspeicherzelle nach einem der
Patentansprüche 1 bis 3,
dadurch gekennzeichnet, dass der iso
lierende Steg (11) TEOS-Oxid aufweist.
5. Nichtflüchtige Halbleiterspeicherzelle nach einem der
Patentansprüche 1 bis 4,
dadurch gekennzeichnet, dass die dritte
Isolierschicht (9) eine Ätzstoppschicht für die Source- und
Drainleitung (SL2, DL1) sowie für den isolierenden Steg (11)
darstellt.
6. Nichtflüchtige Halbleiterspeicherzelle nach einem der
Patentansprüche 1 bis 5,
dadurch gekennzeichnet, dass die dritte
Isolierschicht (9) eine Nitridschicht aufweist.
7. Nichtflüchtige Halbleiterspeicherzelle nach einem der
Patentansprüche 1 bis 6,
dadurch gekennzeichnet, dass die la
dungsspeichernde Schicht (3) eine elektrisch leitende oder
elektrisch nicht leitende Schicht aufweist.
8. Nichtflüchtige Halbleiterspeicherzelle nach einem der
Patentansprüche 1 bis 7,
dadurch gekennzeichnet, dass die Sour
ce- und Drainleitungen (SL2, DL1) die Öffnungen (O) teilweise
oder vollständig abdecken.
9. Nichtflüchtige Halbleiterspeicherzelle nach einem der
Patentansprüche 1 bis 8,
dadurch gekennzeichnet, dass die erste
Isolierschicht (2) ein Tunneloxid und die zweite Isolier
schicht (4) ein Koppeloxid aufweist.
10. Nichtflüchtige Halbleiterschaltungsanordnung mit einer
Vielzahl von matrixförmig angeordneten Halbleiterspeicherzel
len nach einem der Patentansprüche 1 bis 9,
dadurch gekennzeichnet, dass die akti ven Bereiche (AA), die isolierenden Stege (11) und die jewei ligen Source- und Drainleitungen (SL2, DL1) spaltenförmig an geordnet sind;
die Steuerschichten (5) zum Ausbilden von Wortleitungen im Wesentlichen zeilenförmig angeordnet sind; und
die Öffnungen (O) in der dritten Isolierschicht (9) im We sentlichen derart zickzackförmig angeordnet sind, dass die aktiven Bereiche (AA) zumindest teilweise frei liegen.
dadurch gekennzeichnet, dass die akti ven Bereiche (AA), die isolierenden Stege (11) und die jewei ligen Source- und Drainleitungen (SL2, DL1) spaltenförmig an geordnet sind;
die Steuerschichten (5) zum Ausbilden von Wortleitungen im Wesentlichen zeilenförmig angeordnet sind; und
die Öffnungen (O) in der dritten Isolierschicht (9) im We sentlichen derart zickzackförmig angeordnet sind, dass die aktiven Bereiche (AA) zumindest teilweise frei liegen.
11. Verfahren zum Herstellen einer Halbleiterschaltungsan
ordnung mit den Schritten:
- a) Ausbilden von im Wesentlichen geraden aktiven Bereichen (AA) in einem Substrat (1);
- b) Ausbilden einer ersten Isolierschicht (2) und einer la dungsspeichernden Schicht (3);
- c) Strukturieren der ladungsspeichernden Schicht (3) in ei ner x-Richtung;
- d) Ausbilden einer zweiten Isolierschicht (4), einer Steu erschicht (5) und einer Teil-Schutzschicht (6);
- e) Strukturieren der Teil-Schutzschicht (6), der Steuer schicht (5), der zweiten Isolierschicht (4) und der ladungs speichernden Schicht (3) in einer y-Richtung zum Ausbilden von im Wesentlichen geraden Wortleitungsstapeln;
- f) Ausbilden von Source-/Draingebieten (S/D) im aktiven Be reich (AA) des Substrats (1);
- g) Ausbilden von Spacern (7) an den Seitenwänden der Wort leitungsstapel und Entfernen der nicht bedeckten ersten Iso lierschicht (2);
- h) Ausbilden einer dritten Isolierschicht (9);
- i) Ausbilden von Öffnungen (O) in der dritten Isolier schicht (9) zum zumindest teilweisen Freilegen der aktiven Bereiche (AA);
- j) Ausbilden einer isolierenden Stegschicht (11);
- k) Strukturieren der Stegschicht in einer y-Richtung zum Ausbilden von isolierenden Stegen (11);
- l) Ausbilden einer Bitleitungsschicht (10); und
- m) Rückbilden der Bitleitungsschicht (10) zum Ausbilden von Source- und Drainleitungen (SL2, DL1) an Seitenwänden der isolierenden Stege (11).
12. Verfahren nach Patentanspruch 11,
dadurch gekennzeichnet, dass in Schritt
m) eine Spacerätzung durchgeführt wird.
13. Verfahren nach Patentanspruch 11 oder 12,
dadurch gekennzeichnet, dass in Schritt
m) ein anisotropes Trockenätzen durchgeführt wird.
14. Verfahren nach einem der Patentansprüche 11 bis 13,
dadurch gekennzeichnet, dass das Aus
bilden der Öffnungen (O) in Schritt i) und das Rückbilden in
Schritt m) derart durchgeführt wird, dass die Source- und
Drainleitungen (SL2, DL1) die dritte Isolierschicht (9) an
den Öffnungen (O) überlappen.
15. Verfahren nach einem der Patentansprüche 11 bis 14,
gekennzeichnet durch
n) ein Entfernen von Endbereichen der Source- und Drainlei
tungen (SL2, DL1) am Ende der isolierenden Stege (11).
16. Verfahren nach einem der Patentansprüche 11 bis 14
dadurch gekennzeichnet, dass in Schritt
l) eine insitu-dotierte Polysiliziumschicht als Bitleitungs
schicht (10) abgeschieden wird.
17. Verfahren nach einem der Patentansprüche 11 bis 16,
dadurch gekennzeichnet, dass in Schritt
h) eine zur Stegschicht (11) und zur Bitleitungsschicht (10)
selektive Ätzstoppschicht als dritte Isolierschicht (9) aus
gebildet wird.
18. Verfahren nach einem der Patentansprüche 11 bis 17,
dadurch gekennzeichnet, dass in Schritt
b) die ladungsspeichernde Schicht (3) als elektrisch leitende
und/oder elektrisch nicht leitende Einzel- oder Mehrfach
schicht ausgebildet wird.
19. Verfahren nach einem der Patentansprüche 11 bis 18,
dadurch gekennzeichnet, dass in Schritt
h) eine Siliziumnitridschicht ausgebildet wird.
20. Verfahren nach einem der Patentansprüche 11 bis 19,
dadurch gekennzeichnet, dass die Bit
leitungsschicht (10) und die Source-/Draingebiete (S/D) vom
gleichen Leitungstyp sind.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10062245A DE10062245A1 (de) | 2000-12-14 | 2000-12-14 | Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
PCT/DE2001/004006 WO2002049113A1 (de) | 2000-12-14 | 2001-10-22 | Nichtflüchtige halbleiterspeicherzelle und verfahren zu deren herstellung |
CNB018205666A CN1248316C (zh) | 2000-12-14 | 2001-10-22 | 非易失性半导体存储单元及其半导体电路配置的制造方法 |
EP01270910A EP1342269B1 (de) | 2000-12-14 | 2001-10-22 | Nichtflüchtige halbleiterspeicherzelle und verfahren zu deren herstellung |
US10/462,514 US6787843B2 (en) | 2000-12-14 | 2003-06-16 | Nonvolatile semiconductor memory cell and associated semiconductor circuit configuration and method for the fabrication of the circuit configuration |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10062245A DE10062245A1 (de) | 2000-12-14 | 2000-12-14 | Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10062245A1 true DE10062245A1 (de) | 2002-07-04 |
Family
ID=7667076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10062245A Withdrawn DE10062245A1 (de) | 2000-12-14 | 2000-12-14 | Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
Country Status (5)
Country | Link |
---|---|
US (1) | US6787843B2 (de) |
EP (1) | EP1342269B1 (de) |
CN (1) | CN1248316C (de) |
DE (1) | DE10062245A1 (de) |
WO (1) | WO2002049113A1 (de) |
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CN1248316C (zh) | 2006-03-29 |
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