DE10048732A1 - Multiprozessor-Anordnung - Google Patents
Multiprozessor-AnordnungInfo
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Abstract
Multiprozessor-Anordnung mit einer innerhalb einer ersten Clock-Domain arbeitenden ersten Schattenregister-Einheit (3), mindestens einer innerhalb einer zweiten Clock-Domain arbeitenden zweiten Schattenregister-Einheit (11) und einer innerhalb einer Peripherie-Clock-Domain arbeitenden Peripherie-Einheit (17). Innerhalb aller Clock-Domains sind Register-Einheiten (3, 11, 20) vorgesehen, die funktionsidentisch ausgebildet sind.
Description
Die Erfindung betrifft eine Multiprozessor-Anordnung, bei der mehrere Prozessoren
asynchron auf eine gemeinsame Peripherie-Einheit zugreifen können.
Es ist bekannt, dass mehrere Prozessoren, die auf eine gemeinsame Peripherie-Einheit
zugreifen sollen, mit dieser über einen Bus verbunden sind. Zugriffe auf den Bus bedürfen
einer Arbitrierung zwischen den Prozessoren. Eine derartige Anordnung ist in der Imple
mentierung aufwendig und im Betrieb wenig effizient. Insbesondere ist der Zeitaufwand
für einen Zugriff nicht mehr deterministisch.
Der Erfindung liegt die Aufgabe zugrunde, eine Multiprozessor-Anordnung zu schaffen,
bei der mehrere Prozessoren möglichst einfach auf eine gemeinsame Peripherie-Einheit
zugreifen können.
Die Aufgabe wird durch die Merkmale des Anspruches 1 gelöst. Der Kern der Erfindung
besteht darin, innerhalb der Clock-Domain eines jeweiligen Prozessors eine Schatten
register-Einheit vorzusehen, die identisch zu der Register-Einheit der Peripherie-Einheit
ausgebildet ist. Hierdurch kann die Übertragung der relevanten Daten vom Prozessor an
die Peripherie-Einheit ohne Synchronisation zu einer anderen Clock-Domain wie auch
ohne jegliche Arbitrierung erfolgen.
Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteran
sprüchen.
Zusätzliche Merkmale und Einzelheiten der Erfindung ergeben sich aus der Beschreibung
eines Ausführungsbeispiels anhand der Zeichnung. Es zeigt:
Fig. 1 eine schematische Darstellung einer erfindungsgemäßen Multiprozessor
Anordnung.
Eine Multiprozessor-Anordnung weist eine innerhalb einer ersten Clock-Domain, d. h.
Taktgeber-Domäne, arbeitende erste Prozessor-Schattenregister-Einheit 1 mit einem
ersten Prozessor 2 und einer ersten Schattenregister-Einheit 3 auf. Die Schattenregister-
Einheit 3 besteht ihrerseits aus Status-Flags 4 sowie Kontroll-/Daten-Registern 5, die über
Datenübertragungsleitungen 6 bzw. 7 mit dem Prozessor 2 verbunden sind. Die Status-
Flags 4 können beim Prozessor 2 ein Interrupt 8 auslösen.
Ferner ist eine innerhalb einer zweiten Clock-Domain arbeitende zweite Prozessor-
Schattenregister-Einheit 9 vorgesehen, welche analog zur ersten Prozessor-Schattenregister-
Einheit 1 aufgebaut ist und einen Prozessor 10, eine zweite Schattenregister-Einheit 11 mit
Status-Flags 12 und Kontroll-/Daten-Registern 13 mit Datenübertragungsleitungen 14
bzw. 15 aufweist. Die Status-Flags 12 sind über ein Interrupt 16 mit dem Prozessor 10
verbunden. Es können eine Reihe weiterer Prozessor-Schattenregister-Einheiten analogen
Aufbaus vorgesehen sein. Ferner ist es möglich, mehrere Prozessoren und zugehörige
Prozessor-Schattenregister-Einheiten in derselben Clock-Domain vorzusehen. Die
Multiprozessor-Anordnung kann selbstverständlich auch nur mit einer einzigen Prozessor-
Schattenregister-Einheit ausgestattet sein.
Die Multiprozessor-Anordnung weist ferner eine innerhalb einer Peripherie-Clock-
Domain arbeitende Peripherie-Einheit 17 mit einer Multiplexer-Einheit 18, einer Priori
täts-Einheit 19 sowie einer Register-Einheit 20 auf. Bei der Peripherie-Einheit 17 kann es
sich um eine Infrarot-Schnittstelle, eine UART-Schnittstelle (Universal Asynchronus
Receiver Transmitter) oder eine USB-Schnittstelle (Universal Serial Bus) handeln. Die
Multiplexer-Einheit 18 ist mit Datenübertragungsleitungen 21 und 22 mit den Status-
Flags 4 bzw. den Kontroll-/Daten-Registern 5 verbunden. Ferner ist die Multiplexer-
Einheit 18 über Datenübertragungsleitungen 23 und 24 mit den Status-Flags 12 und den
Kontroll-/Daten-Registern 13 verbunden. Sofern weitere Prozessor-Schattenregister-
Einheiten vorgesehen sind, so ist die Multiplexer-Einheit 18 auch mittels weiterer Daten
übertragungsleitungen mit den entsprechenden Schattenregistern verbunden. Die Register-
Einheit 20 weist Status-Flags 25 sowie Kontroll-/Daten-Register 26 auf, die über Daten
übertragungsleitungen 27 bzw. 28 mit der Mulitplexer-Einheit 18 verbunden sind. Die
Schattenregister-Einheiten 3 und 11 sowie die möglicherweise weiteren Schattenregister-
Einheiten weisen den identischen Aufbau wie die Register-Einheit 20 auf. Zumindest ist
der Aufbau funktionsidentisch. Die Prioritäts-Einheit 19 ist über eine Datenübertragungs
leitung 29 mit der Multiplexer-Einheit 18 verbunden und gibt auf diese entsprechende
Steuersignale. Die Status-Flags 4 und 12 sind über Anfrage-Leitungen 30 bzw. 31 mit der
Prioritäts-Einheit 19 verbunden.
Im folgenden wird der Betrieb der Multiprozessor-Anordnung beschrieben. Möchte der
Prozessor 2 die Peripherie-Einheit 17 benutzen und dafür die Register-Einheit 20
beschreiben, so beschreibt er zunächst das in seiner Clock-Domain liegende identische
Schattenregister 3. Beim Beschreiben des Schattenregisters 3 treten keine Synchronisations
probleme auf, da das Schattenregister 3 in derselben Clock-Domain liegt, wie der erste
Prozessor 2. Ferner entstehen keine Konflikte mit den anderen Prozessoren. Durch das
Beschreiben des Schattenregisters 3 ist die Kommunikation mit der Peripherie für den
Prozessor 2 beendet. Mögliche Ergebnisse oder der Abschluss der auf die Peripherie-
Einheit 17 zu übertragenden Aufgabe wird dem Prozessor 2 später über einen Interrupt 8
mitgeteilt.
Gleichzeitig zu Prozessor 2 können weitere Prozessoren, z. B. Prozessor 10, ähnliche An
fragen an die ihnen zugeordnete Schattenregister-Einheit 11 richten. Die Prozessoren 2
und 10 können somit unabhängig voneinander und asynchron zueinander arbeiten. Der
Zugriff auf die Schattenregister-Einheiten 3 und 11 steht unter der vollen Kontrolle des
zugeordneten Prozessors 2 bzw. 10.
Nachdem Änderungen in der Schattenregister-Einheit 3 vorgenommen worden sind, wird
dies über die asynchrone Anfrageleitung 30 der Prioritäts-Einheit 19 mitgeteilt. Die Prio
ritäts-Einheit 19 entscheidet nach nachfolgend genauer erläuterten Prioritäts-Kriterien,
welche Anfrage als nächste zu bearbeiten ist. Erhält der Prozessor 2 den Zuschlag, so
steuert die Prioritäts-Einheit 19 über die Leitung 29 die Multiplexer-Einheit 18 in der
Weise an, dass der Inhalt der Schattenregister-Einheit 3 über die Leitungen 21 und 22
durch die Multiplexer-Einheit 18 ausgelesen wird. Da bei dem Lesevorgang statische
Daten in der Schattenregister-Einheit 3 ausgelesen werden, spielt es keine Rolle, dass die
erste Clock-Domain der Prozessor-Schattenregister-Einheit 1 und die Peripherie-Clock-
Domain nicht aufeinander abgestimmt sind. Die Übertragung der Daten kann somit
asynchron erfolgen. Die aus der Schattenregister-Einheit 3 ausgelesenen Daten werden in
die Register-Einheit 20 kopiert. Nun führt die Peripherie-Einheit 17 die ihr zugeteilte
Aufgabe aus. Hier werden beispielsweise Daten über eine Infrarot-Schnittstelle nach außen
übertragen. Währenddessen bearbeitet die Prioritäts-Einheit 19 keine weiteren Anfragen.
Wenn die Peripherie-Einheit 17 die Aufgabe abgearbeitet hat, werden entsprechende
Datenergebnisse und Statusinformationen an die entsprechende Schattenregister-Einheit 3
zurückgegeben. Die Peripherie-Einheit 17 befindet sich nun wieder im Leerlauf und die
Prioritäts-Einheit 19 kann die nächste Anfrage auswählen. Sobald die Datenergebnisse und
Statusinformationen von der Peripherie-Einheit 17 in die Schattenregister-Einheit 3
kopiert worden sind, kann ein Interrupt 8 ausgelöst werden, um den Prozessor 2 von der
Fertigstellung seiner Anfrage zu informieren.
Die über die Anfrageleitungen 30 bzw. 31 übertragenen Anfrage-Signale sind als Ein-Bit-
Signal kodiert. Dies hat den Vorteil, dass es bei dem Senden eines Anfrage-Signales von der
Schattenregister-Einheit 3 oder 11 an die Prioritäts-Einheit 19 auf eine Synchronisation
der verschiedenen Clock-Domains nicht ankommt. Somit kann das Anfragesignal
asynchron übertragen werden.
Für die Prioritäts-Einheit 19 bestehen verschiedene Möglichkeiten, um den verschiedenen
Prozessoren 2 und 10 Prioritäten zuzuteilen. Es kann zum einen danach verfahren werden,
dass gilt: Wer zuerst kommt, mahlt zuerst. Hierbei wird die Anfrage des Prozessors als
nächste bearbeitet, der sie als nächster stellt. Ferner können die Prozessoren der Reihe nach
abgearbeitet werden, d. h. auf den Prozessor 2 folgt der Prozessor 10 und alle möglichen
weiteren mit der Peripherie-Einheit 17 verbundenen Prozessoren. Darüber hinaus besteht
die Möglichkeit, den Prozessoren verschiedene Prioritäten zuzuordnen. Hiernach würde
z. B. Prozessor 2 gegenüber Prozessor 10 immer bevorzugt. Die Prioritäten können auch
statistisch verteilt werden. So könnte Prozessor 2 z. B. 60% der Zeit und Prozessor 10 40
% der Zeit zugeordnet werden. Darüber hinaus kann entweder für jeden Zugriff eine
Neuzuteilung erfolgen oder aber eine Neuzuteilung nur nach expliziter Freigabe einer
Zuteilung erfolgen. Im letzteren Fall wäre eine Blockverarbeitung möglich. Alternativ zu
einem Interrupt nach der Abarbeitung der Aufgabe kann auch regelmäßig der Status durch
den entsprechenden Prozessor, was als Polling bezeichnet wird, überprüft werden.
Vorteilhaft an der Multiprozessor-Anordnung ist, dass jeweils ein Prozessor ohne Konflikt
mit anderen Prozessoren auf eine gemeinsame Peripherie-Einheit zugreifen kann. Auf diese
Weise kann eine Busarbitrierung, die zeitaufwendig ist, vermieden werden und die Aus
lastung der Peripherie-Einheit maximiert werden. Die Taktversorgung der einzelnen
Prozessoren sowie der Peripherie-Einheit kann getrennt bleiben.
Claims (10)
1. Multiprozessor-Anordnung mit
- a) einer innerhalb einer ersten Clock-Domain arbeitenden ersten Prozessor-
Schattenregister-Einheit (1), welche aufweist
- a) einen ersten Prozessor (2) und
- b) eine erste Schattenregister-Einheit (3), die mit dem ersten Prozessor (2) in datenübertragender Weise verbunden ist,
- b) mindestens einer zweiten Prozessor-Schattenregister-Einheit (9), welche
- a) innerhalb einer entsprechenden zweiten Clock-Domain arbeitet,
- b) einen zweiten Prozessor (10) aufweist und
- c) eine zweite Schattenregister-Einheit (11) aufweist, die mit dem zweiten Prozessor (10) in datenübertragender Weise verbunden ist, und
- c) einer innerhalb einer Peripherie-Clock-Domain arbeitenden Peripherie-Einheit
(17), welche aufweist
- a) eine Multiplexer-Einheit (18), welche in datenübertragender Weise mit der ersten Schattenregister-Einheit (3) und der mindestens zweiten Schattenregister-Einheit (11) verbunden ist,
- b) eine Register-Einheit (20), wobei die erste Schattenregister-Einheit (3) und die mindestens zweite Schattenregister-Einheit (11) und die Register- Einheit (20) funktionsidentisch ausgebildet sind, und
- c) eine Prioritäts-Einheit (19) zur Zuweisung der Multiplexer-Einheit (18) zur Datenübertragung an die erste Schattenregister-Einheit (3) oder die mindestens zweite Schattenregister-Einheit (11), wobei die Prioritäts- Einheit (19) mit der ersten Schattenregister-Einheit (3) und der mindestens zweiten Schattenregister-Einheit (11) in datenübertragender Weise verbunden ist.
2. Multiprozessor-Anordnung gemäß Anspruch 1,
dadurch gekennzeichnet,
dass die erste Schattenregister-Einheit (3), die mindestens zweite Schattenregister-Einheit
(11) und die Register-Einheit (20) Status-Flags sowie Kontroll-/Datenregister aufweisen.
3. Multiprozessor-Anordnung gemäß Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass die erste Clock-Domain und/oder die mindestens zweite Clock-Domain mehr als
einen Prozessor aufweisen.
4. Multiprozessor-Anordnung gemäß einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Multiplexer-Einheit (18) zum Auslesen von Daten aus der ersten Schattenregister-
Einheit (3) und/
oder der mindestens zweiten Schattenregister-Einheit (11) in Leserichtung mit diesen
verbunden ist.
5. Multiprozessor-Anordnung gemäß einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass Zugriffsanfragen von der ersten Schattenregister-Einheit (3) und/oder der mindestens
zweiten Schattenregister-Einheit (11) an die Prioritäts-Einheit (19) als Ein-Bit-Signal
kodiert sind.
6. Multiprozessor-Anordnung gemäß einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Prioritäts-Einheit (19) der ersten Schattenregister-Einheit (3) oder der mindestens
zweiten Schattenregister-Einheit (11) den Vorzug gibt nach dem Prinzip: Wer zuerst
kommt, mahlt zuerst.
7. Multiprozessor-Anordnung gemäß einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
dass die Prioritäts-Einheit (19) der ersten Schattenregister-Einheit (3) oder der mindestens
zweiten Schattenregister-Einheit (11) den Vorzug gibt nach dem Prinzip: Alle
Schattenregister-Einheiten (3, 11) kommen nacheinander dran.
8. Multiprozessor-Anordnung gemäß einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
dass die Prioritäts-Einheit (19) der ersten Schattenregister-Einheit (3) oder der mindestens
zweiten Schattenregister-Einheit (11) den Vorzug gibt nach dem Prinzip: Jede
Schattenregister-Einheit erhält statistisch einen gewissen Prozentsatz der Zeit zum Zugriff
auf die Peripherie-Einheit (17).
9. Multiprozessor-Anordnung gemäß einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Peripherie-Einheit (17) als Infrarot-Schnittstelle, UART-Schnittstelle oder USB-
Schnittstelle, ausgebildet ist.
10. Multiprozessor-Anordnung gemäß einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die erste Schattenregister-Einheit (3) und/oder die mindestens zweite Schattenregister-
Einheit (11) über einen Interrupt (8, 16) mit dem zugehörigen Prozessor (2, 10)
verbunden sind.
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