JP2002189705A - マルチプロセッサ配列 - Google Patents

マルチプロセッサ配列

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JP2002189705A JP2001301270A JP2001301270A JP2002189705A JP 2002189705 A JP2002189705 A JP 2002189705A JP 2001301270 A JP2001301270 A JP 2001301270A JP 2001301270 A JP2001301270 A JP 2001301270A JP 2002189705 A JP2002189705 A JP 2002189705A
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Abstract

(57)【要約】 【課題】 マルチプロセッサ配列 【解決手段】 第一のクロック領域内で動作する第一の
シャドウレジスタユニット（３）、第二のクロック領域
内で動作する少なくとも一つの第二のシャドウレジスタ
ユニット（１１）、および周辺クロック領域内で動作す
る周辺ユニット（１７）を備えるマルチプロセッサ配列
が開示される。全てのクロック領域内に機能的に同一の
構造を持つレジスタユニット（３、１１、２０）が設け
られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
が一つの共通の周辺ユニットに非同期的にアクセスする
ことができるマルチプロセッサ配列に関する。
【０００２】
【従来の技術】複数のプロセッサが一つの共通の周辺ユ
ニットにアクセスするように配列される場合これらプロ
セッサはこの周辺ユニットにバスを介して接続されるこ
とが知られている。バスを通じてのアクセスにはプロセ
ッサ間の調停（アービトレーション）が必要となる。こ
のようなアレンジメント（構成／方式）の実現は複雑と
なり、この動作はあまり効率的でない。とりわけ、アク
セスに対して要求される時間はもはや決定論的（予測可
能）ではなくなる。
【０００３】このようなマルチプロセッサ配列は通信端
末内で用いられる。複数のデジタル信号プロセッサおよ
びベースバンドコントローラが異なるタスクを遂行する
ために設けられる。これら通信端末は特にポータブルデ
バイスとして製造される。現存のプロセッサの能力（キ
ャパシティ）を効率的に使用することは、各プロセッサ
がプロセッサの能力の使用のみには左右されない自身の
電力消費を持つために非常に重要である。
【０００４】
【発明が解決しようとする課題】本発明の一つの目的は
複数のプロセッサが一つの共通の周辺ユニットに可能な
限り簡単にアクセスできるマルチプロセッサ配列を提供
することにある。
【０００５】
【課題を解決するための手段】上述の目的が請求項１の
特徴を記載する部分において開示されるやり方で達成さ
れる。本発明の基本的な概念は、問題のプロセッサのク
ロック領域内にシャドウレジスタユニットを設けること
にあり；このシャドウレジスタユニットは周辺ユニット
のレジスタユニットと同一となるように構成される。結
果として、プロセッサから周辺ユニットへの問題ののデ
ータの送信を、他のクロック領域との同期を必要とする
ことなく、さらにどのような調停（アービトレーショ
ン）も必要とすることもなく、行なうことが可能とな
る。
【０００６】本発明の様々な他の好ましい実施例が従属
クレームにおいて開示される。
【０００７】上述の目的がマルチプロセッサ配列を用い
る通信端末として達成される。現存のプロセッサおよび
周辺コンポーネントの能力を効率的に用いることで、同
一あるいはそれ以上の性能を持つシステムをより低い製
造コストにて実現することが可能となる。他方において
は、現存のコンポーネントが効率的に使用され、このた
め追加のプロセッサあるいは周辺コンポーネントの能力
が不要となり、これらに対して必要とされる電力が節約
されるために、電力消費が削減される。
【０００８】さらに上述の目的がポータブルデバイスと
しても達成される。これらマルチプロセッサ配列はモー
ビル、PDAおよびMP3プレーヤなどの電子デバイス内に広
く用いることができる。
【０００９】本発明の追加の特徴および詳細が以下の実
施例の説明を図面と照らして読むことで一層明白となる
ものである。
【００１０】
【発明の実施の形態】図１に示すように、マルチプロセ
ッサ配列は、第一のクロック領域、つまり、クロック発
生器領域内で動作し、第一のプロセッサ２と第一のシャ
ドウレジスタユニット３を備える第一のプロセッサシャ
ドウレジスタユニット１を含む。シャドウレジスタユニ
ット３自体は、状態フラッグ４並びに制御／データレジ
スタ５から成り、これらはデータ伝送ライン６および７
を介してプロセッサ２に接続される。状態フラッグ４は
プロセッサ２に向けて割り込み８を発行する能力を持
つ。
【００１１】第二のクロック領域内で動作し、第一のプ
ロセッサシャドウレジスタユニット１と類似する構造を
持つ第二のプロセッサシャドウレジスタユニット９も設
けられる。第二のプロセッサシャドウレジスタユニット
９は、プロセッサ１０および状態フラッグ１２と制御／
データレジスタ１３を備え、これらはデータ伝送ライン
１４および１５を介してプロセッサ１０に接続される。
状態フラッグ１２は割込み１６を介してプロセッサ１０
に接続される。類似の構造を持つ一連のさらなるプロセ
ッサシャドウレジスタユニットを設けることもできる。
さらに、複数のプロセッサおよび関連するプロセッサシ
ャドウレジスタユニットを同一のクロック領域内に設け
ることもできる。明らかに、マルチプロセッサ配列にた
った一つのプロセッサシャドウレジスタユニットのみを
設けることもできる。
【００１２】マルチプロセッサ配列は、さらに、周辺ク
ロック領域内で動作し、マルチプレクサユニット１８、
優先ユニット１９、並びにレジスタユニット２０を備え
る周辺ユニット１７を含む。周辺ユニット１７は、赤外
インタフェース、UART（Universal Asynchronous Recei
ver Transmitter）インタフェース、あるいはUSB（Univ
ersal Serial Bus）のいずれであっても構わない。マル
チプレクサユニット１８は、それぞれ、データ伝送ライ
ン２１および２２を介して状態フラッグ４および制御／
データレジスタ５に接続される。さらに、マルチプレク
サユニット１８は、それぞれ、データ伝送ライン２３お
よび２４を介して状態フラッグ１２および制御／データ
レジスタ１３に接続される。さらなるプロセッサシャド
ウレジスタユニットが設けられる場合は、マルチプレク
サユニット１８は、さらなるデータ伝送ラインを介して
対応するシャドウレジスタにも接続される。レジスタユ
ニット２０は、状態レジスタ２５並びに制御／データレ
ジスタ２６を備え、これらは、それぞれ、データ伝送ラ
イン２７および２８を介してマルチプレクサユニット１
８に接続される。シャドウレジスタユニット３および１
１、並びに任意のさらなるシャドウレジスタユニット
は、レジスタユニット２０のそれと類似する構造を有す
る。これら構造は少なくとも機能的には同一とされる。
優先ユニット１９はデータ伝送ライン２９を介してマル
チプレクサユニット１８に接続され、これに適当な制御
信号を加える。状態フラッグ４および１２は、それぞ
れ、リクエストライン３０および３１を介して優先ユニ
ット１９に接続される。
【００１３】以下ではマルチプロセッサ配列の動作を詳
細に説明する。プロセッサ２が周辺ユニット１７を用い
ること、およびこの目的でレジスタユニット２０に書き
込むことを希望する場合、プロセッサ２は、最初、自身
のクロック領域内に存在する同一のシャドウレジスタ３
内に書込を行なう。シャドウレジスタ３への書込の際
は、シャドウレジスタ３は第一のプロセッサ２と同一の
クロック領域内に位置するために同期問題が発生するこ
とはない。さらに、他のプロセッサと衝突することもな
い。シャドウレジスタ３に書込みが行なわれると、プロ
セッサ２のために周辺ユニットとの通信は終端される。
プロセッサ２は、割込み８を介して可能な結果あるいは
周辺ユニット１７に転送されるべきタスクの終端を通知
される。
【００１４】プロセッサ２と同時に他のプロセッサ、例
えば、プロセッサ１０も類似のリクエストをそれらの関
連するシャドウレジスタユニット１１に送ることができ
る。こうして、プロセッサ２と１０は、互いに独立に、
かつ、互いに非同期的に動作する。シャドウレジスタユ
ニット３および１１へのアクセスは、それぞれ、関連す
るプロセッサ２および１０によって個別に制御される。
【００１５】シャドウレジスタユニット３内で変更が行
なわれると、このことが非同期リクエストライン３０を
介して優先ユニット１９に通知される。優先ユニット１
９は、後に詳細に説明する優先基準に基づいて、どのリ
クエストを最初に扱うべきかを決定する。プロセッサ２
に優先が与えられた場合、優先ユニット１９は、データ
伝送ライン２９を介してマルチプレクサユニット１８を
制御し、マルチプレクサユニット１８によってシャドウ
レジスタ３の内容がライン２１および２２を介して読み
出されようにする。シャドウレジスタユニット３内の静
的データは読み出し動作の際に読み出されるために、プ
ロセッサシャドウレジスタユニット１の第一のクロック
領域と周辺クロック領域とを互いに同期する必要はな
い。データの伝送は、こうして非同期的に行なわれる。
シャドウレジスタユニット３から読み出されたデータ
は、レジスタユニット２０内にコピーされる。周辺ユニ
ット１７が次に自身に割当てられたタスクを実行する。
この場合は、例えば、データが赤外インタフェースを介
して環境内に出力される。この間、優先ユニット１９は
他のリクエストは扱わない。周辺ユニット１７が自身の
タスクを完結すると、対応するデータ結果および状態情
報が対応するシャドウレジスタユニット３に送り返され
る。周辺ユニット１７は、次に再びアイドル状態とな
り、優先ユニット１９は次のリクエストを選択すること
が可能となる。周辺ユニット１７からのデータ結果およ
び状態情報がシャドウレジスタユニット３内にコピーさ
れると、直ちに割込みが発行され、プロセッサ２にその
リクエストが完結したことが通知される。
【００１６】リクエストライン３０および３１を介して
伝送されるリクエスト信号は１ビット信号として符号化
される。こうすることで、長所として、シャドウレジス
タユニット３あるいは１１から優先ユニット１９にリク
エスト信号を送信する際の様々なクロック領域間の同期
が不要となり、このためリクエスト信号を非同期に送信
することが可能となる。
【００１７】優先ユニット１９は、様々なプロセッサ２
および１０に様々なやり方にて優先を割当てることがで
きる。一つのやり方においては、"先に来たものが先に
扱われる（first-come,first served）" という原理が
用いられ、プロセッサから来る次のリクエストは次に処
理される。さらに、プロセッサは、それらの正しい順番
に処理することもできる。例えば、プロセッサ２を処理
した後に、プロセッサ１０を処理し、このやり方で、周
辺ユニット１７に接続された他の全てのプロセッサを順
に処理することもできる。さらに、これらプロセッサに
異なる優先を割当てることもできる。説明のケースにお
いては、例えば、プロセッサ２は、常に、プロセッサ１
０より優先される。これら優先は統計的に分配すること
もできる。例えば、60%の時間をプロセッサ２に割当
て、40%の時間をプロセッサ１０に割当てることもでき
る。さらに、新たな割当ては、各アクセスの前に行なう
ことも、割当ての解放が判明した後に初めて行なうこと
もできる。後者の場合はブロック処理が可能となる。タ
スクが完結した後の割込みを発行するやり方の代替とし
て、状態を関連するプロセッサを介して定期的にテスト
することもでき、このやり方はポーリングとして知られ
ている。
【００１８】本発明のマルチプロセッサ配列は、プロセ
ッサが互いに衝突することなく常に共通の周辺ユニット
にアクセスできるという長所を持つ。こうして、時間の
かかるバスアービトレーション（調停）を回避し、周辺
ユニットの効率が最大化することができる。個々のプロ
セッサおよび周辺ユニットに対するクロックの供給は別
個に行なわれる。
【図面の簡単な説明】
【図１】本発明によるマルチプロセッサ配列を線図にて
示す。
【符号の説明】
１ 第一のプロセッサシャドウレジスタユニット ２ 第一のプロセッサ ３ 第一のシャドウレジスタユニット ４ 状態フラッグ ５ 制御／データレジスタ ６、７ データ伝送ライン ８ 割込み ９ 第二のプロセッサシャドウレジスタユニット １０ プロセッサ １１ 第二のシャドウレジスタユニット １２ 状態フラッグ １３ 制御／データレジスタ １４、１５ データ伝送ライン １６ 割込み １７ 周辺ユニット １８ マルチプレクサユニット １９ 優先ユニット ２０ レジスタユニット ２１、２２ データ伝送ライン ２３、２４ データ伝送ライン ２５ 状態レジスタ ２６ 制御／データレジスタ ２７、２８ データ伝送ライン ２９ データ伝送ライン ３０、３１ リクエストライン
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ライナー、メーリンク ドイツ連邦共和国ニュルンベルク、ドクト ル、カルロ、シュミット、シュトラーセ、 54 (72)発明者 シュテファン、コッホ スイス国チューリッヒ、ウトリベルクシュ トラーセ、196／１ Ｆターム(参考） 5B045 BB30 BB38 CC07 EE08 EE17 FF02 5B061 BB21 GG11

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】マルチプロセッサ配列であって、このマル
    チプロセッサ配列が ａ）第一のクロック領域内で動作する第一のプロセッサ
    シャドウレジスタユニットを備え、この第一のプロセッ
    サシャドウレジスタユニットが i）第一のプロセッサ、および ii）データを送信できるように前記第一のプロセッサに
    接続された第一のシャドウレジスタユニットを備え、こ
    のマルチプロセッサ配列がさらに ｂ）少なくとも一つの第二のプロセッサシャドウレジス
    タユニットを備え、この第二のプロセッサシャドウレジ
    スタユニットが i）対応する第二のクロック領域内で動作し、 ii）第二のプロセッサ、および iii）データを送信できるように前記第二のプロセッサ
    に接続された第二のシャドウレジスタユニットを備え、
    このマルチプロセッサ配列がさらに ｃ）周辺クロック領域内で動作する周辺ユニットを備
    え、この周辺ユニットが i）データを送信できるように前記第一のシャドウレジ
    スタユニットと前記少なくとも一つの第二のシャドウレ
    ジスタユニットに接続されたマルチプレクサユニット、
    および ii）レジスタユニットを備え、前記第一のシャドウレジ
    スタユニットと前記少なくとも一つの第二のシャドウレ
    ジスタユニットおよびこのレジスタユニットの構造が機
    能の点で同一であり、この周辺ユニットがさらに iii）データを送信するために前記マルチプレクサユニ
    ットを前記第一のシャドウレジスタユニットあるいは前
    記少なくとも一つの第二のシャドウレジスタユニットに
    割当てるための優先ユニットを備え、この優先ユニット
    がデータを送信できるように前記第一のシャドウレジス
    タユニットおよび前記少なくとも一つの第二のシャドウ
    レジスタユニットに接続されることを特徴とするマルチ
    プロセッサ配列。
  2. 【請求項２】前記第一のシャドウレジスタユニット、前
    記少なくとも一つの第二のシャドウレジスタユニットお
    よび前記レジスタユニットが状態フラッグ並びに制御／
    データレジスタを備えることを特徴とする請求項１記載
    のマルチプロセッサ配列。
  3. 【請求項３】前記第一のクロック領域および／あるいは
    前記少なくとも一つの第二のクロック領域が複数のプロ
    セッサを備えることを特徴とする請求項１あるいは２記
    載のマルチプロセッサ配列。
  4. 【請求項４】前記第一のシャドウレジスタユニットおよ
    び／あるいは前記少なくとも一つの第二のシャドウレジ
    スタユニットからデータを読み出すために、前記マルチ
    プレクサユニットがこれらに読み出し方向に接続される
    ことを特徴とする請求項１乃至３のいずれかに記載のマ
    ルチプロセッサ配列。
  5. 【請求項５】前記第一のシャドウレジスタユニットおよ
    び／あるいは前記少なくとも一つの第二のシャドウレジ
    スタユニットから前記優先ユニットに送られるアクセス
    に対するリクエストが１ビット信号として符号化される
    ことを特徴とする請求項１乃至４のいずれかに記載のマ
    ルチプロセッサ配列。
  6. 【請求項６】前記優先ユニットが、前記第一のシャドウ
    レジスタユニットあるいは前記少なくとも一つの第二の
    シャドウレジスタユニットに優先を"ファーストカム・
    ファーストサーブド（来たもの順に扱う）"という原理
    に従って付与することを特徴とする請求項１乃至５のい
    ずれかに記載のマルチプロセッサ配列。
  7. 【請求項７】前記優先ユニットが、前記第一のシャドウ
    レジスタユニットあるいは前記少なくとも一つの第二の
    シャドウレジスタユニットに優先を"全てのシャドウレ
    ジスタユニットが順番に扱われる"という原理に従って
    付与することを特徴とする請求項１乃至５のいずれかに
    記載のマルチプロセッサ配列。
  8. 【請求項８】前記優先ユニットが、前記第一のシャドウ
    レジスタユニットあるいは前記少なくとも一つの第二の
    シャドウレジスタユニットに優先を"各シャドウレジス
    タユニットに周辺ユニットにアクセスできる時間のある
    与えられたパーセントを統計的に割当てられる"という
    原理に従って付与することを特徴とする請求項１乃至５
    のいずれかに記載のマルチプロセッサ配列。
  9. 【請求項９】前記周辺ユニットが赤外インタフェース、
    UARTインタフェースもしくはUSBインタフェースとして
    構成されることを特徴とする請求項１乃至８のいずれか
    に記載のマルチプロセッサ配列。
  10. 【請求項１０】前記第一のシャドウレジスタユニットお
    よび／あるいは前記少なくとも一つの第二のシャドウレ
    ジスタユニットが前記関連するプロセッサに割込みを介
    して接続されることを特徴とする請求項１乃至９のいず
    れかに記載のマルチプロセッサ配列。
  11. 【請求項１１】請求項１乃至１０のいずれかに記載のマ
    ルチプロセッサ配列を用いる通信端末。
  12. 【請求項１２】請求項１乃至１０のいずれかに記載のマ
    ルチプロセッサ配列を用いるポータブルデバイス。
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