DD233898A1 - Schaltungsanordnung zur erzeugung und(zur uebertragung)zur stabilisierung von wechselstrom - Google Patents

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Abstract

Die Erfindung betrifft einen Komparator mit Feldeffekttransistoren in n-Kanal Siliziumgatetechnik. Diese Komparatoren werden insbesondere fuer integrierte Parallel-A/D-Konverter mit einer Aufloesung von 8 Bit eingesetzt. Die Aufgabe der Erfindung besteht darin, einen Transistor- und flaechenminimalen Komparator zu entwickeln, dessen Offset kompensiert wird und der auch unter Struktur- und Prozessparameterschwankungen der n-Kanal Siliziumgatetechnik fuer einen 8 Bit-Parallel-A/D-Konverter geeignet ist. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass zwischen dem Ausgang des Komparators und dem Eingang der ersten Verstaerkerstufe ein Schalttransistor zur Mitkopplung angeordnet ist. Durch einen Dummy-Transistor wird zusaetzlich der Komparatoroffset reduziert. Die Ansteuerung der Decoderlogik ist durch ein UND-Gatter vorgesehen. Fig. 1

Description

Anwendungsgebiet der Erfindung
Die Erfindung betrifft einen Komparator mit Feldeffekttransistoren in η-Kanal Siliziumgatetechnik.
Diese Komparatoren werden insbesondere für integrierte Parallel-A/D-Konverter mit einer Auflösung von 8 bit eingesetzt.
Charakteristik der bekannten technischen Lösungen
Die Mehrzahl aller bisherigen integrierten Komparatoren mit Feldeffekttransistoren basieren, von geringfügigen Modifikationen abgesehen, auf zwei Grundprinzipien, die in (IM Poujoisu.a.; Low-Level MOS-Transistor Amplifier using Storage Techniques, ISSCC Dig. Tech. Papers, S. 152-153 Februar 1973) dargestellt sind.
Es handelt sich entweder um in Serie geschaltete Differenzverstärkerstufen oder Verstärkerstufen, deren Offset auf Kompensationskapazitäten gespeichert wird, woraus sich die getaktete Betriebsweise des Komparators ableitet. Durch die geringe Verstärkung der Einzelstufen ist in der Regel ein mehrstufiger Aufbau notwendig, der zu flächenintensiven Entwürfen führt (121 Suarez u.a.; An AII-MOS Charge Redistribution A/D Conversion Technique, ISSCC Dig. Tech. Papers S. 194-195, Februar 1974; /3/ Hamade, Campbell; A single chip 8 bit A/D Converter, ISSCC Dig. Tech. Papers, S. 154-155, Februar 1976).
Wird zur Flächeneinsparung die Anzahl der offsetkompensierten Verstärkerstufen reduziert, sinkt die Auflösung der z. Z.
realisierten Parallel-A/D-Konverter unter 8 Bit (/4/ Hodges u.a.; Enhancing MOS/LSJ's role in analog design, IEEE spectrum,
S. 24-32; Februar 1979, /5/ Dingwall; Monolithic Expandable 6 Ы 5 MHz CMOS/SOS A/D converter, ISSCC Dig. Tech. Papers,
S. 126-127, Februar 1979), da die zusätzlich zu verringernden Offsetkompensationskapazitäten einen größeren Schalteroffset hervorrufen, dessen Kompensation auch unter erhöhtem Aufwand Schwierigkeiten bereitet und einen erneuten Flächenzuwachs impliziert.
(/6/ Yee u.a.; A 1 mV MOS comparator, IEEE J. Solid — State Circuits, vol. SC — 13, S.294-297, June 1978; 111 Fotouhi, Hodges; High-Resolution A/D Conversion in MOS/LSI, IEEE J. Solid-State Circuits, vol SC —14, S.920-925, Dezember 1979;
/8/ Redfern, u.a.; A Monolithic Charge — Balancing Successive Approximation A/D-Technique, IEEE J. Solid — State Circuits, vol. SC-14, S. 912-919 Dezember 1979 und die DE-OS 2726487).
Die in der DE-OS 2918981 offenbarte Schaltung ist im wesentlichen ein Flip-Flop, dessen Eingangsempfindlichkeit durch einen Differenzverstärker erhöht werden muß und somit als quasieinstufige Variante für 8-Bit-Parallel-A/D-Konverter im Transistoraufwand immer noch zu hoch liegt.
Allen bekannten Lösungen ist gemeinsam, daß sie entweder durch den Schaltungsaufwand in der Realisierung zu flächenintensiv sind oder die Verminderung des Schaltungsumfanges zur Verminderung der Ausgabewortbreite führt.
Ziel der Erfindung
Ziel der Erfindung ist es, die Eigenschaften eines Komparators mit Feldeffekttransistoren so zu verbessern, daß er neben einer minimalen Fläche auch verschiedene technologische Parameterschwankungen zuläßt und für 8 Bit-Parallel-A/D-Konverter geeignet ist.
Darlegung des Wesens der Erfindung
Die Aufgabe der Erfindung besteht darin, einen Transistor- und flächenminimalen Komparator zu entwickeln, dessen Offset kompensiert wird und der auch unter Struktur- und Prozeßparameterschwankungen der η-Kanal Siliziumgatetechnik für einen 8 Bit-Parallel-A/D-Konverter geeignet ist.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß zwischen dem Ausgang des Komparators und dem Eingang der ersten Verstärkerstufe ein Schalttransistor zur Mitkopplung angeordnet ist.
Durch einen Dummy-Transistor wird zusätzlich der Komparatoroffset reduziert.
Die Ansteuerung der Decoderlogik ist durch ein UND-Gatter vorgesehen.
Die Bedeutung der Anordnung ergibt sich dadurch, daß nach der Verstärkung der Eingangsspannungsdifferen.7'' — Udac zwischen Jem Aus- und Eingang der beiden kapazitiv gekoppelten Verstärkerstufen der Schalttransistor aktiviert wird, eine Mitkopplung stattfindet, die den Komparator sofort in einen sicheren Low- oder High-Pegel steuert. Die folgende Speicherung der Komparatorreaktion braucht nicht, wie bisher bei Parallel-A/D-Konvertern üblich, in einem D-Flip-Flop (Latch) zu erfolgen, sondern kann durch ein getaktetes UND-Gatter der Decoder-Logik übergeben werden. Diese vorteilhafte Anordnung der erfindungsgemäßen Lösung führt bei 8 Bit-A/D-Konvertern zu einer Einsparung von 1 275 Transistoren.
-2- 233 969 5
Ausführungsbeispiel
Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden. In den zugehörigen Zeichnungen zeigen: Fig. 1: Schaltung des Komparators mit Feldeffekttransistoren Fig.2: Taktdiagramm zur Komparatoransteuerung
Der Funktionsablauf des Komparators läßt sich gemäß Fig. 2 in die vier Phasen Offsetspeicherung, Verstärkung, Mitkopplung und Pegelauswertung untergliedern. In der ersten Phase erhalten F1 und F2 einen High-Pegel,sodaß nach Fig. 1 die Koppelkapazität C1 zwischen der Spannung des D/A-Konverters Udac und der Ruhespannung der ersten Verstärkerstufe angeschlossen ist. Gleichzeitig wird der statische Offset der ersten Verstärkerstufe auf dem durch den Kurzschlußtransistor TK hervorgerufenen gemeinsamen Knoten K2 von C1 und C2 gespeichert. Der andere Anschluß von C2 wird durch TK auf die Ruhespannung der zweiten Verstärkerstufe gelegt, d. h. auch auf dieser Seite findet eine Offsetspeicherung statt. Beide Verstärkerstufen können identisch entworfen werden, so daß bei exakt gleichen Struktur- und Prozeßparametern der n-Kanal Siliziumgatetechnik die Arbeitspunkte zwischen Ein- und Ausgang der Stufen gleich groß sind. Anschließend werden durch die High/ Low-Flanke von F2 die Schalttransistoren TK und TK' abgeschaltet. Der durch die Gate/Source- und Gate/Drain-Kapazitäten hervorgerufene Schalteroffset von TK und TK'wird durch die Dummy-TransistorenTD1,TD2, TD' nahezu vollständig kompensiert, indem die Low/High-Flanke mit F2 erfolgt. Somit bleiben die während der Offsetspeicherungsphase erzielten Arbeitspunkte der beiden Verstärkerstufen näherungsweise erhalten und die Verstärkungsphase kann beginnen. Da mit der High/Low-Flanke von F1 die Low/High-Flanke von FI erfolgt, wird die am Knoten KI gespeicherte Spannung UDAC von der durch TS2 zugeführten Spannung Ux subtrahiert. Die Spannungsdifferenz Ux - UDac wird über C T übertragen und durch beide Verstärkerstufen verstärkt, wobei der auf C1 und C2 gespeicherte statische Offset keinen Beitrag zur verstärkten Spannungsdifferenz Ux- Uqac liefert. Folglich weicht der Arbeitspunkt am Knoten КЗ um einen bestimmten Betrag ab und wird durch den Mitkopplungsakt (F3 (Low/High-Flanke) auf den Knoten K2 rückgekoppelt. Nach einer kurzen Zeitkonstante steht an КЗ der eindeutige Low- oder High-Pegel des Komparators zur Verfügung und wird mit dem Auslesetakt F4 über das UND-Gatter übertragen, das als Treiberstufe eine Decoder-Logik ansteuert.

Claims (2)

  1. -1- 233 969 5
    Erfindungsanspruch:
    1. Komparator mit Feldeffekttransistoren in η-Kanal Siliziumgatetechnik für einen Parallel-A/D-Konverter, dessen Eingangsspannungsdifferenz einen Low- oder High-Pegel ausweist, die Eingangsspannungsdifferenz über zwei kapazitiv gekoppelte offsetkompensierte Verstärkerstufen verstärkt wird, gekennzeichnet dadurch, daß zwischen dem Ausgang des Komparators КЗ und dem Eingang der ersten Verstärkerstufe K2 ein Schalttransistor TS3 zur Mitkopplung angeordnet ist, und ein Dummy-TransistorTD2 zusätzlich den Komparatoroffset reduziert.
  2. 2. Komparator mit Feldeffekttransistoren nach Punkt !,gekennzeichnet dadurch, daß für die Ansteuerung der Decoder Logik ein UND-Gatter vorgesehen ist.
    Hierzu 1 Seite Zeichnungen
DD27620585A 1984-05-10 1985-05-10 Schaltungsanordnung zur erzeugung und(zur uebertragung)zur stabilisierung von wechselstrom DD233898A1 (de)

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EP0181909A1 (de) 1986-05-28
WO1985005508A1 (en) 1985-12-05
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