CN2681524Y - 线路载板 - Google Patents

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Abstract

一种线路载板，主要具有一基板、多个无源元件电极接合垫、一防焊层以及至少一无源元件。其中，每一无源元件具有多个电极；无源元件电极接合垫设置于基板的表面，以供电性接合所对应的无源元件；该防焊层覆盖于基板的表面，并具有至少一无源元件防焊开口，其特征在于每一无源元件防焊开口只对应到一该无源元件，并且每一无源元件防焊开口完全暴露出所对应的无源元件所接合的多个无源元件电极接合垫。如此，无源元件与基板之间将无防焊层而能形成较大的间隙，所以在无源元件焊接时所使用的助焊剂可以完全清除，故可提高无源元件在后续高温制造工艺的组装成品率。

Description

线路载板
技术领域
本实用新型涉及一种线路载板，特别是涉及一种具有无源元件电极接合垫的线路载板及其电气封装结构。
背景技术
近年来，随着电子技术的日新月异，高科技电子产业的相继问世，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势设计。目前在电路布设方面，线路载板(circuit carrier)是经常使用的构装组件，例如是印刷电路板(PCB)或芯片载板(chip carrier)等线路载板。常见的线路载板主要是由多层图案化线路层(patterned circuitlayer)及多层介电层(dielectric layer)交替迭合所构成，其中介电层配置于任二相邻的图案化线路层之间，而图案化线路层可通过贯穿介电层的导通孔(Plated Through Hole，PTH)或导电孔(via)而彼此电性连接。由于线路载板具有布线细密、组装紧凑以及性能良好等优点，因此线路载板已广泛地应用于电气封装结构(package structure)。此外，当信号在线路载板之间传递时，可将电容等无源元件配置于线路载板上，来有效抑制信号在线路之间传递时的电感性耦合(inductance coupling)，用以减少信号在切换时所产生的串扰(cross talk)，并维持信号的传输品质。
图1A是现有的一种线路载板与组装的电子组件的俯视示意图。请参考图1A，线路载板100具有多个电子组件104、130，其配置于一基板110的表面上。其中，电子组件104例如为芯片，其配置于基板110的芯片接合区(chip bonding area)104a上，而电子组件130例如为电容、电感或电阻等无源元件(passive component)，其配置于基板110的无源元件接合区130a上。
此外，请参考图1B及1C，其中图1B是图1A的无源元件接合区的俯视示意图，而图1C是图1A的线路载板与无源元件沿I-I线的剖面示意图。在图1B中，无源元件电极接合垫112、114配置于基板110的无源元件接合区130a的表面，并由最外层的一图案化线路层(未标示)所构成，而一防焊层(solder mask)120覆盖于基板110的表面，并具有多个防焊开口(soldermask opening)122a、122b，这些防焊开口122a、122b分别暴露出其所对应的单一无源元件电极接合垫112、114的局部表面，用以分别构成一“焊罩定义型”(Solder Mask Defined，SMD)的无源元件电极接合垫。其中，无源元件电极接合垫112、114可作为线路载板100电性连接一无源元件130的接点(contact)。
请参考图1C，无源元件130具有多个电极132、134，其表面可分别通过焊料(solder)124、126与线路载板100的无源元件电极接合垫112、114作电性及结构性连接，在将这些电极132、134焊接至这些无源元件电极接合垫112、114的过程中，还可通过助焊剂(flux)来增加焊料124、126的接合性。此外，在无源元件130组装于线路载板100之后，残留于线路载板100上的助焊剂还可通过一清洗步骤加以清除，之后无源元件130的表面还可以一封胶(molding compound)128加以包覆，以构成一电气封装结构(electric package structure)102。
在图1C中，由于无源元件130横跨于线路载板110的两无源元件电极接合垫112、114之间，而无源元件130与防焊层120之间的间隙(gap)108过小，导致残留在无源元件130与防焊层120之间的助焊剂无法有效地清除。此外，在无源元件130组装于线路载板100之后，若具有无源元件130的线路载板100再次经过高温制造工艺，例如回流焊(reflow)时，两焊料124、126可能会流入无源元件130的下方的缝隙109(其形成于封胶128及防焊层120之间)，因而导致两无源元件电极接合垫112、114发生短路，进而导致无源元件130失效，此即所谓的通道效应。
为了解决上述的问题，现有技术是在二无源元件电极接合垫112、114之间的防焊层120形成一狭长状的第二防焊开口(未标示)，以便于有效地清洗残留于无源元件130与防焊层120之间的助焊剂，进而降低两焊料124、126流入缝隙109的几率。此外，由于上述的第二防焊开口还可增加缝隙109的沿两无源元件电极接合垫112、114的路径长度，使得两焊料124、126在流入缝隙109之后仍不易相互连接。然而，在防焊开口的对位精度上，由于狭长的第二防焊开口分别与其它防焊开口122a、122b之间的间距相当地小，所以必须使用对位精度较高的制造工艺设备来制作第二防焊开口，因而导致线路载板110的制作成本的增加。此外，当两无源元件电极接合垫112、114之间的间距D朝微间距(fine pitch)的趋势发展时，制作上述的狭长的第二防焊开口其困难度将相对增加，甚至会产生两防焊开口122a、122b之间距D不足以形成第二防焊开口等问题。因此，在防止现有的通道效应导致无源元件130失效的作法上必须寻求其它解决方式。
实用新型内容
据此，本实用新型的目的是提供一种线路基板，用以改善无源元件焊接至线路载板之后所产生的通道效应。
此外，本实用新型的目的是提供一种电气封装结构，用以改善无源元件焊接至线路载板之后所产生的通道效应。
为达到本实用新型的上述目的，本实用新型提出一种线路载板，适于承载一无源元件，而无源元件具有多个电极。此线路载板至少包括一基板、多个无源元件电极接合垫、一防焊层以及至少一无源元件。其中，每一无源元件具有多个电极；无源元件电极接合垫设置于基板的表面，以供电性接合所对应的无源元件；该防焊层覆盖于基板的表面，并具有至少一无源元件防焊开口，其特征在于每一无源元件防焊开口只对应到一该无源元件，并且每一无源元件防焊开口完全暴露出所对应的无源元件所接合的多个无源元件电极接合垫。
本实用新型所提出一种电气封装结构为包括上述线路载板的封装体。
基于上述，本实用新型因无源元件与基板之间无防焊层而形成较大的间隙，故在将无源元件的电极分别焊接至基板的两无源元件电极接合垫之后，残留在无源元件及基板之间的助焊剂可轻易地清除，故可降低现有的通道效应，并提高无源元件在后续高温制造工艺的组装成品率。
附图说明
为使本实用新型的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明。
图1A是现有的一种线路载板与组装的电子组件的俯视示意图。
图1B是图1A的无源元件接合区的俯视示意图。
图1C是图1A的线路载板与无源元件沿I-I线的剖面示意图。
图2A是本实用新型的一种线路载板与组装电子组件的俯视示意图。
图2B是本实用新型一优选实施例的一种线路载板的俯视示意图。
图2C是图2A的线路载板与无源元件沿着II-II线的剖面示意图。
图2D是本实用新型一优选实施例的一种电气封装结构的剖面示意图。
附图标号说明
100：线路载板
102：电气封装结构
104：芯片
104a：芯片接合区
108：间隙
109：缝隙
110：基板
112、114：无源元件电极接合垫
120：防焊层
122a、122b：防焊开口
124、126：焊料
128：封胶
130：无源元件
130a：无源元件接合区
132、134：电极
200：线路载板
202：电气封装结构
204：芯片(有源器件)
204a：芯片接合区
206：导线
208：间隙
209：缝隙
210：基板
212、214：无源元件电极接合垫
216：基板表面线路
220：防焊层
222：无源元件防焊开口
224、226：焊料
228：封胶
230：无源元件
230a：无源元件接合区
232、234：电极
240：焊球
具体实施方式
图2A是本实用新型的一种线路载板与组装的电子组件的俯视示意图。请参考图2A，线路载板200具有多个电子组件204、230，其配置于一基板210的表面上。其中，电子组件204例如为有源式IC芯片，其配置于基板210的芯片接合区204a上，而电子组件230例如为电容、电感或电阻等无源元件，其配置于基板210的一无源元件接合区230a上。在本实施例中，无源元件接合区230a例如与芯片接合区204a同样位在基板210的上表面，当然，无源元件接合区230a也可位于基板210的下表面(未标示)，并与芯片接合区204a位在不同的表面上。并且，基板上也可配置多个无源元件，而本实施例仅以一个无源元件为例。
请参考图2B，其是本实用新型一优选实施例的一种线路载板的俯视示意图。本实施例中是以具有两个电极的无源元件为例。线路载板200具有一基板210、一第一无源元件电极接合垫212、一第二无源元件电极接合垫214以及一防焊层220。首先，第一、第二无源元件电极接合垫212、214配置于基板210的表面，其位于无源元件接合区230a中，而防焊层220则覆盖于基板210的表面，并具有一无源元件防焊开口222，此防焊开口222完全暴露出第一、第二无源元件电极接合垫212、214。值得注意的是，为防止无源元件电极接合垫露出面积因对位精准度限制而不均，无源元件防焊开口222的边缘范围可扩及无源元件电极接合垫之外，而裸露出少部分的连接于无源元件电极接合垫的基板表面线路216，故可使用对位精度较低的制造工艺设备来制作无源元件防焊开口222。并且，本实用新型特征即在于每一无源元件只对应到一个防焊开口。
此外，在图2B中，当第一、第二无源元件电极接合垫212、214之间的间距D1缩小，以朝微间距的趋势发展时，同样可利用对位精度较低的制造工艺设备来制作无源元件防焊开口222。因此，第一实施例的防焊开口222将不会受到无源元件电极接合垫212、214之间距D1缩小的影响而增加无源元件防焊开口222的制作的困难度，此时仍可使用对位精度较低的制造工艺设备来制作无源元件防焊开口222。
接着请参考图2C，其是图2A的线路载板与无源元件沿着II-II线的剖面示意图。在本实施例之中，无源元件230具有一第一电极232以及一第二电极234，其位于无源元件防焊开口222中，且第一电极232以及第二电极234的表面分别通过焊料224、226，而与对应的一无源元件电极接合垫212、214相电性及结构性连接。其中，在将两电极232、234分别焊接至两无源元件电极接合垫212、214的过程中，还可通过助焊剂来增加焊料224、226的接合性。此外，将无源元件230的两电极232、234焊接至线路载板200的两无源元件电极接合垫212、214以后，助焊剂还可通过一清洗步骤加以清除，之后无源元件230的表面还可以一封胶228加以包覆，以构成一电气封装结构202。
值得注意的是，在图2C中，在两电极232、234分别焊接至两无源元件电极接合垫212、214之后，由于无源元件230与基板210之间无防焊层，使得无源元件230与基板210之间的间隙208加大，所以助焊剂在清除时较不易残留在无源元件230与基板210之间。因此，当具有无源元件230的线路载板200在经历后续高温制造工艺(例如回流焊)时，两焊料224、226将不易流入在封胶228及基板210所形成的缝隙209，以提高无源元件230在后续高温制造工艺的组装成品率。
请参考图2D，其是本实用新型的一种电气封装结构的剖面示意图。此电气封装结构202主要包括一封装基板210、至少一有源器件204、至少一无源元件230、多个无源元件电极接合垫212、214以及一防焊层220。无源元件电极接合垫212、214设置于封装基板210的表面，以供电性接合所对应的无源元件230。此外，有源器件204例如通过多条导线(wire)206而电性连接至封装基板210，或以倒装芯片(flip chip)的方式而电性连接至封装基板210。另外，无源元件230位于封装基板210的表面，且每一无源元件230具有多个电极232、234。防焊层220覆盖于封装基板210表面，并具有至少一无源元件防焊开口222，其中每一无源元件防焊开口222对应到一无源元件230，并且每一无源元件防焊开口222完全暴露出所对应的无源元件230所接合的多个无源元件电极接合垫212、214。最后，封胶228例如包覆封装基板210上的有源器件204及/或无源元件230，而封装基板210的下表面还可形成多个焊球240，其连接外部电气装置(未标示)，以构成一球格阵列的电气封装结构202。
综上所述，本实用新型的线路载板及其电气封装结构，具有下列优点：
(1)由于无源元件的底部与基板之间无防焊层，使得无源元件的底部与基板之间的间隙加大，因此焊接时所使用的助焊剂可轻易地清除，使得后续焊料在流入缝隙之后不会相互连接而造成短路，故可提高无源元件在后续高温制造工艺的组装成品率。
(2)在防焊开口的对位精度上，本实用新型的无源元件防焊开口的面积范围大于一无源元件所对应的多个无源元件电极接合垫的边缘范围，故可使用对位精度较低的制造工艺设备来制作防焊开口，使得线路载板的制作成本明显降低。
虽然本实用新型以优选实施例揭露如上，然而其并非用以限定本实用新型，本领域的技术人员在不脱离本实用新型的精神和范围内，可作出各种更动与润饰，因此本实用新型的保护范围应当以后附的权利要求所界定者为准。

Claims (6)

1.一种线路载板，其承载至少一无源元件，该无源元件具有多个电极，其特征在于该线路载板包括：
一基板，具有一表面；
多个无源元件电极接合垫，设置于该基板的该表面，以供电性接合所对应的该无源元件；以及
一防焊层，覆盖于该基板的该表面，并具有至少一无源元件防焊开口，其中每一该无源元件防焊开口对应到一该无源元件，并且每一该无源元件防焊开口完全暴露出所对应的该无源元件所接合的该多个无源元件电极接合垫。
2.如权利要求1所述的线路载板，其特征在于该线路载板为封装IC载板。
3.如权利要求1所述的线路载板，其特征在于该基板的该表面包括一上表面及一对应的下表面。
4.如权利要求1所述的线路载板，其特征在于该无源元件防焊开口还暴露出一小部分的连接在该些无源元件电极接合垫的基板表面线路。
5.如权利要求1所述的线路载板，其特征在于还包括至少一无源元件，位于该基板的该表面，其中该无源元件的该多个电极分别接合于该多个无源元件电极接合垫。
6.如权利要求1所述的线路载板，其特征在于该无源元件为电阻元件、电感元件及电容元件其中之一。
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* Cited by examiner, † Cited by third party
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CN101009269B (zh) * 2006-01-24 2010-05-12 富士通微电子株式会社 半导体器件及其制造方法
TWI511250B (zh) * 2013-08-23 2015-12-01 Zhen Ding Technology Co Ltd Ic載板、具有該ic載板的半導體器件及製作方法
CN107683634A (zh) * 2015-05-20 2018-02-09 埃普科斯股份有限公司 用于对齐用于装配在电气线路的电路板上的电气构件的接触端口的装置
CN111477554A (zh) * 2020-04-23 2020-07-31 苏州英嘉通半导体有限公司 一种芯片倒装封装中间结构及倒装封装方法
CN112271170A (zh) * 2020-10-27 2021-01-26 苏州通富超威半导体有限公司 封装基板、倒装芯片封装结构及其制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009269B (zh) * 2006-01-24 2010-05-12 富士通微电子株式会社 半导体器件及其制造方法
TWI511250B (zh) * 2013-08-23 2015-12-01 Zhen Ding Technology Co Ltd Ic載板、具有該ic載板的半導體器件及製作方法
CN107683634A (zh) * 2015-05-20 2018-02-09 埃普科斯股份有限公司 用于对齐用于装配在电气线路的电路板上的电气构件的接触端口的装置
CN111477554A (zh) * 2020-04-23 2020-07-31 苏州英嘉通半导体有限公司 一种芯片倒装封装中间结构及倒装封装方法
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