CN218101240U - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN218101240U
CN218101240U CN202221848886.1U CN202221848886U CN218101240U CN 218101240 U CN218101240 U CN 218101240U CN 202221848886 U CN202221848886 U CN 202221848886U CN 218101240 U CN218101240 U CN 218101240U
Authority
CN
China
Prior art keywords
layer
metallic
tim
tim layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202221848886.1U
Other languages
English (en)
Inventor
邱文智
谢秉颖
施应庆
王卜
郑礼辉
廖一寰
陈志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN218101240U publication Critical patent/CN218101240U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1355—Shape
    • H01L2224/13551—Shape being non uniform
    • H01L2224/13552—Shape being non uniform comprising protrusions or indentations
    • H01L2224/13553—Shape being non uniform comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1611—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/1616—Cavity shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1632—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种半导体装置包括衬底、封装结构、热界面材料(TIM)结构及盖结构。封装结构设置于衬底上。TIM结构设置于封装结构上。TIM结构包括金属TIM层及与金属TIM层接触的非金属TIM层，且非金属TIM层环绕金属TIM层。盖结构设置于衬底及TIM结构上。

Description

半导体装置
技术领域
本实用新型的实施例涉及半导体装置。
背景技术
半导体集成电路(integrated circuit，IC)行业已经历快速增长。在此增长的过程中，装置的功能密度一般会因装置特征大小而增大。此种按比例缩小工艺一般藉由提高生产效率、降低成本及/或改善效能来提供有益效果。此种按比例缩小亦已增加了处理及制造IC的复杂性。为达成该些进步，需要在IC制作方面有所进步。
实用新型内容
本实用新型实施例提供一种半导体装置包括：衬底；封装结构，设置于衬底上；热界面材料(TIM)结构，设置于封装结构上，其中TIM结构包括金属TIM层及与金属TIM层接触的非金属TIM层，非金属TIM层环绕金属TIM层；以及盖结构，设置于衬底及TIM结构上。
本实用新型实施例提供一种半导体装置包括：衬底；封装结构，设置于衬底上；盖结构，设置于封装结构的背对衬底的后表面之上；以及热界面材料(TIM)结构，夹于封装结构的后表面与盖结构之间，其中盖结构经由TIM结构热耦合至封装结构，且TIM结构包括：金属部分，设置于封装结构上；以及非金属部分，环绕金属部分，其中金属部分的导热率高于非金属部分的导热率。
附图说明
结合附图阅读以下详细说明，会最好地理解本实用新型的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1H是示出根据本揭露一些实施例的半导体管芯的制造工艺的示意性剖视图。
图2A至图2F是示出根据本揭露一些实施例的封装结构的制造工艺的示意性剖视图。
图3是图2F中的封装结构的简化俯视图。
图4A至图4F是示出根据本揭露一些实施例的半导体装置的制造工艺的示意性剖视图。
图5是图4C中的半导体装置的简化俯视图。
图6A是示出根据本揭露一些实施例的图4F中的区的示意性放大图。
图6B至图6I各自是示出根据本揭露一些替代性实施例的半导体装置的区的示意性放大图。
图7是根据本揭露一些替代性实施例的半导体装置的简化俯视图。
图8A至图8E是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图9A至图9D是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图10A至图10E是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图11A至图11E是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图12A至图12F是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图13A至图13E是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图14A至图14E是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图15A至图15E是示出根据本揭露一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图16是根据本揭露一些替代性实施例的封装结构的示意性剖视图。
[符号的说明]
100、300：GAA FET器件
10、20、30、40、50、60、70、80、90、100：半导体装置
12a：逻辑管芯
12b：存储器管芯
14、300：包封体
100a、100b：半导体管芯
110：半导体衬底
110’：半导体芯片
120：内连线结构
122：层间介电层
124：图案化导电层
130、202：介电层
140：导电接垫
150：钝化层
160：后钝化层
170：导电支柱
180、400、900：导电端子
200、2000：中介层
200a、S1：第一表面
200b、S2：第二表面
204：导电图案层
206：导通孔
500：表面装置
600、1800、1900：TIM结构
602：非金属热界面材料(TIM)层
604、1804、1904：金属TIM层
604a、604b、604c、604d：金属TIM图案
606a、606b：金属间化合物(IMC)层
608：IMC结构
700、1100、1200、1500、1700：黏合层
800：盖结构
802：本体部分
802a、1004：盖体部分
802b、1002：腿部部分
804：突出部分
1000、1400：加强环
1300、1600：凝胶环
1802：非金属TIM层
2000a、2000b：表面
2002、SUB：衬底
2004：衬底穿孔
2006：导电结构
BSM1、BSM2：导电层
C1：第一导电层
C2：第二导电层
C3：第三导电层
FS：前表面
H1：高度
L1、L2、L3、L4、L5、W1、W2、W3、W4、W5、W6、W7、wb、wc、wt：尺寸
O、O1、O2、O3、O4、O5、OP3：开口
OP1、OP2：接触开口
PKG、PKG1：封装结构
PR：图案化光刻胶层
RP：布线图案
RS：后表面
SL：晶种层
s1、s2、s3、s4：距离
T100b、T300、T602、T604、T1802、T1804、TUF1：顶表面
TP1：载体
TP2：切割载体
t1、t2、t3、t4、tc、te1、te2：厚度
UF1、UF2：底部填充层
X、Y、Z：方向
θ1、θ2、θ3、θ4：夹角
具体实施方式
以下揭露内容提供用于实施所提供目标物的不同特征的诸多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本揭露。当然，该些仅为实例而非旨在进行限制。举例而言，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中在第一特征与第二特征之间可形成附加特征、进而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复使用参考编号及/或字母。此种重复使用是为简明及清晰起见，且自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为易于描述，可使用例如“在...之下”、“在……下方”、“下部的”、“在...上方”、“上部的”及类似用语等空间相对性用语来阐述图中所示一个组件或特征与另一(其他)组件或特征的关系。除了图中所绘示的定向以外，所述空间相对性用语亦旨在囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
亦可包括其他特征及工艺。举例而言，可包括测试结构以帮助对三维(threedimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，可将本文中所揭露的结构及方法与包括对已知良好管芯(known good die)进行中间验证的测试方法结合使用，以提高良率(yield)并降低成本。
图1A至图1H是示出根据本揭露一些实施例的半导体管芯100a的制造工艺的示意性剖视图。参照图1A，提供半导体芯片110’。在一些实施例中，半导体芯片110’由以下材料制成：适合的元素半导体，例如结晶硅、金刚石或锗；适合的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者适合的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，半导体芯片110’具有形成于半导体芯片110’中的有源组件(例如，晶体管或类似物)及无源组件(例如，电阻器、电容器、电感器或类似物)。
在一些实施例中，在半导体芯片110’上形成内连线结构120。在一些实施例中，内连线结构120包括层间介电层(inter-dielectric layer)122及多个图案化导电层124。为简单起见，层间介电层122在图1A中被示出为块状层(bulky layer)，但应理解，层间介电层122可由多个介电层构成。多个图案化导电层124与层间介电层122的多个介电层交替堆栈。在一些实施例中，在垂直方向上相邻的两个图案化导电层124经由夹于所述两个图案化导电层124之间的导通孔(conductive via)而彼此电性连接。
在一些实施例中，层间介电层122的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)或其他适合的聚合物系介电材料。可藉由适合的制作技术(例如旋转涂布、化学气相沈积(chemical vapor deposition，CVD)、等离子增强型化学气相沈积(plasma-enhancedchemical vapor deposition，PECVD)或类似技术)形成层间介电层122。在一些实施例中，图案化导电层124的材料包括铝、钛、铜、镍、钨及/或其合金。可藉由电镀、沈积及/或光刻及蚀刻形成图案化导电层124。应注意，图1A中所示的图案化导电层124的数目及层间介电层122中的介电层的数目仅是示例性例示且本揭露并不受限制。在一些替代性实施例中，可依据布线要求来调整图案化导电层124的数目及层间介电层122中的介电层的数目。
参照图1B，在内连线结构120之上形成介电层130。在一些实施例中，介电层130的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适合的聚合物系介电材料。可藉由适合的制作技术(例如旋转涂布、CVD、PECVD或类似技术)形成介电层130。在一些实施例中，在介电层130中形成多个开口，以暴露出最顶部图案化导电层124的部分。在形成多个开口之后，在介电层130之上形成多个导电接垫140。举例而言，在半导体芯片110’及内连线结构120之上形成多个导电接垫140，进而使得内连线结构120位于半导体芯片110’与导电接垫140之间。在一些实施例中，多个导电接垫140的位置对应于介电层130的多个开口的位置。举例而言，多个导电接垫140延伸至介电层130的多个开口中，以提供多个导电接垫140与内连线结构120的部分(即，图案化导电层124)之间的电性连接。在一些实施例中，导电接垫140是铝接垫、铜接垫或其他适合的金属接垫。可基于需求来选择导电接垫140的数目及形状。
在将多个导电接垫140分布于介电层130之上之后，在介电层130及多个导电接垫140之上依序形成钝化层150与后钝化层(post-passivation layer)160。在一些实施例中，钝化层150具有多个接触开口OP1，所述多个接触开口OP1局部地暴露出多个导电接垫140。在一些实施例中，钝化层150是氧化硅层、氮化硅层、氮氧化硅层或由其他适合的介电材料形成的介电层。如图1B中所示，后钝化层160覆盖钝化层150且具有多个接触开口OP2。多个导电接垫140藉由后钝化层160的多个接触开口OP2局部地暴露出。在一些实施例中，后钝化层160是聚酰亚胺层、PBO层或由其他适合的聚合物形成的介电层。应注意，在一些实施例中，后钝化层160可为可选的。
参照图1C，在形成后钝化层160之后，在后钝化层160上共形地形成晶种层SL。举例而言，晶种层SL的至少一部分延伸至后钝化层160的接触开口OP2中，以与多个导电接垫140实体接触。可藉由溅镀工艺、物理气相沈积(physical vapor deposition，PVD)工艺或类似工艺来形成晶种层SL。在一些实施例中，晶种层SL由两个子层(未示出)构成。在此种实施例中，第一子层可包含钛、氮化钛、钽、氮化钽、其他适合的材料或其组合，且第二子层可包含铜、铜合金或其他适合的材料选择。
参照图1D，在晶种层SL之上形成图案化光刻胶层PR。在一些实施例中，图案化光刻胶层PR由感光性材料制成。在一些实施例中，图案化光刻胶层PR具有多个开口OP3，所述多个开口OP3局部地暴露出多个导电接垫140上方的晶种层SL。举例而言，多个开口OP3暴露出位于多个导电接垫140正上方的晶种层SL。
参照图1E，向被暴露出的晶种层SL上依序沈积第一导电层C1、第二导电层C2及第三导电层C3。举例而言，将第一导电层C1、第二导电层C2及第三导电层C3填充至图案化光刻胶层PR的多个开口OP3中。在一些实施例中，藉由相同的技术形成第一导电层C1、第二导电层C2及第三导电层C3。然而，本揭露并不仅限于此。在一些替代性实施例中，可藉由不同的技术形成第一导电层C1、第二导电层C2及第三导电层C3。在一些实施例中，藉由镀覆工艺形成第一导电层C1、第二导电层C2及第三导电层C3。镀覆工艺是例如电镀工艺、无电镀覆工艺(electroless-plating process)、浸渍镀覆工艺(immersion plating process)或类似工艺。在一些实施例中，第一导电层C1、第二导电层C2及第三导电层C3的材料不同。举例而言，第一导电层C1由铝、钛、铜、钨及/或其合金制成；第二导电层C2由镍制成；并且第三导电层C3由焊料制成。在一些实施例中，可将焊剂(solder flux)(未示出)施覆至第三导电层C3上以进行更佳的黏合。在一些实施例中，第一导电层C1的厚度大于第二导电层C2的厚度及第三导电层C3的厚度。并且，第三导电层C3的厚度大于第二导电层C2的厚度。
参照图1E及图1F，移除图案化光刻胶层PR。可藉由蚀刻工艺、剥除工艺(strippingprocess)、灰化工艺、其组合或类似工艺来移除图案化光刻胶层PR。此后，使用第一导电层C1、第二导电层C2及第三导电层C3作为硬掩模来移除未被第一导电层C1、第二导电层C2及第三导电层C3覆盖的晶种层SL。在一些实施例中，藉由蚀刻工艺来移除晶种层SL的部分。在移除晶种层SL的部分之后，余留的晶种层SL直接位于第一导电层C1之下。亦即，晶种层SL夹于多个导电接垫140与第一导电层C1之间。在一些实施例中，余留的晶种层SL、第一导电层C1及第二导电层C2被统称为多个导电支柱(conductive post)170。
参照图1F及图1G，对第三导电层C3执行回焊工艺(reflow process)，以将第三导电层C3转变成多个导电端子180。亦即，在多个导电支柱170上形成多个导电端子180。在一些实施例中，在回焊工艺期间对第三导电层C3进行重新塑形以形成半球形的多个导电端子180。
参照图1G及图1H，将图1G中所示的结构单体化以提供图1H中所示的多个半导体管芯100a。在一些实施例中，单体化工艺通常涉及使用旋转刀片及/或雷射束进行切割。换言之，单体化工艺包括雷射切分工艺、机械切分工艺、雷射开槽工艺(laser groovingprocess)、其他适合的工艺或其组合。举例而言，可对图1G中所示的结构执行雷射开槽工艺，以在所述结构中形成多个沟渠(未示出)。此后，可对多个沟渠的位置执行机械切分工艺，以切穿所述结构，从而将半导体芯片110’划分成多个半导体衬底110并获得多个半导体管芯100a。
如图1H中所示，半导体管芯100a包括半导体衬底110、内连线结构120、介电层130、多个导电接垫140、钝化层150、后钝化层160、多个导电支柱170及多个导电端子180。在一些实施例中，半导体衬底110具有前表面FS及与前表面FS相对的后表面RS。内连线结构120设置于半导体衬底110的前表面FS上。介电层130、多个导电接垫140、钝化层150及后钝化层160依序设置于内连线结构120之上。多个导电支柱170设置于后钝化层160之上且电性连接至多个导电接垫140。多个导电端子180设置于多个导电支柱170上。此外，如图1H中所示，尽管出于例示目的，在半导体管芯100a中呈现四个导电支柱170及四个导电端子180，然而熟习此项技术者可理解，导电支柱170的数目及导电端子180的数目可大于或小于图1H中所绘示的数目，且可基于需求及/或设计布局来指定。
在一些实施例中，半导体管芯100a能够执行逻辑功能。举例而言，半导体管芯100a可包括或者可为中央处理单元(Central Process Unit，CPU)管芯、图形处理单元(GraphicProcess Unit，GPU)管芯、现场可编程栅数组(Field-Programmable Gate Array，FPGA)、系统芯片(system-on-a-chip，SoC)或类似物。在一些实施例中，可在封装结构中利用半导体管芯100a。举例而言，半导体管芯100a可与其他组件组装以形成封装结构。以下将阐述利用半导体管芯100a的封装结构的制造工艺。
图2A至图2F是示出根据本揭露一些实施例的封装结构PKG的制造工艺的示意性剖视图。图3是图2F中的封装结构PKG的简化俯视图。为使例示简单及清晰起见，在图3所示简化俯视图中省略一些组件，且该些组件可能不位于同一平面中。
参照图2A，提供中介层(interposer)200。在一些实施例中，中介层200包括多个介电层202、多个导电图案层204及多个导通孔206。在一些实施例中，多个介电层202与多个导电图案层204交替堆栈。在一些实施例中，多个导通孔206嵌置于多个介电层202中。在一些实施例中，多个导电图案层204经由多个导通孔206而彼此内连。举例而言，多个导通孔206穿透过多个介电层202以对多个导电图案层204进行连接。在一些实施例中，每一导电图案层204包括用作重布线配线的多个导电图案。在一些实施例中，图2A中所示的最外部导电图案层204(即，最顶部导电图案层204及最底部导电图案层204)的多个导电图案被称为用于球安装的多个球下金属(under-ball metallurgy，UBM)图案。在一些实施例中，导电图案层204在水平方向上传输信号且导通孔206在垂直方向上传输信号。
在一些实施例中，介电层202的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适合的聚合物系介电材料。在一些实施例中，介电层202包含经填料混合的树脂。可藉由适合的制作技术(例如膜叠层(film lamination)、旋转涂布、CVD、PECVD或类似技术)形成介电层202。在一些实施例中，导电图案层204及导通孔206的材料包括铝、钛、铜、镍、钨或其合金。可藉由电镀、沈积及/或光刻及蚀刻形成导电图案层204及导通孔206。在一些实施例中，同时形成导电图案层204与下伏的导通孔206。应注意，图2A中所示的介电层202的数目、导电图案层204的数目及导通孔206的数目仅是出于例示目的且本揭露并不仅限于此。在一些替代性实施例中，可依据电路设计形成更少或更多层的介电层202、导电图案层204及导通孔206。
在一些实施例中，中介层200具有第一表面200a及与第一表面200a相对的第二表面200b。最顶部导电图案层204在第一表面200a处被暴露出且最底部导电图案层204在第二表面200b处被暴露出。在一些实施例中，中介层200是无硅衬底。在一些实施例中，中介层200被称为“有机中介层”。由于有机中介层是低成本的中介层，因此所述有机中介层有益于降低封装结构的总加工成本。在一些实施例中，有机中介层的临界尺寸(例如，线宽或空间宽度)更接近于多个半导体芯片中的至少一者的临界尺寸。
继续参照图2A，将图1H中所示至少一个半导体管芯100a以及至少一个半导体管芯100b接合至中介层200的第一表面200a。如图2A及图3中所示，两个半导体管芯100b各自设置于一个半导体管芯100a的旁边及周围。然而，本揭露不限于此。熟习此项技术者可理解，半导体管芯100a的数目可多于图2A及图3中所绘示的数目，半导体管芯100b的数目可多于或小于图2A及图3中所绘示的数目，且可基于需求及/或设计布局来指定。在一些替代性实施例中，当将多于一个半导体管芯100a及多于两个半导体管芯100b接合至中介层200时，多个半导体管芯100b设置于多个半导体管芯100a中的每一者的周围。在一些实施例中，将多于一个相同的半导体管芯100a接合至中介层200。然而，本揭露不限于此。在一些替代性实施例中，可将不同的半导体管芯100a接合至中介层200。
此外，如图2A中所示，藉由倒装芯片接合(flip chip bonding)将半导体管芯100a及多个半导体管芯100b接合至中介层200的第一表面200a。亦即，半导体管芯100a及多个半导体管芯100b中的每一者是上下颠倒的，以使得半导体管芯100a及多个半导体管芯100b中的每一者的多个导电端子180面朝中介层200。详言之，如图2A中所示，藉由多个导电端子180将半导体管芯100a及多个半导体管芯100b贴合至中介层200。举例而言，半导体管芯100a及多个半导体管芯100b的多个导电端子180与在中介层200的第一表面200a处被暴露出的最顶部导电图案层204实体接触，以提供半导体管芯100a与中介层200之间的电性连接以及多个半导体管芯100b与中介层200之间的电性连接。在一些实施例中，在将多个导电端子180贴合至中介层200的最顶部导电图案层204之后，执行回焊工艺以对多个导电端子180进行重新塑形。此外，如图2A中所示，尽管出于例示目的，在半导体管芯100b中呈现两个导电支柱170及两个导电端子180，然而熟习此项技术者可理解，半导体管芯100b的导电支柱170的数目及导电端子180的数目可多于或少于图2A中所绘示的数目，且可基于需求及/或设计布局来指定。
在一些实施例中，半导体管芯100b是存储器管芯。举例而言，如图2A中所示，半导体管芯100b可包括或者可为高带宽存储器(high bandwidth memory，HBM)管芯或者混合存储器立方(hybrid memory cube，HMC)管芯。在此种实施例中，如图2A中所示，半导体管芯100b包括逻辑管芯12a、设置于逻辑管芯12a上的存储器管芯堆栈以及在侧向上包封所述存储器管芯堆栈的包封体14，其中存储器管芯堆栈包括多个存储器管芯12b。存储器管芯12b的数目可少于或多于图2A中所绘示的数目，且可基于需求及/或设计布局来指定；本揭露并不具体限于此。在一些实施例中，将存储器管芯堆栈接合至逻辑管芯12a，且将多个存储器管芯12b彼此接合。在一些实施例中，藉由多个衬底穿孔(through-substrate via)及微凸块接合(micro-bump bonding)来建立逻辑管芯12a与多个存储器管芯12b之间的电性连接。然而，本揭露不限于此。在一些替代性实施例中，藉由多个衬底穿孔以及混合接合的金属对金属接合(metal-to-metal bonding)来建立逻辑管芯12a与多个存储器管芯12b之间的电性连接。在一些替代性实施例中，藉由多个重布线结构及多个绝缘体穿孔(throughinsulator via)来建立逻辑管芯12a与多个存储器管芯12b之间的电性连接。在一些实施例中，包封体14的材料包括模制化合物、模制底部填充胶、树脂(例如环氧树脂、酚醛树脂)或类似材料。在一些替代性实施例中，包封体14的材料包括氧化硅(SiOx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)、氮化硅(SiNx，其中x>0)或其他适合的介电材料。在一些实施例中，包封体14的材料可还包括填料颗粒(例如，二氧化硅、黏土或类似材料)。在一些实施例中，藉由包覆模制工艺(over-molding process)来形成包封体14。举例而言，包覆模制工艺是压缩模制工艺(compression molding process)。在一些替代性实施例中，藉由膜沈积工艺来形成包封体14。举例而言，膜沈积工艺包括CVD、高密度等离子化学气相沈积(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、PECVD、原子层沈积(atomiclayer deposition，ALD)或其组合。在一些实施例中，如图2A中所示，半导体管芯100b的顶表面T100b与半导体管芯100a中的半导体衬底110的后表面RS实质上共面。
此外，如图2A中所示，半导体管芯100b被呈现为HBM管芯或HMC管芯，但其仅为实例性例示。在一些替代性实施例中，半导体管芯100b可为其他类型的存储器管芯，例如动态随机存取存储器(dynamic random-access memory，DRAM)管芯、静态随机存取存储器(staticrandom-access memory，SRAM)管芯或电阻式随机存取存储器(resistive random-accessmemory，RRAM)管芯。并且，如图2A中所示，将两个相同的半导体管芯100b接合至中介层200。然而，本揭露不限于此。在一些替代性实施例中，可将不同的半导体管芯100b接合至中介层200。
在一些实施例中，在中介层200之上形成底部填充层UF1以包封半导体管芯100a及多个半导体管芯100b。如图2A中所示，底部填充层UF1包绕于半导体管芯100a及多个半导体管芯100b的多个导电支柱170及多个导电端子180周围，且包绕于在第一表面200a处被暴露出且与半导体管芯100a及多个半导体管芯100b的多个导电端子180接合的最顶部导电图案层204周围。由于底部填充层UF1，半导体管芯100a与中介层200之间的接合强度以及多个半导体管芯100b与中介层200之间的接合强度得到增强，藉此改善封装结构PKG的可靠性。在一些实施例中，如图2A中所示，底部填充层UF1被形成为填充半导体管芯100a与多个半导体管芯100b之间的空间。详言之，如图2A及图3中所示，底部填充层UF1完全地覆盖半导体管芯100a及多个半导体管芯100b的内侧壁，且局部地覆盖半导体管芯100a及多个半导体管芯100b的外侧壁。举例而言，如图2A中所示，底部填充层UF1的位于半导体管芯100a与多个半导体管芯100b之间的空间处的部分具有与半导体管芯100a中的半导体衬底110的后表面RS实质上共面的顶表面TUF1。然而，本揭露不限于此。在一些替代性实施例中，底部填充层UF1的顶表面TUF1可位于半导体衬底110的后表面RS的下方或上方。在一些实施例中，在将半导体管芯100a及多个半导体管芯100b贴合至中介层200之后，藉由毛细流动工艺(capillaryflow process)来形成底部填充层UF1。亦即，藉由毛细作用吸引底部填充层UF1以使其流经半导体管芯100a与多个半导体管芯100b之间的空间、半导体管芯100a与中介层200之间的空间以及多个半导体管芯100b与中介层200之间的空间。在一些实施例中，底部填充层UF1的材料是绝缘材料且包括树脂(例如，环氧树脂)、填料材料、应力释放剂(stress releaseagent，SRA)、黏合促进剂(adhesion promoter)、其他材料或其组合。在一些实施例中，底部填充层UF1是可选的。
参照图2B，在中介层200之上形成包封体300以包封半导体管芯100a、多个半导体管芯100b及底部填充层UF1。举例而言，包封体300在侧向上包封半导体管芯100a、多个半导体管芯100b及底部填充层UF1。如图2B中所示，包封体300的顶表面T300与半导体衬底110的后表面RS、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1实质上共面。亦即，包封体300暴露出半导体管芯100a的半导体衬底110及半导体管芯100b的存储器管芯12b。在一些实施例中，包封体300是模制化合物、模制底部填充胶、树脂(例如环氧树脂、酚醛树脂)或类似材料。在一些替代性实施例中，包封体300的材料包括氧化硅(SiOx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)、氮化硅(SiNx，其中x>0)或其他适合的介电材料。在一些实施例中，包封体300包含填料。所述填料可为由二氧化硅、二氧化铝或类似材料制成的颗粒。在一些实施例中，藉由模制工艺、注射工艺、膜沈积工艺、其组合或类似工艺来形成包封体300。模制工艺包括例如转移模制工艺(transfer molding process)、压缩模制工艺(compression molding process)或类似工艺。膜沈积工艺包括例如CVD、HDPCVD、PECVD、ALD或其组合。
参照图2C，在中介层200的第二表面200b上形成多个导电端子400。在一些实施例中，导电端子400是受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、焊料球、球栅数组(ball grid array，BGA)球或类似物。导电端子400可包含导电材料(例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合)。在一些实施例中，藉由透过蒸镀、电镀、印刷、焊料转移、植球或类似工艺最初形成焊料层来形成多个导电端子400。一旦已在所述结构上形成所述焊料层，可执行回焊工艺，以便将材料塑形成所期望的凸块形状。在一些替代性实施例中，多个导电端子400包括藉由溅镀、印刷、电镀、无电镀覆、CVD或类似工艺形成的多个金属柱(例如铜柱)。所述金属柱可为无焊料的，且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层(metal cap layer)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可藉由电镀工艺来形成所述金属顶盖层。在一些实施例中，多个导电端子400与在中介层200的第二表面200b处被暴露出的最底部导电图案层204实体接触。此外，如图2C中所示，尽管出于例示目的，在中介层200上呈现七个导电端子400，然而熟习此项技术者可理解，导电端子400的数目可多于或少于图2C中所绘示的数目，且可基于需求及/或设计布局来指定。
参照图2D，将图2C中所示结构放置于载体TP1上。载体TP1可包括框架及由框架紧紧地固定的胶带。载体TP1的胶带有助于提供支撑，进而使得在半导体管芯100a、多个半导体管芯100b及包封体300上形成导电层BSM1。详言之，如图2D中所示，导电层BSM1与包封体300的顶表面T300、半导体衬底110的后表面RS、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1实体接触。然而，本揭露不限于此。在一些替代性实施例中，载体TP1可为玻璃载体，以便对多个导电端子400执行载体接合工艺(carrier bond process)。在一些实施例中，导电层BSM1的材料包括金属(例如Al、Ti、Ni、V、Au、Ag或Cu)。在一些实施例中，藉由溅镀、电镀、沈积或分配工艺(dispensing process)来形成导电层BSM1。在一些实施例中，导电层BSM1的厚度的范围介于约0.1微米至约10微米。
参照图2E，在形成导电层BSM1之后，将图2D中所示结构自载体TP1分离，并上下翻转以贴合至切割载体(dicing carrier)TP2。相似于载体TP1，切割载体TP2可包括框架及由框架紧紧地固定的胶带。切割载体TP2的胶带有助于提供支撑，进而使得对包封体300及中介层200执行单体化工艺，以获得图2F中所示的封装结构。尽管出于例示目的，在图2F中仅呈现一个封装结构PKG，然而熟习此项技术者可理解，在执行单体化工艺之后，获得了多个封装结构PKG。在一些实施例中，单体化工艺通常涉及利用旋转刀片及/或雷射束进行切割。换言之，单体化工艺包括雷射切分工艺、机械切分工艺、雷射开槽工艺、其他适合的工艺或其组合。在一些实施例中，由于中介层200呈芯片形式，因此封装结构PKG被视为藉由芯片上芯片工艺(chip-on-wafer process)形成，且此外，封装结构PKG被称为芯片上芯片封装(chip-on-wafer package)。在一些实施例中，如图2F中所示，包封体300的顶表面T300、半导体衬底110的后表面RS、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1被统称为封装结构PKG的后表面。亦即，在封装结构PKG中，导电层BSM1与封装结构PKG的后表面实体接触。
在一些实施例中，封装结构PKG可用于半导体装置中。举例而言，封装结构PKG可与其他组件组装以形成半导体装置。以下将阐述利用封装结构PKG的半导体装置的制造工艺。
图4A至图4F是示出根据本揭露一些实施例的半导体装置10的制造工艺的示意性剖视图。图5是图4C中的半导体装置的简化俯视图。图6A是示出根据本揭露一些实施例的图4F中的区的示意性放大图。为简单起见，在图5所示俯视图中省略一些组件(例如，表面装置(surface device))。
参照图4A，提供衬底SUB。在一些实施例中，衬底SUB是印刷电路板(printedcircuit board，PCB)或类似物。在一些实施例中，衬底SUB被称为电路衬底。在一些实施例中，衬底SUB包括嵌置于衬底SUB中的多个布线图案RP。在一些实施例中，多个布线图案RP彼此内连。亦即，多个布线图案RP彼此电性连接。如图4A中所示，衬底SUB具有第一表面S1及与第一表面S1相对的第二表面S2。在一些实施例中，多个布线图案RP中的一些布线图案RP在第一表面S1处被暴露出，且多个布线图案RP中的一些布线图案RP在第二表面S2处被暴露出。
如图4A中所示，将图2F中的封装结构PKG接合至衬底SUB的第一表面S1。在一些实施例中，藉由多个导电端子400将封装结构PKG贴合至衬底SUB。举例而言，封装结构PKG的多个导电端子400与在衬底SUB的第一表面S1处被暴露出的多个布线图案RP实体接触，以提供封装结构PKG与衬底SUB之间的电性连接。在一些实施例中，在将多个导电端子400贴合至衬底SUB的多个布线图案RP之后，可执行回焊工艺以对多个导电端子400进行重新塑形。尽管已在图2F中所示封装结构PKG中形成导电层BSM1，然而本揭露并不受限制。在一些替代性实施例中，经单体化的封装结构PKG不包括导电层BSM1，且导电层BSM1是在所述封装结构PKG被接合至衬底SUB之后形成于所述封装结构PKG的半导体管芯100a、多个半导体管芯100b及包封体300上。应注意，导电层BSM1用于促进随后形成的金属热界面材料(thermalinterface material，TIM)层(例如，金属TIM层604)与封装结构PKG之间的黏合，且一般被称为背侧金属层(backside metal layer)。
在一些实施例中，在封装结构PKG与衬底SUB的第一表面S1之间形成底部填充层UF2。举例而言，底部填充层UF2包绕于封装结构PKG的最底部导电图案层204及多个导电端子400周围。在一些实施例中，利用底部填充层UF2来保护该些组件。由于底部填充层UF2，封装结构PKG与衬底SUB之间的接合强度得到增强，藉此改善半导体装置10的可靠性。在一些实施例中，如图4A及图5中所示，底部填充层UF2进一步覆盖封装结构PKG的每一侧壁的部分。在一些实施例中，底部填充层UF2的材料是绝缘材料且包括树脂(例如，环氧树脂)、填料材料、SRA、黏合促进剂、其他材料或其组合。在一些实施例中，底部填充层UF2是可选的。
如图4A中所示，将多个表面装置500接合至衬底SUB的第一表面S1。在一些实施例中，藉由焊接工艺、回焊工艺、其组合或其他适合的工艺将多个表面装置500安装于衬底SUB的多个布线图案RP上。在一些实施例中，表面装置500包括表面安装装置(surface mountdevice，SMD)或集成无源装置(integrated passive device，IPD)，所述集成无源装置包括例如电阻器、电感器、电容器、熔丝(fuse)、跳线器(jumper)、该些的组合或类似物等无源装置。如图4A中所示，可将多个表面装置500设置于封装结构PKG旁边。举例而言，可将多个表面装置500设置成环绕封装结构PKG。表面装置500的数目不限于所述实施例，且可基于需求及设计布局来选择。
参照图4B，在导电层BSM1上形成非金属热界面材料(TIM)层602。在一些实施例中，非金属TIM层602呈膜型。在一些实施例中，藉由叠层工艺(lamination process)或者拾取及放置工艺(pick-and-place process)在导电层BSM1上形成非金属TIM层602。在一些实施例中，非金属TIM层602的材料包括AlN、BN、碳奈米管、石墨、石墨烯、聚酰亚胺、聚苯并恶唑(PBO)、环氧系聚合物、二氧化硅系聚合物、丙烯酸系聚合物或其组合。在一些实施例中，非金属TIM层602可更包含填料。所述填料可促进非金属TIM层602的热传导。在一些实施例中，所述填料是由二乙烯基苯交联聚合物(divinyl benzene crosslinked-polymer)、铝、铜、银、氧化铍、氮化铝、氧化铝、氧化锌或二氧化硅制成的颗粒。在一些实施例中，非金属TIM层602的导热率的范围介于约5瓦/(米·开)(W/(m·K))至约100W/(m·K)。在一些实施例中，非金属TIM层602的杨氏模数(Young’s modulus)的范围介于约1百万帕至约500百万帕。
如图4B及图5中所示，非金属TIM层602具有暴露出下伏的导电层BSM1的开口O。亦即，非金属TIM层602是经图案化的层。详言之，如图4B及图5中所示，开口O的由非金属TIM层602所界定的多个侧壁与半导体管芯100a的多个侧表面实质上对准。亦即，如图4B及图5中所示，半导体管芯100a沿方向X的尺寸W1实质上等于开口O沿方向X的尺寸W2，而半导体管芯100a沿垂直于方向X的方向Y的尺寸L1实质上等于开口O沿方向Y的尺寸L2。然而，本揭露不限于此。在一些替代性实施例中，半导体管芯100a沿方向X的尺寸W1可大于或小于开口O沿方向X的尺寸W2。此外，在一些替代性实施例中，半导体管芯100a沿方向Y的尺寸L1可大于或小于开口O沿方向Y的尺寸L2。自另一观点来看，非金属TIM层602的开口O被形成为对应于半导体管芯100a的位置。在一些实施例中，藉由机械切分工艺或冲孔工艺(punchingprocess)来形成非金属TIM层602的开口O。
在一些实施例中，如图4B及图5中所示，非金属TIM层602的外侧表面与封装结构PKG的外侧表面实质上对准。此外，如图4B及图5中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面实质上对准。详言之，如图4B及图5中所示，封装结构PKG沿方向X的尺寸W3实质上等于非金属TIM层602沿方向X的尺寸W4，而封装结构PKG沿方向Y的尺寸L3实质上等于非金属TIM层602沿方向Y的尺寸L4。然而，本揭露不限于此。在一些替代性实施例中，封装结构PKG沿方向X的尺寸W3可大于非金属TIM层602沿方向X的尺寸W4。此外，在一些替代性实施例中，封装结构PKG沿方向Y的尺寸L3可大于非金属TIM层602沿方向Y的尺寸L4。亦即，封装结构PKG的对应于半导体管芯100a的区之外的部分被非金属TIM层602覆盖。自另一观点来看，非金属TIM层602与包封体300及多个半导体管芯100b交叠。举例而言，如图4B及图5中所示，非金属TIM层602投影至衬底SUB上的垂直投影与多个半导体管芯100b投影至衬底SUB上的垂直投影交叠。
参照图4C，在导电层BSM1上形成金属TIM层604。在一些实施例中，金属TIM层604呈片型(sheet type)。在一些实施例中，藉由拾取及放置工艺在导电层BSM1上形成金属TIM层604。在一些实施例中，金属TIM层604的材料不同于非金属TIM层602的材料。在一些实施例中，金属TIM层604的材料是焊接型材料(soldered type material)。在一些实施例中，金属TIM层604由纯金属材料形成。举例而言，金属TIM层604不含有机材料及聚合材料。在一些实施例中，金属TIM层604的材料包括铟、铜、锡、SAC305、InAg或其组合。在一些实施例中，金属TIM层604的导热率高于非金属TIM层602的导热率。在一些实施例中，金属TIM层604的导热率的范围介于约10W/(m·K)至约90W/(m·K)。在一些实施例中，金属TIM层604的杨氏模数的范围介于约5吉帕(GPa)至约70吉帕。在一些实施例中，金属TIM层604被形成为薄于非金属TIM层602。举例而言，如图4C中所示，非金属TIM层602的顶表面T602位于较金属TIM层604的顶表面T604的水平高度(level height)高的水平高度处。然而，本揭露不限于此。在一些替代性实施例中，金属TIM层604可被形成为厚于非金属TIM层602。举例而言，非金属TIM层602的顶表面T602位于较金属TIM层604的顶表面T604的水平高度低的水平高度处。在一些替代性实施例中，金属TIM层604可被形成为具有与非金属TIM层602相同的厚度。举例而言，非金属TIM层602的顶表面T602与金属TIM层604的顶表面T604实质上共面。
如图4C及图5中所示，在开口O中形成并设置金属TIM层604。举例而言，金属TIM层604完全地位于开口O在衬底SUB上的投影区域内。自另一观点来看，如图4C及图5中所示，金属TIM层604被形成为由非金属TIM层602环绕/包围。亦即，金属TIM层604位于由非金属TIM层602圈出的区域内。在一些实施例中，金属TIM层604的轮廓与开口O的轮廓实质上相同。举例而言，如图4C及图5中所示，金属TIM层604的多个侧表面与开口O的由非金属TIM层602界定的多个侧壁实质上对准。亦即，如图4C及图5中所示，金属TIM层604沿方向X的尺寸W5实质上等于开口O沿方向X的尺寸W2，而金属TIM层604沿方向Y的尺寸L5实质上等于开口O沿方向Y的尺寸L2。换言之，金属TIM层604与非金属TIM层602接触。然而，本揭露不限于此。在一些替代性实施例中，金属TIM层604的多个侧表面中的每一者与非金属TIM层602间隔开一距离。举例而言，金属TIM层604沿方向X的尺寸W5小于开口O沿方向X的尺寸W2，而金属TIM层604沿方向Y的尺寸L5小于开口O沿方向Y的尺寸L2。在一些实施例中，所述距离的范围介于约0.5微米至约2微米。
在一些实施例中，金属TIM层604与半导体管芯100a交叠。举例而言，如图4C及图5中所示，金属TIM层604投影至衬底SUB上的垂直投影与半导体管芯100a投影至衬底SUB上的垂直投影完全地交叠。然而，本揭露不限于此。在一些替代性实施例中，金属TIM层604投影至衬底SUB上的垂直投影与半导体管芯100a投影至衬底SUB上的垂直投影局部地交叠。自另一观点来看，金属TIM层604被形成为对应于半导体管芯100a的位置。
在一些实施例中，为达成更佳的黏合，在导电层BSM1与金属TIM层604之间设置焊剂(未示出)，且将另一焊剂(未示出)施覆至金属TIM层604的顶表面T604上。举例而言，在将金属TIM层604放置于导电层BSM1上之前，在开口O中形成焊剂(未示出)；并且在将金属TIM层604放置于导电层BSM1上之后，在金属TIM层604的顶表面T604上形成另一焊剂(未示出)。在一些实施例中，焊剂的形成包括执行喷射工艺(jetting process)或分配工艺。在一些实施例中，焊剂的材料包括松香或酸。
参照图4D，在衬底SUB的第一表面S1上形成黏合层700。举例而言，在衬底SUB的第一表面S1的边缘附近形成黏合层700，以环绕/包围封装结构PKG、底部填充层UF2及多个表面装置500。在一些实施例中，黏合层700局部地覆盖衬底SUB的第一表面S1。举例而言，封装结构PKG、底部填充层UF2及多个表面装置500与黏合层700实体隔离。在一些实施例中，黏合层700在平面图(例如俯视图)中具有环状形状(ring-like shape)。在一些实施例中，可基于各种设计来设计黏合层700的图案。举例而言，黏合层700可具有线性形状、L形状、U形状、点形状等。在一些实施例中，黏合层700的形状相依于衬底SUB的形状。举例而言，当衬底SUB呈芯片形式(即，具有圆形俯视图)时，自俯视图来看，黏合层700表现出圆环状形状。举例而言，当衬底SUB呈面板形式(即，具有矩形或正方形俯视图)时，自俯视图来看，黏合层700表现出矩形环状形状或正方形环状形状。在一些实施例中，藉由分配工艺、旋转涂布工艺或类似工艺将黏合层700施覆至衬底SUB上。在一些实施例中，黏合层700具有大于约0W/m·K至5W/m·K的导热率。在一些实施例中，黏合层700包含环氧系材料。然而，本揭露不限于此。在一些替代性实施例中，可利用具有黏合性质的其他聚合材料作为黏合层700。
参照图4E，在衬底SUB、封装结构PKG及多个表面装置500之上放置盖结构(lidstructure)800，进而使得封装结构PKG位于盖结构800与衬底SUB之间。在一些实施例中，在对盖结构800进行贴合之前，在盖结构800上形成导电层BSM2。应注意，导电层BSM2用于提高金属TIM层604与盖结构800之间的黏合，且一般被称为背侧金属层。在一些实施例中，导电层BSM2的材料与导电层BSM1的材料相同。在一些替代性实施例中，导电层BSM2的材料不同于导电层BSM1的材料。在一些实施例中，导电层BSM2的材料包括金属(例如Al、Ti、Ni、V、Au、Ag或Cu)。在一些实施例中，藉由镀覆、溅镀或分配工艺在盖结构800上形成导电层BSM2。在一些实施例中，在盖结构800上形成导电层BSM2之后，将盖结构800及导电层BSM2放置于金属TIM层604、非金属TIM层602及黏合层700上方，进而使得导电层BSM2与金属TIM层604的顶表面T604实体接触，盖结构800与非金属TIM层602的顶表面T602及黏合层700实体接触。然而，本揭露不限于此。在一些替代性实施例中，不在盖结构800上形成导电层BSM2。此后，将盖结构800及导电层BSM2压靠于金属TIM层604、非金属TIM层602及黏合层700上。在一些实施例中，将盖结构800及导电层BSM2压靠于金属TIM层604、非金属TIM层602及黏合层700上包括执行热夹持工艺(heat clamping process)，其中热夹持工艺的工艺温度的范围介于约60℃至约300℃。随后，对黏合层700及非金属TIM层602执行固化工艺，进而使得盖结构800分别经由黏合层700及非金属TIM层602贴合至衬底SUB及封装结构PKG。详言之，对黏合层700执行固化工艺，以将盖结构800牢固地固定至衬底SUB上。在一些实施例中，固化工艺的工艺温度的范围介于约60℃至约300℃。然而，本揭露不限于此。在一些替代性实施例中，在固化工艺期间，可藉由金属TIM层604将盖结构800链接至封装结构PKG。亦即，在此种实施例中，在固化工艺期间，盖结构800与封装结构PKG之间存在良好的实体连接及金属连接(metallurgical connection)。在此种实施例中，固化工艺的工艺温度的范围介于约160℃至约260℃。此外，在其中金属TIM层604的多个侧表面与非金属TIM层602间隔开的实施例中，在固化工艺期间，金属TIM层604可熔化以填充非金属TIM层602的开口O，且与非金属TIM层602实体接触。
在一些实施例中，盖结构800由金属、塑料、陶瓷或类似材料制成。用于盖结构800的金属包括但不限于铜、不锈钢、焊料、金、镍、钼、NiFe或NiFeCr。在一些实施例中，盖结构800的导热率的范围介于约80W/(m·K)至约450W/(m·K)。在一些实施例中，盖结构800的杨氏模数的范围介于约50吉帕至约200吉帕。在一些实施例中，盖结构800起到散热的作用。换言之，在封装结构PKG的操作期间产生的热量可经由由盖结构800形成的路径来进行耗散。
在一些实施例中，盖结构800具有本体部分802及连接至本体部分802的突出部分804。在一些实施例中，本体部分802被划分成盖体部分(cover portion)802a及腿部部分(leg portion)802b。如图4E中所示，盖体部分802a的延伸方向垂直于腿部部分802b的延伸方向。自另一观点来看，在一些实施例中，盖体部分802a沿方向X及方向Y延伸，而腿部部分802b沿方向Z延伸。在一些实施例中，将盖体部分802a连接至腿部部分802b。举例而言，一体地形成盖体部分802a与腿部部分802b。在一些实施例中，在固化工艺期间，经由黏合层700将腿部部分802b贴合至衬底SUB。在一些实施例中，腿部部分802b的形状相依于衬底SUB的形状。举例而言，当衬底SUB呈芯片形式(即，具有圆形俯视图)时，自俯视图来看，腿部部分802b表现出圆环状形状。举例而言，当衬底SUB呈面板形式(即，具有矩形或正方形俯视图)时，自俯视图来看，腿部部分802b表现出矩形环状形状或正方形环状形状。
在一些实施例中，将突出部分804连接至本体部分802的盖体部分802a。举例而言，突出部分804自盖体部分802a的表面突出来。如图4E中所示，突出部分804短于本体部分802的腿部部分802b。在一些实施例中，一体地形成突出部分804与本体部分802。举例而言，突出部分804的材料与本体部分802的材料相同。然而，本揭露不限于此。在一些替代性实施例中，可将突出部分804安装于本体部分802上。举例而言，突出部分804的材料可不同于本体部分802的材料。在一些实施例中，在突出部分804上形成导电层BSM2。详言之，如图4E中所示，在非金属TIM层602的开口O中设置导电层BSM2及突出部分804。自另一观点来看，如图4E中所示，突出部分804延伸至非金属TIM层602的开口O中。在一些实施例中，突出部分804的轮廓实质上相同于开口O的轮廓。在一些实施例中，在固化工艺期间，经由突出部分804及贴合至突出部分804的金属TIM层604将盖体部分802a贴合至封装结构PKG。换言之，金属TIM层604夹于盖结构800的突出部分804与封装结构PKG之间，且夹于盖结构800的本体部分802的盖体部分802a与封装结构PKG之间。在一些实施例中，突出部分804的高度H1的范围介于约50微米至约100微米。
藉由将盖结构800的突出部分804布置成延伸至非金属TIM层602的开口O中，金属TIM层604可由突出部分804及非金属TIM层602很好地限制于开口O内，且因此可防止金属TIM层604在固化工艺或随后执行的回焊工艺期间渗出/溢出至非期望的组件。然而，本揭露不限于此。在其中金属TIM层604厚于非金属TIM层602或者金属TIM层604具有与非金属TIM层602相同的厚度的一些替代性实施例中，可省略突出部分804，且在盖体部分802a上直接形成导电层BSM2。
如图4E中所示，盖结构800与衬底SUB一起封闭(enclose)封装结构PKG及多个表面装置500。换言之，将盖结构800形成为容置封装结构PKG及/或多个表面装置500。举例而言，如图4E中所示，盖结构800可在剖视图中表现出上下颠倒的U形状。在一些实施例中，盖结构800的腿部部分802b在空间上自封装结构PKG、底部填充层UF2及表面装置500分离。在一些实施例中，盖结构800的盖体部分802a设置于封装结构PKG之上，且在空间上自衬底SUB分离。
参照图4F，在衬底SUB的第二表面S2上形成多个导电端子900。在一些实施例中，导电端子900是焊料球、球栅数组(BGA)球或类似物。在一些实施例中，导电端子900由具有低电阻率的导电材料(例如Sn、Pb、Ag、Cu、Ni、Bi或其合金)制成。在一些实施例中，多个导电端子900与在衬底SUB的第二表面S2处被暴露出的多个布线图案RP实体接触。在一些实施例中，多个导电端子900用于将衬底SUB实体连接至及电性连接至其他装置、封装、连接组件及类似物。亦即，多个导电端子900用于提供与外部组件的实体连接及/或电性连接。如图4F中所示，多个导电端子900及封装结构PKG分别位于衬底SUB的相对的两侧上，其中多个导电端子900中的一些导电端子900经由多个布线图案RP及多个导电端子400电性连接至封装结构PKG。
在一些实施例中，藉由植球工艺及回焊工艺在衬底SUB的第二表面S2上形成多个导电端子900。在一些实施例中，可执行回焊工艺来对多个导电端子900进行重新塑形，且因此多个导电端子900与衬底SUB存在良好的实体连接及金属连接(metallurgicalconnection)。在一些实施例中，在回焊工艺期间，可经由金属TIM层604将盖结构800链接(joint)至封装结构PKG。亦即，在此种实施例中，在回焊工艺期间，盖结构800与封装结构PKG之间存在良好的实体连接及金属连接。自另一观点来看，可在上述固化工艺及/或导电端子900的回焊工艺期间提供盖结构800与封装结构PKG之间的金属连接。此外，在其中金属TIM层604的多个侧表面与非金属TIM层602间隔开的实施例中，在回焊工艺期间，金属TIM层604可被熔化以填充非金属TIM层602的开口O，且与非金属TIM层602实体接触。
继续参照图4F，在形成多个导电端子900之后，获得半导体装置10。在半导体装置10中，盖结构800经由黏合层700贴合至衬底SUB，且经由金属TIM层604接合/链接至封装结构PKG。如图4F及图6A中所示，在半导体装置10中，由于金属TIM层604与导电层BSM1之间以及金属TIM层604与导电层BSM2之间的金属反应(metallurgical reaction)，形成金属间化合物(inter-metallic compound，IMC)层606a、IMC层606b及多个IMC结构608。如图6A中所示，IMC层606a形成于金属TIM层604与导电层BSM1之间的接口处。在一些实施例中，IMC层606a是金属TIM层604中的材料与导电层BSM1的表面层的化合物。亦即，金属TIM层604的一部分及导电层BSM1的一部分经历金属反应以形成IMC层606a。利用此种配置，如图6A中所示，导电层BSM1在金属TIM层604下方的厚度t1小于导电层BSM1在非金属TIM层602下方的厚度t2。在一些实施例中，厚度t2与厚度t1之间的差的范围介于约1000埃至约2000埃。如图6A中所示，IMC层606b形成于金属TIM层604与导电层BSM2之间的接口处。在一些实施例中，IMC层606b是金属TIM层604中的材料与导电层BSM2的表面层的化合物。亦即，金属TIM层604的一部分及导电层BSM2的一部分经历金属反应以形成IMC层606b。在其中金属TIM层604包含锡的实施例中，IMC层606a或IMC层606b的厚度的范围介于约1微米至约2微米。在其中金属TIM层604包含铟的实施例中，IMC层606a或IMC层606b的厚度的范围介于约10埃至约6000埃。应注意，由于IMC层606a及IMC层606b的存在，确保了金属TIM层604与盖结构800之间的接合强度。
此外，如图6A中所示，多个IMC结构608分布于金属TIM层604内。在一些实施例中，多个IMC结构608中的一些IMC结构608自IMC层606a或IMC层606b延伸至金属TIM层604中。在一些实施例中，多个IMC结构608中的一些IMC结构608是由于导电层BSM1及/或导电层BSM2的材料扩散至金属TIM层604中而形成。在一些实施例中，多个IMC结构608包括IMC区块、IMC棒(stick)、IMC分支(branch)、IMC微粒(grain)或其他结构。在其中金属TIM层604包含铟的实施例中，IMC结构608的大小的范围介于约0.1微米至约2微米。应注意，由于多个IMC结构608的存在，确保了金属TIM层604与盖结构800之间的接合强度。
在一些实施例中，在半导体装置10中，金属TIM层604与非金属TIM层602被统称为位于封装结构PKG之上的TIM结构600。亦即，半导体装置10的TIM结构600包括具有不同材料(例如，包括金属材料及非金属材料)的两个部分。自另一观点来看，盖结构800的散热区域被划分成链接金属TIM层604的金属连结区及连结非金属TIM层602的非金属连结区。如图4F中所示，TIM结构600夹于封装结构PKG的后表面与盖结构800之间。如图4F及图5中所示，在半导体装置10中，封装结构PKG投影至衬底SUB上的垂直投影与TIM结构600投影至衬底SUB上的垂直投影完全地交叠。利用此种配置，在半导体装置10中，盖结构800经由TIM结构600热耦合至封装结构PKG。
如图4F、图6A及图5中所示，在半导体装置10中，金属TIM层604投影至衬底SUB上的垂直投影与半导体管芯100a投影至衬底SUB上的垂直投影完全地交叠。亦即，在半导体装置10中，金属TIM层604位于半导体管芯100a的侧面。由于当操作半导体装置10时，在半导体管芯100a内部产生至少一个热点(hot spot)，因此半导体管芯100a可被称为半导体装置10的热点区。藉由将金属TIM层604布置成与半导体管芯100a交叠，在半导体装置10中，自半导体管芯100a产生的热量能够经由金属TIM层604及与其热耦合的盖结构800轻易地耗散至外部环境，藉此有助于维持封装结构PKG中的较低温度。亦即，由于TIM结构600的金属TIM层604，可维持封装结构PKG的半导体管芯100a(即，热点区)之上足够的散热效率，藉此确保半导体装置10的可靠性。换言之，由于TIM结构600的金属TIM层604的存在，可确保半导体装置10的整体热性质(例如，散热、耐热性)。
如图4F、图6A及图5中所示，在半导体装置10中，非金属TIM层602投影至衬底SUB上的垂直投影与多个半导体管芯100b投影至衬底SUB上的垂直投影以及包封体300投影至衬底SUB上的垂直投影交叠。自另一观点来看，如图4C及图5中所示，在半导体装置10中，金属TIM层604由非金属TIM层602环绕/包围。亦即，金属TIM层604位于由非金属TIM层602圈出的区域内。详言之，在TIM结构600中，用于耗散自半导体管芯100a产生的热量的金属TIM层604由具有与金属TIM层604不同的材料的非金属TIM层602环绕/包围。一般而言，由于盖结构与封装结构之间的热膨胀系数(coefficient of thermal expansion，CTE)不匹配所导致的剪切强度而衍生出的翘曲(warpage)引起机械应变/应力，从而导致TIM结构的分层(delamination)，且TIM结构中的金属TIM层具有大的面积(例如，金属TIM层与整个下伏的封装结构交叠)。鉴于此，藉由在TIM结构600中将金属TIM层604布置成由非金属TIM层602环绕以减少金属接口，非金属TIM层602用作缓冲层以减少施加于金属TIM层604上的机械应变/应力。因此，可充分减轻TIM结构600的分层问题。自另一观点来看，在一些实施例中，金属TIM层604投影至衬底SUB上的垂直投影的面积占TIM结构600投影至衬底SUB上的垂直投影的面积的大约30％至90％，而非金属TIM层602投影至衬底SUB上的垂直投影的面积占TIM结构600投影至衬底SUB上的垂直投影的面积的大约10％至70％。藉由此种配置，非金属TIM层602用作缓冲层，以减少施加于金属TIM层604上的机械应变/应力，以便充分减轻TIM结构600的分层问题。
如图4F及图6A中所示，在半导体装置10中，金属TIM层604的顶表面T604是平坦的顶表面。亦即，在半导体装置10中，如图6A中所示，在剖视图中，金属TIM层604在中心处的厚度tc实质上等于金属TIM层604在两个相对的边缘处的厚度te1与厚度te2。然而，本揭露不限于此。在一些替代性实施例中，金属TIM层604的顶表面T604是非平坦的顶表面。举例而言，金属TIM层604在中心处的厚度tc可大于或小于金属TIM层604在两个相对的边缘处的厚度te1与厚度te2中的每一者。在一些实施例中，厚度tc与厚度te1之间的变化或厚度tc与厚度te2之间的变化的范围介于约10微米至约40微米。在一些实施例中，厚度tc对厚度te1的比率或厚度tc对厚度te2的比率的范围介于约1.1:1至约1:1.1。在一些实施例中，金属TIM层604的厚度te1与金属TIM层604的厚度te2相同。在一些实施例中，金属TIM层604的厚度te1不同于金属TIM层604的厚度te2。
如图4F及图6A中所示，在半导体装置10中，金属TIM层604具有垂直的侧表面。亦即，在半导体装置10中，金属TIM层604与非金属TIM层602之间的接口具有垂直的表面配置。利用此种配置，在金属TIM层604中，底表面与侧表面之间的夹角θ1、底表面与侧表面之间的夹角θ2、顶表面T604与侧表面之间的夹角θ3以及顶表面T604与侧表面之间的夹角θ4中的每一者是直角。自另一观点来看，在金属TIM层604中，如图6A中所示，在剖视图中，在顶部处沿方向X的尺寸wt、在中心处沿方向X的尺寸wc及在底部处沿方向X的尺寸wb彼此相同。
在一些实施例中，可在衬底SUB的第二表面S2上可选地形成至少一个表面装置。在一些实施例中，藉由植球工艺及回焊工艺在衬底SUB的第二表面S2上形成多个导电端子900，同时藉由回焊工艺将所述至少一个表面装置安装于衬底SUB的第二表面S2上。所述至少一个表面装置可例如用于向封装结构PKG提供附加的功能性或编程。在一些实施例中，所述至少一个表面装置包括SMD或IPD，所述IPD包括例如电阻器、电感器、电容器、熔丝、跳线器、该些的组合或类似物等无源装置。
尽管所述方法的步骤被示出并阐述为一系列动作或事件，然而应理解，此类动作或事件的所示次序不应被解释为限制性的。另外，实施本揭露的一或多个实施例并不需要所有所示工艺或步骤。
在图4F及图6A中所示半导体装置10中，金属TIM层604的多个侧表面与半导体管芯100a的多个侧表面实质上对准。然而，本揭露不限于此。以下将结合图6B及图6C阐述金属TIM层604相对于半导体管芯100a的各种配置。图6B及图6C各自是示出根据本揭露一些替代性实施例的半导体装置的区的示意性放大图。
参照图6B，金属TIM层604的多个侧表面不与半导体管芯100a的多个侧表面对准。详言之，如图6B中所示，金属TIM层604的多个侧表面与半导体管芯100a的多个侧表面在侧向上间隔开距离s1及距离s2。自另一观点来看，如图6B中所示，金属TIM层604沿方向X的尺寸wt、尺寸wc及尺寸wb中的每一者大于半导体管芯100a沿方向X的尺寸W1。在一些实施例中，距离s1及距离s2中的每一者的范围介于约1毫米至约2毫米。在一些实施例中，距离s1与距离s2相同。在一些实施例中，距离s1不同于距离s2。
参照图6C，金属TIM层604的多个侧表面不与半导体管芯100a的多个侧表面对准。详言之，如图6C中所示，金属TIM层604的多个侧表面与半导体管芯100a的多个侧表面在侧向上间隔开距离s3及距离s4。自另一观点来看，如图6C中所示，金属TIM层604沿方向X的尺寸wt、尺寸wc及尺寸wb中的每一者小于半导体管芯100a沿方向X的尺寸W1。在一些实施例中，距离s3及距离s4中的每一者的范围介于约1毫米至约2毫米。在一些实施例中，距离s3与距离s4相同。在一些实施例中，距离s3不同于距离s4。
尽管图6B及图6C示出沿方向X的剖视图，然而熟习此项技术者可理解，在沿方向Y的剖视图中，金属TIM层604的多个侧表面亦可不与半导体管芯100a的多个侧表面对准。在其中金属TIM层604的所有侧表面皆不与半导体管芯100a的对应侧表面对准的实施例中，金属TIM层604投影至衬底SUB上的垂直投影与半导体管芯100a投影至衬底SUB上的垂直投影局部地交叠。举例而言，在一些实施例中，金属TIM层604投影至衬底SUB上的垂直投影落于半导体管芯100a投影至衬底SUB上的垂直投影的跨度内；并且在其他实施例中，半导体管芯100a投影至衬底SUB上的垂直投影落于金属TIM层604投影至衬底SUB上的垂直投影的跨度内。
在图4F及图6A中所示半导体装置10中，金属TIM层604的侧表面是垂直的侧表面。然而，本揭露不限于此。以下将结合图6D至图6I阐述金属TIM层604的各种配置。图6D至图6I各自是示出根据本揭露一些替代性实施例的半导体装置的区的示意性放大图。
参照图6D，金属TIM层604的多个侧表面是多个倾斜的侧表面。在一些实施例中，如图6D中所示，金属TIM层604的侧向尺寸沿方向Z自顶表面T604至底表面增加。详言之，在图6D所示金属TIM层604中，沿方向X的尺寸wt小于沿方向X的尺寸wc，且尺寸wc小于沿方向X的尺寸wb。此外，在一些实施例中，夹角θ1及夹角θ2中的每一者大于或等于45°且小于90°；并且夹角θ3与夹角θ4中的每一者大于90°且小于或等于135°。
参照图6E，金属TIM层604的多个侧表面是多个倾斜的侧表面。在一些实施例中，如图6E中所示，金属TIM层604的侧向尺寸沿方向Z自顶表面T604至底表面减小。详言之，在图6E所示金属TIM层604中，沿方向X的尺寸wt大于沿方向X的尺寸wc，且尺寸wc大于沿方向X的尺寸wb。此外，在一些实施例中，夹角θ1及夹角θ2中的每一者大于90°且小于或等于135°；并且夹角θ3及夹角θ4中的每一者大于或等于45°且小于90°。
参照图6F，金属TIM层604的多个侧表面是多个凸的侧表面。在一些实施例中，如图6F中所示，沿方向X的尺寸wt大于沿方向X的尺寸wc，且尺寸wc大于沿方向X的尺寸wb。此外，在一些实施例中，夹角θ1及夹角θ2中的每一者大于90°且小于或等于135°；并且夹角θ3及夹角θ4中的每一者大于或等于45°且小于90°。
参照图6G，金属TIM层604的多个侧表面是多个凸的侧表面。在一些实施例中，如图6G中所示，沿方向X的尺寸wc大于沿方向X的尺寸wt及尺寸wb，且尺寸wt小于尺寸wb。此外，在一些实施例中，夹角θ1、夹角θ2、夹角θ3及夹角θ4中的每一者大于90°且小于或等于135°。
应注意，图6F及图6G中所示金属TIM层604的配置是出于例示目的而呈现，熟习此项技术者可理解，本揭露不特别限于此。在一些替代性实施例中，当金属TIM层604的侧表面是凸的侧表面时，沿方向X的尺寸wc可大于沿方向X的尺寸wt及尺寸wb，且尺寸wt可与尺寸wb相同。在一些替代性实施例中，当金属TIM层604的侧表面是凸的侧表面时，沿方向X的尺寸wc可大于沿方向X的尺寸wt及尺寸wb，且尺寸wt可大于尺寸wb。
参照图6H，金属TIM层604的多个侧表面是多个凹的侧表面。在一些实施例中，如图6H中所示，沿方向X的尺寸wb大于沿方向X的尺寸wc，且尺寸wc大于沿方向X的尺寸wt。此外，在一些实施例中，夹角θ1及夹角θ2中的每一者大于或等于45°且小于90°；并且夹角θ3及夹角θ4中的每一者大于90°且小于或等于135°。
参照图6I，金属TIM层604的多个侧表面是多个凹的侧表面。在一些实施例中，如图6I中所示，沿方向X的尺寸wc小于沿方向X的尺寸wt及尺寸wb，且尺寸wt大于尺寸wb。此外，在一些实施例中，夹角θ1、夹角θ2、夹角θ3及夹角θ4中的每一者大于或等于45°且小于90°。
应注意，图6H及图6I中所示的金属TIM层604的配置是出于例示目的而呈现，熟习此项技术者可理解，本揭露并不特别限于此。在一些替代性实施例中，当金属TIM层604的侧表面是凹的侧表面时，沿方向X的尺寸wc可小于沿方向X的尺寸wt及尺寸wb，且尺寸wt可与尺寸wb相同。在一些替代性实施例中，当金属TIM层604的侧表面是凹的侧表面时，沿方向X的尺寸wc小于沿方向X的尺寸wt及尺寸wb，且尺寸wt小于尺寸wb。
在图4A至图4F中所示半导体装置10中，非金属TIM层602的开口O与半导体管芯100a以一对一关系形成。然而，本揭露不限于此。以下将结合图7阐述非金属TIM层602相对于半导体管芯100a的各种配置。图7是根据本揭露一些替代性实施例的半导体装置20的简化俯视图。图7中所示半导体装置20相似于图4A至图4F、图5及图6A中所示半导体装置10，因此相同的参考编号用于指代相同或类似的部件，且本文中将不再对其予以赘述。为简单起见，在图7所示俯视图中省略了一些组件(例如，多个表面装置、黏合层及盖结构)。
参照图7，在半导体装置20中，非金属TIM层602具有形成于半导体管芯100a投影至衬底SUB上的垂直投影的跨度内的开口O1、开口O2、开口O3及开口O4。亦即，在非金属TIM层602中形成有多个开口，且所述多个开口设置于半导体管芯100a之上。换言之，非金属TIM层602中的多个开口被形成为以多对一关系与半导体管芯100a交叠。自另一观点来看，形成于半导体管芯100a之上的金属TIM层604包括被分别限制于非金属TIM层602的开口O1、开口O2、开口O3及开口O4中的金属TIM图案604a、金属TIM图案604b、金属TIM图案604c及金属TIM图案604d。亦即，在半导体装置20中，自半导体管芯100a产生的热量能够经由与其热耦合的金属TIM层604的所述多个图案而耗散至外部环境。应注意，图7中所示非金属TIM层602中的开口的数目及金属TIM层604的金属TIM图案的数目仅为例示性例示，且本揭露并不受限制。在一些替代性实施例中，非金属TIM层602中的开口的数目及金属TIM层604的金属TIM图案的数目可依据布线要求来调整，只要在非金属TIM层602中的开口与半导体管芯100a之间提供多对一关系即可。
如上所述，金属TIM层604被形成为对应于半导体管芯100a以用于散热。因此，在一些实施例中，当封装结构PKG中形成有多于一个半导体管芯100a时，金属TIM层604可被形成为具有多于一个金属TIM图案。自另一观点来看，在此种实施例中，非金属TIM层602可被形成为其中具有多于一个开口。此外，在一些替代性实施例中，当封装结构PKG中形成有多于一个半导体管芯100a时，金属TIM层604可被形成为与所述多于一个半导体管芯100a交叠的一个块状图案(bulk pattern)。亦即，在此种实施例中，金属TIM层604被形成为以一对多关系与所述多于一个半导体管芯100a交叠。
在另外的替代性实施例中，当封装结构PKG中形成有多个半导体管芯100a时，金属TIM层604可被形成为多个图案，其中金属TIM层604的至少一个图案可被形成为与多于一个半导体管芯100a交叠的一个块状图案，且金属TIM层604的其他图案可被独立地形成为与相应的一个半导体管芯100a交叠的一个块状图案。亦即，在此种另外的替代性实施例中，金属TIM层604被形成为以一对多关系及一对一关系与多个半导体管芯100a交叠。在其他替代性实施例中，当封装结构PKG中形成有多个半导体管芯100a时，金属TIM层604可被形成为多个图案，其中金属TIM层604的至少一个图案可被形成为与多于一个半导体管芯100a交叠的一个块状图案，金属TIM层604的多于一个图案可被形成为与一个半导体管芯100a交叠，且金属TIM层604的其他图案可被独立地形成为与相应的一个半导体管芯100a交叠的一个块状图案。亦即，在此种其他替代性实施例中，金属TIM层604被形成为以一对多关系、多对一关系及一对一关系与多个半导体管芯100a交叠。
图8A至图8E是示出根据本揭露一些替代性实施例的半导体装置30的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图8A，提供与图4A所示结构相同的结构。以上已结合图4A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明(例如，材料、形成过程、定位配置等)，且本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。
继续参照图8A，将加强环(stiffener ring)1000贴合至衬底SUB。在一些实施例中，加强环1000由金属制成。用于加强环1000的金属包括但不限于铝、不锈钢或CuNi。在一些实施例中，加强环1000的杨氏模数的范围介于约50吉帕至约200吉帕。在一些实施例中，加强环1000包围封装结构PKG及多个表面装置500。如图8A中所示，加强环1000包括盖体部分1004及连接至盖体部分1004的腿部部分1002。在一些实施例中，一体地形成盖体部分1004与腿部部分1002。在一些实施例中，将腿部部分1002在空间上与封装结构PKG、底部填充层UF2及多个表面装置500分离。在一些实施例中，盖体部分1004具有开口O5，开口O5被形成为对应于封装结构PKG的位置。详言之，如图8A中所示，开口O5的由盖体部分1004界定的多个侧壁不与封装结构PKG及导电层BSM1接触。然而，本揭露不限于此。在一些替代性实施例中，开口O5的由盖体部分1004界定的多个侧壁可与封装结构PKG及/或导电层BSM1实体接触。在一些实施例中，在如图8A中所示的剖视图中，腿部部分1002沿方向X的尺寸W6小于盖体部分1004沿方向X的尺寸W7。在一些实施例中，盖体部分1004的顶表面(即，加强环1000的顶表面)与导电层BSM1的顶表面实质上共面。然而，本揭露不限于此。在一些替代性实施例中，盖体部分1004的顶表面可位于高于或低于导电层BSM1的顶表面的水平高度的水平高度处。在一些实施例中，腿部部分1002沿方向Z的厚度t3大于盖体部分1004沿方向Z的厚度t4。在一些实施例中，腿部部分1002沿方向Z的厚度t3的范围介于约400微米至约700微米，且盖体部分1004沿方向Z的厚度t4的范围介于约100微米至约300微米。在一些实施例中，腿部部分1002的厚度t3对盖体部分1004的厚度t4的比率的范围介于2.3至4。
在一些实施例中，如图8A中所示，经由黏合层1100将加强环1000贴合至衬底SUB。举例而言，首先将加强环1000放置于衬底SUB之上，进而使得腿部部分1002与黏合层1100实体接触。此后，将加强环1000压靠于黏合层1100上。在一些实施例中，将加强环1000压靠于黏合层1100上包括执行热夹持工艺，其中热夹持工艺的工艺温度的范围介于约60℃至约300℃。随后，对黏合层1100执行固化工艺，进而使得经由黏合层1100将加强环1000贴合至衬底SUB。详言之，对黏合层1100执行固化工艺，以将加强环1000牢固地固定至衬底SUB上。在一些实施例中，固化工艺的工艺温度的范围介于约60℃至约300℃。
在一些实施例中，在衬底SUB的第一表面S1的边缘附近设置黏合层1100，以环绕封装结构PKG、底部填充层UF2及多个表面装置500。在一些实施例中，黏合层1100局部地覆盖衬底SUB的第一表面S1。举例而言，封装结构PKG、底部填充层UF2及多个表面装置500与黏合层1100实体隔离。在一些实施例中，黏合层1100在平面图(例如俯视图)中具有环状形状。在一些实施例中，可基于各种设计来设计黏合层1100的图案。举例而言，黏合层1100可具有线性形状、L形状、U形状、点形状等。在一些实施例中，黏合层1100的形状相依于衬底SUB的形状。举例而言，当衬底SUB呈芯片形式(即，具有圆形俯视图)时，自俯视图来看，黏合层1100表现出圆环状形状。举例而言，当衬底SUB呈面板形式(即，具有矩形或正方形俯视图)时，自俯视图来看，黏合层1100表现出矩形环状形状或正方形环状形状。在一些实施例中，藉由分配工艺、旋转涂布工艺或类似工艺将黏合层1100施覆至衬底SUB上。在一些实施例中，黏合层1100具有低于约0.5W/m·K的导热率。在一些实施例中，黏合层1100包含环氧系材料。然而，本揭露不限于此。在一些替代性实施例中，可利用具有黏合性质的其他聚合材料作为黏合层1100。
参照图8B，在衬底SUB之上设置加强环1000之后，形成非金属TIM层602。在一些实施例中，如图8B中所示，非金属TIM层602与加强环1000接触。举例而言，如图8B中所示，非金属TIM层602与加强环1000的盖体部分1004的顶表面实体接触。自另一观点来看，如图8B中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面在侧向上间隔开一距离。应注意，藉由设置加强环1000，非金属TIM层602可在侧向上延伸超过封装结构PKG的外侧表面。亦即，加强环1000为形成非金属TIM层602提供更宽的工艺窗口(processwindow)。
参照图8C，在形成非金属TIM层602之后，在导电层BSM1上形成金属TIM层604，且然后在加强环1000上形成黏合层1200。在一些实施例中，在加强环1000的顶表面的边缘附近设置黏合层1200，以环绕非金属TIM层602及金属TIM层604。在一些实施例中，黏合层1200局部地覆盖加强环1000的顶表面。举例而言，非金属TIM层602与黏合层1200实体隔离。在一些实施例中，黏合层1200在平面图(例如俯视图)中具有环状形状。
在一些实施例中，可基于各种设计来设计黏合层1200的图案。举例而言，黏合层1200可具有线性形状、L形状、U形状、点形状等。在一些实施例中，黏合层1200的形状相依于衬底SUB的形状。举例而言，当衬底SUB呈芯片形式(即，具有圆形俯视图)时，自俯视图来看，黏合层1200表现出圆环状形状。举例而言，当衬底SUB呈面板形式(即，具有矩形或正方形俯视图)时，自俯视图来看，黏合层1200表现出矩形环状形状或正方形环状形状。在一些实施例中，藉由分配工艺、旋转涂布工艺或类似工艺将黏合层1200施覆至加强环1000上。在一些实施例中，黏合层1200具有低于约0.5W/m·K的导热率。在一些实施例中，黏合层1200包含环氧系材料。然而，本揭露不限于此。在一些替代性实施例中，可利用具有黏合性质的其他聚合材料作为黏合层1200。
参照图8D，在加强环1000之上放置盖结构800，进而使得非金属TIM层602位于加强环1000与盖结构800之间。图8D中所示盖结构800包括盖体部分802a及突出部分804，而不包括腿部部分802b。因此，如图8D中所示，藉由将盖体部分802a贴合至黏合层1200而将盖结构800牢固地固定至加强环1000上。
参照图8E，在将盖结构800贴合至加强环1000之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置30。在半导体装置30中，经由黏合层1200、加强环1000及黏合层1100将盖结构800贴合至衬底SUB。利用此种配置，注意到半导体装置30的可靠性得到改善。
图9A至图9D是示出根据本揭露一些替代性实施例的半导体装置40的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图9A，提供与图4A所示结构相同的结构。以上已结合图4A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明(例如，材料、形成过程、定位配置等)，且在本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。
继续参照图9A，在衬底SUB上形成凝胶环(gel ring)1300。在一些实施例中，凝胶环1300可包含具有填料的聚合物。在一些实施例中，用于凝胶环1300的聚合物包括但不限于环氧系聚合物、二氧化硅系聚合物或丙烯酸系聚合物。在一些实施例中，用于凝胶环1300的填料包括但不限于陶瓷填料或金属填料。在一些实施例中，凝胶环1300的杨氏模数的范围介于约10百万帕至约100百万帕。在一些实施例中，可使用分配工艺、旋转涂布工艺或类似工艺来形成凝胶环1300，且随后进行固化步骤以对凝胶环1300进行固化。所述固化步骤可包括紫外(ultra-violet，UV)光曝光工艺、红外(infrared，IR)能量曝光工艺、其组合或者其与加热工艺的组合。在一些实施例中，凝胶环1300包围封装结构PKG。在一些实施例中，凝胶环1300的形状相依于封装结构PKG的形状。举例而言，当封装结构PKG具有矩形或正方形俯视图时，自俯视图来看，凝胶环1300表现出矩形环状形状或正方形环状形状。在一些实施例中，多个表面装置500与凝胶环1300实体隔离。在一些实施例中，凝胶环1300与封装结构PKG及底部填充层UF2实体接触。然而，本揭露不限于此。在一些替代性实施例中，凝胶环1300与封装结构PKG实体隔离。在一些替代性实施例中，凝胶环1300与封装结构PKG及底部填充层UF2实体隔离。在一些实施例中，凝胶环1300的顶表面与导电层BSM1的顶表面实质上共面。然而，本揭露不限于此。在一些替代性实施例中，凝胶环1300的顶表面位于高于或低于导电层BSM1的顶表面的水平高度的水平高度处。
参照图9B，在衬底SUB之上设置凝胶环1300之后，形成非金属TIM层602。在一些实施例中，如图9B中所示，非金属TIM层602与凝胶环1300接触。举例而言，如图9B中所示，非金属TIM层602与凝胶环1300的顶表面实体接触。自另一观点来看，如图9B中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面在侧向上间隔开一距离。应注意，藉由设置凝胶环1300，非金属TIM层602可在侧向上延伸超过封装结构PKG的外侧表面。亦即，凝胶环1300为形成非金属TIM层602提供更宽的工艺窗口。此外，如图9B中所示，非金属TIM层602在侧向上延伸超过凝胶环1300的外侧表面。然而，本揭露不限于此。在一些替代性实施例中，非金属TIM层602的外侧表面可与凝胶环1300的外侧表面实质上对准。
参照图9C，在形成非金属TIM层602之后，在导电层BSM1上形成金属TIM层604，且然后经由黏合层700将盖结构800贴合至衬底SUB。
参照图9D，在提供盖结构800之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置40。
图10A至图10E是示出根据本揭露一些替代性实施例的半导体装置50的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图10A，提供与图4A所示结构相同的结构。以上已结合图4A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明(例如，材料、形成过程、定位配置等)，且本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。
继续参照图10A，将加强环1400贴合至衬底SUB。在一些实施例中，加强环1400由金属制成。用于加强环1400的金属包括但不限于铝、不锈钢或CuNi。在一些实施例中，加强环1400的杨氏模数的范围介于约50吉帕至约200吉帕。在一些实施例中，加强环1400包围封装结构PKG及多个表面装置500。如图10A中所示，加强环1400在空间上与封装结构PKG、底部填充层UF2及多个表面装置500分离。在一些实施例中，加强环1400的顶表面位于高于导电层BSM1的顶表面的水平高度处。
在一些实施例中，如图10A中所示，经由黏合层1500将加强环1400贴合至衬底SUB。举例而言，首先将加强环1400放置于衬底SUB之上，以与黏合层1500实体接触。此后，将加强环1400压靠于黏合层1500上。在一些实施例中，将加强环1400压靠于黏合层1500上包括执行热夹持工艺，其中热夹持工艺的工艺温度的范围介于约60℃至约300℃。随后，对黏合层1500执行固化工艺，进而使得经由黏合层1500将加强环1400贴合至衬底SUB。详言之，对黏合层1500执行固化工艺，以将加强环1400牢固地固定至衬底SUB上。在一些实施例中，固化工艺的工艺温度的范围介于约60℃至约300℃。
在一些实施例中，在衬底SUB的第一表面S1的边缘附近设置黏合层1500，以环绕封装结构PKG、底部填充层UF2及多个表面装置500。在一些实施例中，黏合层1500局部地覆盖衬底SUB的第一表面S1。举例而言，封装结构PKG、底部填充层UF2及多个表面装置500与黏合层1500实体隔离。在一些实施例中，黏合层1500在平面图(例如俯视图)中具有环状形状。在一些实施例中，可基于各种设计来设计黏合层1500的图案。举例而言，黏合层1500可具有线性形状、L形状、U形状、点形状等。在一些实施例中，黏合层1500的形状相依于衬底SUB的形状。举例而言，当衬底SUB呈芯片形式(即，具有圆形俯视图)时，自俯视图来看，黏合层1500表现出圆环状形状。举例而言，当衬底SUB呈面板形式(即，具有矩形或正方形俯视图)时，自俯视图来看，黏合层1500表现出矩形环状形状或正方形环状形状。在一些实施例中，藉由分配工艺、旋转涂布工艺或类似工艺将黏合层1500施覆至衬底SUB上。在一些实施例中，黏合层1500具有低于约0.5W/m·K的导热率。在一些实施例中，黏合层1500包含环氧系材料。然而，本揭露不限于此。在一些替代性实施例中，可利用具有黏合性质的其他聚合材料作为黏合层1500。
仍然继续参照图10A，在衬底SUB上形成凝胶环1600。在一些实施例中，凝胶环1600可包含具有填料的聚合物。在一些实施例中，用于凝胶环1600的聚合物包括但不限于环氧系聚合物、二氧化硅系聚合物或丙烯酸系聚合物。在一些实施例中，用于凝胶环1600的填料包括但不限于陶瓷填料或金属填料。在一些实施例中，凝胶环1600的杨氏模数的范围介于约10百万帕至约100百万帕。在一些实施例中，可使用分配工艺、旋转涂布工艺或类似工艺来形成凝胶环1600，且随后进行固化步骤以使凝胶环1600固化。固化步骤可包括UV光曝光工艺、IR能量曝光工艺、其组合或其与加热工艺的组合。在一些实施例中，凝胶环1600包围封装结构PKG。在一些实施例中，凝胶环1600的形状相依于封装结构PKG的形状。举例而言，当封装结构PKG具有矩形或正方形俯视图时，自俯视图来看，凝胶环1600表现出矩形环状形状或正方形环状形状。在一些实施例中，多个表面装置500与凝胶环1600实体隔离。在一些实施例中，凝胶环1600与封装结构PKG及底部填充层UF2实体接触。然而，本揭露不限于此。在一些替代性实施例中，凝胶环1600可与封装结构PKG实体隔离。在一些替代性实施例中，凝胶环1600可与封装结构PKG及底部填充层UF2实体隔离。在一些实施例中，凝胶环1600的顶表面与导电层BSM1的顶表面实质上共面。然而，本揭露不限于此。在一些替代性实施例中，凝胶环1600的顶表面可位于高于或低于导电层BSM1的顶表面的水平高度的水平高度处。在一些实施例中，在将加强环1400贴合至衬底SUB之前形成凝胶环1600。在一些实施例中，在将加强环1400贴合至衬底SUB之后形成凝胶环1600。
参照图10B，在衬底SUB上设置加强环1400及凝胶环1600之后，形成非金属TIM层602。在一些实施例中，如图10B中所示，非金属TIM层602与凝胶环1600接触。举例而言，如图10B中所示，非金属TIM层602与凝胶环1600的顶表面实体接触。自另一观点来看，如图10B中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面在侧向上间隔开一距离。应注意，藉由布置凝胶环1600，非金属TIM层602可在侧向上延伸超过封装结构PKG的外侧表面。亦即，凝胶环1600为形成非金属TIM层602提供更宽的工艺窗口。此外，如图10B中所示，非金属TIM层602在侧向上延伸超过凝胶环1600的外侧表面。然而，本揭露不限于此。在一些替代性实施例中，非金属TIM层602的外侧表面可与凝胶环1600的外侧表面实质上对准。
参照图10C，在形成非金属TIM层602之后，在导电层BSM1上形成金属TIM层604，且然后在加强环1400上形成黏合层1700。在一些实施例中，在加强环1400的顶表面上设置黏合层1700，以环绕非金属TIM层602及金属TIM层604。在一些实施例中，黏合层1700在平面图(例如俯视图)中具有环状形状。在一些实施例中，可基于各种设计来设计黏合层1700的图案。举例而言，黏合层1700可具有线性形状、L形状、U形状、点形状等。在一些实施例中，黏合层1700的形状相依于衬底SUB的形状。举例而言，当衬底SUB呈芯片形式(即，具有圆形俯视图)时，自俯视图来看，黏合层1700表现出圆环状形状。举例而言，当衬底SUB呈面板形式(即，具有矩形或正方形俯视图)时，自俯视图来看，黏合层1700表现出矩形环状形状或正方形环状形状。在一些实施例中，藉由分配工艺、旋转涂布工艺或类似工艺将黏合层1700施覆至加强环1400上。在一些实施例中，黏合层1700具有低于约0.5W/m·K的导热率。在一些实施例中，黏合层1700包括环氧系材料。然而，本揭露不限于此。在一些替代性实施例中，可利用具有黏合性质的其他聚合材料作为黏合层1700。
参照图10D，在加强环1400之上放置盖结构800，进而使得非金属TIM层602及金属TIM层604位于封装结构PKG与盖结构800之间。图10D中所示盖结构800包括盖体部分802a及突出部分804，而不包括腿部部分802b。因此，如图10D中所示，藉由将盖体部分802a贴合至黏合层1700而将盖结构800牢固地固定至加强环1400上。
参照图10E，在将盖结构800贴合至加强环1400之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置50。在半导体装置50中，经由黏合层1700、加强环1400及黏合层1500将盖结构800贴合至衬底SUB。利用此种配置，注意到半导体装置50的可靠性得到改善。
图11A至图11E是示出根据本揭露一些替代性实施例的半导体装置60的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图11A，提供与图4A所示结构相同的结构。以上已结合图4A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或阐述(例如，材料、形成过程、定位配置等)，且本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。继续参照图11A，在衬底SUB的第一表面S1上形成黏合层700。
参照图11B，在提供黏合层700之后，在导电层BSM1上形成非金属TIM层1802。应注意，图11B中所示非金属TIM层1802相似于图4B至图4F、图5、图6A至图6I及/或图7中所示非金属TIM层602，因此将不再对其予以赘述，请参照前述实施例，且以下将仅阐述非金属TIM层1802与非金属TIM层602之间的差异。在一些实施例中，非金属TIM层1802呈凝胶型(geltype)。在一些实施例中，藉由分配工艺在导电层BSM1上形成非金属TIM层1802，可选地随后进行固化步骤。在一些实施例中，非金属TIM层1802的材料包括聚酰亚胺、聚苯并恶唑(PBO)、环氧系聚合物、二氧化硅系聚合物、丙烯酸系聚合物或其组合。在一些实施例中，非金属TIM层1802可更包含填料。所述填料可促进非金属TIM层1802的热传导。在一些实施例中，所述填料是由二乙烯基苯交联聚合物、铝、铜、银、氧化铍、氮化铝、氧化铝、氧化锌或二氧化硅制成的颗粒。在一些实施例中，非金属TIM层1802的导热率的范围介于约0.1W/(m·K)至约10W/(m·K)。
在一些实施例中，非金属TIM层1802的杨氏模数的范围介于约10百万帕至约1000百万帕。或者作为另外一种选择，非金属TIM层1802可呈膜型，其是藉由先前在图4B中阐述的非金属TIM层602的形成过程而形成。
参照图11C，在导电层BSM1上形成金属TIM层1804。应注意，图11C中所示金属TIM层1804相似于图4C至图4F、图5、图6A至图6I及/或图7中所示金属TIM层604，因此将不再对其予以赘述，请参照前述实施例，且以下将仅阐述金属TIM层1804与金属TIM层604之间的差异。在一些实施例中，金属TIM层1804呈凝胶型。在一些实施例中，藉由分配工艺在导电层BSM1上形成金属TIM层1804，可选地随后进行固化步骤。在一些实施例中，金属TIM层1804的材料不同于非金属TIM层1802的材料。在一些实施例中，金属TIM层1804的材料是银。在一些实施例中，金属TIM层1804的导热率高于非金属TIM层1802的导热率。在一些实施例中，金属TIM层1804的导热率的范围介于约10W/(m·K)至约300W/(m·K)。在一些实施例中，金属TIM层1804的杨氏模数的范围介于约1吉帕至约30吉帕。或者作为另外一种选择，金属TIM层1804可呈片型，其是藉由先前在图4C中阐述的金属TIM层604的形成过程而形成。在一些实施例中，如图11C中所示，非金属TIM层1802的顶表面T1802与金属TIM层1804的顶表面T1804实质上共面。此外，如图11A至图11C中所示，尽管出于例示目的，在提供非金属TIM层1802及金属TIM层1804之前形成黏合层700，然而熟习此项技术者可理解，此种动作或事件的所示次序不应被解释为限制性的。在一些替代性实施例中，可在形成非金属TIM层1802及金属TIM层1804之后形成黏合层700。
参照图11D，在提供非金属TIM层1802及金属TIM层1804之后，在衬底SUB、封装结构PKG及多个表面装置500之上放置盖结构800，进而使得非金属TIM层1802及金属TIM层1804位于盖结构800与封装结构PKG之间。图11D中所示盖结构800仅包括具有盖体部分802a及腿部部分802b的本体部分802，而不包括突出部分804。因此，如图11D中所示，导电层BSM2形成在盖体部分802a上。在一些实施例中，经由黏合层700、非金属TIM层1802及金属TIM层1804将盖结构800贴合至衬底SUB及封装结构PKG。举例而言，在衬底SUB之上放置盖结构800并将其压靠于金属TIM层1804、非金属TIM层1802及黏合层700上之后，对黏合层700、非金属TIM层1802及金属TIM层1804执行固化工艺，进而使得经由黏合层700将盖结构800牢固地贴合至衬底SUB，且经由金属TIM层1804及非金属TIM层1802将盖结构800牢固地贴合至封装结构PKG。在一些实施例中，在将盖结构800牢固地固定至衬底SUB及封装结构PKG上之后，金属TIM层1804与非金属TIM层1802被统称为位于封装结构PKG之上的TIM结构1800。在一些实施例中，在TIM结构1800中，金属TIM层1804的材料(例如，银颗粒)扩散至非金属TIM层1802中。
参照图11E，在提供盖结构800之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置60。
图12A至图12F是示出根据本揭露一些替代性实施例的半导体装置70的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图12A及图4A，图12A中所示结构相似于图4A中所示结构，因此将不再对其予以赘述，请参照前述实施例，且以下将仅阐述图12A中所示结构与图4A中所示结构之间的差异。如图12A中所示，封装结构PKG不包括导电层BSM1。亦即，在此阶段处，暴露出包封体300的顶表面T300、半导体衬底110的后表面RS、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1。
参照图12B，在封装结构PKG上形成非金属TIM层602。详言之，将非金属TIM层602形成为与包封体300的顶表面T300、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1实体接触。
参照图12C，在提供非金属TIM层602之后，在封装结构PKG上及非金属TIM层602的开口O中形成金属TIM层1904。应注意，图11C中所示金属TIM层1904相似于图4C至图4F、图5、图6A至图6I及/或图7中所示金属TIM层604，因此将不再对其予以赘述，且以下将仅阐述金属TIM层1904与金属TIM层604之间的差异。在一些实施例中，金属TIM层1904的材料不同于非金属TIM层602的材料。在一些实施例中，金属TIM层1904包含液态金属材料。所述液态金属材料包括镓、铟、锡、锌、其合金或其组合。举例而言，金属TIM层1904可由格林斯坦(Galinstan)(按重量计，68％的Ga、21.5％的In及10.0％的Sn)、艾佳因(EGaIn)(镓-铟共熔体(Gallium-Indium eutectic)；按重量计，75.5％的Ga及24.5％的In)或类似物制成。在一些实施例中，金属TIM层1904的导热率的范围介于约10W/m·K至约100W/m·K。在一些实施例中，金属TIM层1904呈液态，且藉由分配工艺而被施覆至封装结构PKG上。在一些实施例中，金属TIM层1904具有范围介于约0.624牛/米(N/m)至约0.718牛/米的高表面张力(surface tension)。举例而言，当金属TIM层1904由格林斯坦制成时，金属TIM层1904具有0.718牛/米的表面张力。举例而言，当金属TIM层1904由艾佳因制成时，金属TIM层1904具有0.624牛/米的表面张力。在一些实施例中，由于液态金属材料的高表面张力，金属TIM层1904可在分配之后凝聚以形成大的液滴(droplet)。举例而言，如图12C中所示，金属TIM层1904具有圆形或椭圆形剖视图。然而，本揭露不限于此。在一些替代性实施例中，金属TIM层1904可具有半球形剖视图。在一些实施例中，金属TIM层1904与封装结构PKG实体接触。如图12C中所示，金属TIM层1904与半导体管芯100a实体接触。然而，本揭露不限于此。在一些替代性实施例中，端视非金属TIM层602的开口O的布置而定，金属TIM层1904可与半导体管芯100a、底部填充层UF1及半导体管芯100b实体接触。
参照图12D，在提供金属TIM层1904之后，在衬底SUB的第一表面S1上形成黏合层700。
参照图12E，在衬底SUB、封装结构PKG及多个表面装置500之上放置盖结构800，进而使得非金属TIM层602及金属TIM层1904位于盖结构800与封装结构PKG之间。在一些实施例中，经由黏合层700、非金属TIM层602及金属TIM层1804将盖结构800贴合至衬底SUB及封装结构PKG。举例而言，在衬底SUB之上放置盖结构800并将其压靠于金属TIM层1904、非金属TIM层602及黏合层700上之后，对黏合层700、非金属TIM层602及金属TIM层1904执行固化工艺，进而使得经由黏合层700将盖结构800牢固地贴合至衬底SUB，且经由金属TIM层1904及非金属TIM层602将盖结构800牢固地贴合至封装结构PKG。在一些实施例中，在将盖结构800牢固地固定至衬底SUB及封装结构PKG上之后，金属TIM层1904与非金属TIM层602被统称为位于封装结构PKG之上的TIM结构1900。
由于金属TIM层1904包含在固化之前及之后呈液态的液态金属材料，因此在盖结构800被压靠于金属TIM层1904上期间，金属TIM层1904将在径向上流动以填充盖结构800与非金属TIM层602之间的空间。换言之，在TIM结构1900中，如图12E中所示，金属TIM层1904与非金属TIM层602实体接触。自另一观点来看，由于盖结构800的突出部分804延伸至非金属TIM层602的开口O中，即使金属TIM层1904在固化之前及之后呈液态，金属TIM层1904亦可由突出部分804及非金属TIM层602很好地限制于开口O中，且因此可防止金属TIM层1904在按压期间渗出/溢出至非期望的组件。
此外，图12E中所示盖结构800不包括导电层BSM2。因此，如图12E中所示，在将盖结构800牢固地固定至衬底SUB及封装结构PKG上之后，金属TIM层1904与封装结构PKG以及盖结构800的突出部分804直接接触以对该些组件进行黏合，且在该些组件之间看不到焊料接口。在一些实施例中，焊料接口将会在热处理期间引起高应力。鉴于此，藉由采用液态金属材料作为金属TIM层1904，由于在封装结构PKG、金属TIM层1904及盖结构800之间不存在焊料接口，因此可充分解决高应力的问题。
参照图12F，在提供盖结构800之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置70。
图13A至图13E是示出根据本揭露一些替代性实施例的半导体装置80的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图13A，提供与图12A所示结构相同的结构。以上已结合图4A及图12A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明(例如，材料、形成过程、定位配置等)，且本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。
继续参照图13A，经由黏合层1100将加强环1000贴合至衬底SUB。详言之，如图13A中所示，盖体部分1004的顶表面(即，加强环1000的顶表面)与封装结构PKG的顶表面实质上共面。亦即，盖体部分1004的顶表面(即，加强环1000的顶表面)与包封体300的顶表面T300、半导体衬底110的后表面RS、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1实质上共面。然而，本揭露不限于此。在一些替代性实施例中，加强环1000的顶表面可位于高于或低于封装结构PKG的顶表面的水平高度的水平高度处。
参照图13B，在衬底SUB之上设置加强环1000之后，形成非金属TIM层602。在一些实施例中，如图13B中所示，非金属TIM层602与封装结构PKG实体接触。在一些实施例中，如图13B中所示，非金属TIM层602与加强环1000实体接触。举例而言，如图13B中所示，非金属TIM层602与加强环1000的盖体部分1004的顶表面实体接触。自另一观点来看，如图13B中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面在侧向上间隔开一距离。应注意，藉由布置加强环1000，非金属TIM层602可在侧向上延伸超过封装结构PKG的外侧表面。亦即，加强环1000为形成非金属TIM层602提供更宽的工艺窗口。
参照图13C，在形成非金属TIM层602之后，在封装结构PKG上形成金属TIM层1904，且然后在加强环1000上形成黏合层1200。在一些实施例中，在加强环1000的顶表面的边缘附近设置黏合层1200，以环绕非金属TIM层602及金属TIM层1904。
参照图13D，将盖结构800贴合至加强环1000及封装结构PKG，进而使得非金属TIM层602位于加强环1000与盖结构800之间，且金属TIM层1904位于封装结构PKG与盖结构800之间。图13D中所示盖结构800包括盖体部分802a及突出部分804，而不包括腿部部分802b。因此，如图13D中所示，藉由将盖体部分802a贴合至黏合层1200而将盖结构800牢固地固定至加强环1000上。
参照图13E，在将盖结构800贴合至加强环1000之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置80。在半导体装置80中，藉由黏合层1200、加强环1000及黏合层1100将盖结构800贴合至衬底SUB。利用此种配置，注意到半导体装置80的可靠性得到改善。
图14A至图14E是示出根据本揭露一些替代性实施例的半导体装置90的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图14A，提供与图12A所示结构相同的结构。以上已结合图4A及图12A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明(例如，材料、形成过程、定位配置等)，且本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。
继续参照图14A，在衬底SUB上形成凝胶环1300。详言之，如图14A中所示，凝胶环1300的顶表面与封装结构PKG的顶表面实质上共面。亦即，凝胶环1300的顶表面与包封体300的顶表面T300、半导体衬底110的后表面RS、半导体管芯100b的顶表面T100b及底部填充层UF1的顶表面TUF1实质上共面。然而，本揭露不限于此。在一些替代性实施例中，凝胶环1300的顶表面可位于高于或低于封装结构PKG的顶表面的水平高度的水平高度处。
参照图14B，在衬底SUB上设置凝胶环1300之后，形成非金属TIM层602。在一些实施例中，如图14B中所示，非金属TIM层602与封装结构PKG实体接触。在一些实施例中，如图14B中所示，非金属TIM层602与凝胶环1300接触。举例而言，如图14B中所示，非金属TIM层602与凝胶环1300的顶表面实体接触。自另一观点来看，如图14B中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面在侧向上间隔开一距离。应注意，藉由布置凝胶环1300，非金属TIM层602可在侧向上延伸超过封装结构PKG的外侧表面。亦即，凝胶环1300为形成非金属TIM层602提供更宽的工艺窗口。此外，如图14B中所示，非金属TIM层602在侧向上延伸超过凝胶环1300的外侧表面。然而，本揭露不限于此。在一些替代性实施例中，非金属TIM层602的外侧表面可与凝胶环1300的外侧表面实质上对准。
参照图14C，在形成非金属TIM层602之后，在封装结构PKG上形成金属TIM层1904，且然后在衬底SUB的第一表面S1上形成黏合层700。
参照图14D，在提供金属TIM层1904及黏合层700之后，经由黏合层700将盖结构800贴合至衬底SUB，且经由金属TIM层1904及非金属TIM层602将盖结构800贴合至封装结构PKG。
参照图14E，在提供盖结构800之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置90。
图15A至图15E是示出根据本揭露一些替代性实施例的半导体装置100的制造工艺的示意性剖视图。与先前阐述的组件相似或实质上相同的组件将使用相同的参考编号，且本文中将不再对相同组件的特定细节或说明(例如，材料、形成过程、定位配置等)予以赘述。
参照图15A，提供与图12A所示结构相同的结构。以上已结合图4A及图12A阐述了衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明(例如，材料、形成过程、定位配置等)，且本文中将不再对其予以赘述。因此，对于本文中未叙述的衬底SUB、封装结构PKG、底部填充层UF2及表面装置500的细节或说明，请参照前述实施例。
继续参照图15A，经由黏合层1500将加强环1400贴合至衬底SUB。详言之，如图15A中所示，加强环1400的顶表面位于高于封装结构PKG的顶表面的水平高度处。
仍然继续参照图15A，在衬底SUB上形成凝胶环1600。详言之，如图15A中所示，凝胶环1600的顶表面与封装结构PKG的顶表面实质上共面。然而，本揭露不限于此。在一些替代性实施例中，凝胶环1600的顶表面可位于高于或低于封装结构PKG的顶表面的水平高度的水平高度处。
参照图15B，在衬底SUB上设置加强环1400及凝胶环1600之后，形成非金属TIM层602。在一些实施例中，如图15B中所示，非金属TIM层602与封装结构PKG实体接触。在一些实施例中，如图15B中所示，非金属TIM层602与凝胶环1600接触。举例而言，如图15B中所示，非金属TIM层602与凝胶环1600的顶表面实体接触。自另一观点来看，如图15B中所示，非金属TIM层602的外侧表面与封装结构PKG中的包封体300的外侧表面在侧向上间隔开一距离。应注意，藉由布置凝胶环1600，非金属TIM层602可在侧向上延伸超过封装结构PKG的外侧表面。亦即，凝胶环1600为形成非金属TIM层602提供更宽的工艺窗口。此外，如图15B中所示，非金属TIM层602在侧向上延伸超过凝胶环1600的外侧表面。然而，本揭露不限于此。在一些替代性实施例中，非金属TIM层602的外侧表面可与凝胶环1600的外侧表面实质上对准。
参照图15C，在形成非金属TIM层602之后，在封装结构PKG上形成金属TIM层1904，且然后在加强环1400上形成黏合层1700。在一些实施例中，在加强环1400的顶表面上设置黏合层1700，以环绕非金属TIM层602及金属TIM层1904。
参照图15D，将盖结构800贴合至加强环1400及封装结构PKG，进而使得非金属TIM层602及金属TIM层1904位于封装结构PKG与盖结构800之间。图15D中所示盖结构800包括盖体部分802a及突出部分804，而不包括腿部部分802b。因此，如图15D中所示，藉由将盖体部分802a贴合至黏合层1700而将盖结构800牢固地固定至加强环1400上。
参照图15E，在将盖结构800贴合至加强环1400之后，在衬底SUB的第二表面S2上形成多个导电端子900，以获得半导体装置100。在半导体装置100中，经由黏合层1700、加强环1400及黏合层1500将盖结构800贴合至衬底SUB。利用此种配置，注意到半导体装置100的可靠性得到改善。
图16是根据本揭露一些替代性实施例的封装结构PKG1的示意性剖视图。图16中所示封装结构PKG1相似于图2F中所示封装结构PKG，因此相同的参考编号用于指代相同或类似的部件，且本文中将不再对其予以赘述。图16中所示封装结构PKG1与图2F中所示封装结构PKG的差异在于，封装结构PKG的中介层200为有机中介层，而封装结构PKG1的中介层2000为硅中介层。硅中介层有益于将一或多个无源装置(例如，电容器)整合至封装结构中。在一些实施例中，根据设计要求，将所述一或多个无源装置嵌置并隐埋于硅中介层中。
在一些实施例中，中介层2000包括衬底2002、多个衬底穿孔2004及导电结构2006。衬底2002可包含元素半导体(例如硅)。可根据需要对衬底2002进行掺杂。多个衬底穿孔2004(在一些实例中亦被称为“硅穿孔”)自衬底2002的一侧(例如，前侧)朝向衬底2002的另一侧(例如，背侧)延伸。
在一些实施例中，可选地在衬底2002之上设置导电结构2006。在一些实施例中，导电结构2006包括多个介电层及嵌置于多个介电层中的多个导电特征。所述导电特征包括金属线、金属通孔、金属接垫及/或金属连接件。在一些实施例中，每一导电特征的材料包括Cu、Al、Ti、Ta、W、Ru、Co、Ni、类似材料或其组合。在一些实施例中，每一导电特征与相邻介电层之间可设置有晶种层及/或障壁层。晶种层可包含Ti/Cu。障壁层可包含Ta、TaN、Ti、TiN、CoW或其组合。在一些实施例中，每一介电层的材料包括氧化硅、氮化硅、氮氧化硅、SiOC、类似材料或其组合。在两个相邻介电层之间可夹置有蚀刻终止层(etching stop layer)。根据需要，第一导电结构2006的多个介电层可由聚合物层或绝缘层代替。在一些实施例中，每一聚合物层包含感光性材料(例如PBO、聚酰亚胺(PI)、BCB、类似材料或其组合)。
在一些实施例中，中介层2000是含有包括于导电结构2006中的至少一个功能性装置或集成电路装置的有源中介层。在一些实例中，此种有源中介层被称为“含有装置的硅中介层”。在一些实施例中，功能性装置包括有源装置、无源装置或其组合。功能性装置包括例如但不限于晶体管、电容器、电阻器、二极管、光二极管、熔丝装置及/或其他相似的组件。在其他实施例中，中介层2000是无源中介层，此用于传达缺少功能性装置或集成电路装置。在一些实例中，此种无源中介层被称为“无装置硅中介层”。
在一些实施例中，如图16中所示，将半导体管芯100a及多个半导体管芯100b的多个导电端子180接合至导电结构2006的在中介层2000的表面2000a(即，所示顶表面)处被暴露出的导电特征，以提供半导体管芯100a与中介层2000之间的电性连接以及多个半导体管芯100b与中介层2000之间的电性连接。在一些实施例中，如图16中所示，在中介层2000的与表面2000a相对的表面2000b(即，所示底表面)上布置导电图案层204及多个导电端子400。此外，在一些实施例中，如图16中所示，导电图案层204及导电端子400与在表面2000b处被暴露出的衬底穿孔2004电性连接。
根据实施例，一种半导体装置包括：衬底；封装结构，设置于衬底上；热界面材料(TIM)结构，设置于封装结构上，其中TIM结构包括金属TIM层及与金属TIM层接触的非金属TIM层，非金属TIM层环绕金属TIM层；以及盖结构，设置于衬底及TIM结构上。在一些实施例中，所述封装结构包括半导体管芯及包封所述半导体管芯的包封体，其中所述金属热界面材料层与所述半导体管芯交叠，且所述非金属热界面材料层与所述包封体交叠。在一些实施例中，所述金属热界面材料层投影至所述衬底上的垂直投影与所述半导体管芯投影至所述衬底上的垂直投影局部地交叠。在一些实施例中，所述金属热界面材料层投影至所述衬底上的垂直投影与所述半导体管芯投影至所述衬底上的垂直投影完全地交叠。在一些实施例中，所述非金属热界面材料层的外侧表面与所述包封体的外侧表面对准。在一些实施例中，所述非金属热界面材料层的外侧表面与所述包封体的外侧表面在侧向上间隔开一距离。在一些实施例中，所述非金属热界面材料层具有至少一个开口，且所述金属热界面材料层设置于所述至少一个开口中。在一些实施例中，所述盖结构包括至少一个突出部分，所述至少一个突出部分延伸至所述非金属热界面材料层的其中设置有所述金属热界面材料层的所述至少一个开口中。在一些实施例中，所述金属热界面材料层的至少一个侧表面是垂直的侧表面、倾斜的侧表面、凸的侧表面或凹的侧表面。
根据实施例，一种半导体装置包括：衬底；封装结构，设置于衬底上；盖结构，设置于封装结构的背对衬底的后表面之上；以及热界面材料(TIM)结构，夹于封装结构的后表面与盖结构之间，其中盖结构经由TIM结构热耦合至封装结构，且TIM结构包括：金属部分，设置于封装结构上；以及非金属部分，环绕金属部分，其中金属部分的导热率高于非金属部分的导热率。在一些实施例中，所述封装结构包括：第一半导体管芯及设置于所述第一半导体管芯旁边的第二半导体管芯；包封体，包封所述第一半导体管芯及所述第二半导体管芯；以及中介层，设置于所述包封体上且电性耦合至所述第一半导体管芯及所述第二半导体管芯，其中所述包封体设置于所述中介层与所述热界面材料结构之间。在一些实施例中，所述第一半导体管芯包括逻辑管芯，所述第二半导体管芯包括存储器管芯，所述热界面材料结构的所述金属部分投影至所述衬底上的垂直投影与所述第一半导体管芯投影至所述衬底上的垂直投影交叠，且所述热界面材料结构的所述非金属部分投影至所述衬底上的垂直投影与所述第二半导体管芯投影至所述衬底上的垂直投影交叠。在一些实施例中，所述半导体装置还包括加强环，所述加强环设置于所述衬底上及所述盖结构下且环绕所述封装结构。在一些实施例中，所述加强环的一部分与所述热界面材料结构的所述非金属部分接触。在一些实施例中，所述半导体装置还包括凝胶环，所述凝胶环设置于所述衬底上且环绕所述封装结构，其中所述凝胶环的顶表面与所述热界面材料结构的所述非金属部分接触。在一些实施例中，所述半导体装置还包括背侧金属层，其中所述背侧金属层设置于所述封装结构与所述热界面材料结构的所述金属部分之间，或者设置于所述热界面材料结构的所述金属部分与所述盖结构之间。在一些实施例中，所述半导体装置还包括金属间化合物(IMC)层，所述金属间化合物层设置于所述背侧金属层与所述热界面材料结构的所述金属部分之间。在一些实施例中，所述半导体装置还包括多个金属间化合物(IMC)结构，所述多个金属间化合物结构分布于所述热界面材料结构的所述金属部分内。
根据实施例，一种半导体装置的制造方法包括：提供衬底；将封装结构接合至衬底；在封装结构上形成具有至少一个开口的非金属TIM层；在非金属TIM层的所述至少一个开口中形成金属TIM层；在衬底之上形成黏合层；在黏合层、非金属TIM层及金属TIM层上放置盖结构；以及经由黏合层、非金属TIM层及金属TIM层将盖结构贴合至衬底及封装结构。在一些实施例中，形成非金属热界面材料层包括执行叠层工艺、拾取及放置工艺或者分配工艺，且形成金属热界面材料层包括执行拾取及放置工艺或者分配工艺。
以上概述了若干实施例的特征，以使本领域中的技术人员可更好地理解本实用新型的各个方面。本领域中的技术人员应理解，其可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。本领域中的技术人员还应认识到，这些等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种半导体装置，其特征在于，包括：
衬底；
封装结构，设置于所述衬底上；
热界面材料结构，设置于所述封装结构上，其中所述热界面材料结构包括金属热界面材料层及与所述金属热界面材料层接触的非金属热界面材料层，所述非金属热界面材料层环绕所述金属热界面材料层；以及
盖结构，设置于所述衬底及所述热界面材料结构上。
2.根据权利要求1所述的半导体装置，其特征在于，所述封装结构包括半导体管芯及包封所述半导体管芯的包封体，其中所述金属热界面材料层与所述半导体管芯交叠，且所述非金属热界面材料层与所述包封体交叠。
3.根据权利要求1所述的半导体装置，其特征在于，所述非金属热界面材料层具有至少一个开口，且所述金属热界面材料层设置于所述至少一个开口中。
4.根据权利要求1所述的半导体装置，其特征在于，所述金属热界面材料层的至少一个侧表面是垂直的侧表面、倾斜的侧表面、凸的侧表面或凹的侧表面。
5.一种半导体装置，其特征在于，包括：
衬底；
封装结构，设置于所述衬底上；
盖结构，设置于所述封装结构的背对所述衬底的后表面之上；以及
热界面材料结构，夹于所述封装结构的所述后表面与所述盖结构之间，其中所述盖结构经由所述热界面材料结构热耦合至所述封装结构，且所述热界面材料结构包括：
金属部分，设置于所述封装结构上；以及
非金属部分，环绕所述金属部分，其中所述金属部分的导热率高于所述非金属部分的导热率。
6.根据权利要求5所述的半导体装置，其特征在于，所述封装结构包括：
第一半导体管芯及设置于所述第一半导体管芯旁边的第二半导体管芯；
包封体，包封所述第一半导体管芯及所述第二半导体管芯；以及
中介层，设置于所述包封体上且电性耦合至所述第一半导体管芯及所述第二半导体管芯，其中所述包封体设置于所述中介层与所述热界面材料结构之间。
7.根据权利要求5所述的半导体装置，其特征在于，还包括加强环，所述加强环设置于所述衬底上及所述盖结构下且环绕所述封装结构。
8.根据权利要求5所述的半导体装置，其特征在于，还包括凝胶环，所述凝胶环设置于所述衬底上且环绕所述封装结构，其中所述凝胶环的顶表面与所述热界面材料结构的所述非金属部分接触。
9.根据权利要求5所述的半导体装置，其特征在于，还包括背侧金属层，其中所述背侧金属层设置于所述封装结构与所述热界面材料结构的所述金属部分之间，或者设置于所述热界面材料结构的所述金属部分与所述盖结构之间。
10.根据权利要求5所述的半导体装置，其特征在于，还包括多个金属间化合物结构，所述多个金属间化合物结构分布于所述热界面材料结构的所述金属部分内。
CN202221848886.1U 2021-07-18 2022-07-18 半导体装置 Active CN218101240U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163223054P 2021-07-18 2021-07-18
US63/223,054 2021-07-18
US17/738,014 2022-05-06
US17/738,014 US20230021005A1 (en) 2021-07-18 2022-05-06 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN218101240U true CN218101240U (zh) 2022-12-20

Family

ID=84480958

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202221848886.1U Active CN218101240U (zh) 2021-07-18 2022-07-18 半导体装置

Country Status (2)

Country Link
US (1) US20230021005A1 (zh)
CN (1) CN218101240U (zh)

Also Published As

Publication number Publication date
US20230021005A1 (en) 2023-01-19
TW202306063A (zh) 2023-02-01

Similar Documents

Publication Publication Date Title
CN109427702B (zh) 散热器件和方法
US11189603B2 (en) Semiconductor packages and methods of forming same
US10978370B2 (en) Integrated fan-out packages with embedded heat dissipation structure
KR102193505B1 (ko) 반도체 패키지 및 그 형성 방법
TWI710072B (zh) 半導體裝置封裝體及其製造方法
CN107808870B (zh) 半导体封装件中的再分布层及其形成方法
CN111613612B (zh) 包括嵌入式表面贴装器件的半导体封装件及其形成方法
TWI730879B (zh) 封裝結構及其製作方法
US11756855B2 (en) Method of fabricating package structure
TWI752881B (zh) 半導體封裝
CN113113381A (zh) 封装结构及其形成方法
CN112038305A (zh) 一种多芯片超薄扇出型封装结构及其封装方法
CN115295507A (zh) 集成电路器件和其形成方法
CN115497916A (zh) 半导体结构及形成半导体器件的方法
TW202240806A (zh) 半導體晶粒封裝及其形成方法
CN113658944A (zh) 半导体封装件及其形成方法
CN113035788A (zh) 封装结构及其制作方法
CN113451285A (zh) 封装结构及其形成方法
CN218101240U (zh) 半导体装置
TWI837728B (zh) 半導體裝置及其製造方法
KR20220051780A (ko) 반도체 디바이스 및 제조 방법
CN114725037A (zh) 半导体封装及制造半导体封装的方法
CN112310010A (zh) 半导体封装体及其制造方法
TWI841182B (zh) 半導體裝置及其製造方法
CN220510018U (zh) 半导体装置

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant